【課題】ＦＩＦＯメモリを内蔵するワンチップ・マイクロコンピュータのプログラムを開発するとき等に、プログラムの非実行中にＦＩＦＯメモリを読み出すことが障害とならないようなインサーキットエミュレータを提供する。
【解決手段】コアＣＰＵ用ＩＣＥ１００とワンチップＣＰＵ用ＩＣＥＰＯＤ２００でＦＩＦＯメモリ内蔵ワンチップＣＰＵ用ＩＣＥを構成し、ターゲット基板３００からの送信データが書き込まれている第１ＦＩＦＯメモリ２３０からデータを読み出すとき、プログラム実行中には、ＦＩＦＯＲＡＭ２３２へリード信号ＦＲＤを出力してデータ読出を行うと共にアドレス制御回路３１へリードポインタ更新信号ＦＵＰを出力してリードポインタを更新させるが、プログラム非実行中には、アドレスデコード回路２５０からＦＩＦＯＲＡＭ２３２へリード信号ＦＲＤを送信してデータ読出のみ行う。 （もっと読む）

【課題】送信速度の設定及びデュアルポートＲＡＭから取出すデータ量の設定が可能で、かつ送信データのエラーチェックが可能なデータ変換回路を提供する。
【解決手段】電源投入時に通信速度設定部４１、ＲＡＭ領域設定部４２、パリティ設定部４３にデータを設定する。通信速度設定部４１はクロックセレクタ５２で選択するクロックを指定し、デュアルポートＲＡＭ５１の動作速度を決定する。ＲＡＭ領域設定部４２はアドレスカウンタ５５の最大カウント値を決定し、デュアルポートＲＡＭ５１から取出すデータ量を設定する。外部入力データをデュアルポートＲＡＭ５１にポートＡから書込み、ポートＢから読出してデータ取込み用レジスタ５６に取込み、データ分析部５７で分析してパリティ処理部５８でパリティビットを生成する。データ送信部５９は、データ取込み用レジスタ５６で取込んだデータにスタートビット、ストップビット、パリティビットを付加して出力する。 （もっと読む）

内部ビットＦＩＦＯ回路を具備する演算ユニットは、少なくとも１つのデータレジスタ、ルックアップテーブル、該ルックアップテーブルの一部をビットＦＩＦＯ回路として構成するための構成レジスタ、及びリード／ライトポインタレジスタを備える。構成レジスタは、ＦＩＦＯのベースアドレス、長さ、及びリード／ライトモードフィールドを有し、リード／ライトポインタレジスタは、ルックアップテーブル識別フィールド、ビット長フィールド、及び、ＦＩＦＯ回路とデータレジスタの間で指定された長さのビットフィールドを単一サイクルで選択的に転送するためのレジスタ取り出し／格納フィールドを有する命令に応答する。 （もっと読む）

【課題】命令数あるいはアドレス数の増加に伴うメタステーブル遮断回路の規模の増大を抑制することができる同期化回路を提供する。
【解決手段】ＣＰＵ２０からのライト要求ｗｒ＿ｒｅｑに従ってデュアルポートメモリ１０１にデータｗｒ＿ｄａｔａを格納し、アドレス調整部１０２およびライト調整部１０３によって、ライト要求ｗｒ＿ｒｅｑおよびデータのアドレスａｄｒｓをクロックｃｌｏｃｋに同期して時間的にシフトさせる。シフトしたアドレスａｄｒｓ＿ｓによりデュアルポートメモリ１０１から読み出されたデータｗｒ＿ｄａｔａ＿ｓは、シフトしたライト要求ｗｒ＿ｒｅｑ＿ｓに従って、対応するレジスタからハードウェア３０へ出力される。 （もっと読む）

【課題】ＦＩＦＯメモリの書き込み周波数と読み出し周波数が異なる場合におけるデータ転送効率の向上を図ることができるＦＩＦＯメモリ制御装置を提供する。
【解決手段】Ｗｈ（書き込み周波数）≧Ｒｈ（読み出し周波数）データの場合には、ＦＩＦＯメモリ１１のデータ格納量＞０を条件に読み出し開始を許可する。Ｗｈ＜Ｒｈの場合には、ＦＩＦＯメモリ１１のデータ格納量＞｛Ｒｓ（現在の読み出しデータサイズ）×（１−Ｗｈ／Ｒｈ）｝を条件に読み出し開始を許可する。Ｗｈ≦Ｒｈの場合には、ＦＩＦＯメモリ１１の空き容量＞｛Ｗｓ（現在の書き込みデータサイズ）−Ｒｓ｝を条件に書き込み開始を許可する。Ｗｈ＞Ｒｈの場合には、ＦＩＦＯメモリ１１の空き容量＞｛Ｗｓ×（１−Ｒｈ／Ｗｈ）｝、かつ、ＦＩＦＯメモリ１１の空き容量＞｛Ｗｓ−Ｒｓ｝を条件に書き込み開始を許可する。 （もっと読む）

【課題】リングバッファメモリ制御装置において、ポインタにエラーが発生した場合でも、双方のポインタアドレスの誤りを自己修復することができるリングバッファのメモリ制御方法を提供することを目的とする。
【解決手段】入力されたデータが循環的に書き込みおよび読み出しが可能に構成されたリングバッファメモリの制御方法であって、リングバッファメモリ１１に記憶させるデータ毎の先頭アドレスを記憶させ、先頭アドレスから書き込みアドレスをインクリメントさせて記憶させるとともに、書き込みが正常に完了する毎に、書き込み完了信号を該先頭アドレスに付随させてディスクリプタレジスタ４に記憶させ、この書き込み完了信号を読み取り、この付随させた書き込み完了信号の前記先頭アドレスから前記リングバッファメモリのデータを順次読み出すようにしたことを特徴とするリングバッファメモリの制御方法。 （もっと読む）

【課題】端数データの取り扱いを容易にすることが可能なデータ幅可変ＦＩＦＯメモリ、ＦＩＦＯメモリ及び記憶装置を提供する。
【解決手段】本発明の一実施形態に係るデータ幅可変ＦＩＦＯメモリ１は、データの読み書きが行われるデータ保持部Ａと、該データ保持部Ａにデータが書き込まれたときに書込開始位置を示すライトポインタＷＰＴＲが移動し、該データ保持部Ａに書き込まれているデータが読み出されたときに読出開始位置を示すリードポインタＲＰＴＲが移動するように構成され、ライトポインタＷＰＴＲとリードポインタＲＰＴＲとの差分から求めた前記データ保持部Ａにおける有効バッファサイズＯＵＴ−ＶＳＩＺＥ及び空きバッファサイズＩＮ−ＲＳＩＺＥのうち少なくとも何れか一方を生成するバッファサイズ生成手段を有することを特徴とする。 （もっと読む）

【課題】安価で汎用性のあるデータ速度変換集積回路を提供することを目的とする。
【解決手段】切替回路への入力選択信号に基づいて、ＬＶＤＳ Ｉ／ＦおよびＴＴＬ Ｉ／Ｆのうちいずれかの入力インタフェースを選択し、選択された入力インタフェースを介して入力された入力クロック信号（XSDCLK）、入力クロック信号を逓倍させた逓倍クロック信号（CLK1）、および外部クロック信号（CLK2）のうち、クロック選択回路への出力選択信号に基づいて、一のクロック信号（選択クロック信号）を選択し、選択クロック信号（SCN_CLK）に基づいて出力の速度を変換して画像データ（DE[7:0],DO[7:0]）を画像処理部へ出力する。 （もっと読む）

【課題】様々な動作クロックで動作する既存の周辺回路を容易に接続することのできるバッファ回路を提供することで、システム・オン・チップを容易にすること。
【解決手段】本バッファ装置１００は、第１の回路と第２の回路のデータのやり取りに必要なアドレス及びデータの少なくとも一方を格納するバッファ１１０と、第１の回路との接続部である第１のインターフェース部１３０と、第２の回路との接続部であるインターフェース部１４０と、第１の回路及び第２の回路のバッファへのアクセス状況に基づき、前記バッファに供給するクロックを切り替えるタイミングを判断し、バッファに供給するクロックの選択または切り替えを指示するためのクロック切り替え制御信号１５２を生成するクロック切り替え制御回路１５０と、第１の回路の動作クロック及び第２の回路の動作クロックを含む複数のクロックを入力し、前記クロック切り替え信号に基づきいずれかのクロックを選択して前記バッファに供給するクロック切り替え回路１２０とを含む。 （もっと読む）

【課題】優先読出機能付きＦＩＦＯ制御システムにおいて、制御が簡単で、且つ優先読出後も該ラインを有効に利用できるＦＩＦＯ制御システムを提供することにある。
【解決手段】 本発明は、データバッファ内の複数のラインに対する読出処理または書込処理の優先順位を決定するＦＩＦＯ制御システムであって、任意の２つのラインついて、いずれのラインのデータの読出処理または書込処理を優先するのかを示すライン間優先順位識別情報を記憶するライン間優先順位識別記憶部と、各ラインのデータの読出処理または書込処理の優先順位を、自ラインのデータのライン間優先順位識別情報が多い順に高くなるように設定する読出書込優先順位制御部と、あるラインのデータを読出したときに、当該ラインと他のラインとに係る前記ライン間優先順位識別情報を他のラインのデータの読出処理または書込処理を優先するように変更する優先順位識別情報反転制御部とを−有する。 （もっと読む）