国際特許分類［G06F5/06］の内容
物理学 (1,541,580) | 計算；計数 (381,677) | 電気的デジタルデータ処理 (228,215) | 処理するデータの順序または内容を変更することなくデータ変換を行うための方法または装置 (126) | データ・フローの速度を変えるためのもの，すなわち速度調整のためのもの (33)
国際特許分類［G06F5/06］の下位に属する分類
格納位置が連続しており、中間のデータは格納または取り出しを行う際にアクセス不能であるもの，例．シフトレジスタを使用するもの (2)
格納位置が連続しており、各データが格納および取り出しを行う際にそれぞれ独立してアクセス可能であるもの，例．ランダムアクセスメモリを使用するもの (4)
多重方式，即ち，２つ以上の同様な装置を使用し、格納および取り出しを行う際に交互にアクセスするもの，例．ピンポン・バッファ
国際特許分類［G06F5/06］に分類される特許
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メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
【課題】 本発明は、ホストシステムの動作クロックに同期したアクセスが可能なメモリコントローラ、及び当該メモリコントローラを備えるフラッシュメモリシステムを提供することを目的とする。
【解決手段】 本発明に係るメモリコントローラは、ホストシステムが前記フラッシュメモリに格納しようとするデータを、前記ホストシステムの動作の基準となる第１のクロックに同期して受け取り、該受け取ったデータを前記メモリコントローラの内部における動作の基準となる第２のクロックに同期して出力する第１のＦＩＦＯ（First In First Out）７１と、前記ホストシステムが前記フラッシュメモリから読み出そうとするデータを、前記第２のクロックに同期して受け取り、該受け取ったデータを前記第１のクロックに同期して出力する第２のＦＩＦＯ７２と、を備える。
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メモリ装置
【課題】 ハードウェア構造を変化させることなく種々の送信元および送信先に対応することができる。
【解決手段】 メモリ装置１は、データの送受信に用いられる装置であり、データ送信元２から出力されるデータを格納し、データの出力先であるデータ送信先３に対してデータを出力するデータバッファ４と、データ送信元２が受動的にデータを出力するものであるとき、出力されるデータに対して配列処理を行う送信元アドレス変換部５と、データ送信先３が受動的にデータを入力するものであるとき、データ送信先３に入力するデータに対して配列処理を行う送信先アドレス変換部６と、を備える。
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ＦＩＦＯメモリ装置及び受信装置
【課題】 ＴＳを一時的に蓄積する際に、オーバーフローが発生した場合であっても後段の処理回路に負担をかけない。
【解決手段】 ＦＩＦＯメモリ装置２０は、ＴＳパケットをアドレス順に格納するメモリ４１と、メモリ４１に格納されている各ＴＳパケットの先頭アドレスを記憶するとともに最も古いＴＳパケットの先頭アドレスを記憶するパケット先頭位置記憶回路４５と、メモリ４１に格納されているＴＳの読み出しアドレスを発生する読み出しアドレス生成回路４３と、書き込みアドレスと読み出しアドレスとを比較して、オーバーフローをするか否かを判定するオーバーフロー判定回路４４とを備える。読み出しアドレス発生回路４３は、オーバーフロー判定回路４４がオーバーフローをすると判定した場合には、最も古いパケットの先頭アドレスからメモリ４１に格納されているデータの読み出しを行う。
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並行して実行されるプロセスがＦＩＦＯバッファを介して通信するデータ処理
処理回路は、データ生成プロセス及びデータ消費プロセスを実行する。前記データ生成プロセスはデータのストリームを生成し、前記データ消費プロセスは前記ストリームの生成と並行して前記データのストリームを消費する。先入れ先出しバッファは、前記データ生成プロセスと前記データ消費プロセスとの間の前記ストリームからデータを渡す。前記バッファはバッファメモリを備え、前記バッファは前記ストリームからデータ項目を循環式に前記バッファメモリ内に書き込む。消費プロセスインターフェイスは、前記データ消費プロセスが前記ストリームからのデータグレーンを使用すること、を可能にするためのコマンドを処理するように配置される。前記インターフェイスは、アクセスされるべき前記グレーン内のデータのアドレスが前記循環ＦＩＦＯバッファ内でラップアラウンドするかどうかをテストすることにより前記コマンドに応答する。前記インターフェイスは、もし前記アドレスがラップアラウンドするならば、前記ＦＩＦＯバッファから前記補助メモリ領域に前記グレーンを、コピーされたグレーン内で前記ラップアラウンドが除去されることになるようにコピーする。前記インターフェイスは、前記アドレスが前記グレーン内でラップアラウンドしないときに、前記ＦＩＦＯバッファから前記グレーンを読み取るよう前記消費プロセスに指示を返し、又は前記アドレスがラップアラウンドするときに、前記補助メモリ領域から読み取るよう指示を返す。 
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データ転送装置およびデータ転送方法
【課題】ＣＡとＣＭのＭＰＵ間の通信を高速化するとともに、両ＭＰＵの負荷を軽減すること。
【解決手段】ＣＡ−メモリとＣＭ−メモリに同一構成のリングバッファを設け、ＣＭＩ１１０に送信用リングバッファのメッセージ書き込み位置を指定するＴＯＰポインタを格納するＴＯＰポインタ格納レジスタ１１１と送信用リングバッファのメッセージ読み出し位置および受信用リングバッファの書き込み位置を指定するＢＴＭポインタを格納するＢＴＭポインタ制御レジスタ１１２を設け、ＴＯＰ／ＢＴＭ比較部１１４がＴＯＰポインタとＢＴＭポインタを比較して値が異なる場合に、メッセージリングバッファリードモジュール１１６が送信用リングバッファからＢＴＭポインタで指定されるメッセージを読み出して受信用リングバッファのＢＴＭポインタで指定される位置に書き込むよう構成する。
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不揮発性記憶ステージを備えたＦＩＦＯメモリ装置
ＦＩＦＯメモリ装置（３００）は、複数の不揮発性記憶部又はラッチを有する不揮発性ＦＩＦＯである記憶装置（３２１）を有する。ＦＩＦＯメモリ装置（３００）はまた、揮発性ＦＩＦＯである入力ステージ（３１５）を有し、複数の揮発性記憶部を有する。入力ステージ（３１５）は、データの一時的な記憶をし、これにより記憶装置（３２１）の待ち時間を隠す。 
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同期乗せ替え回路
【目的】 ジッタの変動に追従して読出しパルスの出力制御を自動的に行い、メモリの使用容量を最少に抑えるとともに、スリップエラーを起こすことなくメモリの伝搬遅延時間を小さくする。
【構成】 メモリ容量制御部４は書込みアドレスカウンタ部２からの書込みパルスｃと読出しアドレスカウンタ部３からの読出しパルスｄとの位相差を算出し、その算出結果に基づいて読出しパルスｄを出力するタイミングを調整するための制御信号ｅを生成して読出しアドレスカウンタ部３に出力する。読出しアドレスカウンタ部３はメモリ容量制御部４からの制御信号ｅにしたがって読出しパルスｄを出力する。
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