【課題】プログラマブルロジックデバイス（ＰＬＤ）のための特殊処理ブロックで、単一のブロック内で実行され得るよりも大きな乗算の実行を容易にして、ＰＬＤの汎用プログラマブルリソースへの依存を低減または排除するロジックを備えるものを提供すること。
【解決手段】乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。一つの実施形態において、このことは、最終的な加算を除く全てが、特殊処理ブロック内で行われ、該最終的な加算は、プログラマブルロジック内で行われることを可能にする。別の実施形態において、追加の圧縮および加算の回路網は、最終的な加算でさえも、特殊処理ブロック内で行われることを可能にする。 （もっと読む）

【課題】ディジタル信号プロセッサが通信（例えば、ＣＤＭＡ）システムにおける伝送処理をブース乗算方法を用いて電力効率の良い符号拡張を提供する。
【解決手段】符号ビットは、ブース乗算処理が符号拡張ステップを実行することを可能にする。これは、事前に決められた部分積行の正しい符号を保存するために符号ビットを使用してブース乗算ツリーの事前に決められた部分積行を１要素拡張することをさらに含む。この符号拡張ビットは、キャリー−アウト列中に置かれて、ブース乗算処理の積を拡張する。次に、方法及びシステムは、ブース乗算ツリーの事前に決められた列に置かれた符号ビットにキャリー−アウト値を加算することによってブース乗算ツリーから最終積を形成する。この結果は、符号を有する最終積のサム成分を効率的に拡張しそして最終積のキャリー成分をゼロ−拡張することである。 （もっと読む）

単一命令複数データ（ＳＩＭＤ）コンピュータプラットフォームにおいて、倍精度除算／逆数計算ベクトル計算を行うための方法及び方法について説明する。一実施形態において、入力独立変数は、指数部と小数部とで現される。小数部は、スケーリングされ、逆数にされ、そして、乗算されて、入力独立変数の逆数表現が生成される。一実施形態において、指数部を逆数にすることは、指数の符号を変更することにより実行されてもよい。その他の実施形態についても説明される。 （もっと読む）

【課題】格子を用いた計算において計算処理を高速化することを目的とする。
【解決手段】格子の横軸であるｍの値が大きくなる方向に格子の接点の値を計算していく際に、ｍ＝ｎ−１にダミーの接点を追加して、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加したダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎの接点の値を求めることができるように、追加するダミーの接点を決定する決定手段と、決定手段で決定されたダミーの接点をｍ＝ｎ−１に追加する追加手段と、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加手段で追加されたダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎにある接点の値を算出する算出手段と、を有することによって課題を解決する。 （もっと読む）

【課題】量子化処理のための除算演算処理の高速化を図る。
【解決手段】除数が２のべき乗の数であるか否か判定するとともに、除数が２のべき乗の数である場合における被除数のシフト量を決定し、被除数をシフト量に応じてシフト演算し、除数が２のべき乗の数である場合には、シフト演算手段から出力されるシフト演算結果に基づいて前記商を求める。 （もっと読む）

【課題】複数の演算機能を実現可能なガロア体のα乗算回路および演算回路を提供すること。
【解決手段】ガロア体の演算回路は、α乗算または左ローテート演算を行うガロア体のα乗算回路１１、入力信号の１つのビット位置の信号およびレジスタ回路出力信号のいずれかを出力するセレクタ回路１２、α乗算回路の出力信号とセレクタ回路出力信号とを乗算するＡＮＤゲート１３、ガロア体乗算回路出力および前段のガロア体加算回路の出力とを加算するＥＯＲゲート１４、セレクタ回路に接続されたレジスタ回路１５とからなる演算回路を複数段縦続接続したものである。例えばリードソロモン復号回路を実現するために必要な複数の演算機能を実現でき、この演算回路のセルを設計し、複数種類の機能回路としてこのセルを貼り付け、配線するだけで設計が完了する。 （もっと読む）

【課題】 二桁以上の因数を少なくとも一個以上含む掛け算において、因数の位の一個に空白を設けた穴埋め問題を解く。又、圧縮計算を用いた圧縮式を解く。
【解決手段】 圧縮数の法則を利用して計算する。圧縮数の法則とは、各位の数を加える計算を圧縮計算と定義し、圧縮計算して得る値を圧縮数と定義し、特に圧縮数が一桁になるまで圧縮計算を何回も繰り返して得る値を一桁圧縮数と定義すると、二桁以上の因数の各々の一桁圧縮数や、一桁の因数を掛け合わせて得る圧因積の一桁圧縮数と、元々の因数をそのまま掛け合わせてなる本積の一桁圧縮数とが同じ値になるという法則である。ただし、答えが二個以上の数に絞ることしかできない場合もある。 （もっと読む）

【課題】ＣＯＲＤＩＣ回路を使用しない回路構成で、高精度で高速に対数変換できるようにする。
【解決手段】 ２進数のデータを上位ビットから比較し、最初に１となるビット位置Ｅを求めて出力するＥの検出器と、該データを２のＥ乗で割った値をMantの値にとる除算器と、各々のMantに対して２を底とする対数値をあらかじめテーブルに記憶しておき、所望のMantに対してテーブルを参照して、２を底とするMantの対数値を読み出す記憶手段と、該記憶手段から読み出したMantの対数値と前記求めたＥとを加算出力する加算手段とにより対数変換する。
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【課題】加算器に入力されるデータ数を減らし、しかも乗算装置の演算速度を高速化することが目的とされる。
【解決手段】乗算装置は、デコーダ１０１及び加算器１０２を備える。デコーダ１０１は、第０ビット乃至第（２ｍ−１）ビットｂ₀〜ｂ_2m-1、付加ビットｂ_2m、信号生成部ｇ₀〜ｇ_m及び部分積生成部Ｇ₀〜Ｇ_mを有する。付加ビットｂ_2mは、符号なし乗数Ｙについては値０を、符号付き乗数Ｙについては乗数Ｙの最上位ビットである第（２ｍ−１）ビットｂ_2m-1と同じ値を採る。信号生成部ｇ_j（０≦ｊ≦ｍ−１）は乗数Ｙから乗数信号ｔ_j及び加算信号Ｓ_jを生成し、信号生成部ｇ_mは乗数Ｙから乗数信号ｔ_mを生成する。部分積生成部Ｇ_j（０≦ｊ≦ｍ）は乗数信号ｔ_jと被乗数Ｘとに基づいて部分積Ｐ_jを生成する。加算器１０２は、部分積Ｐ₀と、加算信号Ｓ_j-1を下位側に１ビット離して従えた部分積Ｐ_jとを加算する。 （もっと読む）

【課題】電子回路中で乗算演算または除算演算を行う方法において、演算を簡単に行えるようにする。
【解決手段】電子回路中で、Ｘ・Ｋの乗算演算またはＸ・１／Ｋの除算演算を行う方法であって、回路のソフトウェア回路領域（５０）中で、ｐ^ｓｖがＫの近似値になるように、シフト桁ｓｖを計算する。乗算時には、ハードウェア回路領域（８０）中で、Ｘをｓｖ桁左にシフトし、除算時には、Ｘをｓｖ桁右にシフトする。ソフトウェア回路領域（５０）中で、適切な補正因子Ｋｆを計算する。Ｘの値に補正因子Ｋｆを乗算する。 （もっと読む）