【課題】 新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なＤＲＡＭを提供することである。さらには、本選択方式は、その他のＤＲＡＭセル、あるいはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の高性能化にも寄与する。
【解決手段】 アレーを構成する行線Ｘと列線Ｙの交点にメモリセルＭＣが接続され、該１個のメモリセルは行線Ｘと列線Ｙで制御され、行線Ｘと列線Ｙのそれぞれにパルス電圧が印加されることによって該メモリセルＭＣが選択されてデータ線ＤＬと信号の授受を行う。 （もっと読む）

【課題】一定のキャパシタ容量を確保しつつ、高集積化が可能で、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、以下の工程を含む。半導体基板１を準備する。シリコン窒化膜５８を形成する。シリコン窒化膜５８の上面に接する第１の絶縁膜８６を形成する。第１の絶縁膜の上面に接する第２の絶縁膜８５を形成する。シリコン窒化膜５８、第１の絶縁膜８６及び第２の絶縁膜８５を貫通して導電体を露出する開口部を形成する。第１の絶縁膜のエッチングレートが第２の絶縁膜及びシリコン窒化膜より高くなるエッチング条件で開口部６１ａ内にエッチング処理を施す。キャパシタの下部電極１７０ａを、第２の絶縁膜の上面に接することなく開口部の内部表面に沿って形成する。キャパシタの上部電極１５１を形成する。 （もっと読む）

凹型導電性ソケットを備える環状バイアを有するダイを含むダイスタックおよびそのダイスタックを形成する方法は、様々な電子システムで使用するための構造を提供する。一実施形態において、ダイスタックは、別のダイの凹型導電性ソケット中に挿入されたダイの頂部上に導電性ピラーを含む。 （もっと読む）

【課題】 フローティングボディーメモリーを、ＳＯＩウェハーを使わないで具現することで、製造原価を低減する。
【解決手段】 半導体素子は、多数のシリコンピラーを具備したシリコン基板の前記各シリコンピラーに、バーティカルピラートランジスターが形成されて具現される。前記バーティカルピラートランジスターのゲートは、前記シリコンピラーの底部一側面に選択的に形成され、前記バーティカルピラートランジスターのドレイン領域は、隣合うドレイン領域の間に相互連結されるように形成される。 （もっと読む）

【課題】メモリセル部及び周辺回路部の形成不良を防止する。メモリセル部の下部電極の倒壊を防止する。また、周辺回路部のキャパシタの占有面積を小さくして微細化に対応させる。
【解決手段】メモリセル部と、周辺回路部と、を有する半導体記憶装置であって、メモリセル部は、絶縁部１の所定方向に平行な側面上に順に設けられた下部電極と誘電体膜と上部電極とプレート電極とを備えたピラー型キャパシタと下部電極に電気的に接続されたトランジスタとを有する。周辺回路部は、プレート電極と、プレート電極の所定方向に平行な側面を覆うように順に設けられた上部電極と誘電体膜と下部電極とを有するシリンダ型キャパシタと、下部電極に電気的に接続されたトランジスタと、を有する。 （もっと読む）

【課題】トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１表面に垂直に形成されたキャパシタ用トレンチ１２の半導体基板１１表面側に形成されたｎ型の埋め込み多結晶シリコン１９と、半導体基板１１に埋め込まれて溝状をなし、埋め込み多結晶シリコン１９を被う素子分離領域２５の曲面２２に連接する側面とほぼ面一な垂直面を内側表面とするゲート絶縁膜３１と、底面及び底面側の対向する両側面をゲート絶縁膜３１と接する埋め込み型のゲート電極４０と、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間及び下方にあり、ｎ型の不純物を有する半導体基板１１に形成された埋め込み拡散層４７と、埋め込み拡散層４７と対向する側にあり、ゲート絶縁膜３１の側面に接し、半導体基板１１の表面から内側にｎ型の不純物を有する表面拡散層４５とを有する。 （もっと読む）

【課題】半導体装置に含まれた垂直型トランジスタの製造時に円筒状シリコンパターンの下部の括れた部位により崩壊する現象、及び整列誤差によるゲート電極の食刻を防止することができる製造方法を提供する。
【解決手段】垂直型トランジスタの製造と関連した本発明に係る半導体記憶装置の製造方法は、半導体基板を食刻して柱状のチャンネル領域パターンを形成するステップと、前記チャンネル領域パターンの下部に埋込型ビットラインを形成するステップと、前記チャンネル領域パターンを囲むゲート電極パターンを形成するステップと、前記ゲート電極パターンを繋ぐワードラインを形成するステップと、前記チャンネル領域パターン及び前記ゲート電極パターン上に格納ノードを形成するステップとを含む。 （もっと読む）

【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。
【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。 （もっと読む）

【課題】コンケイブ型の立体型スタック構造を採る容量素子において、下部電極における開口部の底面の隅部に生じるマイクロボイド（ボイド）の発生を抑止して、下部電極の断線を防止できるようにする。
【解決手段】半導体記憶装置は、半導体基板５０の上に選択的に形成された導電性密着層１１と、半導体基板５０の上に導電性密着層１１を覆うように形成され、該導電性密着層１１の中央部分を露出するホール開口部２０ａを有する第２の層間絶縁膜２０と、ホール開口部２０ａの底面及び壁面に沿って形成された下部電極２５、該下部電極２５の上に順次形成された容量絶縁膜３０及び上部電極３５からなる容量素子とを有している。導電性密着層１１は、第２の層間絶縁膜２０におけるホール開口部２０ａの底面と壁面とが接する隅部を含む該底面でのみ下部電極２５と接している。 （もっと読む）

【課題】リフレッシュビジーレイトが低く、データ保持時の消費電力が少なく、微細化に優れた半導体記憶装置およびその駆動方法を提供する。
【解決手段】半導体記憶装置は、ボディの第１の面に設けられた第１のゲートと、ボディの第２の面に設けられた第２のゲートと、ソース線ドライバと、センスアンプとを備え、データ保持状態において、ボディに電荷が流れ込むように、第1のゲート電位は、ソースおよびドレインのうち一方の電位よりも高くかつソースおよびドレインのうち他方の電位よりも低くなるように設定され、さらに、ボディから電荷が流れ出るように、第２のゲート電位は、ソース電位、ドレイン電位および第１のゲート電位のいずれよりも絶対値として大きくなるように設定され、データ保持状態において、単位時間にボディに流れ込む第１の電荷量と単位時間にボディ領域から流れ出る第２の電荷量とがほぼ等しくなる平衡状態にメモリセルを維持する。 （もっと読む）