【課題】両面空冷方式の半導体装置を備えるインバータ回路ユニットについて、半導体装置の構造を活用した位置決め機構の実施により、組立て性及び製品性能を確保する。
【解決手段】インバータ回路ユニット３０は、半導体装置１０を収納するとともに、内部に配置された複数個の第１のフィン１１２に対して送風される空気の取り入れ口である複数個の通風口３２ｂを側面に形成する通風路形成部材３２，３３を備える。通風路形成部材３２，３３は、隣り合う通風口３２ｂを仕切る仕切り部３２ａと、内壁面から突出する凸部であって主面に平行な方向Ｘの外方に本体部２２６よりも突き出る部分における基板部１１０間の隙間１１０ＣＬに嵌まる第１の凸部３８と、を有する。仕切り部３２ａは、半導体モジュール２２を挟む基板部１１０間を外側から覆うとともに、内壁面側に第１の凸部３８が形成されている。 （もっと読む）

【課題】圧電振動子とＩＣ素子の外形形状の異なる組み合わせであっても自由に対応可能とし、特に圧電振動子と、これよりも小さいＩＣ素子を組み合わせて実装する際の安定化を向上させた圧電発振器を提供することを目的としている。
【解決手段】本発明の圧電発振器１０は、パッケージ２８内に圧電振動片２２を気密封止した圧電振動子２０と、前記パッケージ２８よりも平面視して外形が小さく、前記圧電振動子２０の一方の主面と電気的に接続して発振させるＩＣ素子４０と、少なくとも前記ＩＣ素子４０の外形を囲む大きさの開口６２と、一方の主面に前記ＩＣ素子４０のパッド電極４４と電気的に接続したリード電極６４を備えたテープキャリア部６０と、からなることを特徴としている。 （もっと読む）

【課題】回路動作時の基板での損失を低減し、表面および裏面の両面において多層配線を形成することで配線の自由度を向上させ、なおかつ貫通配線の配線長を短縮して信号の伝達を高速化する。
【解決手段】薄膜半導体素子２はＳＯＩウェーハを用いて形成し、そのシリコン基板から取り外されているため、素子厚さは埋め込み酸化膜を含めても、例えば２μｍ以下である。また、貫通配線６は、装置の表面と裏面を貫通するのではなく、薄膜半導体素子に隣接して、コンタクトビア形成時に一括で形成するため、その直径が薄膜半導体素子のコンタクトビアと同程度で、長さが薄膜半導体素子の厚さと同程度である。 （もっと読む）

【課題】上下の半導体パッケージ間の接続検査を容易にし、高い信頼性を得る。
【解決手段】第１半導体パッケージ１００の上に第２半導体パッケージ２００を実装した半導体モジュールにおいて、第１半導体パッケージ１００は、上面にパッド１５を有し、下面に外部との接続端子２が形成され、パッド１５と接続端子２とを電気的に接続するビア１８を有しており、第２半導体パッケージ２００の第２基板２５の面に垂直方向からのＸ線透過平面において、ビア１８の領域は、パッド１５の領域または接続端子２の領域と重なり、パッド１５の領域と接続端子２の領域は重なり、パッド１５の中心位置は、接続端子２の領域外であることを特徴とする。 （もっと読む）

【課題】本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産する。
【解決手段】積層チップパッケージは、本体と、本体の側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の半導体チップと、半導体チップとワイヤとを電気的に接続する複数の電極とを含んでいる。積層チップパッケージの製造方法は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に形成された、複数の予備ワイヤ１４３を収容するための複数の孔とを含む基礎構造物１２０を作製する工程と、めっき法によって、複数の孔内に予備ワイヤ１４３を形成する工程と、複数の分離前本体２Ｐが互いに分離され且つ予備ワイヤ１４３が２組に分断されて２つの異なる本体のワイヤになるように、基礎構造物１２０を切断する工程とを備えている。 （もっと読む）

マイクロエレクトロニクスパッケージ構造を形成する方法、及びそれによって形成される構造物が提供される。該方法は、めっき部材に、ダイを保持するためのキャビティを形成し、前記キャビティ内にダイを取り付け、前記ダイに隣接して誘電体材料を形成し、前記ダイに隣接して前記誘電体材料内にビアを形成し、前記ビア内にＰｏＰランドを形成し、前記ビア内にインターコネクトを形成し、その後、前記めっき部材を除去して、前記ＰｏＰランドと前記ダイとを露出させることを有し、前記ダイは前記ＰｏＰランドより上に配置される。
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【課題】ＰｏＰ構造の半導体装置において、半導体パッケージ反りを低減することにより半導体装置の組立て歩留まり、接続信頼性に優れる半導体装置を提供することである。
【解決手段】コア基板を有するプリント配線板に半導体素子が搭載され、前記半導体素子の上部及び／又は側面が封止材に覆われた半導体パッケージであって、前記半導体素子の厚さと、前記封止材の厚さとの比が０．４以上、かつ、半導体素子上側の封止材の厚さが２５０μｍ以下であり、前記コア基板の厚さと、前記封止材の厚さとの比が、０．１２〜０．４であり、前記コア基板の厚さが１００μｍ以下であり、前記コア基板の常温での弾性率が２６ＧＰａ以上であることを特徴とする半導体パッケージ。 （もっと読む）

【課題】２つのパッケージを積層するＰＯＰタイプの半導体装置が備える、上側に搭載される半導体パッケージにおいて、このものに生じる反りの大きさが低減された半導体パッケージ、および、かかる半導体パッケージが他の半導体パッケージ上に搭載され、これら半導体パッケージ同士を電気的に接続する半田バンプにおけるクラックの発生が低減された信頼性の高い半導体装置を提供すること。
【解決手段】本発明の半導体パッケージは、インターポーザー１２（基板）と、このインターポーザー１２上に設置された半導体素子１５と、インターポーザー１２と半導体素子１５とを接着する接着層１４と、半導体素子１５をインターポーザー１２ごと覆うように設けられたモールド部（封止部）１６とを有し、接着層１４の常温における弾性率が１０００ＭＰａ超、１００００ＭＰａ以下である。 （もっと読む）

【課題】ＰＯＰの場合、下段パッケージの中央部には、半導体チップが搭載されているため、上段パッケージの半田ボールを周縁部に配置しなければならない等の制約がある。そこで、下段パッケージの上面に、サブ基板を配置することで、上段パッケージの様々なボール配置、あるいは様々なチップ部品を搭載することに対応できる。このようなデュアルフェイス型パッケージの場合、サブ基板の表面には複数の接続用ランドが配置される。そのため、テスト工程においてパッケージをソケット内に収納する際、サブ基板の表面を吸着することが困難となる。
【解決手段】本願の一つの発明は、デュアルフェイス型パッケージの電気的なテストにおいて、半導体パッケージの周辺部を保持した状態で、半導体パッケージをテスト用ソケットに搬送し、電気的なテストの後、そこから搬出する半導体装置の製造方法である。 （もっと読む）

【課題】はんだなどの接続部材との接続信頼性が向上した素子搭載用基板を提供する。
【解決手段】半導体装置１０は、第１の半導体モジュール１００を構成する第１の素子搭載用基板１１０に設けられた第１の配線層１４０の電極領域１４８と第２の半導体モジュール２００に設けられた第４の配線層２４２とがはんだボール２７０により接合されたＰｏＰ構造を有する。絶縁樹脂層１３０の一方の主表面に第１の配線層１４０の引き出し領域が露出する開口部を有する第１の絶縁層１５０が設けられており、第１の絶縁層１５０の上に第１の絶縁層の開口部が露出するような第２の絶縁層１５２が設けられている。第２の絶縁層１５２の下面部分における開口部の開口径が、第１の絶縁層１５０の上面部分における開口部の開口径より大きい （もっと読む）