国際特許分類[H01L29/41]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00〜47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00 (54,759) | 電極 (8,931) | その形状,相対的大きさまたは配置に特徴のあるもの (5,475)
国際特許分類[H01L29/41]の下位に属する分類
整流,増幅またはスイッチされる電流を流すもの (1,983)
整流,増幅またはスイッチされる電流を流さないもの (2,575)
国際特許分類[H01L29/41]に分類される特許
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フリップチップFET素子
【課題】電力素子のオン状態抵抗、放熱特性、インダクタンスを改善する。
【解決手段】半導体素子は導電パッド領域26,36を含み、各々の導電パッド領域は複数の金属トレースに電気的に接続される。複数の金属トレースは各々が順番に拡散に接続される。はんだバンプやビアなどの導電接点素子は各々の導電パッド領域に取り付けられ、導体素子が第1のピッチを有する反復パターンに配列され得る。半導体素子は平行移動トレース50,60も含み、各々の平行移動トレースは2つ以上の導電接点素子に電気的に接続され得る。各々の平行移動トレースはそこに取り付けられる相互接続素子を有し得る。相互接続素子は第1のピッチより実質的に大きい第2のピッチを有する反復パターンに配列され得る。
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半導体装置
【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板30の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第2電極とを有する縦型トランジスタ101が形成されてなる半導体装置100であって、第1電極が、主面上に形成された層間絶縁膜43を介して、主面側の半導体基板30表層部に形成された拡散領域41,42,48に接続する第1金属層44からなり、裏面側には、半導体基板30の内部に向かってトレンチ35が形成され、第2電極が、トレンチ内に形成され、トレンチ35によって露出された半導体基板30内の半導体層33に接続する第2金属層37からなる半導体装置100とする。
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半導体装置及びその製造方法
【課題】ゲート長の短いゲート電極を有し、しかも低抵抗で高周波特性が優れている半導体装置およびその製造方法を提供する。
【解決手段】少なくともノンドープInGaP層又はノンドープInAlGaP層からなる上層半導体層12と、この上層半導体層直下にGaAs層またはAlGaAs層からなる下層半導体層11を含む半導体基板に、上層半導体層表面から上層半導体層への浸入が、下層半導体層で略停止するショットキーゲート電極15と、このショットキーゲート電極部に接続して第1の電極の抵抗を低減する第2の電極部16からなるT字型ゲート電極を形成する。
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半導体装置およびその製造方法
【課題】 リセス巾およびリセス深さを制御性良く作製できる多段リセス構造とその製造方法を提供する。
【解決手段】 化合物半導体の導電層上に第1のリセスエッチングストッパー層5を設け、リセスエッチングストッパー層5上に第1の半導体層6を設け、さらに第1の半導体層6上に第2のリセスエッチングストッパー層7を設け、第2のリセスエッチングストッパー層7上に第2の半導体層8を設け、第1および第2の半導体層6,8の異方性エッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。
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半導体装置およびその製造方法
配線構造及びその製造方法
【課題】配線構造における配線剥がれを防止すること。
【解決手段】半導体基板14上に下層配線11がメタルリフトオフにより形成され、アロイを行なった後に中間配線12が同じくメタルリフトオフにより下層配線11上に積層形成され、絶縁膜15が基板14、下層配線11及び中間配線12上に被着された後に反応性イオンエッチングにより絶縁膜15の中間配線12上の部分に中間配線12の大きさより小さいコンタクトホール17が開口され、コンタクトホール17を介して中間配線12と接触するように上層配線13がコンタクトホール17及び絶縁膜端部16上に電界メッキにより形成されることにより、半導体装置の配線構造100が形成される。
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電界効果トランジスタ及びその製造方法
【目的】 ゲート電極の2段リセス形状を一定に制御可能とする。
【構成】 半導体基板1の上面にn型GaAs等の活性層2を成長させ、活性層2の厚さが1000〜2500オングストロームとなった時点でAlGaAs等のストッパー層3を成長させ、引き続いてn型GaAs等の活性層4を成長させる。活性層4の上面に形成したソース及びドレイン電極5,6上のレジストパターンをマスクとして活性層4を選択的にエッチングして、外側の幅の広いリセス8を形成する。リセス8の深さd2は活性層4の膜厚に等しい。更にストッパー層3及び活性層2をエッチングして内側の幅の狭いリセス10を形成し、当該リセス10の底面にゲート電極11を蒸着リフトオフ法により形成する。
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