半導体装置及びその製造方法
【課題】ゲート長の短いゲート電極を有し、しかも低抵抗で高周波特性が優れている半導体装置およびその製造方法を提供する。
【解決手段】少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層１２と、この上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層１１を含む半導体基板に、上層半導体層表面から上層半導体層への浸入が、下層半導体層で略停止するショットキーゲート電極１５と、このショットキーゲート電極部に接続して第１の電極の抵抗を低減する第２の電極部１６からなるＴ字型ゲート電極を形成する。
【解決手段】少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層１２と、この上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層１１を含む半導体基板に、上層半導体層表面から上層半導体層への浸入が、下層半導体層で略停止するショットキーゲート電極１５と、このショットキーゲート電極部に接続して第１の電極の抵抗を低減する第２の電極部１６からなるＴ字型ゲート電極を形成する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に関し、特に電極抵抗を低減することができる電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体は、移動度が高いことから高周波用電界効果トランジスタ（ＦＥＴ）などの半導体装置の製作に用いられており、特に、高周波特性向上を図る上でゲート電極の微細化が進められている。しかし、ゲート電極の微細化に伴い、ゲート抵抗が増加するため、ＦＥＴ特性が劣化するという問題があった。この問題の解決方法として、ゲート電極の断面をＴ字型にする方法が提案されている。これは上部のゲート電極幅を下部のゲート電極幅より大きくすることにより、ゲート抵抗を小さくする方法である。これまでに、このＴ字型ゲートの形成方法として、多層フォトレジスト膜や窒化膜を用いた方法が提案されている。
【０００３】
例えば、多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法では、半導体基板３上に露光−現像特性の異なる２層の下層フォトレジスト膜８、上層フォトレジスト膜７を塗布する。ついで、下層フォトレジスト膜８がゲート長と同じ開口幅を形成するように露光を行い、さらにそれよりも広い開口幅を上層フォトレジスト膜７を形成するために露光を行う。この後、現像処理をすることにより下層フォトレジスト膜８における開口幅がゲート長に等しく、上層フォトレジスト膜７の開口幅がゲート長よりも広いパターンが形成される（図２（ａ））。その後、ゲート金属１７を蒸着し、フォトレジスト膜を除去すると、図２（ｂ）に示すようなＴ字型のゲート電極が形成される。
【０００４】
窒化膜を用いたＴ字型ゲート電極の形成方法では、半導体基板３上にモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料ガスとして、ＳｉＮ膜４をプラズマＣＶＤ法により堆積させた後、フォトレジスト膜をマスクとしたエッチングにより加工して、ＳｉＮ膜４上に開口部を形成する（図３（ａ））。ついでこのフォトレジスト膜を除去し、ゲート金属１７を基板全面にスパッタ法により成膜し（図３（ｂ））、このゲート金属１７をフォトレジスト膜をマスクにより加工し、フォトレジスト膜を除去すれば、図３（ｃ）に示すようなＴ字型ゲート電極が形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法では、フォトレジスト膜の露光条件に対する依存度が大きいために再現性が悪く、ゲート長のバラツキも大きいという問題があった。したがって、この方法で作られるゲート電極は機械的強度も弱く、歩留まりを低下させる原因となっていた。
【０００６】
また、窒化膜を用いたＴ字型ゲート電極の形成方法では、プラズマＣＶＤ成膜時に基板表面がダメージを受けるため、半導体表面には電荷トラップが形成され、特性の変動が生じる問題があった。
【０００７】
また、これらのＴ字型ゲート電極形成方法に共通する問題として、空気中に露出している半導体表面上にゲート電極を形成しているため、半導体表面の酸化により、ショットキ界面に多くの界面準位が存在し、ＦＥＴの特性変動を生じさせる要因となっていた。
【０００８】
本発明の目的はこのような問題を解決し、ゲート長の短いゲート電極を有し、しかも低抵抗で高周波特性が優れている半導体装置を提供することと、歩留まりが高い半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に係る半導体装置は、半導体基板上に複数の半導体層を備え、該複数の半導体層表面にショットキー接触する電極を備えた半導体装置において、前記半導体層は、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層を含み、前記ショットキー電極は、前記上層半導体層表面から該上層半導体層への浸入が、前記下層半導体層で略停止し、該下層半導体層にショットキー接触する第１の金属を含む第１の電極部と、該第１の電極部に接続し、該第１の電極の抵抗を低減する第２の電極部からなることを特徴とするものである。
【００１０】
また本願請求項２に係る半導体装置の製造方法は、半導体基板上に複数の半導体層が形成され、該半導体層表面にショットキー接触する電極を形成する半導体装置の製造方法において、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層又はＡｌＧａＡｓ層からなる下層半導体層が形成されて半導体基板を用意する工程と、前記上層半導体層の電極形成領域に、第１の金属からなる第１の電極を形成する工程と、加熱処理を行い、前記第１の金属を前記上層半導体層表面から該上層半導体層に浸入させ、前記下層半導体層で略停止させてショットキー接触を形成する工程と、少なくとも前記電極形成領域の前記第１の電極上に、該第１の電極の抵抗を低減する第２の電極を積層形成する工程とを含むことを特徴とするものである。
【００１１】
さらに本願請求項３に係る半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記第２の電極を積層形成した後、前記上層半導体層を除去し、前記第１の電極部の側壁部を露出する工程を含むことを特徴とするものであり、本願請求項４に係る半導体装置の製造方法は、請求項２または３いずれか記載の半導体装置の製造方法において、前記第１の金属がＴｉであることを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、ＩｎＧａＰ層の直下にＡｌＧａＡｓ層を備えた電界効果トランジスタ（ＦＥＴ）を例にとり、その製造工程に従い説明する。
【００１３】
まず、ＧａＡｓ半絶縁性基板１上に、厚さ５０００オングストロームのノンドープＧａＡｓバッファ層２と、厚さ１５０オングストロームのノンドープＩｎ０．２Ｇａ０．８Ａｓチャネル層９と、Ｓｉ濃度が１×１０１８ｃｍ−３で厚さ２００オングストロームのｎ型Ａｌ０．２２Ｇａ０．７８Ａｓキャリア供給層１０と、厚さ３００オングストロームのノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１と、厚さ２００オングストロームのノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２と、Ｓｉ濃度が５×１０１８ｃｍ−３で厚さ５００オングストロームのｎ型ＧａＡｓオーミックコンタクト層１３を順次成長させた半導体基板を用意する（図１（ａ））。
【００１４】
次に、素子間分離を行うため、ＦＥＴ動作領域外に加速電圧１７０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２でＢイオンを注入する。続いて、ソース電極５およびドレイン電極６を形成するため、図１（ｂ）に示すように、ｎ型ＧａＡｓオーミックコンタクト層１３上にＡｕＧｅ（３５０オングストローム）／Ｎｉ（２００オングストローム）／Ａｕ（３０００オングストローム）の金属膜からなる電極をリフトオフによって形成した後、４００℃で１分間熱処理を行う。
【００１５】
次に、図１（ｃ）に示すように、ソース電極５およびドレイン電極６の部分をフォトレジスト膜１４にてパターニングした後、ｎ型ＧａＡｓオーミックコンタクト層１３をクエン酸と過酸化水素水との混合選択エッチング液を用いて選択除去し、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２を露出させる。ｎ型ＧａＡｓオーミックコンタクト層１３のエッチングには、クエン酸と過酸化水素水との混合溶液を用いると、選択比２００以上で精度良くエッチングを行うことができる。
【００１６】
次にフォトレジスト膜１４を除去した後、図１（ｄ）に示すようにノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２上にフォトレジスト膜１４を所定の形状にパターニングし、続いてＴｉ（４００オングストローム）／Ｐｔ（５００）オングストローム）／Ａｕ（４２５０オングストローム）の金属膜を蒸着し、第１のショットキーゲート電極１５（第１の電極部）をリフトオフ法を用いて形成する。
【００１７】
次に、第１のショットキーゲート電極１５のＴｉをノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２へ浸入させるため、半導体基板を３８０℃で約１時間熱処理する（図１（ｅ））。Ｔｉの基板積層方向への反応はノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１で停止し、なおかつ、ノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１が露出せずに安定したショットキー界面が形成されるため、ピンチオフ電圧バラツキの少ない電界効果トランジスタの作成が可能となる。なお、第１のショットキーゲート電極１５のＴｉをノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２に浸入させる熱処理の温度は、２５０℃乃至４５０℃であれば所期の効果が得られる。
【００１８】
次に、第１のショットキーゲート電極１５上に、第１のショットキーゲート電極１５の開口より幅広の第２のゲート電極部を形成するため、フォトレジスト膜を所定の形状にパターニングし、次いでＴｉ（１０００オングストローム）／Ｐｔ（１０００オングストローム）／Ａｕ（３０００オングストローム）の金属膜を蒸着し、第２のゲート電極１６をリフトオフ法を用いて形成する（図１（ｆ））。これにより、上部のゲート電極幅を下部のゲート電極幅より大きくでき、ゲート抵抗を小さくすることができる。
【００１９】
次に、第１のショットキーゲート電極１５および第２のゲート電極１６周辺部の、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２を塩酸を用いて除去する。この際、Ｉｎ０．５Ｇａ０．５Ｐゲート形成層１２中に浸入したＴｉ電極とノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１はエッチングされないため、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２のみ選択的に除去できる（図１（ｇ））。
【００２０】
なお上記実施形態では、ノンドープゲート形成層としてＩｎ０．５Ｇａ０．５Ｐを用いたが、これに限定されるものではなく、Ｉｎ０．５Ｇａ０．５Ｐの代わりに、ＩｎＸＧａ１−ＸＰ（０．３≦ｘ≦０．７）を用いることもできる。ここで組成比ｘは、臨界膜厚が１００オングストローム以上の領域であり、ノンドープゲート形成層の形成工程やＴｉ浸入部の形成工程において、制御性よく形成できる。またＩｎＸＧａ１−ＸＰの代わりに、Ｉｎｙ（ＡｌｚＧａ１−ｚ）１−ｙＰ（０＜ｙ≦１）を用いることができる。この場合は、０＜ｚ≦０．３の範囲が実用的である。
【００２１】
また、本実施形態ではノンドープショットキー障壁層としてノンドープＡｌ０．２２Ｇａ０．７８Ａｓ層を用いたが、このＡｌｘｘＧａ１−ｘｘＡｓ層の組成比ｘｘは、０＜ｘｘ＜０．８５であればよい。このＡｌｘｘＧａ１−ｘｘＡｓ層の代わりにノンドープＧａＡｓ層等を用いてもよい。
【００２２】
また、キャリア供給層としてｎ型Ａｌ０．２２Ｇａ０．７８Ａｓ層を用いたが、このｎ型ＡｌｙｙｙＧａ１−ｙｙｙＡｓ層の組成比ｙｙｙは、０＜ｙｙｙ＜０．３０であればよい。あるいは、このｎ型ＡｌｙｙｙＧａ１−ｙｙｙＡｓ層の代わりにｎ型ＩｎｙｙＧａ１−ｙｙＰ層やｎ型ＧａＡｓ層等を用いてもよく、その時のｎ型ＩｎｙｙＧａ１−ｙｙＰ層の組成比ｙｙは、０．３≦ｙｙ≦０．７となる。また、チャネル層として本実施形態で用いたノンドープＩｎＧａＡｓ層の代わりにノンドープＧａＡｓ層等を用いてもよい。
【００２３】
さらに、本実施形態では、ｎ型ＡｌＧａＡｓ／ノンドープＩｎＧａＡｓの二次元電子ガスを有する半導体基板を用いたが、ｎ型ＧａＡｓチャネル層等を用いても良い。
【００２４】
なお、本実施例では、ノンドープゲート形成層を除去しているが、ノンドープゲート形成層の除去は必ずしも必須ではない。ノンドープゲート形成層を除去しない場合、ソース電極−ドレイン電極間の抵抗を、除去する場合に比べて小さくすることができる。特に、大きな電力を要する場合には効果的である。一方、ノンドープゲート形成層を除去する場合、ゲート電極−ソース電極間のリーク電流を低減することができる。特に、ゲート電極−ソース電極間が小さい場合には、順方向の立ち上がり電圧を大きくとるのに効果的である。
【００２５】
【発明の効果】
以上説明したように本発明による半導体装置は、ゲート長が短く、低抵抗のゲート電極を有するため、優れた高周波特性を有する。
【００２６】
しかも本発明の半導体装置の製造方法は、ショットキーゲート電極を形成する半導体表面を露出せずに、ゲート形成ができるため、半導体基板表面のダメージに伴う素子特性劣化が無く、また上記の固相反応はノンドープＩｎＧａＰ層あるいはノンドープＩｎＡｌＧａＰ層直下のＡｌＧａＡｓ層あるいはＧａＡｓ層で停止するため、熱的に安定で、ピンチオフ電圧バラツキの少ない半導体装置の作成が可能になる。
【００２７】
さらにＩｎＧａＰ層あるいはＩｎＡｌＧａＰ層を除去し、第１のゲート電極の側壁部を露出することで、ゲート電極−ソース電極間、あるいはゲート電極−ドレイン電極間の浮遊容量を低減することができるので、さらに優れた高周波特性を有する半導体装置を形成することができる。又、ゲート電極−ソース電極間のリーク電流を低減することができ、高周波動作に必要なゲート電極−ソース電極間の微細化に効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の製造方法を説明する図である。
【図２】従来の多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法を説明する図である。
【図３】従来のＳｉＮ膜を用いたＴ字型ゲート電極の形成方法を説明する図である。
【符号の説明】
１ 半絶縁性ＧａＡｓ基板
２ ノンドープＧａＡｓバッファ層
５ ソース電極
６ ドレイン電極
９ ノンドープＩｎ０．２Ｇａ０．８Ａｓチャネル層
１０ ｎ型Ａｌ０．２２Ｇａ０．７８Ａｓキャリア供給層
１１ ノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層
１２ ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層
１３ ｎ型ＧａＡｓオーミックコンタクト層
１４ フォトレジスト膜
１５ 第１のショットキーゲート電極
１６ 第２のゲート電極
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に関し、特に電極抵抗を低減することができる電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体は、移動度が高いことから高周波用電界効果トランジスタ（ＦＥＴ）などの半導体装置の製作に用いられており、特に、高周波特性向上を図る上でゲート電極の微細化が進められている。しかし、ゲート電極の微細化に伴い、ゲート抵抗が増加するため、ＦＥＴ特性が劣化するという問題があった。この問題の解決方法として、ゲート電極の断面をＴ字型にする方法が提案されている。これは上部のゲート電極幅を下部のゲート電極幅より大きくすることにより、ゲート抵抗を小さくする方法である。これまでに、このＴ字型ゲートの形成方法として、多層フォトレジスト膜や窒化膜を用いた方法が提案されている。
【０００３】
例えば、多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法では、半導体基板３上に露光−現像特性の異なる２層の下層フォトレジスト膜８、上層フォトレジスト膜７を塗布する。ついで、下層フォトレジスト膜８がゲート長と同じ開口幅を形成するように露光を行い、さらにそれよりも広い開口幅を上層フォトレジスト膜７を形成するために露光を行う。この後、現像処理をすることにより下層フォトレジスト膜８における開口幅がゲート長に等しく、上層フォトレジスト膜７の開口幅がゲート長よりも広いパターンが形成される（図２（ａ））。その後、ゲート金属１７を蒸着し、フォトレジスト膜を除去すると、図２（ｂ）に示すようなＴ字型のゲート電極が形成される。
【０００４】
窒化膜を用いたＴ字型ゲート電極の形成方法では、半導体基板３上にモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料ガスとして、ＳｉＮ膜４をプラズマＣＶＤ法により堆積させた後、フォトレジスト膜をマスクとしたエッチングにより加工して、ＳｉＮ膜４上に開口部を形成する（図３（ａ））。ついでこのフォトレジスト膜を除去し、ゲート金属１７を基板全面にスパッタ法により成膜し（図３（ｂ））、このゲート金属１７をフォトレジスト膜をマスクにより加工し、フォトレジスト膜を除去すれば、図３（ｃ）に示すようなＴ字型ゲート電極が形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法では、フォトレジスト膜の露光条件に対する依存度が大きいために再現性が悪く、ゲート長のバラツキも大きいという問題があった。したがって、この方法で作られるゲート電極は機械的強度も弱く、歩留まりを低下させる原因となっていた。
【０００６】
また、窒化膜を用いたＴ字型ゲート電極の形成方法では、プラズマＣＶＤ成膜時に基板表面がダメージを受けるため、半導体表面には電荷トラップが形成され、特性の変動が生じる問題があった。
【０００７】
また、これらのＴ字型ゲート電極形成方法に共通する問題として、空気中に露出している半導体表面上にゲート電極を形成しているため、半導体表面の酸化により、ショットキ界面に多くの界面準位が存在し、ＦＥＴの特性変動を生じさせる要因となっていた。
【０００８】
本発明の目的はこのような問題を解決し、ゲート長の短いゲート電極を有し、しかも低抵抗で高周波特性が優れている半導体装置を提供することと、歩留まりが高い半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に係る半導体装置は、半導体基板上に複数の半導体層を備え、該複数の半導体層表面にショットキー接触する電極を備えた半導体装置において、前記半導体層は、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層を含み、前記ショットキー電極は、前記上層半導体層表面から該上層半導体層への浸入が、前記下層半導体層で略停止し、該下層半導体層にショットキー接触する第１の金属を含む第１の電極部と、該第１の電極部に接続し、該第１の電極の抵抗を低減する第２の電極部からなることを特徴とするものである。
【００１０】
また本願請求項２に係る半導体装置の製造方法は、半導体基板上に複数の半導体層が形成され、該半導体層表面にショットキー接触する電極を形成する半導体装置の製造方法において、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層又はＡｌＧａＡｓ層からなる下層半導体層が形成されて半導体基板を用意する工程と、前記上層半導体層の電極形成領域に、第１の金属からなる第１の電極を形成する工程と、加熱処理を行い、前記第１の金属を前記上層半導体層表面から該上層半導体層に浸入させ、前記下層半導体層で略停止させてショットキー接触を形成する工程と、少なくとも前記電極形成領域の前記第１の電極上に、該第１の電極の抵抗を低減する第２の電極を積層形成する工程とを含むことを特徴とするものである。
【００１１】
さらに本願請求項３に係る半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記第２の電極を積層形成した後、前記上層半導体層を除去し、前記第１の電極部の側壁部を露出する工程を含むことを特徴とするものであり、本願請求項４に係る半導体装置の製造方法は、請求項２または３いずれか記載の半導体装置の製造方法において、前記第１の金属がＴｉであることを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、ＩｎＧａＰ層の直下にＡｌＧａＡｓ層を備えた電界効果トランジスタ（ＦＥＴ）を例にとり、その製造工程に従い説明する。
【００１３】
まず、ＧａＡｓ半絶縁性基板１上に、厚さ５０００オングストロームのノンドープＧａＡｓバッファ層２と、厚さ１５０オングストロームのノンドープＩｎ０．２Ｇａ０．８Ａｓチャネル層９と、Ｓｉ濃度が１×１０１８ｃｍ−３で厚さ２００オングストロームのｎ型Ａｌ０．２２Ｇａ０．７８Ａｓキャリア供給層１０と、厚さ３００オングストロームのノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１と、厚さ２００オングストロームのノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２と、Ｓｉ濃度が５×１０１８ｃｍ−３で厚さ５００オングストロームのｎ型ＧａＡｓオーミックコンタクト層１３を順次成長させた半導体基板を用意する（図１（ａ））。
【００１４】
次に、素子間分離を行うため、ＦＥＴ動作領域外に加速電圧１７０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２でＢイオンを注入する。続いて、ソース電極５およびドレイン電極６を形成するため、図１（ｂ）に示すように、ｎ型ＧａＡｓオーミックコンタクト層１３上にＡｕＧｅ（３５０オングストローム）／Ｎｉ（２００オングストローム）／Ａｕ（３０００オングストローム）の金属膜からなる電極をリフトオフによって形成した後、４００℃で１分間熱処理を行う。
【００１５】
次に、図１（ｃ）に示すように、ソース電極５およびドレイン電極６の部分をフォトレジスト膜１４にてパターニングした後、ｎ型ＧａＡｓオーミックコンタクト層１３をクエン酸と過酸化水素水との混合選択エッチング液を用いて選択除去し、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２を露出させる。ｎ型ＧａＡｓオーミックコンタクト層１３のエッチングには、クエン酸と過酸化水素水との混合溶液を用いると、選択比２００以上で精度良くエッチングを行うことができる。
【００１６】
次にフォトレジスト膜１４を除去した後、図１（ｄ）に示すようにノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２上にフォトレジスト膜１４を所定の形状にパターニングし、続いてＴｉ（４００オングストローム）／Ｐｔ（５００）オングストローム）／Ａｕ（４２５０オングストローム）の金属膜を蒸着し、第１のショットキーゲート電極１５（第１の電極部）をリフトオフ法を用いて形成する。
【００１７】
次に、第１のショットキーゲート電極１５のＴｉをノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２へ浸入させるため、半導体基板を３８０℃で約１時間熱処理する（図１（ｅ））。Ｔｉの基板積層方向への反応はノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１で停止し、なおかつ、ノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１が露出せずに安定したショットキー界面が形成されるため、ピンチオフ電圧バラツキの少ない電界効果トランジスタの作成が可能となる。なお、第１のショットキーゲート電極１５のＴｉをノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２に浸入させる熱処理の温度は、２５０℃乃至４５０℃であれば所期の効果が得られる。
【００１８】
次に、第１のショットキーゲート電極１５上に、第１のショットキーゲート電極１５の開口より幅広の第２のゲート電極部を形成するため、フォトレジスト膜を所定の形状にパターニングし、次いでＴｉ（１０００オングストローム）／Ｐｔ（１０００オングストローム）／Ａｕ（３０００オングストローム）の金属膜を蒸着し、第２のゲート電極１６をリフトオフ法を用いて形成する（図１（ｆ））。これにより、上部のゲート電極幅を下部のゲート電極幅より大きくでき、ゲート抵抗を小さくすることができる。
【００１９】
次に、第１のショットキーゲート電極１５および第２のゲート電極１６周辺部の、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２を塩酸を用いて除去する。この際、Ｉｎ０．５Ｇａ０．５Ｐゲート形成層１２中に浸入したＴｉ電極とノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層１１はエッチングされないため、ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層１２のみ選択的に除去できる（図１（ｇ））。
【００２０】
なお上記実施形態では、ノンドープゲート形成層としてＩｎ０．５Ｇａ０．５Ｐを用いたが、これに限定されるものではなく、Ｉｎ０．５Ｇａ０．５Ｐの代わりに、ＩｎＸＧａ１−ＸＰ（０．３≦ｘ≦０．７）を用いることもできる。ここで組成比ｘは、臨界膜厚が１００オングストローム以上の領域であり、ノンドープゲート形成層の形成工程やＴｉ浸入部の形成工程において、制御性よく形成できる。またＩｎＸＧａ１−ＸＰの代わりに、Ｉｎｙ（ＡｌｚＧａ１−ｚ）１−ｙＰ（０＜ｙ≦１）を用いることができる。この場合は、０＜ｚ≦０．３の範囲が実用的である。
【００２１】
また、本実施形態ではノンドープショットキー障壁層としてノンドープＡｌ０．２２Ｇａ０．７８Ａｓ層を用いたが、このＡｌｘｘＧａ１−ｘｘＡｓ層の組成比ｘｘは、０＜ｘｘ＜０．８５であればよい。このＡｌｘｘＧａ１−ｘｘＡｓ層の代わりにノンドープＧａＡｓ層等を用いてもよい。
【００２２】
また、キャリア供給層としてｎ型Ａｌ０．２２Ｇａ０．７８Ａｓ層を用いたが、このｎ型ＡｌｙｙｙＧａ１−ｙｙｙＡｓ層の組成比ｙｙｙは、０＜ｙｙｙ＜０．３０であればよい。あるいは、このｎ型ＡｌｙｙｙＧａ１−ｙｙｙＡｓ層の代わりにｎ型ＩｎｙｙＧａ１−ｙｙＰ層やｎ型ＧａＡｓ層等を用いてもよく、その時のｎ型ＩｎｙｙＧａ１−ｙｙＰ層の組成比ｙｙは、０．３≦ｙｙ≦０．７となる。また、チャネル層として本実施形態で用いたノンドープＩｎＧａＡｓ層の代わりにノンドープＧａＡｓ層等を用いてもよい。
【００２３】
さらに、本実施形態では、ｎ型ＡｌＧａＡｓ／ノンドープＩｎＧａＡｓの二次元電子ガスを有する半導体基板を用いたが、ｎ型ＧａＡｓチャネル層等を用いても良い。
【００２４】
なお、本実施例では、ノンドープゲート形成層を除去しているが、ノンドープゲート形成層の除去は必ずしも必須ではない。ノンドープゲート形成層を除去しない場合、ソース電極−ドレイン電極間の抵抗を、除去する場合に比べて小さくすることができる。特に、大きな電力を要する場合には効果的である。一方、ノンドープゲート形成層を除去する場合、ゲート電極−ソース電極間のリーク電流を低減することができる。特に、ゲート電極−ソース電極間が小さい場合には、順方向の立ち上がり電圧を大きくとるのに効果的である。
【００２５】
【発明の効果】
以上説明したように本発明による半導体装置は、ゲート長が短く、低抵抗のゲート電極を有するため、優れた高周波特性を有する。
【００２６】
しかも本発明の半導体装置の製造方法は、ショットキーゲート電極を形成する半導体表面を露出せずに、ゲート形成ができるため、半導体基板表面のダメージに伴う素子特性劣化が無く、また上記の固相反応はノンドープＩｎＧａＰ層あるいはノンドープＩｎＡｌＧａＰ層直下のＡｌＧａＡｓ層あるいはＧａＡｓ層で停止するため、熱的に安定で、ピンチオフ電圧バラツキの少ない半導体装置の作成が可能になる。
【００２７】
さらにＩｎＧａＰ層あるいはＩｎＡｌＧａＰ層を除去し、第１のゲート電極の側壁部を露出することで、ゲート電極−ソース電極間、あるいはゲート電極−ドレイン電極間の浮遊容量を低減することができるので、さらに優れた高周波特性を有する半導体装置を形成することができる。又、ゲート電極−ソース電極間のリーク電流を低減することができ、高周波動作に必要なゲート電極−ソース電極間の微細化に効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の製造方法を説明する図である。
【図２】従来の多層フォトレジスト膜を用いたＴ字型ゲート電極の形成方法を説明する図である。
【図３】従来のＳｉＮ膜を用いたＴ字型ゲート電極の形成方法を説明する図である。
【符号の説明】
１ 半絶縁性ＧａＡｓ基板
２ ノンドープＧａＡｓバッファ層
５ ソース電極
６ ドレイン電極
９ ノンドープＩｎ０．２Ｇａ０．８Ａｓチャネル層
１０ ｎ型Ａｌ０．２２Ｇａ０．７８Ａｓキャリア供給層
１１ ノンドープＡｌ０．２２Ｇａ０．７８Ａｓショットキー障壁層
１２ ノンドープＩｎ０．５Ｇａ０．５Ｐゲート形成層
１３ ｎ型ＧａＡｓオーミックコンタクト層
１４ フォトレジスト膜
１５ 第１のショットキーゲート電極
１６ 第２のゲート電極
【特許請求の範囲】
【請求項１】
半導体基板上に複数の半導体層を備え、該複数の半導体層表面にショットキー接続する電極を備えた半導体装置において、
前記半導体層は、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層を含み、
前記電極は、前記上層半導体層表面から該上層半導体層への浸入が、前記下層半導体層で略停止し、該下層半導体層にショットキー接触する第１の金属を含む第１の電極部と、該第１の電極部に接続し、該第１の電極の抵抗を低減する第２の電極部からなることを特徴とする半導体装置。
【請求項２】
半導体基板上に複数の半導体層を形成し、該半導体層表面にショットキー接続する電極を形成する半導体装置の製造方法において、
少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層又はＡｌＧａＡｓ層からなる下層半導体層が形成された半導体基板を用意する工程と、
前記上層半導体層の電極形成領域に、第１の金属からなる第１の電極を形成する工程と、
加熱処理を行い、前記第１の金属を前記上層半導体層表面から該上層半導体層に浸入させ、前記下層半導体層で略停止させてショットキー接触を形成する工程と、
少なくとも前記電極形成領域の前記第１の電極上に、該第１の電極の抵抗を低減する第２の電極を積層形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記第２の電極を積層形成した後、前記上層半導体層を除去し、前記第１の電極部の側壁部を露出する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３いずれか記載の半導体装置の製造方法において、前記第１の金属がＴｉであることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に複数の半導体層を備え、該複数の半導体層表面にショットキー接続する電極を備えた半導体装置において、
前記半導体層は、少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層またはＡｌＧａＡｓ層からなる下層半導体層を含み、
前記電極は、前記上層半導体層表面から該上層半導体層への浸入が、前記下層半導体層で略停止し、該下層半導体層にショットキー接触する第１の金属を含む第１の電極部と、該第１の電極部に接続し、該第１の電極の抵抗を低減する第２の電極部からなることを特徴とする半導体装置。
【請求項２】
半導体基板上に複数の半導体層を形成し、該半導体層表面にショットキー接続する電極を形成する半導体装置の製造方法において、
少なくともノンドープＩｎＧａＰ層又はノンドープＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層又はＡｌＧａＡｓ層からなる下層半導体層が形成された半導体基板を用意する工程と、
前記上層半導体層の電極形成領域に、第１の金属からなる第１の電極を形成する工程と、
加熱処理を行い、前記第１の金属を前記上層半導体層表面から該上層半導体層に浸入させ、前記下層半導体層で略停止させてショットキー接触を形成する工程と、
少なくとも前記電極形成領域の前記第１の電極上に、該第１の電極の抵抗を低減する第２の電極を積層形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記第２の電極を積層形成した後、前記上層半導体層を除去し、前記第１の電極部の側壁部を露出する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３いずれか記載の半導体装置の製造方法において、前記第１の金属がＴｉであることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００４−１２８３００（Ｐ２００４−１２８３００Ａ）
【公開日】平成１６年４月２２日（２００４．４．２２）
【国際特許分類】
【出願番号】特願２００２−２９２０１２（Ｐ２００２−２９２０１２）
【出願日】平成１４年１０月４日（２００２．１０．４）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成１６年４月２２日（２００４．４．２２）
【国際特許分類】
【出願日】平成１４年１０月４日（２００２．１０．４）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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