【課題】リーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８を含む。制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜８からデータを読み出す。メモリストリングＭＳは、メモリトランジスタＭＴｒ１〜８のボディとして機能するＵ字状半導体層３４と、Ｕ字状半導体層３４を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層３３ｂと、電荷蓄積層３３ｂを介してＵ字状半導体層３４を取り囲むワード線導電層３１ａ〜３１ｄとを備える。制御回路ＡＲ２は、読み出し動作の際、非選択メモリストリングＭＳの中の少なくとも一つのメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに読み出しパス電圧Ｖｒｅａｄを印加し、別のメモリトランジスタＭＴｒのゲートには接地電位Ｖｓｓを印加する。 （もっと読む）

【課題】半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法を提供すること。
【解決手段】半導体装置のパターン構造物は、延長ラインと延長ラインの端部に連結されるパッドとを具備する。パッドは、延長ラインの幅より広い幅を有することができる。パッドは、パッドの側部から延長する突出部を含むことができる。パターン構造物は、単純化された工程を通じて製造されることができ、微細パターンとパッドを含む多様な半導体装置に適用することができる。 （もっと読む）

【課題】安定した消去状態が実現できる一括加工型３次元積層構成の不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部ＭＵと制御部ＣＴＵとを備える。メモリ部は、交互に積層された電極膜ＷＬと電極間絶縁膜１４とを有する積層構造体ＭＬ、積層構造体を貫通する半導体ピラーＳＰ、電極膜ＷＬと半導体ピラーと間の記憶層４８、記憶層と半導体ピラーとの間の内側絶縁膜４２、電極膜と記憶層との間の外側絶縁膜４３、半導体ピラーに接続された第１配線Ｗ１、を有す。制御部は、消去動作の際に、第１期間に、第１配線を第１電位に、電極膜を第１電位よりも低い第２電位に設定する。その後、第２期間に、第１配線を第３電位に、電極膜を第３電位よりも低い第４電位に設定する。第２期間は第１期間よりも短い、及び、第３電圧と第４電圧との差は第１電位と第２電位との差よりも小さい、の少なくともいずれかである。 （もっと読む）

【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。
【解決手段】シリコン基板１に、ゲート絶縁膜４、浮遊ゲート電極用の多結晶シリコン膜５、シリコン窒化膜８を積層形成する。所定間隔で複数のトレンチ１ａを形成し、トレンチ１ａ内に素子分離絶縁膜２を埋め込み形成する。トレンチ１ａ内の素子分離絶縁膜２を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ１ａ底部が露光されにくい条件で露光し、トレンチ１ａの底面部にレジスト１０ａを残す。レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界を緩和する。
【解決手段】本発明の例に係わる３次元積層不揮発性半導体メモリは、半導体層と、半導体層上に形成され、半導体層に対して垂直な柱状の半導体領域１０１と、半導体領域１０１の側面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の側面に形成される電荷蓄積膜１０３と、電荷蓄積膜１０３の側面に形成される第２の絶縁膜１０４と、第２の絶縁膜１０４の側面に接し、半導体層に対して平行で平板状に形成された複数の制御ゲート電極１０５と、第２の絶縁膜１０４及び制御ゲート電極１０５それぞれの表面に形成された第３の絶縁膜１０６とを具備し、半導体領域１０１を介して対向する第３の絶縁膜１０６の距離は、半導体領域１０１を介して対向する制御ゲート電極１０５の距離より長く、制御ゲート電極１０５の角部は曲率を有している。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）