【課題】ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジックトランジスタ、不揮発性メモリをそれぞれ形成する第１及び第２の活性領域を画定する素子分離絶縁膜を、ＳＴＩで形成する工程と、第２の活性領域上方に、フローティングゲートとなる導電層を形成する工程と、導電層上及びその外側の領域を覆って、窒化シリコンを含む絶縁膜を形成する工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜を覆い、第１の活性領域を露出するマスクを用いてエッチングする工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜上に端部の配置されたフォトレジストパターンを形成する工程とを有する。 （もっと読む）

【課題】階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘って積層されたワード線導電層４１ａ〜４１ｄと、メモリ領域ＡＲ１にてワード線導電層４１ａ〜４１ｄに取り囲まれ、基板に対して垂直方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａの側面とワード線導電層４１ａ〜４１ｄとの間に形成されたメモリゲート絶縁層４４とを備える。ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に第１ピッチＰ１をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ１Ｂ、周辺領域ＡＲ２にてカラムに第２ピッチＰ２をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ２を備える。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板上に積層方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａを取り囲むように形成された電荷蓄積層４４ｂと、電荷蓄積層４４ｂを取り囲むように積層されたワード線導電層４１ａ〜４１ｄとを備える。ドレイン側選択トランジスタＳＤＴｒは、柱状部４５Ａの上面に接して積層方向に延びるドレイン側柱状半導体層５７と、ドレイン側柱状半導体層５７を取り囲むように形成された電荷蓄積層５５ｂと、電荷蓄積層５５ｂを取り囲むように形成されたドレイン側導電層５１とを備える。電荷蓄積層５５ｂは、ドレイン側導電層５１の下層からドレイン側導電層５１の上端近傍まで形成され、且つその上端近傍よりも上層には形成されていない。 （もっと読む）

【課題】キャパシタ素子の配置面積低減が可能な半導体記憶装置を提供する。
【解決手段】メモリセル領域５及び周辺回路領域６を複数の素子形成領域に分離し、半導体基板１１表面より上に上面を有する素子分離絶縁膜１７と、メモリセル領域５の素子領域７上に、順に、トンネル絶縁膜１３ａ、第１下層電極層１５ａ、第１電極間絶縁膜１９ａ、及び第１上層電極層２５ａとを有するメモリセル及び選択ゲートトランジスタ４１、４３と、周辺回路領域６の素子形成領域上に、上端に凹部１８が加工された第２下層電極層１５ｂ、この凹凸面及び素子分離絶縁膜１７上に配設され、第１電極間絶縁膜１９ａと同じ膜厚の第２電極間絶縁膜１９ｂ、及び第２電極間絶縁膜１９ｂ上に第２下層電極層１５ｂに対応した凹凸の下面の第２上層電極層２５ｂを有し、凹部１８の底面が第１下層電極層１５ａの上面と同じ高さであるキャパシタ素子４５とを備える。 （もっと読む）

【課題】高耐圧かつ不揮発のスイッチ素子を提供する。
【解決手段】上記課題を解決するため本発明のスイッチ素子は、半導体基板中に作られたソース・ドレインと、前記半導体基板上に作られたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触するイオン伝導層と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触する電荷注入層と、前記イオン伝導層の両脇に形成されたパス制御端子を有する。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】本発明の半導体素子の形成方法は、基板上に半導体構造物及び絶縁パターンを形成し、絶縁パターンの一面によって定義される側壁と半導体構造物の底によって定義される底を有するオープニングを形成し、オープニングを満たす第１金属膜を形成し、第１金属膜を湿式エッチングしてオープニングの側壁を少なくとも一部露出させ、第１金属膜上に第２金属膜を選択的に形成することを含む。 （もっと読む）

【課題】選択消去が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリ部と制御部とを備える不揮発性半導体記憶装置を提供する。メモリ部は、互いに電気的に分離された第１、第２第半導体層に形成された第１、第２メモリストリングＭＣＳ１、ＭＣＳ２と、第１、第２半導体層に接続された第１、第２配線Ｗ１１、Ｗ１２と、を有する。第１、第２メモリストリングは、複数のメモリセルを有する第１、第２メモリセル群と、第１、第２選択ゲートと、を有する。第１メモリセル群の選択セルトランジスタＣＬ１を選択的に消去する際に、制御部は、第１配線に高電圧Ｖｐｐを、選択セルトランジスタの制御ゲートに０Ｖを、選択セルトランジスタ以外の第１メモリストリングの非選択セルの制御ゲート、及び、第１選択ゲートに中間電圧Ｖｍを、第２配線に中間電圧以下の低電圧Ｖｃｃまたは０Ｖを印加する。 （もっと読む）

【課題】ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制する。
【解決手段】側壁転写プロセスで形成されたワード線をワード線引き出し部ＷＬａでループカットすると共に、ワード線引き出し部ＷＬａを半導体基板２の活性領域Ｓａ上に配設する構成であって、電極間絶縁膜４に選択ゲートトランジスタ用開口４ａを形成する際にワード線引き出し部形成領域にループカット用開口４ｂを形成しておき、電極間絶縁膜４およびゲート絶縁膜３に対して選択的にエッチングを行うことによりワード線引き出し部の上層電極および下層電極を連続的に分離しループカットできるようにした。 （もっと読む）

【課題】制御ゲート電極からリークした電子のエネルギーの増加を抑制し、トンネル絶縁膜の絶縁性の劣化を防止する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、半導体層１０１と、半導体層１０１の表面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の表面に形成された電荷蓄積膜１０３と、電荷蓄積膜の表面に形成された第２の絶縁膜１０４と、第２の絶縁膜１０４の表面に形成された制御ゲート電極１０５とを具備し、電荷蓄積膜１０３及び第２の絶縁膜１０４の少なくとも一方に、散乱によって電子のエネルギーを減少させる非弾性散乱層が少なくとも一層含まれている。 （もっと読む）