半導体装置の製造方法
【課題】ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジックトランジスタ、不揮発性メモリをそれぞれ形成する第１及び第２の活性領域を画定する素子分離絶縁膜を、ＳＴＩで形成する工程と、第２の活性領域上方に、フローティングゲートとなる導電層を形成する工程と、導電層上及びその外側の領域を覆って、窒化シリコンを含む絶縁膜を形成する工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜を覆い、第１の活性領域を露出するマスクを用いてエッチングする工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜上に端部の配置されたフォトレジストパターンを形成する工程とを有する。
【解決手段】半導体装置の製造方法は、ロジックトランジスタ、不揮発性メモリをそれぞれ形成する第１及び第２の活性領域を画定する素子分離絶縁膜を、ＳＴＩで形成する工程と、第２の活性領域上方に、フローティングゲートとなる導電層を形成する工程と、導電層上及びその外側の領域を覆って、窒化シリコンを含む絶縁膜を形成する工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜を覆い、第１の活性領域を露出するマスクを用いてエッチングする工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜上に端部の配置されたフォトレジストパターンを形成する工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路とメモリ回路を混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、フォトレジスト膜の露光及び現像を行なうことにより、フォトレジスト膜がパターニングされ、残されたフォトレジスト膜によるレジストパターンが形成される。
【０００３】
配線パターンの微細化に伴い、このようなレジストパターンのパターン形状に要求される精度も高くなり、露光条件の制御技術等の進歩が望まれる。
【０００４】
ロジック回路とメモリ回路を混載した半導体装置についても、このようなパターン形状の精度を確保するために、種々の方法（製造技術）が検討されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２８２７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、前記第１のマスクを除去する工程と、前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
不揮発性メモリのフローティングゲート上に形成される窒化シリコンを含む膜を、ロジックトランジスタを形成する第１の活性領域に隣接する部分の素子分離絶縁膜上に残す。レジストパターン形成の露光時に、素子分離絶縁膜の形成された半導体基板凹部の内面による反射を、窒化シリコンを含む膜が抑制することにより、素子分離絶縁膜上に形成されるレジストパターンの形状精度低下が抑制される。
【図面の簡単な説明】
【０００９】
【図１】図１Ａ及び図１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２】図２Ａ及び図２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図３】図３Ａ及び図３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図４】図４Ａ及び図４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図５】図５Ａ及び図５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図６】図６Ａ及び図６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図７】図７Ａ及び図７Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図８】図８Ａ及び図８Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図９】図９Ａ及び図９Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１０】図１０Ａ及び図１０Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１１】図１１Ａ及び図１１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１２】図１２Ａ及び図１２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１３】図１３Ａ及び図１３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１４】図１４Ａ及び図１４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１５】図１５Ａ及び図１５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１６】図１６Ａ及び図１６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１７】図１７Ａ及び図１７Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１８】図１８Ａ及び図１８Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１９】図１９Ａ及び図１９Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２０】図２０Ａ及び図２０Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２１】図２１Ａ及び図２１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２２】図２２Ａ及び図２２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２３】図２３Ａ及び図２３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２４】図２４Ａ及び図２４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２５】図２５Ａ及び図２５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２６】図２６Ａ及び図２６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２７】図２７Ａ及び図２７Ｂは、それぞれ、実施例のレジストパターン形成工程を示す概略断面図、及び実施例のレジストパターンの概略平面図である。
【図２８】図２８Ａ及び図２８Ｂは、それぞれ、比較例のレジストパターン形成工程を示す概略断面図、及び比較例のレジストパターンの概略平面図である。
【発明を実施するための形態】
【００１０】
本発明の実施例による半導体装置は、ロジック回路とメモリ回路が混載された半導体集積回路である。まず、実施例の半導体装置に形成されるトランジスタの種類について説明する。
【００１１】
メモリ回路は、フラッシュメモリセルを形成するＭＯＳトランジスタを含む。フラッシュメモリセルに、例えばｎ型ＭＯＳトランジスタが用いられる。
【００１２】
ロジック回路は、高電圧（例えば５〜１０Ｖ）動作、３．３Ｖ動作、及び１．２Ｖ動作のＭＯＳトランジスタを含む。
【００１３】
高電圧動作ＭＯＳトランジスタ（「ＨＶ」と表記する）は、ｎ型（Ｎ−ＨＶ）及びｐ型（Ｐ−ＨＶ）を含み、ｎ型（Ｎ−ＨＶ）とｐ型（Ｐ−ＨＶ）それぞれに、閾値電圧が異なる２種類（Ｈｉｇｈ Ｖｔ、Ｌｏｗ Ｖｔ）がある。つまり、高電圧動作ＭＯＳトランジスタは、４種類が形成される。高電圧動作ＭＯＳトランジスタは、フラッシュメモリセルの制御回路で使用される。
【００１４】
３．３Ｖ動作ＭＯＳトランジスタ（「３．３Ｖ」と表記する）は、ｎ型（Ｎ−３．３Ｖ）及びｐ型（Ｐ−３．３Ｖ）の２種類が形成される。３．３Ｖ動作ＭＯＳトランジスタは、入出力系の回路で使用される。
【００１５】
１．２Ｖ動作ＭＯＳトランジスタ（「１．２Ｖ」と表記する）は、ｎ型（Ｎ−１．２Ｖ）及びｐ型（Ｐ−１．２Ｖ）を含み、ｎ型（Ｎ−１．２Ｖ）、ｐ型（Ｐ−１．２Ｖ）それぞれに、閾値電圧が異なる３種類（ＳＴＤ、ＨＳ、ＵＨＳ）がある。つまり、１．２Ｖ動作ＭＯＳトランジスタは、６種類が形成される。１．２Ｖ動作ＭＯＳトランジスタは、ロジック回路の主モジュールで使用される。
【００１６】
このように、実施例の半導体装置に、フラッシュメモリセルのＭＯＳトランジスタも含めて、１３種類のＭＯＳトランジスタが形成される。
【００１７】
次に、実施例による半導体装置の製造方法について説明する。
【００１８】
図１Ａ、図１Ｂ〜図２６Ａ、図２６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。「Ａ」を付した図はロジック回路部を示し、「Ｂ」を付した図はメモリ回路部を示す。「Ｂ」を付した図の右側部分は、ビット線に平行な方向（Ｙ方向）の断面を示し、「Ｂ」を付した図の左側部分は、ワード線に平行な方向（Ｘ方向）の断面を示す。
【００１９】
まず、図１Ａ及び図１Ｂを参照して、フラッシュメモリセルのフローティングゲートに用いられる導電膜形成の前の工程までをまとめて説明する。
【００２０】
まず、シリコン基板１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２を形成する。素子分離絶縁膜２により、ロジック回路部で各種トランジスタが形成される活性領域、及び、メモリ回路部でメモリセルが形成される活性領域が画定される。
【００２１】
次に、シリコン基板１表面に、熱酸化により例えば厚さ１５ｎｍのＳｉＯ膜を成長させて、犠牲酸化膜３を形成する。
【００２２】
次に、フォトリソグラフィーにより、メモリセル形成領域、及び、高閾値及び低閾値のｎ型高電圧動作トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ及びＮ−ＨＶ Ｌｏｗ Ｖｔ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ２ＭｅＶ、ドーズ量２×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型領域４を形成する。その後、このレジストパターンを除去する。
【００２３】
次に、フォトリソグラフィーにより、メモリセル形成領域、及び、ロジック回路部のｎ型トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−３．３Ｖ、Ｎ−１．２Ｖ ＳＴＤ、Ｎ−１．２Ｖ ＨＳ、及びＮ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ４２０ｋｅＶ、ドーズ量１．４×１０１３／ｃｍ２でＢ＋をイオン注入して、ｐ型領域５を形成する。
【００２４】
さらに、同じレジストパターンをマスクとして、加速エネルギ１００ｋｅＶ、ドーズ量３．６×１０１２／ｃｍ２でＢ＋をイオン注入して、ｐ型領域６を形成する。その後、このレジストパターンを除去する。
【００２５】
次に、フォトリソグラフィーにより、低閾値ｎ型高電圧動作トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）を除く、ロジック回路部のｎ型トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−３．３Ｖ、Ｎ−１．２Ｖ ＳＴＤ、Ｎ−１．２Ｖ ＨＳ、及びＮ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１００ｋｅＶ、ドーズ量４．０×１０１２／ｃｍ２で、ｐ型領域６に、Ｂ＋を重ねてイオン注入する。その後、このレジストパターンを除去する。
【００２６】
次に、フォトリソグラフィーにより、ロジック回路部のｐ型トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−３．３Ｖ、Ｐ−１．２Ｖ ＳＴＤ、Ｐ−１．２Ｖ ＨＳ、及びＰ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型領域７を形成する。
【００２７】
さらに、同じレジストパターンをマスクとして、加速エネルギ２４０ｋｅＶ、ドーズ量９．０×１０１１／ｃｍ２でＰ＋をイオン注入して、ｎ型領域８を形成する。その後、このレジストパターンを除去する。
【００２８】
次に、フォトリソグラフィーにより、低閾値ｐ型高電圧動作トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）を除く、ロジック回路部のｐ型トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−３．３Ｖ、Ｐ−１．２Ｖ ＳＴＤ、Ｐ−１．２Ｖ ＨＳ、及びＰ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ２４０ｋｅＶ、ドーズ量３．６×１０１２／ｃｍ２で、ｎ型領域８に、Ｐ＋を重ねてイオン注入する。その後、このレジストパターンを除去する。
【００２９】
次に、フォトリソグラフィーにより、メモリセル形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ４０ｋｅＶ、ドーズ量６．０×１０１３／ｃｍ２でＢ＋をイオン注入して、ｐ型領域９を形成する。その後、このレジストパターンを除去する。
【００３０】
次に、犠牲酸化膜３を、ＨＦ溶液で除去する。
【００３１】
次に、図２Ａ及び図２Ｂに示すように、シリコン基板１表面に、熱酸化により例えば厚さ１０ｎｍのＳｉＯ膜を成長させて、トンネル絶縁膜１０を形成する。
【００３２】
さらに、トンネル絶縁膜１０上に、化学気相堆積（ＣＶＤ）により例えば厚さ９０ｎｍのポリシリコン膜を堆積して、メモリセルのフローティングゲートに用いられる導電膜１１を形成する。
【００３３】
次に、図３Ａ及び図３Ｂに示すように、導電膜１１のフローティングゲートに用いられる部分上に、フォトリソグラフィーによりレジストパターンＲＰ１を形成し、レジストパターンＲＰ１をマスクとするエッチングで、導電膜１１の不要部分を除去する。これにより、ロジック回路部で、トンネル絶縁膜１０及び素子分離絶縁膜２が露出する。その後、レジストパターンＲＰ１を除去する。
【００３４】
次に、図４Ａ及び図４Ｂに示すように、導電膜１１上とその外側の領域を覆って、ＣＶＤで例えば厚さ５ｎｍのＳｉＯ膜を成長させ、その上にＣＶＤで例えば厚さ８ｎｍのＳｉＮ膜を成長させ、さらに、このＳｉＮ膜の表面を熱酸化して例えば厚さ６ｎｍのＳｉＯ膜を成長させる。このようにして、ＯＮＯ膜構造の絶縁膜１２を形成する。ロジック回路部で、活性領域のトンネル絶縁膜１０上、及び素子分離絶縁膜２上に、絶縁膜１２が形成される。
【００３５】
絶縁膜１２のＳｉＮ膜の成膜方法として、例えば、低圧（ＬＰ）ＣＶＤが用いられる。材料ガスとして、例えば、ＳｉＨ２Ｃｌ２とＮＨ３が用いられ、成膜温度は例えば８００℃〜９００℃である。
【００３６】
次に、ロジック回路部の各種トランジスタに対し、チャネルドーズのイオン注入を行なう。代表的に、ｎ型１．２Ｖ動作トランジスタＮ−１．２Ｖ ＳＴＤについて図示して説明する。
【００３７】
図５Ａ及び図５Ｂに示すように、フォトリソグラフィーにより、ｎ型１．２Ｖ動作トランジスタＮ−１．２Ｖ ＳＴＤの形成領域を露出し他の領域を覆うレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとして、加速エネルギ１５ｋｅＶ、ドーズ量８．２×１０１２／ｃｍ２でＢ＋をイオン注入して、ｐ型チャネルドーズ領域１３を形成する。その後、レジストパターンＲＰ２を除去する。
【００３８】
次に、フォトリソグラフィーにより、ｐ型１．２Ｖ動作トランジスタＰ−１．２Ｖ ＳＴＤの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１５０ｋｅＶ、ドーズ量２．９×１０１２／ｃｍ２でＡｓ＋をイオン注入して、（図６Ａに示す)ｎ型チャネルドーズ領域１４を形成する。その後、このレジストパターンを除去する。
【００３９】
次に、フォトリソグラフィーにより、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ３５ｋｅＶ、ドーズ量４．５×１０１２／ｃｍ２でＢ＋をイオン注入して、（図６Ａに示す)ｐ型チャネルドーズ領域１５を形成する。その後、このレジストパターンを除去する。
【００４０】
次に、フォトリソグラフィーにより、ｐ型３．３Ｖ動作トランジスタＰ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１５０ｋｅＶ、ドーズ量２．０×１０１２／ｃｍ２でＡｓ＋をイオン注入して、（図６Ａに示す)ｎ型チャネルドーズ領域１６を形成する。その後、このレジストパターンを除去する。
【００４１】
次に、図６Ａ及び図６Ｂに示すように、フォトリソグラフィーにより、ロジック回路部の活性領域を露出し他の領域を覆うレジストパターンＲＰ３を形成する。ロジック回路部の隣接する活性領域同士に挟まれた部分の素子分離絶縁膜２ａ上に、その幅の一部を覆ってレジストパターンＲＰ３が形成されている。
【００４２】
次に、図７Ａ及び図７Ｂに示すように、レジストパターンＲＰ３をマスクとして、ロジック回路部の活性領域上で、ＯＮＯ膜構造の絶縁膜１２の上側ＳｉＯ膜及びＳｉＮ膜をドライエッチングで除去して、ＯＮＯ膜構造の下側ＳｉＯ膜１７を残す。その後、レジストパターンＲＰ３を除去する。レジストパターンＲＰ３で保護されていた部分の素子分離絶縁膜２ａ上に、絶縁膜１２が残される。
【００４３】
次に、図８Ａ及び図８Ｂに示すように、フォトリソグラフィーにより、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ４を形成する。
【００４４】
そして、レジストパターンＲＰ４をマスクとして、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域の下側ＳｉＯ膜１７及びその下のトンネル絶縁膜１０を、ＨＦ溶液によるウエットエッチングで除去する。その後、レジストパターンＲＰ４を除去する。
【００４５】
図７Ａ及び図７Ｂを参照して説明したエッチングで、ロジック回路部の隣接する活性領域同士に挟まれた部分の素子分離絶縁膜２ａの幅の一部を覆って絶縁膜１２が残されている。
【００４６】
レジストパターンＲＰ４は、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタを形成する活性領域同士に挟まれた部分の素子分離絶縁膜２ａの上に、絶縁膜１２を完全に覆いその外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００４７】
これにより、下側ＳｉＯ膜１７及びトンネル絶縁膜１０のウエットエッチングにおいて、素子分離絶縁膜２ａ上の絶縁膜１２の端部がエッチング液に曝されないので、絶縁膜１２の端部下側に入り込んだ、素子分離絶縁膜２ａのエッチングが抑制される（絶縁膜１２のオーバーハングが抑制される）。
【００４８】
次に、図９Ａ及び図９Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ１２ｎｍのＳｉＯ膜を成長させて、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域にゲート酸化膜１８ａを形成する。
【００４９】
次に、図１０Ａ及び図１０Ｂに示すように、フォトリソグラフィーにより、３．３Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ５を形成する。
【００５０】
そして、レジストパターンＲＰ５をマスクとして、３．３Ｖ動作トランジスタ形成領域のゲート絶縁膜１８ａをウエットエッチングにより除去する。その後、レジストパターンＲＰ５を除去する。
【００５１】
レジストパターンＲＰ５も、絶縁膜１２のオーバーハングを抑制するように、素子分離絶縁膜２ａ上に、絶縁膜１２の外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００５２】
次に、図１１Ａ及び図１１Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ７．０ｎｍのＳｉＯ膜を成長させて、３．３Ｖ動作トランジスタ形成領域にゲート酸化膜１８ｂを形成する。この熱酸化で、高電圧動作トランジスタ形成領域のゲート酸化膜１８ａも厚くなる。
【００５３】
次に、図１２Ａ及び図１２Ｂに示すように、フォトリソグラフィーにより、１．２Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ６を形成する。
【００５４】
そして、レジストパターンＲＰ６をマスクとして、１．２Ｖ動作トランジスタ形成領域の下側ＳｉＯ膜１７及びその下のトンネル絶縁膜１０を、ＨＦ溶液によるウエットエッチングで除去する。その後、レジストパターンＲＰ６を除去する。
【００５５】
レジストパターンＲＰ６も、絶縁膜１２のオーバーハングを抑制するように、素子分離絶縁膜２ａ上に、絶縁膜１２の外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００５６】
次に、図１３Ａ及び図１３Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ２．０ｎｍのＳｉＯ膜を成長させて、１．２Ｖ動作トランジスタ形成領域にゲート酸化膜１８ｃを形成する。この熱酸化で、高電圧動作トランジスタ形成領域のゲート酸化膜１８ａ、及び３．３Ｖ動作トランジスタ形成領域のゲート酸化膜１８ｂも厚くなる。
【００５７】
最終的に、高電圧動作トランジスタ形成領域、３．３Ｖ動作トランジスタ形成領域、及び１．２Ｖ動作トランジスタ形成領域に、それぞれ、例えば厚さ１６ｎｍ、７．５ｎｍ、及び２．２ｎｍのゲート絶縁膜１８ａ、１８ｂ、及び１８ｃが形成される。
【００５８】
なお、図８Ａ及び図８Ｂを参照して説明したウエットエッチング工程、及び、図１０Ａ及び図１０Ｂを参照して説明したウエットエッチング工程で、１．２Ｖ動作トランジスタ形成領域をマスクしている。これにより、膜厚の違うゲート絶縁膜１８ａ、１８ｂ、１８ｃを作り分ける工程において、１．２Ｖ動作トランジスタ形成領域に対する酸化膜のウエットエッチング回数低減を図っている。
【００５９】
酸化膜のウエットエッチング回数が増えると、素子分離絶縁膜の、活性領域との境界にできる凹み（ディボット）が深くなり、トランジスタ性能及び信頼性の観点で好ましくない。
【００６０】
なお、図５Ａ及び図５Ｂを参照して説明したチャネルドーズのイオン注入を、絶縁膜１２を介して行なっていることも、ディボットを深くしない対策といえる。このイオン注入で、絶縁膜１２は、犠牲酸化膜的な役割を兼ねる。
【００６１】
もし絶縁膜１２除去の後にこのイオン注入を行なうならば、このイオン注入のために犠牲酸化膜が形成され、後のゲート酸化膜形成前に、この犠牲酸化膜がウエットエッチングで除去される。絶縁膜１２が、犠牲酸化膜的な役割を兼ねることにより、酸化膜のウエットエッチング回数低減が図られることになる。
【００６２】
次に、図１４Ａ及び図１４Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１８０ｎｍのポリシリコン膜を堆積して、導電膜１９を形成する。導電膜１９の上に、反射防止材及びエッチングマスク材としてプラズマＣＶＤで例えば厚さ３０ｎｍのＳｉＮ膜２０を堆積する。
【００６３】
次に、図１５Ａ及び図１５Ｂに示すように、フォトリソグラフィーにより、メモリセルのスタックトゲート電極及びインターフェースのパターンを有し、ロジック回路部を覆うレジストパターンＲＰ７を形成する。
【００６４】
そして、レジストパターンＲＰ７をマスクとしたエッチングにより、ＳｉＮ膜２０、導電膜１９、絶縁膜１２、及び導電膜１１をパターニングして、導電膜１１をフローティングゲートとし、導電膜１９をコントロールゲートとする、メモリセルのスタックトゲート電極２１を形成する。また、導電膜１９を用いた、メモリ回路部のインターフェース２２も形成される。その後、レジストパターンＲＰ７を除去する。
【００６５】
次に、図１６Ａ及び図１６Ｂに示すように、スタックトゲート電極２１の側面に熱酸化膜を例えば厚さ１０ｎｍ成長させて、絶縁膜２３を形成する。
【００６６】
次に、図１７Ａ及び図１７Ｂに示すように、フォトリソグラフィーにより、ロジック回路部を覆いメモリ回路部を露出するレジストパターンＲＰ８を形成する。
【００６７】
そして、レジストパターンＲＰ８及びスタックトゲート電極２１をマスクとして、加速エネルギ５０ｋｅＶ、ドーズ量６．０×１０１４／ｃｍ２でＡｓ＋をイオン注入して、フラッシュメモリセルのｎ型ソース／ドレイン領域２４を形成する。その後、レジストパターンＲＰ８を除去する。
【００６８】
次に、図１８Ａ及び図１８Ｂに示すように、スタックトゲート電極２１の側面にさらに熱酸化膜を例えば厚さ９．５ｎｍ成長させて、絶縁膜２３を厚くする。
【００６９】
次に、図１９Ａ及び図１９Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１１５ｎｍのＳｉＮ膜を堆積し、このＳｉＮ膜（及びＳｉＮ膜２０）を反応性イオンエッチング（ＲＩＥ）でエッチングして、スタックトゲート電極２１の側面にサイドウォールスペーサ絶縁膜２５を残す。
【００７０】
次に、図２０Ａ及び図２０Ｂに示すように、フォトリソグラフィーにより、ロジック回路部の各種トランジスタのゲート電極のパターンを有し、メモリ回路部を覆うレジストパターンＲＰ９を形成する。
【００７１】
そして、レジストパターンＲＰ９をマスクとしたエッチングにより、導電膜１９をパターニングして、ロジックトランジスタのゲート電極１９ａを形成する。その後、レジストパターンＲＰ９を除去する。
【００７２】
素子分離絶縁膜２上の絶縁膜１２にオーバーハングが生じていると、導電膜１９がオーバーハングの下に回り込んで形成される。これに起因して、導電膜１９のパターニング時にオーバーハングの下の導電膜１９が残存し、残存した導電膜１９に起因する短絡が生じる懸念がある。素子分離絶縁膜２上の絶縁膜１２のオーバーハングを抑制することにより、このような導電膜１９の残存が防止される。
【００７３】
次に、ロジック回路部の各種トランジスタに対し、エクステンション領域のイオン注入を行なう。代表的に、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖについて図示して説明する。
【００７４】
図２１Ａ及び図２１Ｂに示すように、フォトリソグラフィーにより、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンＲＰ１０を形成する。レジストパターンＲＰ１０及びゲート電極１９ａをマスクとして、加速エネルギ３５ｋｅＶ、ドーズ量４．０×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型エクステンション領域２６ｎを形成する。その後、レジストパターンＲＰ１０を除去する。
【００７５】
ロジック回路部の他の種類のトランジスタについても、それぞれ、所望の加速エネルギ及びドーズ量で、対応する導電型の不純物のイオン注入が行なわれて、対応する導電型のエクステンション領域２６ｎまたは２６ｐ（図２２Ａ参照）が形成される。
【００７６】
ここで、図２７Ａ及び図２７Ｂを参照して、ロジック回路部の、例えばエクステンション領域のイオン注入工程における、実施例のレジストパターン形成工程について説明する。
【００７７】
併せて、図２８Ａ及び図２８Ｂを参照して、比較例のレジストパターン形成工程についても説明する。
【００７８】
図２７Ａ及び図２８Ａは、それぞれ、実施例及び比較例のレジストパターン形成工程を示す概略断面図であり、図２７Ｂ及び図２８Ｂは、それぞれ、実施例及び比較例のレジストパターンの概略平面図である。
【００７９】
まず、図２７Ｂを参照して、設計時に想定されるレジストパターンＲＰの開口形状ＯＰについて説明する。隣接する活性領域ＡＲに同時にイオン注入を行なう場合について考える。活性領域ＡＲの形状を一定幅外側に拡げた形状で、開口ＯＰが設定される。
【００８０】
このとき、隣接する活性領域ＡＲに挟まれた部分の素子分離絶縁膜２ａ上に、隣接する開口ＯＰ同士の間に残る部分のレジストパターンＲＰａが配置される。レジストパターンＲＰａは、素子分離絶縁膜２ａの長さ方向に延在する細長い形状を有する。
【００８１】
次に、比較例のレジストパターン形成工程について説明する。比較例でも、フラッシュメモリとロジックトランジスタを同時に形成し、フラッシュメモリのフローティングゲートとコントロールゲートの間に、ＯＮＯ膜構造の絶縁膜が形成される。ロジックトランジスタの活性領域では、ＯＮＯ膜構造の絶縁膜の少なくともＳｉＮ膜を除去する必要がある。
【００８２】
実施例では、図７Ａ及び図７Ｂを参照して説明したエッチングにおいて、隣接する活性領域に挟まれた部分の素子分離絶縁膜２ａ上では、ＯＮＯ膜構造の絶縁膜１２を残した。しかし、比較例では、素子分離絶縁膜２ａ上も残さずに、ロジック回路部全体でＯＮＯ膜構造の絶縁膜が除去される。
【００８３】
図２８Ａに示すように、シリコン基板１上に、素子分離絶縁膜２ａを覆って、フォトレジスト材料層ＲＬが形成され、上記のようなレジストパターンＲＰａを形成するように、露光が行われる。フォトレジスト材料として、ポジタイプが用いられ、露光光源として例えばＫｒＦエキシマレーザが用いられる。
【００８４】
しかし、素子分離絶縁膜２ａが形成されたシリコン基板１の凹部内面で反射された露光光に起因して、フォトレジスト材料層ＲＬの下側部分に過剰に光が照射される。これにより、素子分離絶縁膜２ａ上に形成されたレジストパターンＲＰＣが、所望のレジストパターンＲＰａに比べて下細りになる。
【００８５】
図２８Ｂに、レジストパターンＲＰＣの概略平面図を示す。下細りのレジストパターンＲＰＣは、例えば、基板上への定着性が弱く基板から外れてしまい、基板上の他の位置にゴミとして付着する等の不具合につながるので、好ましくない。
【００８６】
次に、実施例のレジストパターン形成工程について説明する。
【００８７】
図２７Ａに示すように、シリコン基板１上に、素子分離絶縁膜２ａを覆って、フォトレジスト材料層ＲＬが形成される。実施例では、素子分離絶縁膜２ａとフォトレジスト材料層ＲＬとの間に、窒化シリコンを含む絶縁膜１２が介在する。窒化シリコンは、吸光性のある材料である。従って、シリコン基板１による反射が抑えられ、過剰な露光が抑制されると考えられる。
【００８８】
レジストパターンＲＰａの幅に比べて、素子分離絶縁膜２ａ上の絶縁膜１２の幅が広い。つまり、素子分離絶縁膜２ａ上の絶縁膜１２の一部上に、レジストパターンＲＰａが配置される。あるいは、レジストパターンＲＰａの端部が、素子分離絶縁膜２ａ上の絶縁膜１２上に配置されている。
【００８９】
絶縁膜１２の反射抑制により、図２７Ｂに示すように、比較例に比べ所望の形状に近い端部形状のレジストパターンＲＰａが得られ、上記のような不具合の抑制が図られる。
【００９０】
なお、各種類のトランジスタを１つずつ示した図示の都合上、図２１Ａには、隣接する活性領域に挟まれた部分の素子分離絶縁膜上に残った幅の細いレジストパターンが示されていない。しかし、例えば、同種類のトランジスタが複数並ぶ領域で、図２７Ｂに示したような、素子分離絶縁膜上の幅の細いレジストパターンが形成され、窒化シリコンを含む絶縁膜による反射抑制により、レジストパターン形状の精度低下抑制が図られる。
【００９１】
なお、エクステンション形成工程に限らず、他のイオン注入工程等でも、同様に、レジストパターン形状の精度低下抑制が図られる。
【００９２】
なお、隣接する活性領域に挟まれた部分の素子分離絶縁膜上に残る幅の細いレジストパターンに限らず、窒化シリコンを含む絶縁膜上に端部が配置されるレジストパターンについて、反射抑制により、レジストパターン形状の精度低下抑制が図られるといえる。
【００９３】
次に、図２２Ａ及び図２２Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１００ｎｍのＳｉＯ膜を堆積し、このＳｉＯ膜（及びロジック回路部のゲート絶縁膜１８ａ、１８ｂ、１８ｃ）をエッチバックして、ゲート電極１９ａの側面にサイドウォールスペーサ絶縁膜２７を残す。なお、サイドウォールスペーサ絶縁膜２７は、メモリセルのスタックトゲート電極２１のサイドウォールスペーサ絶縁膜２５側面にも残っている。
【００９４】
なお、このエッチングにより、素子分離絶縁膜２上に残したＯＮＯ膜構造の絶縁膜１２は、上側ＳｉＯ膜が除去されて、ＳｉＮ膜が露出した絶縁膜１２ａになる。
【００９５】
次に、図２３Ａ及び図２３Ｂに示すように、フォトリソグラフィーにより、メモリ回路部と、ロジック回路部のｎ型トランジスタ形成領域を覆い、ロジック回路部のｐ型トランジスタ形成領域を露出するレジストパターンＲＰ１１を形成する。
【００９６】
そして、レジストパターンＲＰ１１、ｐ型トランジスタのゲート電極１９ａ及びそのサイドウォールスペーサ絶縁膜２７をマスクとして、加速エネルギ５ｋｅＶ、ドーズ量４．０×１０１５／ｃｍ２でＢ＋をイオン注入して、ｐ型ソース／ドレイン領域２８ｐを形成する。その後、レジストパターンＲＰ１１を除去する。
【００９７】
次に、図２４Ａ及び図２４Ｂに示すように、フォトリソグラフィーにより、ロジック回路部のｐ型トランジスタ形成領域を覆い、ロジック回路部のｎ型トランジスタ形成領域及びメモリ回路部を露出するレジストパターンＲＰ１２を形成する。
【００９８】
そして、レジストパターンＲＰ１２、ｎ型トランジスタのゲート電極１９ａとそのサイドウォールスペーサ絶縁膜２７、及び、スタックトゲート電極２１とそのサイドウォールスペーサ絶縁膜２５、２７をマスクとして、加速エネルギ１０ｋｅＶ、ドーズ量６．０×１０１５／ｃｍ２でＰ＋をイオン注入して、ｎ型ソース／ドレイン領域２８ｎを形成する。その後、レジストパターンＲＰ１２を除去する。
【００９９】
次に、図２５Ａ及び図２５Ｂに示すように、メモリ回路部及びロジック回路部の全面にＣｏ膜と（Ｃｏ膜上の）ＴｉＮ膜を成長後、ラピッドサーマルアニール（ＲＴＡ）でシリサイド（ＣｏＳｉ）を形成し、未反応のＣｏ膜とＴｉＮ膜を除去し、さらにラピッドサーマルアニールを行なう。これにより、ゲート電極２１、１９ａ上、及びソース／ドレイン領域２８ｎ、２８ｐ上に、シリサイド層２９を形成する。
【０１００】
次に、図２６Ａ及び図２６Ｂに示すように、メモリ回路部及びロジック回路部の全面に、例えば、厚さ７０ｎｍのＳｉＮ膜３０をＬＰＣＶＤで形成し、さらにＳｉＮ膜３０上に、例えば、厚さ１２００ｎｍのＳｉＯ（ＰＳＧ）膜を形成して、層間絶縁膜３１を形成する。
【０１０１】
その後、コンタクトホール形成工程、多層配線形成工程、パッド電極形成工程、パッシベーション膜形成工程等を経て、不揮発性メモリとロジックトランジスタを混載した実施例の半導体装置が形成される。なお、不揮発性メモリとロジックトランジスタのゲート電極及びソース／ドレイン領域に接続する電極端子を、図２６Ａ及び図２６Ｂ中に概略的に示す。
【０１０２】
以上説明したように、不揮発性メモリとロジックトランジスタを混載した実施例の半導体装置の製造方法では、不揮発性メモリのフローティングゲートとコントロールゲートとの間に形成される、窒化シリコン膜を含む絶縁膜を、ロジックトランジスタの活性領域を画定する素子分離絶縁膜上に残す。
【０１０３】
吸光性の窒化シリコン膜を含む絶縁膜による反射抑制で、素子分離絶縁膜上のレジストパターン形成時の過剰な露光が抑制されて、レジストパターンの精度低下抑制が図られる。
【０１０４】
なお、上記実施例では、反射抑制に用いるＳｉＮ膜を、ＬＰＣＶＤで形成したが、他の成膜方法でＳｉＮ膜を形成することもできる。例えば、材料ガスとしてＳｉＨ２Ｃｌ２、ＮＨ３を用い、成膜温度を８００℃〜９００℃とした熱ＣＶＤで成膜することができる。また例えば、材料ガスとしてＳｉＨ４、ＮＨ３を用い、成膜温度を３００℃〜４００℃としたプラズマＣＶＤで成膜することができる。
【０１０５】
窒化シリコン膜の吸光特性に係る消衰係数は、成膜条件によって変えることができる。本願発明者の知見によれば、ＬＰＣＶＤのＳｉＮ膜は、屈折率ｎが２．２８、消衰係数κが０．０５であり、熱ＣＶＤのＳｉＮ膜は、屈折率ｎが２．０８、消衰係数κが０．２７であり、プラズマＣＶＤのＳｉＮ膜は、屈折率ｎが２．２４、消衰係数κが０．６３６である。これを踏まえると、消衰係数の比較的大きな、プラズマＣＶＤあるいは熱ＣＶＤによるＳｉＮ膜が、より好ましいともいえよう。
【０１０６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０７】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、
前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、
前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、
前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、
前記第１のマスクを除去する工程と、
前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記レジストパターンを形成する工程は、隣接する２つの前記第１の活性領域に挟まれた部分の前記素子分離絶縁膜上の前記絶縁膜上に、レジストパターンを形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記レジストパターンを形成する工程は、ポジタイプのフォトレジスト材料層を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
さらに、
前記レジストパターンをマスクとして、前記第１の活性領域にイオン注入する工程を有する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
さらに、
前記半導体基板上に、不揮発性メモリのトンネル絶縁膜を形成する工程を有し、
前記導電層を形成する工程は、前記トンネル絶縁膜上に、フローティングゲートとなる導電層を形成し、
前記窒化シリコンを含む絶縁膜を形成する工程は、前記第１の活性領域上で、前記トンネル絶縁膜の上に、窒化シリコンを含む絶縁膜を形成し、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングする工程は、該第１の活性領域上で、該絶縁膜の下の前記トンネル絶縁膜を残し、
さらに、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に残された前記絶縁膜をその外側まで覆い、前記第１の活性領域を露出する第２のマスクを形成する工程と、
前記第２のマスクをマスクとして、前記第１の活性領域上の前記トンネル絶縁膜をウエットエッチングする工程と
を有する付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
窒化シリコンを含む絶縁膜を形成する工程は、プラズマＣＶＤまたは熱ＣＶＤによる窒化シリコン膜を形成する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記窒化シリコンを含む絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜を積層した構造の絶縁膜を形成する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
半導体基板と、
前記半導体基板に形成され、ロジック回路部の第１の活性領域、及びメモリ回路部の第２の活性領域を画定する、シャロートレンチアイソレーションによる素子分離絶縁膜と、
前記第１の活性領域に形成されたＭＯＳトランジスタと、
前記第２の活性領域に形成され、フローティングゲート、窒化シリコンを含む絶縁膜、及びコントロールゲートの積層された電極構造を持つ不揮発性メモリと、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に形成され、前記不揮発性メモリの電極構造中の前記窒化シリコンを含む絶縁膜と同一工程で形成された窒化シリコンを含む絶縁膜と
を有する半導体装置。
【符号の説明】
【０１０８】
１ 半導体基板
２ 素子分離絶縁膜
１０ トンネル絶縁膜
１１、１９ 導電膜
１２ （ＯＮＯ膜構造の）絶縁膜
１２ａ（ＯＮＯ膜構造の上側ＳｉＯ膜が除去された）絶縁膜
１７ （ＯＮＯ膜構造の）下側ＳｉＯ膜
１８ａ〜１８ｃ ゲート酸化膜
１９ａ ゲート電極
２１ スタックトゲート電極
２６ｎ、２６ｐ エクステンション領域
２４、２８ｎ、２８ｐ ソース／ドレイン領域
ＲＰ１〜ＲＰ１２ レジストパターン
【技術分野】
【０００１】
本発明は、ロジック回路とメモリ回路を混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、フォトレジスト膜の露光及び現像を行なうことにより、フォトレジスト膜がパターニングされ、残されたフォトレジスト膜によるレジストパターンが形成される。
【０００３】
配線パターンの微細化に伴い、このようなレジストパターンのパターン形状に要求される精度も高くなり、露光条件の制御技術等の進歩が望まれる。
【０００４】
ロジック回路とメモリ回路を混載した半導体装置についても、このようなパターン形状の精度を確保するために、種々の方法（製造技術）が検討されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２８２７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、前記第１のマスクを除去する工程と、前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
不揮発性メモリのフローティングゲート上に形成される窒化シリコンを含む膜を、ロジックトランジスタを形成する第１の活性領域に隣接する部分の素子分離絶縁膜上に残す。レジストパターン形成の露光時に、素子分離絶縁膜の形成された半導体基板凹部の内面による反射を、窒化シリコンを含む膜が抑制することにより、素子分離絶縁膜上に形成されるレジストパターンの形状精度低下が抑制される。
【図面の簡単な説明】
【０００９】
【図１】図１Ａ及び図１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２】図２Ａ及び図２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図３】図３Ａ及び図３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図４】図４Ａ及び図４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図５】図５Ａ及び図５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図６】図６Ａ及び図６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図７】図７Ａ及び図７Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図８】図８Ａ及び図８Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図９】図９Ａ及び図９Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１０】図１０Ａ及び図１０Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１１】図１１Ａ及び図１１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１２】図１２Ａ及び図１２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１３】図１３Ａ及び図１３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１４】図１４Ａ及び図１４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１５】図１５Ａ及び図１５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１６】図１６Ａ及び図１６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１７】図１７Ａ及び図１７Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１８】図１８Ａ及び図１８Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１９】図１９Ａ及び図１９Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２０】図２０Ａ及び図２０Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２１】図２１Ａ及び図２１Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２２】図２２Ａ及び図２２Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２３】図２３Ａ及び図２３Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２４】図２４Ａ及び図２４Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２５】図２５Ａ及び図２５Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２６】図２６Ａ及び図２６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２７】図２７Ａ及び図２７Ｂは、それぞれ、実施例のレジストパターン形成工程を示す概略断面図、及び実施例のレジストパターンの概略平面図である。
【図２８】図２８Ａ及び図２８Ｂは、それぞれ、比較例のレジストパターン形成工程を示す概略断面図、及び比較例のレジストパターンの概略平面図である。
【発明を実施するための形態】
【００１０】
本発明の実施例による半導体装置は、ロジック回路とメモリ回路が混載された半導体集積回路である。まず、実施例の半導体装置に形成されるトランジスタの種類について説明する。
【００１１】
メモリ回路は、フラッシュメモリセルを形成するＭＯＳトランジスタを含む。フラッシュメモリセルに、例えばｎ型ＭＯＳトランジスタが用いられる。
【００１２】
ロジック回路は、高電圧（例えば５〜１０Ｖ）動作、３．３Ｖ動作、及び１．２Ｖ動作のＭＯＳトランジスタを含む。
【００１３】
高電圧動作ＭＯＳトランジスタ（「ＨＶ」と表記する）は、ｎ型（Ｎ−ＨＶ）及びｐ型（Ｐ−ＨＶ）を含み、ｎ型（Ｎ−ＨＶ）とｐ型（Ｐ−ＨＶ）それぞれに、閾値電圧が異なる２種類（Ｈｉｇｈ Ｖｔ、Ｌｏｗ Ｖｔ）がある。つまり、高電圧動作ＭＯＳトランジスタは、４種類が形成される。高電圧動作ＭＯＳトランジスタは、フラッシュメモリセルの制御回路で使用される。
【００１４】
３．３Ｖ動作ＭＯＳトランジスタ（「３．３Ｖ」と表記する）は、ｎ型（Ｎ−３．３Ｖ）及びｐ型（Ｐ−３．３Ｖ）の２種類が形成される。３．３Ｖ動作ＭＯＳトランジスタは、入出力系の回路で使用される。
【００１５】
１．２Ｖ動作ＭＯＳトランジスタ（「１．２Ｖ」と表記する）は、ｎ型（Ｎ−１．２Ｖ）及びｐ型（Ｐ−１．２Ｖ）を含み、ｎ型（Ｎ−１．２Ｖ）、ｐ型（Ｐ−１．２Ｖ）それぞれに、閾値電圧が異なる３種類（ＳＴＤ、ＨＳ、ＵＨＳ）がある。つまり、１．２Ｖ動作ＭＯＳトランジスタは、６種類が形成される。１．２Ｖ動作ＭＯＳトランジスタは、ロジック回路の主モジュールで使用される。
【００１６】
このように、実施例の半導体装置に、フラッシュメモリセルのＭＯＳトランジスタも含めて、１３種類のＭＯＳトランジスタが形成される。
【００１７】
次に、実施例による半導体装置の製造方法について説明する。
【００１８】
図１Ａ、図１Ｂ〜図２６Ａ、図２６Ｂは、実施例の半導体装置の製造方法の主要工程を示す概略断面図である。「Ａ」を付した図はロジック回路部を示し、「Ｂ」を付した図はメモリ回路部を示す。「Ｂ」を付した図の右側部分は、ビット線に平行な方向（Ｙ方向）の断面を示し、「Ｂ」を付した図の左側部分は、ワード線に平行な方向（Ｘ方向）の断面を示す。
【００１９】
まず、図１Ａ及び図１Ｂを参照して、フラッシュメモリセルのフローティングゲートに用いられる導電膜形成の前の工程までをまとめて説明する。
【００２０】
まず、シリコン基板１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜２を形成する。素子分離絶縁膜２により、ロジック回路部で各種トランジスタが形成される活性領域、及び、メモリ回路部でメモリセルが形成される活性領域が画定される。
【００２１】
次に、シリコン基板１表面に、熱酸化により例えば厚さ１５ｎｍのＳｉＯ膜を成長させて、犠牲酸化膜３を形成する。
【００２２】
次に、フォトリソグラフィーにより、メモリセル形成領域、及び、高閾値及び低閾値のｎ型高電圧動作トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ及びＮ−ＨＶ Ｌｏｗ Ｖｔ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ２ＭｅＶ、ドーズ量２×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型領域４を形成する。その後、このレジストパターンを除去する。
【００２３】
次に、フォトリソグラフィーにより、メモリセル形成領域、及び、ロジック回路部のｎ型トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−３．３Ｖ、Ｎ−１．２Ｖ ＳＴＤ、Ｎ−１．２Ｖ ＨＳ、及びＮ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ４２０ｋｅＶ、ドーズ量１．４×１０１３／ｃｍ２でＢ＋をイオン注入して、ｐ型領域５を形成する。
【００２４】
さらに、同じレジストパターンをマスクとして、加速エネルギ１００ｋｅＶ、ドーズ量３．６×１０１２／ｃｍ２でＢ＋をイオン注入して、ｐ型領域６を形成する。その後、このレジストパターンを除去する。
【００２５】
次に、フォトリソグラフィーにより、低閾値ｎ型高電圧動作トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）を除く、ロジック回路部のｎ型トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−３．３Ｖ、Ｎ−１．２Ｖ ＳＴＤ、Ｎ−１．２Ｖ ＨＳ、及びＮ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１００ｋｅＶ、ドーズ量４．０×１０１２／ｃｍ２で、ｐ型領域６に、Ｂ＋を重ねてイオン注入する。その後、このレジストパターンを除去する。
【００２６】
次に、フォトリソグラフィーにより、ロジック回路部のｐ型トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−３．３Ｖ、Ｐ−１．２Ｖ ＳＴＤ、Ｐ−１．２Ｖ ＨＳ、及びＰ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型領域７を形成する。
【００２７】
さらに、同じレジストパターンをマスクとして、加速エネルギ２４０ｋｅＶ、ドーズ量９．０×１０１１／ｃｍ２でＰ＋をイオン注入して、ｎ型領域８を形成する。その後、このレジストパターンを除去する。
【００２８】
次に、フォトリソグラフィーにより、低閾値ｐ型高電圧動作トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）を除く、ロジック回路部のｐ型トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−３．３Ｖ、Ｐ−１．２Ｖ ＳＴＤ、Ｐ−１．２Ｖ ＨＳ、及びＰ−１．２Ｖ ＵＨＳ）の形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ２４０ｋｅＶ、ドーズ量３．６×１０１２／ｃｍ２で、ｎ型領域８に、Ｐ＋を重ねてイオン注入する。その後、このレジストパターンを除去する。
【００２９】
次に、フォトリソグラフィーにより、メモリセル形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ４０ｋｅＶ、ドーズ量６．０×１０１３／ｃｍ２でＢ＋をイオン注入して、ｐ型領域９を形成する。その後、このレジストパターンを除去する。
【００３０】
次に、犠牲酸化膜３を、ＨＦ溶液で除去する。
【００３１】
次に、図２Ａ及び図２Ｂに示すように、シリコン基板１表面に、熱酸化により例えば厚さ１０ｎｍのＳｉＯ膜を成長させて、トンネル絶縁膜１０を形成する。
【００３２】
さらに、トンネル絶縁膜１０上に、化学気相堆積（ＣＶＤ）により例えば厚さ９０ｎｍのポリシリコン膜を堆積して、メモリセルのフローティングゲートに用いられる導電膜１１を形成する。
【００３３】
次に、図３Ａ及び図３Ｂに示すように、導電膜１１のフローティングゲートに用いられる部分上に、フォトリソグラフィーによりレジストパターンＲＰ１を形成し、レジストパターンＲＰ１をマスクとするエッチングで、導電膜１１の不要部分を除去する。これにより、ロジック回路部で、トンネル絶縁膜１０及び素子分離絶縁膜２が露出する。その後、レジストパターンＲＰ１を除去する。
【００３４】
次に、図４Ａ及び図４Ｂに示すように、導電膜１１上とその外側の領域を覆って、ＣＶＤで例えば厚さ５ｎｍのＳｉＯ膜を成長させ、その上にＣＶＤで例えば厚さ８ｎｍのＳｉＮ膜を成長させ、さらに、このＳｉＮ膜の表面を熱酸化して例えば厚さ６ｎｍのＳｉＯ膜を成長させる。このようにして、ＯＮＯ膜構造の絶縁膜１２を形成する。ロジック回路部で、活性領域のトンネル絶縁膜１０上、及び素子分離絶縁膜２上に、絶縁膜１２が形成される。
【００３５】
絶縁膜１２のＳｉＮ膜の成膜方法として、例えば、低圧（ＬＰ）ＣＶＤが用いられる。材料ガスとして、例えば、ＳｉＨ２Ｃｌ２とＮＨ３が用いられ、成膜温度は例えば８００℃〜９００℃である。
【００３６】
次に、ロジック回路部の各種トランジスタに対し、チャネルドーズのイオン注入を行なう。代表的に、ｎ型１．２Ｖ動作トランジスタＮ−１．２Ｖ ＳＴＤについて図示して説明する。
【００３７】
図５Ａ及び図５Ｂに示すように、フォトリソグラフィーにより、ｎ型１．２Ｖ動作トランジスタＮ−１．２Ｖ ＳＴＤの形成領域を露出し他の領域を覆うレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとして、加速エネルギ１５ｋｅＶ、ドーズ量８．２×１０１２／ｃｍ２でＢ＋をイオン注入して、ｐ型チャネルドーズ領域１３を形成する。その後、レジストパターンＲＰ２を除去する。
【００３８】
次に、フォトリソグラフィーにより、ｐ型１．２Ｖ動作トランジスタＰ−１．２Ｖ ＳＴＤの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１５０ｋｅＶ、ドーズ量２．９×１０１２／ｃｍ２でＡｓ＋をイオン注入して、（図６Ａに示す)ｎ型チャネルドーズ領域１４を形成する。その後、このレジストパターンを除去する。
【００３９】
次に、フォトリソグラフィーにより、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ３５ｋｅＶ、ドーズ量４．５×１０１２／ｃｍ２でＢ＋をイオン注入して、（図６Ａに示す)ｐ型チャネルドーズ領域１５を形成する。その後、このレジストパターンを除去する。
【００４０】
次に、フォトリソグラフィーにより、ｐ型３．３Ｖ動作トランジスタＰ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンを形成する。このレジストパターンをマスクとして、加速エネルギ１５０ｋｅＶ、ドーズ量２．０×１０１２／ｃｍ２でＡｓ＋をイオン注入して、（図６Ａに示す)ｎ型チャネルドーズ領域１６を形成する。その後、このレジストパターンを除去する。
【００４１】
次に、図６Ａ及び図６Ｂに示すように、フォトリソグラフィーにより、ロジック回路部の活性領域を露出し他の領域を覆うレジストパターンＲＰ３を形成する。ロジック回路部の隣接する活性領域同士に挟まれた部分の素子分離絶縁膜２ａ上に、その幅の一部を覆ってレジストパターンＲＰ３が形成されている。
【００４２】
次に、図７Ａ及び図７Ｂに示すように、レジストパターンＲＰ３をマスクとして、ロジック回路部の活性領域上で、ＯＮＯ膜構造の絶縁膜１２の上側ＳｉＯ膜及びＳｉＮ膜をドライエッチングで除去して、ＯＮＯ膜構造の下側ＳｉＯ膜１７を残す。その後、レジストパターンＲＰ３を除去する。レジストパターンＲＰ３で保護されていた部分の素子分離絶縁膜２ａ上に、絶縁膜１２が残される。
【００４３】
次に、図８Ａ及び図８Ｂに示すように、フォトリソグラフィーにより、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ４を形成する。
【００４４】
そして、レジストパターンＲＰ４をマスクとして、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域の下側ＳｉＯ膜１７及びその下のトンネル絶縁膜１０を、ＨＦ溶液によるウエットエッチングで除去する。その後、レジストパターンＲＰ４を除去する。
【００４５】
図７Ａ及び図７Ｂを参照して説明したエッチングで、ロジック回路部の隣接する活性領域同士に挟まれた部分の素子分離絶縁膜２ａの幅の一部を覆って絶縁膜１２が残されている。
【００４６】
レジストパターンＲＰ４は、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタを形成する活性領域同士に挟まれた部分の素子分離絶縁膜２ａの上に、絶縁膜１２を完全に覆いその外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００４７】
これにより、下側ＳｉＯ膜１７及びトンネル絶縁膜１０のウエットエッチングにおいて、素子分離絶縁膜２ａ上の絶縁膜１２の端部がエッチング液に曝されないので、絶縁膜１２の端部下側に入り込んだ、素子分離絶縁膜２ａのエッチングが抑制される（絶縁膜１２のオーバーハングが抑制される）。
【００４８】
次に、図９Ａ及び図９Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ１２ｎｍのＳｉＯ膜を成長させて、高電圧動作トランジスタ及び３．３Ｖ動作トランジスタの形成領域にゲート酸化膜１８ａを形成する。
【００４９】
次に、図１０Ａ及び図１０Ｂに示すように、フォトリソグラフィーにより、３．３Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ５を形成する。
【００５０】
そして、レジストパターンＲＰ５をマスクとして、３．３Ｖ動作トランジスタ形成領域のゲート絶縁膜１８ａをウエットエッチングにより除去する。その後、レジストパターンＲＰ５を除去する。
【００５１】
レジストパターンＲＰ５も、絶縁膜１２のオーバーハングを抑制するように、素子分離絶縁膜２ａ上に、絶縁膜１２の外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００５２】
次に、図１１Ａ及び図１１Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ７．０ｎｍのＳｉＯ膜を成長させて、３．３Ｖ動作トランジスタ形成領域にゲート酸化膜１８ｂを形成する。この熱酸化で、高電圧動作トランジスタ形成領域のゲート酸化膜１８ａも厚くなる。
【００５３】
次に、図１２Ａ及び図１２Ｂに示すように、フォトリソグラフィーにより、１．２Ｖ動作トランジスタの形成領域を露出し他の領域を覆うレジストパターンＲＰ６を形成する。
【００５４】
そして、レジストパターンＲＰ６をマスクとして、１．２Ｖ動作トランジスタ形成領域の下側ＳｉＯ膜１７及びその下のトンネル絶縁膜１０を、ＨＦ溶液によるウエットエッチングで除去する。その後、レジストパターンＲＰ６を除去する。
【００５５】
レジストパターンＲＰ６も、絶縁膜１２のオーバーハングを抑制するように、素子分離絶縁膜２ａ上に、絶縁膜１２の外側の下側ＳｉＯ膜１７まで重なる幅で形成されている。
【００５６】
次に、図１３Ａ及び図１３Ｂに示すように、シリコン基板１表面を熱酸化し、例えば厚さ２．０ｎｍのＳｉＯ膜を成長させて、１．２Ｖ動作トランジスタ形成領域にゲート酸化膜１８ｃを形成する。この熱酸化で、高電圧動作トランジスタ形成領域のゲート酸化膜１８ａ、及び３．３Ｖ動作トランジスタ形成領域のゲート酸化膜１８ｂも厚くなる。
【００５７】
最終的に、高電圧動作トランジスタ形成領域、３．３Ｖ動作トランジスタ形成領域、及び１．２Ｖ動作トランジスタ形成領域に、それぞれ、例えば厚さ１６ｎｍ、７．５ｎｍ、及び２．２ｎｍのゲート絶縁膜１８ａ、１８ｂ、及び１８ｃが形成される。
【００５８】
なお、図８Ａ及び図８Ｂを参照して説明したウエットエッチング工程、及び、図１０Ａ及び図１０Ｂを参照して説明したウエットエッチング工程で、１．２Ｖ動作トランジスタ形成領域をマスクしている。これにより、膜厚の違うゲート絶縁膜１８ａ、１８ｂ、１８ｃを作り分ける工程において、１．２Ｖ動作トランジスタ形成領域に対する酸化膜のウエットエッチング回数低減を図っている。
【００５９】
酸化膜のウエットエッチング回数が増えると、素子分離絶縁膜の、活性領域との境界にできる凹み（ディボット）が深くなり、トランジスタ性能及び信頼性の観点で好ましくない。
【００６０】
なお、図５Ａ及び図５Ｂを参照して説明したチャネルドーズのイオン注入を、絶縁膜１２を介して行なっていることも、ディボットを深くしない対策といえる。このイオン注入で、絶縁膜１２は、犠牲酸化膜的な役割を兼ねる。
【００６１】
もし絶縁膜１２除去の後にこのイオン注入を行なうならば、このイオン注入のために犠牲酸化膜が形成され、後のゲート酸化膜形成前に、この犠牲酸化膜がウエットエッチングで除去される。絶縁膜１２が、犠牲酸化膜的な役割を兼ねることにより、酸化膜のウエットエッチング回数低減が図られることになる。
【００６２】
次に、図１４Ａ及び図１４Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１８０ｎｍのポリシリコン膜を堆積して、導電膜１９を形成する。導電膜１９の上に、反射防止材及びエッチングマスク材としてプラズマＣＶＤで例えば厚さ３０ｎｍのＳｉＮ膜２０を堆積する。
【００６３】
次に、図１５Ａ及び図１５Ｂに示すように、フォトリソグラフィーにより、メモリセルのスタックトゲート電極及びインターフェースのパターンを有し、ロジック回路部を覆うレジストパターンＲＰ７を形成する。
【００６４】
そして、レジストパターンＲＰ７をマスクとしたエッチングにより、ＳｉＮ膜２０、導電膜１９、絶縁膜１２、及び導電膜１１をパターニングして、導電膜１１をフローティングゲートとし、導電膜１９をコントロールゲートとする、メモリセルのスタックトゲート電極２１を形成する。また、導電膜１９を用いた、メモリ回路部のインターフェース２２も形成される。その後、レジストパターンＲＰ７を除去する。
【００６５】
次に、図１６Ａ及び図１６Ｂに示すように、スタックトゲート電極２１の側面に熱酸化膜を例えば厚さ１０ｎｍ成長させて、絶縁膜２３を形成する。
【００６６】
次に、図１７Ａ及び図１７Ｂに示すように、フォトリソグラフィーにより、ロジック回路部を覆いメモリ回路部を露出するレジストパターンＲＰ８を形成する。
【００６７】
そして、レジストパターンＲＰ８及びスタックトゲート電極２１をマスクとして、加速エネルギ５０ｋｅＶ、ドーズ量６．０×１０１４／ｃｍ２でＡｓ＋をイオン注入して、フラッシュメモリセルのｎ型ソース／ドレイン領域２４を形成する。その後、レジストパターンＲＰ８を除去する。
【００６８】
次に、図１８Ａ及び図１８Ｂに示すように、スタックトゲート電極２１の側面にさらに熱酸化膜を例えば厚さ９．５ｎｍ成長させて、絶縁膜２３を厚くする。
【００６９】
次に、図１９Ａ及び図１９Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１１５ｎｍのＳｉＮ膜を堆積し、このＳｉＮ膜（及びＳｉＮ膜２０）を反応性イオンエッチング（ＲＩＥ）でエッチングして、スタックトゲート電極２１の側面にサイドウォールスペーサ絶縁膜２５を残す。
【００７０】
次に、図２０Ａ及び図２０Ｂに示すように、フォトリソグラフィーにより、ロジック回路部の各種トランジスタのゲート電極のパターンを有し、メモリ回路部を覆うレジストパターンＲＰ９を形成する。
【００７１】
そして、レジストパターンＲＰ９をマスクとしたエッチングにより、導電膜１９をパターニングして、ロジックトランジスタのゲート電極１９ａを形成する。その後、レジストパターンＲＰ９を除去する。
【００７２】
素子分離絶縁膜２上の絶縁膜１２にオーバーハングが生じていると、導電膜１９がオーバーハングの下に回り込んで形成される。これに起因して、導電膜１９のパターニング時にオーバーハングの下の導電膜１９が残存し、残存した導電膜１９に起因する短絡が生じる懸念がある。素子分離絶縁膜２上の絶縁膜１２のオーバーハングを抑制することにより、このような導電膜１９の残存が防止される。
【００７３】
次に、ロジック回路部の各種トランジスタに対し、エクステンション領域のイオン注入を行なう。代表的に、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖについて図示して説明する。
【００７４】
図２１Ａ及び図２１Ｂに示すように、フォトリソグラフィーにより、ｎ型３．３Ｖ動作トランジスタＮ−３．３Ｖの形成領域を露出し他の領域を覆うレジストパターンＲＰ１０を形成する。レジストパターンＲＰ１０及びゲート電極１９ａをマスクとして、加速エネルギ３５ｋｅＶ、ドーズ量４．０×１０１３／ｃｍ２でＰ＋をイオン注入して、ｎ型エクステンション領域２６ｎを形成する。その後、レジストパターンＲＰ１０を除去する。
【００７５】
ロジック回路部の他の種類のトランジスタについても、それぞれ、所望の加速エネルギ及びドーズ量で、対応する導電型の不純物のイオン注入が行なわれて、対応する導電型のエクステンション領域２６ｎまたは２６ｐ（図２２Ａ参照）が形成される。
【００７６】
ここで、図２７Ａ及び図２７Ｂを参照して、ロジック回路部の、例えばエクステンション領域のイオン注入工程における、実施例のレジストパターン形成工程について説明する。
【００７７】
併せて、図２８Ａ及び図２８Ｂを参照して、比較例のレジストパターン形成工程についても説明する。
【００７８】
図２７Ａ及び図２８Ａは、それぞれ、実施例及び比較例のレジストパターン形成工程を示す概略断面図であり、図２７Ｂ及び図２８Ｂは、それぞれ、実施例及び比較例のレジストパターンの概略平面図である。
【００７９】
まず、図２７Ｂを参照して、設計時に想定されるレジストパターンＲＰの開口形状ＯＰについて説明する。隣接する活性領域ＡＲに同時にイオン注入を行なう場合について考える。活性領域ＡＲの形状を一定幅外側に拡げた形状で、開口ＯＰが設定される。
【００８０】
このとき、隣接する活性領域ＡＲに挟まれた部分の素子分離絶縁膜２ａ上に、隣接する開口ＯＰ同士の間に残る部分のレジストパターンＲＰａが配置される。レジストパターンＲＰａは、素子分離絶縁膜２ａの長さ方向に延在する細長い形状を有する。
【００８１】
次に、比較例のレジストパターン形成工程について説明する。比較例でも、フラッシュメモリとロジックトランジスタを同時に形成し、フラッシュメモリのフローティングゲートとコントロールゲートの間に、ＯＮＯ膜構造の絶縁膜が形成される。ロジックトランジスタの活性領域では、ＯＮＯ膜構造の絶縁膜の少なくともＳｉＮ膜を除去する必要がある。
【００８２】
実施例では、図７Ａ及び図７Ｂを参照して説明したエッチングにおいて、隣接する活性領域に挟まれた部分の素子分離絶縁膜２ａ上では、ＯＮＯ膜構造の絶縁膜１２を残した。しかし、比較例では、素子分離絶縁膜２ａ上も残さずに、ロジック回路部全体でＯＮＯ膜構造の絶縁膜が除去される。
【００８３】
図２８Ａに示すように、シリコン基板１上に、素子分離絶縁膜２ａを覆って、フォトレジスト材料層ＲＬが形成され、上記のようなレジストパターンＲＰａを形成するように、露光が行われる。フォトレジスト材料として、ポジタイプが用いられ、露光光源として例えばＫｒＦエキシマレーザが用いられる。
【００８４】
しかし、素子分離絶縁膜２ａが形成されたシリコン基板１の凹部内面で反射された露光光に起因して、フォトレジスト材料層ＲＬの下側部分に過剰に光が照射される。これにより、素子分離絶縁膜２ａ上に形成されたレジストパターンＲＰＣが、所望のレジストパターンＲＰａに比べて下細りになる。
【００８５】
図２８Ｂに、レジストパターンＲＰＣの概略平面図を示す。下細りのレジストパターンＲＰＣは、例えば、基板上への定着性が弱く基板から外れてしまい、基板上の他の位置にゴミとして付着する等の不具合につながるので、好ましくない。
【００８６】
次に、実施例のレジストパターン形成工程について説明する。
【００８７】
図２７Ａに示すように、シリコン基板１上に、素子分離絶縁膜２ａを覆って、フォトレジスト材料層ＲＬが形成される。実施例では、素子分離絶縁膜２ａとフォトレジスト材料層ＲＬとの間に、窒化シリコンを含む絶縁膜１２が介在する。窒化シリコンは、吸光性のある材料である。従って、シリコン基板１による反射が抑えられ、過剰な露光が抑制されると考えられる。
【００８８】
レジストパターンＲＰａの幅に比べて、素子分離絶縁膜２ａ上の絶縁膜１２の幅が広い。つまり、素子分離絶縁膜２ａ上の絶縁膜１２の一部上に、レジストパターンＲＰａが配置される。あるいは、レジストパターンＲＰａの端部が、素子分離絶縁膜２ａ上の絶縁膜１２上に配置されている。
【００８９】
絶縁膜１２の反射抑制により、図２７Ｂに示すように、比較例に比べ所望の形状に近い端部形状のレジストパターンＲＰａが得られ、上記のような不具合の抑制が図られる。
【００９０】
なお、各種類のトランジスタを１つずつ示した図示の都合上、図２１Ａには、隣接する活性領域に挟まれた部分の素子分離絶縁膜上に残った幅の細いレジストパターンが示されていない。しかし、例えば、同種類のトランジスタが複数並ぶ領域で、図２７Ｂに示したような、素子分離絶縁膜上の幅の細いレジストパターンが形成され、窒化シリコンを含む絶縁膜による反射抑制により、レジストパターン形状の精度低下抑制が図られる。
【００９１】
なお、エクステンション形成工程に限らず、他のイオン注入工程等でも、同様に、レジストパターン形状の精度低下抑制が図られる。
【００９２】
なお、隣接する活性領域に挟まれた部分の素子分離絶縁膜上に残る幅の細いレジストパターンに限らず、窒化シリコンを含む絶縁膜上に端部が配置されるレジストパターンについて、反射抑制により、レジストパターン形状の精度低下抑制が図られるといえる。
【００９３】
次に、図２２Ａ及び図２２Ｂに示すように、メモリ回路部及びロジック回路部の全面に、ＣＶＤで例えば厚さ１００ｎｍのＳｉＯ膜を堆積し、このＳｉＯ膜（及びロジック回路部のゲート絶縁膜１８ａ、１８ｂ、１８ｃ）をエッチバックして、ゲート電極１９ａの側面にサイドウォールスペーサ絶縁膜２７を残す。なお、サイドウォールスペーサ絶縁膜２７は、メモリセルのスタックトゲート電極２１のサイドウォールスペーサ絶縁膜２５側面にも残っている。
【００９４】
なお、このエッチングにより、素子分離絶縁膜２上に残したＯＮＯ膜構造の絶縁膜１２は、上側ＳｉＯ膜が除去されて、ＳｉＮ膜が露出した絶縁膜１２ａになる。
【００９５】
次に、図２３Ａ及び図２３Ｂに示すように、フォトリソグラフィーにより、メモリ回路部と、ロジック回路部のｎ型トランジスタ形成領域を覆い、ロジック回路部のｐ型トランジスタ形成領域を露出するレジストパターンＲＰ１１を形成する。
【００９６】
そして、レジストパターンＲＰ１１、ｐ型トランジスタのゲート電極１９ａ及びそのサイドウォールスペーサ絶縁膜２７をマスクとして、加速エネルギ５ｋｅＶ、ドーズ量４．０×１０１５／ｃｍ２でＢ＋をイオン注入して、ｐ型ソース／ドレイン領域２８ｐを形成する。その後、レジストパターンＲＰ１１を除去する。
【００９７】
次に、図２４Ａ及び図２４Ｂに示すように、フォトリソグラフィーにより、ロジック回路部のｐ型トランジスタ形成領域を覆い、ロジック回路部のｎ型トランジスタ形成領域及びメモリ回路部を露出するレジストパターンＲＰ１２を形成する。
【００９８】
そして、レジストパターンＲＰ１２、ｎ型トランジスタのゲート電極１９ａとそのサイドウォールスペーサ絶縁膜２７、及び、スタックトゲート電極２１とそのサイドウォールスペーサ絶縁膜２５、２７をマスクとして、加速エネルギ１０ｋｅＶ、ドーズ量６．０×１０１５／ｃｍ２でＰ＋をイオン注入して、ｎ型ソース／ドレイン領域２８ｎを形成する。その後、レジストパターンＲＰ１２を除去する。
【００９９】
次に、図２５Ａ及び図２５Ｂに示すように、メモリ回路部及びロジック回路部の全面にＣｏ膜と（Ｃｏ膜上の）ＴｉＮ膜を成長後、ラピッドサーマルアニール（ＲＴＡ）でシリサイド（ＣｏＳｉ）を形成し、未反応のＣｏ膜とＴｉＮ膜を除去し、さらにラピッドサーマルアニールを行なう。これにより、ゲート電極２１、１９ａ上、及びソース／ドレイン領域２８ｎ、２８ｐ上に、シリサイド層２９を形成する。
【０１００】
次に、図２６Ａ及び図２６Ｂに示すように、メモリ回路部及びロジック回路部の全面に、例えば、厚さ７０ｎｍのＳｉＮ膜３０をＬＰＣＶＤで形成し、さらにＳｉＮ膜３０上に、例えば、厚さ１２００ｎｍのＳｉＯ（ＰＳＧ）膜を形成して、層間絶縁膜３１を形成する。
【０１０１】
その後、コンタクトホール形成工程、多層配線形成工程、パッド電極形成工程、パッシベーション膜形成工程等を経て、不揮発性メモリとロジックトランジスタを混載した実施例の半導体装置が形成される。なお、不揮発性メモリとロジックトランジスタのゲート電極及びソース／ドレイン領域に接続する電極端子を、図２６Ａ及び図２６Ｂ中に概略的に示す。
【０１０２】
以上説明したように、不揮発性メモリとロジックトランジスタを混載した実施例の半導体装置の製造方法では、不揮発性メモリのフローティングゲートとコントロールゲートとの間に形成される、窒化シリコン膜を含む絶縁膜を、ロジックトランジスタの活性領域を画定する素子分離絶縁膜上に残す。
【０１０３】
吸光性の窒化シリコン膜を含む絶縁膜による反射抑制で、素子分離絶縁膜上のレジストパターン形成時の過剰な露光が抑制されて、レジストパターンの精度低下抑制が図られる。
【０１０４】
なお、上記実施例では、反射抑制に用いるＳｉＮ膜を、ＬＰＣＶＤで形成したが、他の成膜方法でＳｉＮ膜を形成することもできる。例えば、材料ガスとしてＳｉＨ２Ｃｌ２、ＮＨ３を用い、成膜温度を８００℃〜９００℃とした熱ＣＶＤで成膜することができる。また例えば、材料ガスとしてＳｉＨ４、ＮＨ３を用い、成膜温度を３００℃〜４００℃としたプラズマＣＶＤで成膜することができる。
【０１０５】
窒化シリコン膜の吸光特性に係る消衰係数は、成膜条件によって変えることができる。本願発明者の知見によれば、ＬＰＣＶＤのＳｉＮ膜は、屈折率ｎが２．２８、消衰係数κが０．０５であり、熱ＣＶＤのＳｉＮ膜は、屈折率ｎが２．０８、消衰係数κが０．２７であり、プラズマＣＶＤのＳｉＮ膜は、屈折率ｎが２．２４、消衰係数κが０．６３６である。これを踏まえると、消衰係数の比較的大きな、プラズマＣＶＤあるいは熱ＣＶＤによるＳｉＮ膜が、より好ましいともいえよう。
【０１０６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１０７】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、
前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、
前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、
前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、
前記第１のマスクを除去する工程と、
前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記レジストパターンを形成する工程は、隣接する２つの前記第１の活性領域に挟まれた部分の前記素子分離絶縁膜上の前記絶縁膜上に、レジストパターンを形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記レジストパターンを形成する工程は、ポジタイプのフォトレジスト材料層を形成する付記１または２に記載の半導体装置の製造方法。
（付記４）
さらに、
前記レジストパターンをマスクとして、前記第１の活性領域にイオン注入する工程を有する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
さらに、
前記半導体基板上に、不揮発性メモリのトンネル絶縁膜を形成する工程を有し、
前記導電層を形成する工程は、前記トンネル絶縁膜上に、フローティングゲートとなる導電層を形成し、
前記窒化シリコンを含む絶縁膜を形成する工程は、前記第１の活性領域上で、前記トンネル絶縁膜の上に、窒化シリコンを含む絶縁膜を形成し、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングする工程は、該第１の活性領域上で、該絶縁膜の下の前記トンネル絶縁膜を残し、
さらに、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に残された前記絶縁膜をその外側まで覆い、前記第１の活性領域を露出する第２のマスクを形成する工程と、
前記第２のマスクをマスクとして、前記第１の活性領域上の前記トンネル絶縁膜をウエットエッチングする工程と
を有する付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
窒化シリコンを含む絶縁膜を形成する工程は、プラズマＣＶＤまたは熱ＣＶＤによる窒化シリコン膜を形成する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記窒化シリコンを含む絶縁膜を形成する工程は、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜を積層した構造の絶縁膜を形成する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
半導体基板と、
前記半導体基板に形成され、ロジック回路部の第１の活性領域、及びメモリ回路部の第２の活性領域を画定する、シャロートレンチアイソレーションによる素子分離絶縁膜と、
前記第１の活性領域に形成されたＭＯＳトランジスタと、
前記第２の活性領域に形成され、フローティングゲート、窒化シリコンを含む絶縁膜、及びコントロールゲートの積層された電極構造を持つ不揮発性メモリと、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に形成され、前記不揮発性メモリの電極構造中の前記窒化シリコンを含む絶縁膜と同一工程で形成された窒化シリコンを含む絶縁膜と
を有する半導体装置。
【符号の説明】
【０１０８】
１ 半導体基板
２ 素子分離絶縁膜
１０ トンネル絶縁膜
１１、１９ 導電膜
１２ （ＯＮＯ膜構造の）絶縁膜
１２ａ（ＯＮＯ膜構造の上側ＳｉＯ膜が除去された）絶縁膜
１７ （ＯＮＯ膜構造の）下側ＳｉＯ膜
１８ａ〜１８ｃ ゲート酸化膜
１９ａ ゲート電極
２１ スタックトゲート電極
２６ｎ、２６ｐ エクステンション領域
２４、２８ｎ、２８ｐ ソース／ドレイン領域
ＲＰ１〜ＲＰ１２ レジストパターン
【特許請求の範囲】
【請求項１】
半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、
前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、
前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、
前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、
前記第１のマスクを除去する工程と、
前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する工程は、隣接する２つの前記第１の活性領域に挟まれた部分の前記素子分離絶縁膜上の前記絶縁膜上に、レジストパターンを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、
前記レジストパターンをマスクとして、前記第１の活性領域にイオン注入する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
さらに、
前記半導体基板上に、不揮発性メモリのトンネル絶縁膜を形成する工程を有し、
前記導電層を形成する工程は、前記トンネル絶縁膜上に、フローティングゲートとなる導電層を形成し、
前記窒化シリコンを含む絶縁膜を形成する工程は、前記第１の活性領域上で、前記トンネル絶縁膜の上に、窒化シリコンを含む絶縁膜を形成し、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングする工程は、該第１の活性領域上で、該絶縁膜の下の前記トンネル絶縁膜を残し、
さらに、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に残された前記絶縁膜をその外側まで覆い、前記第１の活性領域を露出する第２のマスクを形成する工程と、
前記第２のマスクをマスクとして、前記第１の活性領域上の前記トンネル絶縁膜をウエットエッチングする工程と
を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記窒化シリコンを含む絶縁膜を形成する工程は、プラズマＣＶＤまたは熱ＣＶＤによる窒化シリコン膜を形成する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板に、ロジックトランジスタを形成する第１の活性領域及び不揮発性メモリを形成する第２の活性領域を画定する素子分離絶縁膜を、シャロートレンチアイソレーションで形成する工程と、
前記第２の活性領域上に、不揮発性メモリのフローティングゲートとなる導電層を形成する工程と、
前記導電層上及び前記導電層の外側の領域を覆い、窒化シリコンを含む絶縁膜を形成する工程と、
前記導電層上の前記絶縁膜、及び、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を覆い、前記第１の活性領域を露出する第１のマスクを形成する工程と、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングし、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜を残す工程と、
前記第１のマスクを除去する工程と、
前記半導体基板上にフォトレジスト材料層を形成し、露光を行って、前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上の前記絶縁膜上に端部の配置されたレジストパターンを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する工程は、隣接する２つの前記第１の活性領域に挟まれた部分の前記素子分離絶縁膜上の前記絶縁膜上に、レジストパターンを形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、
前記レジストパターンをマスクとして、前記第１の活性領域にイオン注入する工程を有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
さらに、
前記半導体基板上に、不揮発性メモリのトンネル絶縁膜を形成する工程を有し、
前記導電層を形成する工程は、前記トンネル絶縁膜上に、フローティングゲートとなる導電層を形成し、
前記窒化シリコンを含む絶縁膜を形成する工程は、前記第１の活性領域上で、前記トンネル絶縁膜の上に、窒化シリコンを含む絶縁膜を形成し、
前記第１のマスクをマスクとして、前記第１の活性領域上の前記絶縁膜をエッチングする工程は、該第１の活性領域上で、該絶縁膜の下の前記トンネル絶縁膜を残し、
さらに、
前記第１の活性領域に隣接する部分の前記素子分離絶縁膜上に残された前記絶縁膜をその外側まで覆い、前記第１の活性領域を露出する第２のマスクを形成する工程と、
前記第２のマスクをマスクとして、前記第１の活性領域上の前記トンネル絶縁膜をウエットエッチングする工程と
を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記窒化シリコンを含む絶縁膜を形成する工程は、プラズマＣＶＤまたは熱ＣＶＤによる窒化シリコン膜を形成する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１１−５４６３６（Ｐ２０１１−５４６３６Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２００１０２（Ｐ２００９−２００１０２）
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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