不揮発性半導体記憶装置、及びその製造方法
【課題】階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘って積層されたワード線導電層４１ａ〜４１ｄと、メモリ領域ＡＲ１にてワード線導電層４１ａ〜４１ｄに取り囲まれ、基板に対して垂直方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａの側面とワード線導電層４１ａ〜４１ｄとの間に形成されたメモリゲート絶縁層４４とを備える。ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に第１ピッチＰ１をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ１Ｂ、周辺領域ＡＲ２にてカラムに第２ピッチＰ２をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ２を備える。
【解決手段】不揮発性半導体記憶装置は、メモリ領域ＡＲ１及び周辺領域ＡＲ２に亘って積層されたワード線導電層４１ａ〜４１ｄと、メモリ領域ＡＲ１にてワード線導電層４１ａ〜４１ｄに取り囲まれ、基板に対して垂直方向に延びる柱状部４５Ａを含むＵ字状半導体層４５と、柱状部４５Ａの側面とワード線導電層４１ａ〜４１ｄとの間に形成されたメモリゲート絶縁層４４とを備える。ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に第１ピッチＰ１をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ１Ｂ、周辺領域ＡＲ２にてカラムに第２ピッチＰ２をもって配列されて、ロウ方向を長手方向とするストライプ状に形成された溝Ｔ２を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【０００３】
特許文献１に記載の構造は、メモリセルを配列されたメモリ領域、及びそのメモリ領域の周辺に位置する周辺領域を有する。そして、特許文献１に記載の構造は、メモリ領域及び周辺領域に積層された複数の導電層（シリコン（Ｓｉ））、絶縁層（酸化シリコン（ＳｉＯ２））、及びそれらを貫通して延びる柱状の半導体層（シリコン（Ｓｉ））を有する。導電層は、上層の配線とコンタクトをとるため、周辺領域で階段状に形成された階段部を有する。また、導電層は、メモリ領域でメモリトランジスタ（メモリセル）の制御ゲートとして機能し、半導体層は、メモリトランジスタ（メモリセル）のチャネル（ボディ）として機能する。
【０００４】
しかしながら、上記導電層及び絶縁層は、エッチングレートが大きく異なるため、一括で導電層及び絶縁層を貫通するホールを形成することは困難である。さらに、製造工程において階段部に欠陥を生じさせないようにする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層とを備え、前記導電層は、前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝と、前記第２領域にて前記第２溝に挟まれるように前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ前記複数の導電層を貫通して形成された第３溝とを備えることを特徴とする。
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と、前記第２領域にて前記導電層と同層に設けられ且つ前記導電層にて取り囲まれるように形成された絶縁層とを備え、前記導電層は、前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝とを備え、前記絶縁層は、前記第２領域にて前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成されていることを特徴とする。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、前記第１領域に複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、前記ホールに面する側面に電荷蓄積層を形成する工程と、前記ホールを埋めるように半導体層を形成する工程と、前記第１領域にて複数の前記導電層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記導電層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、前記第１溝、前記第２溝、前記第１空隙、及び前記第２空隙を埋めるように第１絶縁層を形成する工程と、前記第１絶縁層を形成した後に、前記第２領域にて前記導電層及び残存した前記犠牲層を貫通する第３溝を形成する工程と、前記第３溝を介して残存した前記犠牲層を除去して第３空隙を形成する工程と、前記第３溝及び前記第３空隙を埋めるように第２絶縁層を形成する工程とを備えることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、前記第１領域及び前記第２領域に亘って基板上に複数の第１絶縁層及び犠牲層を交互に積層させる工程と、前記第１領域に複数の前記第１絶縁層及び前記犠牲層を貫通するホールを形成する工程と、前記ホールに面する側面に電荷蓄積層を形成する工程と、前記ホールを埋めるように半導体層を形成する工程と、前記第１領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、前記第１領域及び前記第２領域にて前記第１空隙及び前記第２空隙を埋めるように導電層を形成する工程と、前記第１領域及び前記第２領域にて前記第１溝及び前記第２溝を埋めるように第２絶縁層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００の概略斜視図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１００の等価回路図である。
【図４Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の概略上面図である。
【図４Ｂ】図４ＡのＩ−Ｉ’断面図である。
【図４Ｃ】図４ＡのＩＩ−ＩＩ’断面図である。
【図４Ｄ】図４ＡのＩＩＩ−ＩＩＩ’断面図である。
【図５Ａ】図４Ａの拡大図である。
【図５Ｂ】図４Ｂの拡大図である。
【図６Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図６Ｂ】図６ＡのＩ−Ｉ’断面図である。
【図７Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図７Ｂ】図７ＡのＩ−Ｉ’断面図である。
【図８Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図８Ｂ】図８ＡのＩ−Ｉ’断面図である。
【図９Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図９Ｂ】図９ＡのＩ−Ｉ’断面図である。
【図１０Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１０Ｂ】図１０ＡのＩ−Ｉ’断面図である。
【図１０Ｃ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１１Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１１Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１２Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１２Ｂ】図１２ＡのＩ−Ｉ’断面図である。
【図１２Ｃ】図１２ＡのＩＩ−ＩＩ’断面図である。
【図１３Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１３Ｂ】図１３ＡのＩＩ−ＩＩ’断面図である。
【図１４】図１３ＡのＩＩ−ＩＩ’断面図である。
【図１５Ａ】第２実施形態に係る不揮発性半導体記憶装置の概略上面図である。
【図１５Ｂ】図１５ＡのＩ−Ｉ’断面図である。
【図１５Ｃ】図１５ＡのＩＩ−ＩＩ’断面図である。
【図１６Ａ】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＩ−Ｉ’断面図である。
【図１６Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１７Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１７Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１８Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１８Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１９Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１９Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１４】
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１５】
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１６】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ（ワード線導電層４１）を３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリングＭＳを構成する。ＮＡＮＤストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
【００１７】
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１８】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、選択トランジスタＳＤＴｒ、ＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１９】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００２０】
メモリブロックＭＢは、図３に示すように、ビット線ＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２１】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００２２】
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。
【００２３】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２４】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２５】
次に、図４Ａ〜図４Ｄを参照して、図３に示した回路構成を実現する第１実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図４Ａは、第１実施形態に係る不揮発性半導体記憶装置１００の概略上面図である。図４Ｂは、図４ＡのＩ−Ｉ’断面図であり、図４Ｃは、図４ＡのＩＩ−ＩＩ’断面図であり、図４Ｄは、図４ＡのＩＩＩ−ＩＩＩ’断面図である。
【００２６】
不揮発性半導体記憶装置１００は、図４Ａに示すように、メモリトランジスタＭＴｒ１〜ＭＴｒ８を配列されたメモリ領域ＡＲ１、メモリ領域ＡＲ１の周辺に設けられた周辺領域ＡＲ２を有する。
【００２７】
先ず、メモリ領域ＡＲ１について説明する。不揮発性半導体記憶装置１００は、図４Ｂに示すように、メモリ領域ＡＲ１にて、基板２０上に、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２８】
バックゲート層３０は、図４Ｂに示すように、基板２０の上に絶縁層３３を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
また、バックゲート層３０は、図４Ｂに示すように、メモリ領域ＡＲ１にバックゲート導電層３１を堀込むように形成されたバックゲートホール３２を有する。バックゲートホール３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００３０】
メモリトランジスタ層４０は、図４Ｂに示すように、メモリ領域ＡＲ１にて、積層方向に絶縁層４２を介して積層されたワード線導電層４１ａ〜４１ｄを有する。
【００３１】
ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１に亘って積層されると共に、後述するように周辺領域ＡＲ２にも延びるように形成されている。ワード線導電層４１ｄａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、上方からみてメモリ領域ＡＲ１にて溝Ｔ１によりロウ方向に対抗する櫛歯状に分断されるように形成されている。すなわち、ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記溝Ｔ１は、図４Ａに示すように、ワード線導電層４１ａ〜４１ｄを貫通するように形成されている。溝Ｔ１は、溝Ｔ１Ａ、溝Ｔ１Ｂ（第１溝）、及び溝Ｔ１Ｃにて構成されている。溝Ｔ１Ａは、メモリ領域ＡＲ１及び周辺領域ＡＲ２を囲むように矩形枠状に形成されている。溝Ｔ１Ｂは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に第１ピッチＰ１をもって配列されてロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ１Ｃは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に隣接する一対の溝Ｔ１Ｂの一端を交互に結ぶように形成されている。
【００３３】
絶縁層４２は、図４Ｂに示すように、ワード線導電層４１ａ〜４１ｄの間を埋めるように形成されている。絶縁層４２は、酸化シリコン（ＳｉＯ２）にて構成されている。絶縁層４２は、製造時に、ワード線導電層４１ａ〜４１ｄの間に犠牲層を形成し、その犠牲層を除去して形成された空隙に埋め込まれた層である。
【００３４】
ここで、ワード線導電層４１ａ〜４１ｄと絶縁層４２Ａとを順に堆積させ、その後、これらを貫通するメモリホール４３を形成することも可能である。しかしながら、それらのエッチングレートの差のため、所望の形状を有するようにメモリホール４３を形成することは困難である。このため、本実施形態では、ワード線導電層４１ａ〜４１ｄと犠牲層を交互に堆積させ、メモリホール４３を形成した後、そのメモリホール４３内に半導体層を形成する。そして、犠牲層を除去して、除去した部分に空隙を形成し、その空隙内に絶縁層４２を形成する。詳しい製法については、後述する。
【００３５】
また、メモリトランジスタ層４０は、図４Ｂに示すように、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００３６】
メモリホール４３は、メモリ領域ＡＲ１にて、各バックゲートホール３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向に所定ピッチをもってマトリクス状に形成されている。
【００３７】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４Ｂに示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ、及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３８】
メモリゲート絶縁層４４は、図４Ｂに示すように、メモリホール４３、及びバックゲートホール３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５Ａ及び図５Ｂに示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲートホール３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に亘ってＵ字状半導体層４５と接するように形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
Ｕ字状半導体層４５は、図４Ｂに示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５Ａ及び図５Ｂに示すように、トンネル絶縁層４４ｃに接し且つバックゲートホール３２及びメモリホール４３を埋めるように形成されている。すなわち、Ｕ字状半導体層４５は、ロウ方向及びカラム方向に所定ピッチをもってマトリクス状に形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４０】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００４１】
選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００４２】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４３】
また、選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００４４】
また、選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＳＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディとして機能する。
【００４５】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５、及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５３を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４７】
配線層６０は、第１配線層６１、図４Ｂに示すように、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４８】
第１配線層６１は、図４Ｂに示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４９】
第２配線層６２は、図４Ｂに示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２及びプラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００５０】
次に、周辺領域ＡＲ２について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、図４Ｄに示すように、周辺領域ＡＲ２にて、メモリ領域ＡＲ１から延びるワード線導電層４１ａ〜４１ｄ、絶縁層４２、４２２を有する。
【００５１】
ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にてロウ方向及びカラム方向に広がる板状に形成されている。ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にて階段部ＳＴを有する。階段部ＳＴは、後述するコンタクトプラグ層６４の接続のため、ワード線導電層４１ａ〜４１ｄの端部の位置が異なるように階段状に形成された部分である。
【００５２】
さらに、ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にて、溝Ｔ２（第２溝）、及び溝Ｔ３（第３溝）を有する。溝Ｔ２、Ｔ３は、ワード線導電層４１ａ〜４１ｄを貫通するように形成されている。溝Ｔ２は、カラム方向に第２ピッチＰ２をもって形成され、ロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ３は、溝Ｔ２に挟まれるように、カラム方向に第２ピッチＰ２（Ｐ２＞Ｐ１）をもって形成され、ロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ２、Ｔ３は、交互にカラム方向に第１ピッチＰ１（Ｐ１＝Ｐ２／２）をもって形成されている。溝Ｔ２のロウ方向の長さは、溝Ｔ３のロウ方向の長さよりも長い。
【００５３】
絶縁層４２は、図４Ｄに示すように、周辺領域ＡＲ２にて、メモリ領域ＡＲ１から連続して形成されている。図４Ｃに示すように、周辺領域ＡＲ２にて、溝Ｔ１、Ｔ２は、この絶縁層４２により埋められている。一方、溝Ｔ３は、絶縁層４２１により埋められている。絶縁層４２１は、酸化シリコン（ＳｉＯ２）にて構成され、絶縁層４２と別工程で形成された層である。
【００５４】
絶縁層４２２は、図４Ｄに示すように、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２（階段部ＳＴ）を埋めるように形成されている。絶縁層４２２は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００５５】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、図４Ｄに示すように、周辺領域ＡＲ２にて、コンタクトプラグ層６４を有する。コンタクトプラグ層６４は、上層の配線（図示略）と階段部ＳＴを構成するワード線導電層４１ａ〜４１ｄを電気的に接続するために形成されている。コンタクトプラグ層６４は、積層方向に延びる柱状に形成され、その下面がワード線導電層４１ａ〜４１ｄの上面に接するように形成されている。コンタクトプラグ層６４は、タングステン（Ｗ）等の金属にて構成されている。
【００５６】
［第１実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図６Ａ〜図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図６Ａ〜図１４は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
【００５７】
先ず、図６Ａ及び図６Ｂに示すように、基板２０のメモリ領域ＡＲ１及び周辺領域ＡＲ２にて、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させて、絶縁層３３、バックゲート導電層３１を形成する。続いて、メモリ領域ＡＲ１にて、バックゲート層３１を所定深さまで掘り込み、バックゲートホール３２を形成する。次に、バックゲートホール３２を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７１を形成する。
【００５８】
続いて、図７Ａ及び図７Ｂに示すように、バックゲート導電層３１及び犠牲層７１の上部に、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）によって、犠牲層７２ａ〜７２ｄ、及びワード線導電層４１ａ〜４１ｄを交互に形成する。ＬＰＣＶＤは、シラン（ＳｉＨ４）ガスとシラン及び三塩化ホウ素（ＢＣｌ３）の混合ガスとを交互に用いる。これによって、犠牲層７２ａ〜７２ｄは、ボロン（不純物）を含まないノンドープのアモルファスシリコンにて構成される。また、ワード線導電層４１ａ〜４１ｄは、ボロン（不純物）を含むアモルファスシリコンにて構成される。
【００５９】
次に、図７Ａ及び図７Ｂに示すように、酸化シリコン（ＳｉＯ２）を堆積させ、マスクとして絶縁層７３を形成する。
【００６０】
続いて、図８Ａ及び図８Ｂに示すように、メモリ領域ＡＲ１にて、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２を貫通するように、メモリホール４３を形成する。メモリホール４３は、ロウ方向及びカラム方向に所定ピッチをもつように、マトリクス状に形成する。また、メモリホール４３は、バックゲートホール３２のカラム方向の両端に整合する位置に形成する。次に、メモリホール４３を介して、犠牲層７１を除去する。
【００６１】
続いて、図９Ａ及び図９Ｂに示すように、メモリホール４３及びバックゲートホール３２に面する側面に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を順次積層させて、メモリゲート絶縁層４４を形成する。次に、メモリホール４３及びバックゲートホール３２を埋めるように、ポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させ、Ｕ字状半導体層４５を形成する。
【００６２】
次に、図１０Ａ〜図１０Ｃに示すように、溝Ｔ１、Ｔ２を形成する。溝Ｔ１、Ｔ２は、ワード線導電層４１ａ〜４１ｄ、犠牲層７２ａ〜７２ｄ、及び絶縁層７３を貫通するように形成される。
【００６３】
溝Ｔ１は、ワード線導電層４１ａ〜４１ｄを櫛歯状に分断するように形成される。溝Ｔ１は、溝Ｔ１Ａ、溝Ｔ１Ｂ、及び溝Ｔ１Ｃを有するように形成される。溝Ｔ１Ａは、メモリ領域ＡＲ１及び周辺領域ＡＲ２を囲むように矩形枠状に形成される。溝Ｔ１Ｂは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に第１ピッチＰ１をもって配列されてロウ方向を長手方向とするストライプ状に形成される。溝Ｔ１Ｃは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に隣接する一対の溝Ｔ１Ｂの一端を交互に結ぶように形成される。
【００６４】
溝Ｔ２は、カラム方向に第２ピッチＰ２をもって形成され、ロウ方向を長手方向とするストライプ状に形成される。
【００６５】
続いて、図１１Ａ及び図１１Ｂに示すように、メモリ領域ＡＲ１にて溝Ｔ１を介して犠牲層７２ａ〜７２ｄを除去して、その除去された部分に空隙Ａｇ１を形成する。また、同時に、周辺領域ＡＲ２にて溝Ｔ２に面する犠牲層７２ａ〜７２ｄの側面を後退させて、その後退された部分に空隙Ａｇ２を形成する。
【００６６】
ここで、メモリ領域ＡＲ１にて、犠牲層７２ａ〜７２ｄは、完全に除去される。すなわち、ワード線導電層４１ａ〜４１ｄは、Ｕ字状半導体層４５によって支持された状態となる。また、溝Ｔ２は、溝Ｔ１よりも間隔をおいて形成されており、周辺領域ＡＲ２にて犠牲層７２ａ〜７２ｄは、その側面のみを除去される。すなわち、ワード線導電層４１ａ〜４１ｄは、残存した犠牲層７２ａ〜７２ｄによって支持された状態となる。
【００６７】
次に、図１２Ａ〜図１２Ｃに示すように、溝Ｔ１、Ｔ２、及び空隙Ａｇ１、Ａｇ２を埋めるように酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２を形成する。
【００６８】
続いて、図１３Ａ及び図１３Ｂに示すように、周辺領域ＡＲ２にて、カラム方向に並ぶ溝Ｔ２の間に、溝Ｔ３を形成する。溝Ｔ３は、ワード線導電層４１ａ〜４１ｄ及び残存した犠牲層７２ａ〜７２ｄを貫通するように形成する。溝Ｔ３は、溝Ｔ２に挟まれるようにカラム方向に第２ピッチＰ２をもって、ロウ方向を長手方向とするストライプ状に形成する。
【００６９】
次に、図１４に示すように、溝Ｔ３を介して残存した犠牲層７２ａ〜７２を除去して、その除去された部分に空隙Ａｇ３を形成する。ここで、空隙Ａｇ３を形成した状態において、ワード線導電層４１ａ〜４１ｄは、絶縁層４２に支持されている。
【００７０】
図１４に示す工程の後、溝Ｔ３及び空隙Ａｇ３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２１を形成する。また、図１４に示す工程の後、周辺領域ＡＲ２にてワード線導電層４１ａ〜４１ｄを階段状に加工して階段部ＳＴを形成する。そして、階段部ＳＴを埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２２を形成する。
【００７１】
［第１実施形態に係る不揮発性半導体記憶装置１００の効果]
第１実施形態に係る不揮発性半導体記憶装置１００の製造方法において、ワード線導電層４１ａ〜４１ｄ及び、犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成される。したがって、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２ｄは、単一の堆積装置で連続して形成され、歩留まりを向上させることができる。
【００７２】
ここで、ワード線導電層４１ａ〜４１ｄをアモルファスシリコンにて構成し、犠牲層を酸化シリコンにて構成した比較例を考える。この比較例の場合、ワード線導電層４１ａ〜４１ｄと犠牲層とのエッチングレートは大きく異なる。したがって、比較例において、メモリホール４３を、ワード線導電層４１ａ〜４１ｄ、及び犠牲層を貫通するように一括して形成することは困難である。一方、上記第１実施形態においては、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成され、エッチングレートは略同じである。したがって、メモリホール４３を、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄを貫通するように一括して形成することができる。
【００７３】
さらに、ワード線導電層４１ａ〜４１ｄの間を絶縁層４２にて埋めるため、メモリ領域ＡＲ１においては、Ｕ字状半導体層４５を設けた状態で、犠牲層７２ａ〜７２ｄを除去して、その除去された部分に空隙Ａｇ１を形成する。そして、空隙Ａｇ１を埋めるように絶縁層４２を形成する。これにより、空隙Ａｇ１が形成された場合であっても、メモリ領域ＡＲ１において、Ｕ字状半導体層４５の支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。
【００７４】
また、ワード線導電層４１ａ〜４１ｄの間を絶縁層４２にて埋めるため、周辺領域ＡＲ２（階段部ＳＴ）においては、犠牲層７２ａ〜７２ｄの一部を残すように空隙Ａｇ２を形成する。ここで、犠牲層７２ａ〜７２ｄの一部を残すため、溝Ｔ２は、カラム方向に第２ピッチＰ２（Ｐ２＞Ｐ１）をもって形成する。続いて、空隙Ａｇ２を埋めるように絶縁層４２を形成する。次に、残存した犠牲層７２ａ〜７２ｄを除去して空隙Ａｇ３を形成する。そして、空隙Ａｇ３を埋めるように絶縁層４２１を形成する。これにより、空隙Ａｇ２が形成された場合であっても、周辺領域ＡＲ２（階段部ＳＴ）において、残存した犠牲層７２ａ〜７２ｄの支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。さらに、空隙Ａｇ３が形成された場合であっても、周辺領域ＡＲ２において、空隙Ａｇ２に形成された絶縁層４２の支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。これにより、上記第１実施形態は、階段部ＳＴにて、ワード線導電層４１ａ〜４１ｄの撓みにより生じるショート等を抑制することができる。
【００７５】
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の構成］
次に、図１５Ａ〜図１５Ｃを参照して、第２実施形態に係る不揮発性半導体装置の積層構造について説明する。図１５Ａは、第２実施形態に係る不揮発性半導体記憶装置の概略上面図である。図１５Ｂは、図１５ＡのＩ−Ｉ’断面図であり、図１５Ｃは、図１５ＡのＩＩ−ＩＩ’断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７６】
第２実施形態に係る不揮発性半導体記憶装置は、図１５Ａに示すように、第１実施形態とほぼ同様のメモリ領域ＡＲ１、及び周辺領域ＡＲ２を有する。
【００７７】
第２実施形態において、図１５Ｂに示すように、メモリトランジスタ層４０は、タングステン（Ｗ）等の金属にて構成されたワード線導電層４１Ａａ〜４１Ａｄを有する。ワード線導電層４１Ａａ〜４１Ａｄは、図１５Ａに示すように、溝Ｔ１、Ｔ２のみを有し、第１実施形態のように溝Ｔ３を有していない。
【００７８】
さらに、メモリトランジスタ層４０は、図１５Ｃに示すように、周辺領域ＡＲ２にてワード線導電層４１Ａａ〜４１Ａｄと同層に形成され且つそれらに取り囲まれるように形成された絶縁層４１Ｃａ〜４１Ｃｄを有する。絶縁層４１Ｃａ〜４１Ｃｄは、窒化シリコン（ＳｉＮ）にて構成されている。ワード線導電層４１Ａａ〜４１Ａｄ及び絶縁層４１Ｃａ〜４１Ｃｄの上面及び下面は、絶縁層４２Ａａ〜４２Ａｄにて挟まれている。絶縁層４２Ａａ〜４２Ａｄは、酸化シリコン（ＳｉＯ２）にて構成されている。絶縁層４１Ｃａ〜４１Ｃｄと溝Ｔとの間のカラム方向の間隔Ｄは、絶縁層４１Ｃａ〜４１Ｃｄのカラム方向の幅Ｗ１よりも小さい。また、溝Ｔ２のカラム方向の幅Ｗ２は、間隔Ｄよりも小さい。
【００７９】
［第２実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図１６Ａ〜図１９Ｂを参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１６Ａ〜図１９Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
【００８０】
第２実施形態においては、先ず、第１実施形態の図６に示す工程を行なう。次に、第１実施形態と異なり、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）を交互に積層させ、絶縁層４２Ａａ〜４２Ａｄ、絶縁層４１Ｃａ〜４１Ｃｄを形成する。次に、第１実施形態の図８Ａ、図８Ｂ、図９Ａ及び図９Ｂと同様の工程を実行する。
【００８１】
続いて、図１６Ａ及び図１６Ｂに示すように、第１実施形態と同様の溝Ｔ１、Ｔ２を形成する。
【００８２】
次に、図１７Ａ及び図１７Ｂに示すように、メモリ領域ＡＲ１にて、溝Ｔ１を介して絶縁層４１Ｃａ〜４１Ｃｄを除去して、その除去された部分に空隙Ａｇ４を形成する。また、同時に、周辺領域ＡＲ２にて、溝Ｔ２に面する絶縁層４１Ｃａ〜４１Ｃｄの側面を後退させて、その後退された部分に空隙Ａｇ５を形成する。
【００８３】
ここで、メモリ領域ＡＲ１にて、絶縁層４１Ｃａ〜４１Ｃｄは、完全に除去される。すなわち、絶縁層４２Ａａ〜４２Ａｄは、Ｕ字状半導体層４５によって支持された状態となる。また、溝Ｔ２は、溝Ｔ１よりも間隔をおいて形成されており、周辺領域ＡＲ２にて絶縁層４１Ｃａ〜４１Ｃｄは、その側面のみを除去される。すなわち、絶縁層４２Ａａ〜４２Ａｄは、残存した絶縁層４１Ｃａ〜４１Ｃｄによって支持された状態となる。
【００８４】
続いて、図１８Ａ及び図１８Ｂに示すように、メモリ領域ＡＲ１にて、溝Ｔ１を介して空隙Ａｇ４を埋めるようにタングステン（Ｗ）を堆積させて層４１Ａを形成する。また、同時に、層４１Ａは、周辺領域ＡＲ２にて、溝Ｔ２を介して空隙Ａｇ５を埋めるように形成される。
【００８５】
次に、図１９Ａ及び図１９Ｂに示すように、メモリ領域ＡＲ１の溝Ｔ１に面する側面に形成された層４１Ａ、周辺領域ＡＲ２の溝Ｔ２に面する側面に形成された層４１Ａを除去する。この工程により、層４１Ａは、ワード線導電層４１Ａａ〜４１Ａｄとなる。続いて、溝Ｔ１、Ｔ２を埋めるように酸化シリコン（ＳｉＯ２）を堆積させて、絶縁層４２を形成する。そして、周辺領域ＡＲ２にてワード線導電層４１Ａａ〜４１Ａｄを階段状に加工して階段部ＳＴを形成する。
【００８６】
［第２実施形態に係る不揮発性半導体記憶装置の効果］
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図１３Ａ、図１３Ｂ及び図１４に示す工程を必要としないので、第１実施形態よりも歩留まりを向上させることができる。
【００８７】
［その他の実施形態］
以上、不揮発性半導体記憶装置の一の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８８】
例えば、第１実施形態において溝Ｔ３は、第２ピッチＰ２で形成される必要はなく、溝Ｔ２に挟まれるように形成されていればよい。
【００８９】
例えば、第２実施形態においてワード線導電層４１Ａａ〜４１Ａｄは、金属層ではなく、ポリシリコン（ｐｏｌｙ−Ｓｉ）等にて構成されていてもよい。
【００９０】
例えば、上記実施形態に係る不揮発性半導体記憶装置は、Ｕ字状半導体層４５を有するが、その代わりに例えば、特開２００７−２６６１４３に記載のような積層方向に延びるＩ字状の半導体層を有するものであってもよい。
【符号の説明】
【００９１】
ＡＲ１…メモリ領域、 ＡＲ２…周辺領域、 ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 １００…不揮発性半導体記憶装置、 ２０…基板、 ３０…バックゲート層 ４０…メモリトランジスタ層、 ５０…選択トランジスタ層、 ６０…配線層。
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【０００３】
特許文献１に記載の構造は、メモリセルを配列されたメモリ領域、及びそのメモリ領域の周辺に位置する周辺領域を有する。そして、特許文献１に記載の構造は、メモリ領域及び周辺領域に積層された複数の導電層（シリコン（Ｓｉ））、絶縁層（酸化シリコン（ＳｉＯ２））、及びそれらを貫通して延びる柱状の半導体層（シリコン（Ｓｉ））を有する。導電層は、上層の配線とコンタクトをとるため、周辺領域で階段状に形成された階段部を有する。また、導電層は、メモリ領域でメモリトランジスタ（メモリセル）の制御ゲートとして機能し、半導体層は、メモリトランジスタ（メモリセル）のチャネル（ボディ）として機能する。
【０００４】
しかしながら、上記導電層及び絶縁層は、エッチングレートが大きく異なるため、一括で導電層及び絶縁層を貫通するホールを形成することは困難である。さらに、製造工程において階段部に欠陥を生じさせないようにする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層とを備え、前記導電層は、前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝と、前記第２領域にて前記第２溝に挟まれるように前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ前記複数の導電層を貫通して形成された第３溝とを備えることを特徴とする。
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と、前記第２領域にて前記導電層と同層に設けられ且つ前記導電層にて取り囲まれるように形成された絶縁層とを備え、前記導電層は、前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝とを備え、前記絶縁層は、前記第２領域にて前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成されていることを特徴とする。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、前記第１領域に複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、前記ホールに面する側面に電荷蓄積層を形成する工程と、前記ホールを埋めるように半導体層を形成する工程と、前記第１領域にて複数の前記導電層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記導電層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、前記第１溝、前記第２溝、前記第１空隙、及び前記第２空隙を埋めるように第１絶縁層を形成する工程と、前記第１絶縁層を形成した後に、前記第２領域にて前記導電層及び残存した前記犠牲層を貫通する第３溝を形成する工程と、前記第３溝を介して残存した前記犠牲層を除去して第３空隙を形成する工程と、前記第３溝及び前記第３空隙を埋めるように第２絶縁層を形成する工程とを備えることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、前記第１領域及び前記第２領域に亘って基板上に複数の第１絶縁層及び犠牲層を交互に積層させる工程と、前記第１領域に複数の前記第１絶縁層及び前記犠牲層を貫通するホールを形成する工程と、前記ホールに面する側面に電荷蓄積層を形成する工程と、前記ホールを埋めるように半導体層を形成する工程と、前記第１領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、前記第１領域及び前記第２領域にて前記第１空隙及び前記第２空隙を埋めるように導電層を形成する工程と、前記第１領域及び前記第２領域にて前記第１溝及び前記第２溝を埋めるように第２絶縁層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、階段部に欠陥を生じさせることなく歩留まりを向上させた不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置１００の概略斜視図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１００の等価回路図である。
【図４Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の概略上面図である。
【図４Ｂ】図４ＡのＩ−Ｉ’断面図である。
【図４Ｃ】図４ＡのＩＩ−ＩＩ’断面図である。
【図４Ｄ】図４ＡのＩＩＩ−ＩＩＩ’断面図である。
【図５Ａ】図４Ａの拡大図である。
【図５Ｂ】図４Ｂの拡大図である。
【図６Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図６Ｂ】図６ＡのＩ−Ｉ’断面図である。
【図７Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図７Ｂ】図７ＡのＩ−Ｉ’断面図である。
【図８Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図８Ｂ】図８ＡのＩ−Ｉ’断面図である。
【図９Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図９Ｂ】図９ＡのＩ−Ｉ’断面図である。
【図１０Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１０Ｂ】図１０ＡのＩ−Ｉ’断面図である。
【図１０Ｃ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１１Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１１Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１２Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１２Ｂ】図１２ＡのＩ−Ｉ’断面図である。
【図１２Ｃ】図１２ＡのＩＩ−ＩＩ’断面図である。
【図１３Ａ】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１３Ｂ】図１３ＡのＩＩ−ＩＩ’断面図である。
【図１４】図１３ＡのＩＩ−ＩＩ’断面図である。
【図１５Ａ】第２実施形態に係る不揮発性半導体記憶装置の概略上面図である。
【図１５Ｂ】図１５ＡのＩ−Ｉ’断面図である。
【図１５Ｃ】図１５ＡのＩＩ−ＩＩ’断面図である。
【図１６Ａ】第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＩ−Ｉ’断面図である。
【図１６Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１７Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１７Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１８Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１８Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【図１９Ａ】図１０ＡのＩ−Ｉ’断面図である。
【図１９Ｂ】図１０ＡのＩＩ−ＩＩ’断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１４】
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１５】
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１６】
メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ（ワード線導電層４１）を３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、公知のＮＡＮＤストリングＭＳを構成する。ＮＡＮＤストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このＮＡＮＤストリングＭＳは、積層方向を長手方向として配列される。
【００１７】
ロウデコーダ１２、１３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１８】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、選択トランジスタＳＤＴｒ、ＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１９】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００２０】
メモリブロックＭＢは、図３に示すように、ビット線ＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２１】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００２２】
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。
【００２３】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２４】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２５】
次に、図４Ａ〜図４Ｄを参照して、図３に示した回路構成を実現する第１実施形態に係る不揮発性半導体装置１００の積層構造について説明する。図４Ａは、第１実施形態に係る不揮発性半導体記憶装置１００の概略上面図である。図４Ｂは、図４ＡのＩ−Ｉ’断面図であり、図４Ｃは、図４ＡのＩＩ−ＩＩ’断面図であり、図４Ｄは、図４ＡのＩＩＩ−ＩＩＩ’断面図である。
【００２６】
不揮発性半導体記憶装置１００は、図４Ａに示すように、メモリトランジスタＭＴｒ１〜ＭＴｒ８を配列されたメモリ領域ＡＲ１、メモリ領域ＡＲ１の周辺に設けられた周辺領域ＡＲ２を有する。
【００２７】
先ず、メモリ領域ＡＲ１について説明する。不揮発性半導体記憶装置１００は、図４Ｂに示すように、メモリ領域ＡＲ１にて、基板２０上に、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２８】
バックゲート層３０は、図４Ｂに示すように、基板２０の上に絶縁層３３を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
また、バックゲート層３０は、図４Ｂに示すように、メモリ領域ＡＲ１にバックゲート導電層３１を堀込むように形成されたバックゲートホール３２を有する。バックゲートホール３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００３０】
メモリトランジスタ層４０は、図４Ｂに示すように、メモリ領域ＡＲ１にて、積層方向に絶縁層４２を介して積層されたワード線導電層４１ａ〜４１ｄを有する。
【００３１】
ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１に亘って積層されると共に、後述するように周辺領域ＡＲ２にも延びるように形成されている。ワード線導電層４１ｄａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、上方からみてメモリ領域ＡＲ１にて溝Ｔ１によりロウ方向に対抗する櫛歯状に分断されるように形成されている。すなわち、ワード線導電層４１ａ〜４１ｄは、メモリ領域ＡＲ１にてカラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３２】
上記溝Ｔ１は、図４Ａに示すように、ワード線導電層４１ａ〜４１ｄを貫通するように形成されている。溝Ｔ１は、溝Ｔ１Ａ、溝Ｔ１Ｂ（第１溝）、及び溝Ｔ１Ｃにて構成されている。溝Ｔ１Ａは、メモリ領域ＡＲ１及び周辺領域ＡＲ２を囲むように矩形枠状に形成されている。溝Ｔ１Ｂは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に第１ピッチＰ１をもって配列されてロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ１Ｃは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に隣接する一対の溝Ｔ１Ｂの一端を交互に結ぶように形成されている。
【００３３】
絶縁層４２は、図４Ｂに示すように、ワード線導電層４１ａ〜４１ｄの間を埋めるように形成されている。絶縁層４２は、酸化シリコン（ＳｉＯ２）にて構成されている。絶縁層４２は、製造時に、ワード線導電層４１ａ〜４１ｄの間に犠牲層を形成し、その犠牲層を除去して形成された空隙に埋め込まれた層である。
【００３４】
ここで、ワード線導電層４１ａ〜４１ｄと絶縁層４２Ａとを順に堆積させ、その後、これらを貫通するメモリホール４３を形成することも可能である。しかしながら、それらのエッチングレートの差のため、所望の形状を有するようにメモリホール４３を形成することは困難である。このため、本実施形態では、ワード線導電層４１ａ〜４１ｄと犠牲層を交互に堆積させ、メモリホール４３を形成した後、そのメモリホール４３内に半導体層を形成する。そして、犠牲層を除去して、除去した部分に空隙を形成し、その空隙内に絶縁層４２を形成する。詳しい製法については、後述する。
【００３５】
また、メモリトランジスタ層４０は、図４Ｂに示すように、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００３６】
メモリホール４３は、メモリ領域ＡＲ１にて、各バックゲートホール３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向に所定ピッチをもってマトリクス状に形成されている。
【００３７】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４Ｂに示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ、及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３８】
メモリゲート絶縁層４４は、図４Ｂに示すように、メモリホール４３、及びバックゲートホール３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５Ａ及び図５Ｂに示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲートホール３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に亘ってＵ字状半導体層４５と接するように形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
Ｕ字状半導体層４５は、図４Ｂに示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５Ａ及び図５Ｂに示すように、トンネル絶縁層４４ｃに接し且つバックゲートホール３２及びメモリホール４３を埋めるように形成されている。すなわち、Ｕ字状半導体層４５は、ロウ方向及びカラム方向に所定ピッチをもってマトリクス状に形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４０】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００４１】
選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００４２】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４３】
また、選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００４４】
また、選択トランジスタ層５０は、図４Ｂに示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＳＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディとして機能する。
【００４５】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５、及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５３を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４７】
配線層６０は、第１配線層６１、図４Ｂに示すように、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４８】
第１配線層６１は、図４Ｂに示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４９】
第２配線層６２は、図４Ｂに示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２及びプラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００５０】
次に、周辺領域ＡＲ２について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、図４Ｄに示すように、周辺領域ＡＲ２にて、メモリ領域ＡＲ１から延びるワード線導電層４１ａ〜４１ｄ、絶縁層４２、４２２を有する。
【００５１】
ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にてロウ方向及びカラム方向に広がる板状に形成されている。ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にて階段部ＳＴを有する。階段部ＳＴは、後述するコンタクトプラグ層６４の接続のため、ワード線導電層４１ａ〜４１ｄの端部の位置が異なるように階段状に形成された部分である。
【００５２】
さらに、ワード線導電層４１ａ〜４１ｄは、図４Ａに示すように、周辺領域ＡＲ２にて、溝Ｔ２（第２溝）、及び溝Ｔ３（第３溝）を有する。溝Ｔ２、Ｔ３は、ワード線導電層４１ａ〜４１ｄを貫通するように形成されている。溝Ｔ２は、カラム方向に第２ピッチＰ２をもって形成され、ロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ３は、溝Ｔ２に挟まれるように、カラム方向に第２ピッチＰ２（Ｐ２＞Ｐ１）をもって形成され、ロウ方向を長手方向とするストライプ状に形成されている。溝Ｔ２、Ｔ３は、交互にカラム方向に第１ピッチＰ１（Ｐ１＝Ｐ２／２）をもって形成されている。溝Ｔ２のロウ方向の長さは、溝Ｔ３のロウ方向の長さよりも長い。
【００５３】
絶縁層４２は、図４Ｄに示すように、周辺領域ＡＲ２にて、メモリ領域ＡＲ１から連続して形成されている。図４Ｃに示すように、周辺領域ＡＲ２にて、溝Ｔ１、Ｔ２は、この絶縁層４２により埋められている。一方、溝Ｔ３は、絶縁層４２１により埋められている。絶縁層４２１は、酸化シリコン（ＳｉＯ２）にて構成され、絶縁層４２と別工程で形成された層である。
【００５４】
絶縁層４２２は、図４Ｄに示すように、ワード線導電層４１ａ〜４１ｄ及び絶縁層４２（階段部ＳＴ）を埋めるように形成されている。絶縁層４２２は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００５５】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、図４Ｄに示すように、周辺領域ＡＲ２にて、コンタクトプラグ層６４を有する。コンタクトプラグ層６４は、上層の配線（図示略）と階段部ＳＴを構成するワード線導電層４１ａ〜４１ｄを電気的に接続するために形成されている。コンタクトプラグ層６４は、積層方向に延びる柱状に形成され、その下面がワード線導電層４１ａ〜４１ｄの上面に接するように形成されている。コンタクトプラグ層６４は、タングステン（Ｗ）等の金属にて構成されている。
【００５６】
［第１実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図６Ａ〜図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図６Ａ〜図１４は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
【００５７】
先ず、図６Ａ及び図６Ｂに示すように、基板２０のメモリ領域ＡＲ１及び周辺領域ＡＲ２にて、酸化シリコン（ＳｉＯ２）、及びポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させて、絶縁層３３、バックゲート導電層３１を形成する。続いて、メモリ領域ＡＲ１にて、バックゲート層３１を所定深さまで掘り込み、バックゲートホール３２を形成する。次に、バックゲートホール３２を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層７１を形成する。
【００５８】
続いて、図７Ａ及び図７Ｂに示すように、バックゲート導電層３１及び犠牲層７１の上部に、ＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）によって、犠牲層７２ａ〜７２ｄ、及びワード線導電層４１ａ〜４１ｄを交互に形成する。ＬＰＣＶＤは、シラン（ＳｉＨ４）ガスとシラン及び三塩化ホウ素（ＢＣｌ３）の混合ガスとを交互に用いる。これによって、犠牲層７２ａ〜７２ｄは、ボロン（不純物）を含まないノンドープのアモルファスシリコンにて構成される。また、ワード線導電層４１ａ〜４１ｄは、ボロン（不純物）を含むアモルファスシリコンにて構成される。
【００５９】
次に、図７Ａ及び図７Ｂに示すように、酸化シリコン（ＳｉＯ２）を堆積させ、マスクとして絶縁層７３を形成する。
【００６０】
続いて、図８Ａ及び図８Ｂに示すように、メモリ領域ＡＲ１にて、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２を貫通するように、メモリホール４３を形成する。メモリホール４３は、ロウ方向及びカラム方向に所定ピッチをもつように、マトリクス状に形成する。また、メモリホール４３は、バックゲートホール３２のカラム方向の両端に整合する位置に形成する。次に、メモリホール４３を介して、犠牲層７１を除去する。
【００６１】
続いて、図９Ａ及び図９Ｂに示すように、メモリホール４３及びバックゲートホール３２に面する側面に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）を順次積層させて、メモリゲート絶縁層４４を形成する。次に、メモリホール４３及びバックゲートホール３２を埋めるように、ポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させ、Ｕ字状半導体層４５を形成する。
【００６２】
次に、図１０Ａ〜図１０Ｃに示すように、溝Ｔ１、Ｔ２を形成する。溝Ｔ１、Ｔ２は、ワード線導電層４１ａ〜４１ｄ、犠牲層７２ａ〜７２ｄ、及び絶縁層７３を貫通するように形成される。
【００６３】
溝Ｔ１は、ワード線導電層４１ａ〜４１ｄを櫛歯状に分断するように形成される。溝Ｔ１は、溝Ｔ１Ａ、溝Ｔ１Ｂ、及び溝Ｔ１Ｃを有するように形成される。溝Ｔ１Ａは、メモリ領域ＡＲ１及び周辺領域ＡＲ２を囲むように矩形枠状に形成される。溝Ｔ１Ｂは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に第１ピッチＰ１をもって配列されてロウ方向を長手方向とするストライプ状に形成される。溝Ｔ１Ｃは、溝Ｔ１Ａ内のメモリ領域ＡＲ１にて、カラム方向に隣接する一対の溝Ｔ１Ｂの一端を交互に結ぶように形成される。
【００６４】
溝Ｔ２は、カラム方向に第２ピッチＰ２をもって形成され、ロウ方向を長手方向とするストライプ状に形成される。
【００６５】
続いて、図１１Ａ及び図１１Ｂに示すように、メモリ領域ＡＲ１にて溝Ｔ１を介して犠牲層７２ａ〜７２ｄを除去して、その除去された部分に空隙Ａｇ１を形成する。また、同時に、周辺領域ＡＲ２にて溝Ｔ２に面する犠牲層７２ａ〜７２ｄの側面を後退させて、その後退された部分に空隙Ａｇ２を形成する。
【００６６】
ここで、メモリ領域ＡＲ１にて、犠牲層７２ａ〜７２ｄは、完全に除去される。すなわち、ワード線導電層４１ａ〜４１ｄは、Ｕ字状半導体層４５によって支持された状態となる。また、溝Ｔ２は、溝Ｔ１よりも間隔をおいて形成されており、周辺領域ＡＲ２にて犠牲層７２ａ〜７２ｄは、その側面のみを除去される。すなわち、ワード線導電層４１ａ〜４１ｄは、残存した犠牲層７２ａ〜７２ｄによって支持された状態となる。
【００６７】
次に、図１２Ａ〜図１２Ｃに示すように、溝Ｔ１、Ｔ２、及び空隙Ａｇ１、Ａｇ２を埋めるように酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２を形成する。
【００６８】
続いて、図１３Ａ及び図１３Ｂに示すように、周辺領域ＡＲ２にて、カラム方向に並ぶ溝Ｔ２の間に、溝Ｔ３を形成する。溝Ｔ３は、ワード線導電層４１ａ〜４１ｄ及び残存した犠牲層７２ａ〜７２ｄを貫通するように形成する。溝Ｔ３は、溝Ｔ２に挟まれるようにカラム方向に第２ピッチＰ２をもって、ロウ方向を長手方向とするストライプ状に形成する。
【００６９】
次に、図１４に示すように、溝Ｔ３を介して残存した犠牲層７２ａ〜７２を除去して、その除去された部分に空隙Ａｇ３を形成する。ここで、空隙Ａｇ３を形成した状態において、ワード線導電層４１ａ〜４１ｄは、絶縁層４２に支持されている。
【００７０】
図１４に示す工程の後、溝Ｔ３及び空隙Ａｇ３を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２１を形成する。また、図１４に示す工程の後、周辺領域ＡＲ２にてワード線導電層４１ａ〜４１ｄを階段状に加工して階段部ＳＴを形成する。そして、階段部ＳＴを埋めるように、酸化シリコン（ＳｉＯ２）を堆積させ、絶縁層４２２を形成する。
【００７１】
［第１実施形態に係る不揮発性半導体記憶装置１００の効果]
第１実施形態に係る不揮発性半導体記憶装置１００の製造方法において、ワード線導電層４１ａ〜４１ｄ及び、犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成される。したがって、ワード線導電層４１ａ〜４１ｄ及び犠牲層７２ａ〜７２ｄは、単一の堆積装置で連続して形成され、歩留まりを向上させることができる。
【００７２】
ここで、ワード線導電層４１ａ〜４１ｄをアモルファスシリコンにて構成し、犠牲層を酸化シリコンにて構成した比較例を考える。この比較例の場合、ワード線導電層４１ａ〜４１ｄと犠牲層とのエッチングレートは大きく異なる。したがって、比較例において、メモリホール４３を、ワード線導電層４１ａ〜４１ｄ、及び犠牲層を貫通するように一括して形成することは困難である。一方、上記第１実施形態においては、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄは、共にアモルファスシリコンにて構成され、エッチングレートは略同じである。したがって、メモリホール４３を、ワード線導電層４１ａ〜４１ｄ、及び犠牲層７２ａ〜７２ｄを貫通するように一括して形成することができる。
【００７３】
さらに、ワード線導電層４１ａ〜４１ｄの間を絶縁層４２にて埋めるため、メモリ領域ＡＲ１においては、Ｕ字状半導体層４５を設けた状態で、犠牲層７２ａ〜７２ｄを除去して、その除去された部分に空隙Ａｇ１を形成する。そして、空隙Ａｇ１を埋めるように絶縁層４２を形成する。これにより、空隙Ａｇ１が形成された場合であっても、メモリ領域ＡＲ１において、Ｕ字状半導体層４５の支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。
【００７４】
また、ワード線導電層４１ａ〜４１ｄの間を絶縁層４２にて埋めるため、周辺領域ＡＲ２（階段部ＳＴ）においては、犠牲層７２ａ〜７２ｄの一部を残すように空隙Ａｇ２を形成する。ここで、犠牲層７２ａ〜７２ｄの一部を残すため、溝Ｔ２は、カラム方向に第２ピッチＰ２（Ｐ２＞Ｐ１）をもって形成する。続いて、空隙Ａｇ２を埋めるように絶縁層４２を形成する。次に、残存した犠牲層７２ａ〜７２ｄを除去して空隙Ａｇ３を形成する。そして、空隙Ａｇ３を埋めるように絶縁層４２１を形成する。これにより、空隙Ａｇ２が形成された場合であっても、周辺領域ＡＲ２（階段部ＳＴ）において、残存した犠牲層７２ａ〜７２ｄの支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。さらに、空隙Ａｇ３が形成された場合であっても、周辺領域ＡＲ２において、空隙Ａｇ２に形成された絶縁層４２の支持により、ワード線導電層４１ａ〜４１ｄの構造は、崩壊或いは撓むことはない。これにより、上記第１実施形態は、階段部ＳＴにて、ワード線導電層４１ａ〜４１ｄの撓みにより生じるショート等を抑制することができる。
【００７５】
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の構成］
次に、図１５Ａ〜図１５Ｃを参照して、第２実施形態に係る不揮発性半導体装置の積層構造について説明する。図１５Ａは、第２実施形態に係る不揮発性半導体記憶装置の概略上面図である。図１５Ｂは、図１５ＡのＩ−Ｉ’断面図であり、図１５Ｃは、図１５ＡのＩＩ−ＩＩ’断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７６】
第２実施形態に係る不揮発性半導体記憶装置は、図１５Ａに示すように、第１実施形態とほぼ同様のメモリ領域ＡＲ１、及び周辺領域ＡＲ２を有する。
【００７７】
第２実施形態において、図１５Ｂに示すように、メモリトランジスタ層４０は、タングステン（Ｗ）等の金属にて構成されたワード線導電層４１Ａａ〜４１Ａｄを有する。ワード線導電層４１Ａａ〜４１Ａｄは、図１５Ａに示すように、溝Ｔ１、Ｔ２のみを有し、第１実施形態のように溝Ｔ３を有していない。
【００７８】
さらに、メモリトランジスタ層４０は、図１５Ｃに示すように、周辺領域ＡＲ２にてワード線導電層４１Ａａ〜４１Ａｄと同層に形成され且つそれらに取り囲まれるように形成された絶縁層４１Ｃａ〜４１Ｃｄを有する。絶縁層４１Ｃａ〜４１Ｃｄは、窒化シリコン（ＳｉＮ）にて構成されている。ワード線導電層４１Ａａ〜４１Ａｄ及び絶縁層４１Ｃａ〜４１Ｃｄの上面及び下面は、絶縁層４２Ａａ〜４２Ａｄにて挟まれている。絶縁層４２Ａａ〜４２Ａｄは、酸化シリコン（ＳｉＯ２）にて構成されている。絶縁層４１Ｃａ〜４１Ｃｄと溝Ｔとの間のカラム方向の間隔Ｄは、絶縁層４１Ｃａ〜４１Ｃｄのカラム方向の幅Ｗ１よりも小さい。また、溝Ｔ２のカラム方向の幅Ｗ２は、間隔Ｄよりも小さい。
【００７９】
［第２実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図１６Ａ〜図１９Ｂを参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１６Ａ〜図１９Ｂは、第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
【００８０】
第２実施形態においては、先ず、第１実施形態の図６に示す工程を行なう。次に、第１実施形態と異なり、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）を交互に積層させ、絶縁層４２Ａａ〜４２Ａｄ、絶縁層４１Ｃａ〜４１Ｃｄを形成する。次に、第１実施形態の図８Ａ、図８Ｂ、図９Ａ及び図９Ｂと同様の工程を実行する。
【００８１】
続いて、図１６Ａ及び図１６Ｂに示すように、第１実施形態と同様の溝Ｔ１、Ｔ２を形成する。
【００８２】
次に、図１７Ａ及び図１７Ｂに示すように、メモリ領域ＡＲ１にて、溝Ｔ１を介して絶縁層４１Ｃａ〜４１Ｃｄを除去して、その除去された部分に空隙Ａｇ４を形成する。また、同時に、周辺領域ＡＲ２にて、溝Ｔ２に面する絶縁層４１Ｃａ〜４１Ｃｄの側面を後退させて、その後退された部分に空隙Ａｇ５を形成する。
【００８３】
ここで、メモリ領域ＡＲ１にて、絶縁層４１Ｃａ〜４１Ｃｄは、完全に除去される。すなわち、絶縁層４２Ａａ〜４２Ａｄは、Ｕ字状半導体層４５によって支持された状態となる。また、溝Ｔ２は、溝Ｔ１よりも間隔をおいて形成されており、周辺領域ＡＲ２にて絶縁層４１Ｃａ〜４１Ｃｄは、その側面のみを除去される。すなわち、絶縁層４２Ａａ〜４２Ａｄは、残存した絶縁層４１Ｃａ〜４１Ｃｄによって支持された状態となる。
【００８４】
続いて、図１８Ａ及び図１８Ｂに示すように、メモリ領域ＡＲ１にて、溝Ｔ１を介して空隙Ａｇ４を埋めるようにタングステン（Ｗ）を堆積させて層４１Ａを形成する。また、同時に、層４１Ａは、周辺領域ＡＲ２にて、溝Ｔ２を介して空隙Ａｇ５を埋めるように形成される。
【００８５】
次に、図１９Ａ及び図１９Ｂに示すように、メモリ領域ＡＲ１の溝Ｔ１に面する側面に形成された層４１Ａ、周辺領域ＡＲ２の溝Ｔ２に面する側面に形成された層４１Ａを除去する。この工程により、層４１Ａは、ワード線導電層４１Ａａ〜４１Ａｄとなる。続いて、溝Ｔ１、Ｔ２を埋めるように酸化シリコン（ＳｉＯ２）を堆積させて、絶縁層４２を形成する。そして、周辺領域ＡＲ２にてワード線導電層４１Ａａ〜４１Ａｄを階段状に加工して階段部ＳＴを形成する。
【００８６】
［第２実施形態に係る不揮発性半導体記憶装置の効果］
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図１３Ａ、図１３Ｂ及び図１４に示す工程を必要としないので、第１実施形態よりも歩留まりを向上させることができる。
【００８７】
［その他の実施形態］
以上、不揮発性半導体記憶装置の一の実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８８】
例えば、第１実施形態において溝Ｔ３は、第２ピッチＰ２で形成される必要はなく、溝Ｔ２に挟まれるように形成されていればよい。
【００８９】
例えば、第２実施形態においてワード線導電層４１Ａａ〜４１Ａｄは、金属層ではなく、ポリシリコン（ｐｏｌｙ−Ｓｉ）等にて構成されていてもよい。
【００９０】
例えば、上記実施形態に係る不揮発性半導体記憶装置は、Ｕ字状半導体層４５を有するが、その代わりに例えば、特開２００７−２６６１４３に記載のような積層方向に延びるＩ字状の半導体層を有するものであってもよい。
【符号の説明】
【００９１】
ＡＲ１…メモリ領域、 ＡＲ２…周辺領域、 ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 １００…不揮発性半導体記憶装置、 ２０…基板、 ３０…バックゲート層 ４０…メモリトランジスタ層、 ５０…選択トランジスタ層、 ６０…配線層。
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、
前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と
を備え、
前記導電層は、
前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、
前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝と、
前記第２領域にて前記第２溝に挟まれるように前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ前記複数の導電層を貫通して形成された第３溝と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、
前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と、
前記第２領域にて前記導電層と同層に設けられ且つ前記導電層にて取り囲まれるように形成された絶縁層と
を備え、
前記導電層は、
前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、
前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝とを備え、
前記絶縁層は、前記第２領域にて前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２ピッチは、前記第１ピッチの２倍であり
前記第３ピッチは、前記第２ピッチに等しい
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、
前記第１領域に複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第１領域にて複数の前記導電層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記導電層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、
前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、
前記第１溝、前記第２溝、前記第１空隙、及び前記第２空隙を埋めるように第１絶縁層を形成する工程と、
前記第１絶縁層を形成した後に、前記第２領域にて前記導電層及び残存した前記犠牲層を貫通する第３溝を形成する工程と、
前記第３溝を介して残存した前記犠牲層を除去して第３空隙を形成する工程と、
前記第３溝及び前記第３空隙を埋めるように第２絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第１領域及び前記第２領域に亘って基板上に複数の第１絶縁層及び犠牲層を交互に積層させる工程と、
前記第１領域に複数の前記第１絶縁層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第１領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、
前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、
前記第１領域及び前記第２領域にて前記第１空隙及び前記第２空隙を埋めるように導電層を形成する工程と、
前記第１領域及び前記第２領域にて前記第１溝及び前記第２溝を埋めるように第２絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、
前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と
を備え、
前記導電層は、
前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、
前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝と、
前記第２領域にて前記第２溝に挟まれるように前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ前記複数の導電層を貫通して形成された第３溝と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置であって、
前記第１領域及び前記第２領域に亘って積層されて前記第１領域にて前記メモリセルの制御電極として機能する複数の導電層と、
前記第１領域にて前記導電層に取り囲まれ、基板に対して垂直方向に延びる柱状部を含み、前記メモリセルのボディとして機能する半導体層と、
前記柱状部の側面と前記導電層との間に形成され、電荷を蓄積可能に構成されて前記メモリセルのデータを保持するための電荷蓄積層と、
前記第２領域にて前記導電層と同層に設けられ且つ前記導電層にて取り囲まれるように形成された絶縁層と
を備え、
前記導電層は、
前記第１領域にて第１方向に第１ピッチをもって配列されて、前記第１方向と直交する第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第１溝と、
前記第２領域にて前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成され、且つ当該複数の導電層を貫通して形成された第２溝とを備え、
前記絶縁層は、前記第２領域にて前記第１方向に第３ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２ピッチは、前記第１ピッチの２倍であり
前記第３ピッチは、前記第２ピッチに等しい
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第１領域及び前記第２領域に亘って基板上に複数の導電層及び犠牲層を交互に積層させる工程と、
前記第１領域に複数の前記導電層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第１領域にて複数の前記導電層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記導電層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、
前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、
前記第１溝、前記第２溝、前記第１空隙、及び前記第２空隙を埋めるように第１絶縁層を形成する工程と、
前記第１絶縁層を形成した後に、前記第２領域にて前記導電層及び残存した前記犠牲層を貫通する第３溝を形成する工程と、
前記第３溝を介して残存した前記犠牲層を除去して第３空隙を形成する工程と、
前記第３溝及び前記第３空隙を埋めるように第２絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
電気的に書き換え可能な複数のメモリセルを配置された第１領域、及び前記第１領域に隣接する第２領域を有する不揮発性半導体記憶装置の製造方法であって、
前記第１領域及び前記第２領域に亘って基板上に複数の第１絶縁層及び犠牲層を交互に積層させる工程と、
前記第１領域に複数の前記第１絶縁層及び前記犠牲層を貫通するホールを形成する工程と、
前記ホールに面する側面に電荷蓄積層を形成する工程と、
前記ホールを埋めるように半導体層を形成する工程と、
前記第１領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ第１方向に第１ピッチをもって配列されて、前記第１方向に直交する第２方向を長手方向とするストライプ状に第１溝を形成すると共に、前記第２領域にて複数の前記第１絶縁層及び前記犠牲層を貫通し且つ前記第１方向に第２ピッチをもって配列されて、前記第２方向を長手方向とするストライプ状に第２溝を形成する工程と、
前記第１領域にて前記第１溝を介して前記犠牲層を除去して第１空隙を形成すると共に、前記第２領域にて前記第２溝に面する前記犠牲層の側面を後退させて第２空隙を形成する工程と、
前記第１領域及び前記第２領域にて前記第１空隙及び前記第２空隙を埋めるように導電層を形成する工程と、
前記第１領域及び前記第２領域にて前記第１溝及び前記第２溝を埋めるように第２絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【公開番号】特開２０１１−５４８９９（Ｐ２０１１−５４８９９Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０５００４（Ｐ２００９−２０５００４）
【出願日】平成２１年９月４日（２００９．９．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月４日（２００９．９．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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