【課題】コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１０１と、基板中に形成され、基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層１１１，１１２と、素子分離層及び活性層上に形成され、個々の活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜１２１と、上記穴の内部に露出した活性層の上面、及び上記穴の上記第１方向に垂直な２つの側面のうちの片側の側面に形成されたバリア層１３１と、上記穴の内部のバリア層上に形成されたプラグ材層１３２とを備える。 （もっと読む）

【課題】２本の半導体ピラーを接続する接続部における消去時の電子の逆注入を抑制し、消去特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬ及び電極間絶縁膜１４を有する積層構造体ＭＬ、積層構造体を第１方向に貫通する半導体ピラーＳＰ、半導体ピラーどうしを接続する接続部半導体層ＣＰ、接続部半導体層に対向する接続部導電層ＢＧ、記憶層４８、内側絶縁膜４２、外側絶縁膜４３及び接続部外側絶縁膜４４を備える。記憶層は電極膜と半導体ピラーとの間及び接続部導電層と接続部半導体層との間に設けられ、内側絶縁膜は記憶層と半導体ピラーとの間及び記憶層と接続部半導体層との間に設けられ、外側絶縁膜は電極膜と記憶層との間に設けられ、接続部外側絶縁膜は、記憶層と接続部導電層との間に設けられ、半導体ピラーの外側絶縁膜よりも厚い。 （もっと読む）

【課題】書き換え耐久性の高いチャージトラップ型メモリ装置を提供する。
【解決手段】シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が順次積層形成されており、前記ゲート電極に一方の極の電圧を印加することにより、前記シリコン基板より供給された電荷を、前記チャージトラップ膜にトラップし、情報の書き込みを行い、前記ゲート電極に他方の極の電圧を印加することにより、前記チャージトラップ膜にトラップされている電荷を引抜き、情報の消去を行うチャージトラップ型メモリ装置であって、前記トンネル酸化膜の膜厚は、３ｎｍ以下であることを特徴とするチャージトラップ型メモリ装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】チップサイズの増大を抑制でき、且つ読み出しマージンの低下を防止することが可能な半導体記憶装置を提供する。
【解決手段】第１導電型の第１のウェル１２は、基板１１内に形成されている。第２導電型の第２のウェル１３は、第１のウェル１２内に形成されている。複数のメモリセルＭＣ、及び複数の第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、第２のウェル１３内に形成され、複数の第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは複数のビット線ＢＬｅ、ＢＬｏの複数のメモリセルＭＣよりセンスアンプ１７側に配置されている。 （もっと読む）

【課題】電荷保持特性の向上を図る。
【解決手段】半導体記憶装置は、基板２０上に順に積層された第１絶縁層３０、ワード線としての導電層４０および第２絶縁層３０と、前記第１絶縁層、前記導電層および前記第２絶縁層内に形成され、前記導電層に対応する径が前記第１絶縁層および前記第２絶縁層に対応する径より大きい柱状半導体１００と、前記第１絶縁層、前記導電層および前記第２絶縁層内の前記柱状半導体の側面に形成されたトンネル絶縁膜９０と、前記第１絶縁層と前記第２絶縁層との間で前記トンネル絶縁膜の側面に形成された電荷蓄積層８０と、前記第１絶縁層および前記第２絶縁層と前記トンネル絶縁膜との間、前記導電層と前記電荷蓄積層との間、前記第１絶縁層および前記第２絶縁層と前記電荷蓄積層との間に形成された絶縁膜７０と、を具備する。 （もっと読む）

【課題】液晶パネルの表示品質を向上させることができると共に、高速動作することができる半導体装置を提供する。
【解決手段】Ｄ／Ａコンバータの基準電圧発生回路７１は、絶縁性基板と、この絶縁基板上に形成された不揮発性メモリ素子１３１，１３２，１３３，…およびＴＦＴ素子１４１，１４２，１４３，…，１５１，１５２，１５３，…を有する。Ｄ／Ａコンバータのアナログバッファ回路は、基準電圧発生回路７１から出力された基準電圧Ｖ_０，Ｖ_１，Ｖ_２，Ｖ_３，…を受ける。不揮発性メモリ素子１３１，１３２，１３３，…の素子特性の変更して、アナログバッファ回路のオフセット電圧を調整することが可能になっている。 （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置を提供する。
【解決手段】この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。したがって、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡの記憶データに基づいてトランジスタＱＡをオンまたはオフさせることができる。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置を小型にする。
【解決手段】複数の第１電極４Ｇと、これに交差する複数のワード線５と、複数の第１電極４Ｇの隣接間であって複数のワード線５が平面的に重なる部分に配置された複数の浮遊ゲート電極６Ｇとを有する複数の不揮発性メモリセルＭＣを持つＡＮＤ型のフラッシュメモリにおいて、上記複数の浮遊ゲート電極６Ｇの各々の断面形状を上記第１電極４Ｇよりも高い凸状とした。これにより、不揮発性メモリセルＭＣが微細化されても浮遊ゲート電極６Ｇを容易に加工できる上、不揮発性メモリセルＭＣの占有面積を増大させることなく浮遊ゲート電極６Ｇとワード線５の制御ゲート電極とのカップリング比を向上させることができる。 （もっと読む）

【課題】一方で被処理基板を適度に酸化し、他方で被処理基板の酸化抑制を可能にする方法及び装置を提供する。
【解決手段】金属膜及びポリシリコン膜が表面に露出している被処理基板を処理室に搬入する工程と、処理室に還元性ガスを導入し、プラズマ放電して還元性ガスプラズマを生成し、還元性ガスプラズマで被処理基板を処理する工程と、還元性ガスプラズマで被処理基板を処理する工程の後、処理室に酸素または酸素含有ガスを徐々に導入し、還元性ガスと酸素または酸素含有ガスとの混合ガスをプラズマ放電して混合プラズマを生成し、混合プラズマで前記被処理基板を処理する工程と、を有する。 （もっと読む）