【課題】２分周、８分周、さらには８分周可能な回路規模の小さな低消費電力の注入同期型分周回路の実現。
【解決手段】偶数個Mの遅延要素DL1-DL4を有するリングオシレータ11と、入力発振信号から同期信号を生成して複数個の遅延要素の少なくとも一部に注入する同期信号注入回路と、を有し、入力発振信号の分周信号を出力する分周回路であって、遅延要素のオン・オフする分周トランジスタの一方の被制御端子が注入ノードであり、同期信号注入回路は、M/2個離れた２つの遅延要素の注入ノードに接続されるように並列に設けられた２個の補助注入トランジスタを有する注入差動対M1-M4と、入力発振信号RF4+,RF4-が制御端子に入力され、注入差動対の注入ノードとの接続ノードに、入力発振信号の差動信号を発生するように注入差動対に接続された信号注入トランジスタM5,M6と、を有する分周回路。 （もっと読む）

【解決手段】周波数分周器は、複数のインジェクションロックリング発振器（ＩＬＲＯ）を含む。第１ＩＬＲＯは、クロスカップルされたＮチャネルトランジスタの対、負荷抵抗の対、インテグレイトキャパシタ、及び電流注入回路を含む。各トランジスタのドレインは、他方のトランジスタのゲートに結合される。各負荷抵抗は、各トランジスタのドレインを回路電圧源に結合する。インテグレイトキャパシタは、各トランジスタのソースに結合する。電流注入回路は、第１周波数の発振入力信号に応答して、各トランジスタのソースから回路グランドへのパスを交互にオープン及びクローズする。これに応答して、各トランジスタのドレインの電圧状態は交互にラッチ及びトグルされて、２分周された発振信号の差動対が生成される。逆位相で駆動される第１及び第２ＩＬＲＯは、位相直交する２つの差動出力信号を生成する。 （もっと読む）

【課題】ＣＭＯＳ技術で比較的簡単な構造をもち、非常に高い周波数で動作するデュアル・モジューラス・プリスケーラ回路を提供する。
【解決手段】２つのＤ型フリップ・フロップ１２、１３、及びその２つのフリップ・フロップの間の負帰還内に配置された２つのＮＡＮＤロジック・ゲート１５、１６で形成されているアセンブリを含む。２つのフリップ・フロップは、分周された出力信号ＯＵＴを与えるために入力クロック信号ＣＫでクロックされ、その出力信号の周波数は、第１のＮＡＮＤロジック・ゲート１５の入力に与えられる分周モード選択信号ｄｉｖｂに応じて２又は３で分周される。３つのアクティブ・ブランチを伴う第３のフリップ・フロップ１４は、第２のフリップ・フロップの非反転出力信号によってクロックされる反転出力にモード選択信号を与えるために入力に反転モード選択信号ｄｉｖを受ける。 （もっと読む）

【課題】 動作速度を高めることができる分周回路を提供する。
【解決手段】 マスター回路10は、クロックCK+に応答して分周回路の出力を取り込む差動増幅回路10aと、クロック周期の間差動増幅回路の出力を保持するラッチ回路10bとから成る。スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。差動増幅回路の定電流源１と別個にラッチ回路に対する定電流源２，３を設ける。差動増幅回路の差動対トランジスタは各クロックに応答して定電流源に接続される。ラッチ回路の差動対トランジスタは別個の定電流源に直結されている。 （もっと読む）

【課題】 動的再構成可能な回路や電源電圧制御、基板電位制御技術を一部使用した回路では、レジスタ間の組み合わせ論理の遅延時間が各モード変化に応じて変化する。その際、各レジスタ間の遅延時間がばらつき、動作周波数は、最も大きい遅延時間を持つ経路によって決まる。その結果、動作周波数が上がらない。
【解決手段】 回路の遅延時間の変化によって、レジスタへの信号到着時間が異なる回路において、遅延時間が増加したことによりレジスタのセットアップ時間が満たされない場合に、レジスタのクロック信号を調整できる機構をあらかじめ設け、各モードでの回路の遅延時間の変化に合わせて、クロック信号の遅延時間を変化させる。これにより、レジスタへのデータセットアップ時間を満たし、回路の動作周波数の低下を防止することができる。 （もっと読む）

ディジタル遅延発生器は、セルの直列配置に基づき、各セルは単相クロック信号を受ける第１の入力と、セル遅延を伝えるための遅延可能な信号を受ける第２の入力と、そのように遅延された信号の出力とを備える。各セルはトランジスタの直列接続スタックを含み、さらに他のセルはバイパス制御信号を受ける追加のトランジスタ手段を有する。この追加のトランジスタ手段は、バイパス制御信号の制御下で量子化された全体の遅延短縮を発生すべく１つ以上のセルを有効にバイパスさせるように配置される。特に、種々のセルはストリング内で隣接対を構成し、前記トランジスタ手段は関連する直列スタックにおいてその関連するスタックの相互に逆側においてクロック信号で制御されるトランジスタをバイパスさせるトランジスタを構成する。 （もっと読む）