【課題】インダクタの使用による面積増大や、製造ばらつきによる歩留まり低下を防ぎつつ、動作周波数範囲を拡大する。
【解決手段】制御電圧によって制御される周波数で発振して発振信号を出力する電圧制御発振器１０６と；発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能なプリスケーラ１０７と；第１の分周信号を分周して第２の分周信号を出力するプログラマブル・ディバイダ１０２と；第２の分周信号の位相と基準クロック信号の位相を比較して位相差に対応する信号を出力する位相比較器１０８を含み、位相差に対応して制御電圧を生成する制御電圧生成部と；第２の分周信号の周波数と基準クロック信号の周波数を比較して周波数差に対応した信号を出力する周波数比較器１０３と；周波数差に対応した信号に従って周波数差を最小化するように自走周波数を制御する制御部１０９と；を具備する。 （もっと読む）

【課題】 ＶＣＯの出力に生じている周波数変動を動的に補正し、これによりロングタームジッタを削減することが可能な位相調整回路の提供。
【解決手段】 周波数比較部１２において、基準クロックＲＩＮ１の分周クロックＲＥＦ１の周波数とフィードバッククロックＦＩＮ１の分周クロックＦＢ１の周波数を測定および比較し、位相調整部１３において、周波数比較部１２の比較結果により、ＦＢ１の周波数がＲＥＦ１より高ければカウンタ１３−１をカウントアップして可変遅延回路１３−２の遅延量を増やし、ＦＢ１の周波数がＲＥＦ１より低ければカウンタ１３−１をカウントダウンして可変遅延回路１３−２の遅延量を減らす。 （もっと読む）

【課題】低消費電力で、広い発振周波数範囲に対応したＰＬＬ回路を提供する。
【解決手段】電圧制御発振器１０と、電圧制御発振器１０の発振信号を分周し発振分周信号を出力する分周器３０と、分周器３０の発振分周信号と基準信号の位相差を出力する第１の位相比較器４０と、第１の位相比較器４０の出力信号を電圧制御発振器１０の制御用信号に変換するチャージポンプ６０と、チャージポンプ６０の出力信号のうちＤＣ成分を通過させ、電圧制御発振器１０に電圧を出力するフィルタと、分周器３０の発振分周信号と基準信号との位相差を時間平均する第２の位相比較器９０と、第２の位相比較器９０において時間平均された位相差に基づいて、分周器１０の動作電流を制御する電流制御回路１００とを備えたものである。 （もっと読む）

【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。 （もっと読む）

【課題】本発明は、より向上したデューティ比特性を持つクロックを出力するＤＬＬ回路及びその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、立ち上りクロックのデューティ比及び立ち下りクロックのデューティ比を感知して、デューティ比感知信号を出力するデューティ比感知ユニットと、デューティ比感知信号に応じて、補正制御信号を生成する補正制御ユニットと、補正制御信号に応じて、内部クロックのデューティ比を補正し、基準クロックを出力するデューティ比補正ユニットとを含むことを特徴とする。 （もっと読む）

【課題】ＶＣＯのバンド毎にチャージポンプ電流を設定しても、ループ帯域のばらつきを抑圧することができるＰＬＬ制御システムを提供する。
【解決手段】ＰＬＬ制御システムにおいて、ＴＣＸＯ８と、分周器Ｂ８と、複数のバンドを有するＶＣＯ４と、分周器Ａ５と、分周器Ａ５と分周器Ｂ８の２つの分周信号を比較する位相比較器６と、ＶＣＯ４への電圧を出力するループフィルタ２と、位相比較器６の比較信号に応じてループフィルタ２へ電流を供給するチャージポンプ回路３と、ループフィルタ２に対してプリチャージするプリチャージ回路１と、制御部９とを備え、制御部９は、プリチャージ回路１によるプリチャージを、複数のバンドに対応して予め設定された離散的な情報に基づいて離散的に制御する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】簡易な構成で入力信号と同一周波数、同一位相の再生信号を出力すること。
【解決手段】位相同期回路１は、ＶＣＯ１３、混合器１１、ＬＰＦ１２からなる第１のフィードバックループで周波数を合わせ、第１のフィードバックループで得られた制御信号をＶＣＯ２３、混合器２１、ＬＰＦ２２、加算器２４からなる第２のフィードバックループに供給することで、第２フィードバックループから周波数と位相がともに入力信号と同一な再生信号を出力する。 （もっと読む）

【課題】再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成し、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供する。
【解決手段】データ再生装置において、ピックアップ１０２の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器１０４と、Ａ／Ｄ変換器１０４の出力信号を所望の特性に等化する波形等化回路１０５と、波形等化回路１０５の出力信号を最尤復号する最尤復号回路１０６と、クロックの位相誤差を検出する位相誤差検出回路１０７と、等化誤差を検出する等化誤差検出回路１１０と、位相誤差検出回路１０７の出力信号および等化誤差検出回路１１０の出力信号を加算する加算器１１１と、加算器１１１の出力信号により制御されてクロックを生成する電圧制御発振器１１４とを備えた。 （もっと読む）

【課題】 同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。
【解決手段】 外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。 （もっと読む）