ＰＬＬ回路
【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に同期した出力信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。特に、情報通信装置等で使用され、入力信号の断状態や回復状態においても出力信号の周波数変動を抑制し、且つ周波数精度を維持するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
近年、基準信号に同期した信号を発生する回路としてＰＬＬ回路が広く利用されている。
【０００３】
特許文献１に開示されているように従来のＰＬＬ回路の一例を図２を参照して説明する。
【０００４】
図２において、ＰＬＬ回路は、基準となる入力信号が印加される入力端子２１、入力信号に同期した出力信号が印加される出力端子２２、入力端子からの入力信号を所望の周波数に分周する分周回路２３、２つの信号の位相を比較する位相比較器２４、位相比較器での位相比較結果から不要な高周波成分を除去し直流信号に変換するフィルタ２５、フィルタからの直流制御信号に応じた出力信号を出力する電圧制御発振器２６、電圧制御発振器からの出力信号を所望の周波数に分周する分周回路２７より構成される。
【０００５】
上記ＰＬＬ回路の動作は、位相比較器２４では入力端子２１に印加された入力信号を分周回路２３によって所望の周波数に分周した信号と、電圧制御発振器２６の出力信号を分周回路２７によって所望の周波数に分周した信号とを位相比較し、フィルタ２５を介して位相比較結果に応じた直流制御信号を電圧制御発振器２６に与えて出力周波数を制御するという動作を繰り返すことにより、入力信号に同期した出力信号を生成している。
【０００６】
すなわち、位相比較器２４、フィルタ２５、電圧制御発振器２６、分周回路２７とから形成されるフィードバックループによる自動制御系を通して入力信号に同期した出力信号を常時生成している。
【０００７】
もし、入力端子２１に印加される入力信号の周波数が例えばプラス方向に変化した場合、位相比較器２４では、入力端子２１に印加された入力信号を分周回路２３によって所望の周波数に分周した信号と、電圧制御発振器２６の出力信号を分周回路２７によって所望の周波数に分周した信号との間に位相差が発生する。そのため、位相比較器２４は位相差に応じた位相比較結果を出力し、フィルタ２５を介して出力信号の周波数をプラス方向に変化させる直流制御信号を電圧制御発振器２６に与えるように動作する。
【０００８】
従って、電圧制御発振器２６の出力信号はプラス方向に変化し、分周回路２７を介して位相比較器２４へフィードバックされ、再度入力信号と位相比較されるため、この自動制御系により入力信号に同期した出力信号を生成することができる。
【０００９】
入力端子２１に印加される入力信号の周波数がマイナス方向に変化した場合でも同様である。
【００１０】
また、図５は、上記ＰＬＬ回路の動作例を示している。入力端子１に印加される入力信号が正常状態である場合、電圧制御発振器２６の制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）であり、電圧制御発振器２６の出力周波数は中心周波数近傍（≒Ｆ０）で動作している。
【００１１】
また、特許文献２には、入力信号断から解除されたときの位相比較器出力を記憶した位相比較器の出力に位相の合わせ込みを行い、解除することが開示されている。
【特許文献１】特開２００１−８５９９５号公報（図１参照）
【特許文献２】特開２００２−１３５１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のＰＬＬ回路では入力端子２１に印加される入力信号が異常状態（断状態）となった場合、分周回路２３を介して位相比較器２４に入力される信号が無くなってしまう。その結果、フィルタ２５からの直流制御信号（即ち電圧制御発振器２６の制御電圧）は中心制御電圧近傍（≒ＶＤＤ／２）から例えば電源電圧レベル近傍（≒ＶＤＤ）、あるいはグランドレベル近傍（≒０）に固定した状態になってしまい、電圧制御発振器２６の出力周波数は自身の持つ周波数可変範囲分だけプラス方向あるいはマイナス方向に変動してしまうことになる。
【００１３】
例えば、電圧制御発振器２６の周波数可変範囲が±１００ｐｐｍであったとすると、入力端子２１に印加される入力信号が異常状態（断状態）となった場合、出力端子２２には＋１００ｐｐｍ、あるいは−１００ｐｐｍだけ周波数が変動した出力信号が印加されてしまうことになり、システム内に多大な影響を与えてしまうという問題がある。更に、場合によってはネットワーク全体に重大な影響を与えてしまうという可能性もあり得る。
【００１４】
そこで、本発明は、通信装置等で使用され、入力信号の断状態や回復状態においても出力信号の周波数変動を抑制し、且つ周波数精度を維持するＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１に記載の発明は、電圧制御発振器を備えたＰＬＬ回路において、入力信号を所望の周波数に分周する第１分周手段と、前記電圧制御発振器の出力信号を所望の周波数に分周する第２分周手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号との位相を比較する第１位相比較手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号を反転した反転信号との一方の信号を選択する第１選択手段と、前記第２分周手段の出力信号と前記第１選択手段の出力信号との位相を比較する第２位相比較手段と、前記第１位相比較手段の出力信号と、前記第２位相比較手段の出力信号との一方の信号を選択する第２選択手段と、前記入力信号の状態を監視する入力信号監視手段と、前記入力信号監視手段からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段と、を備え、前記第１選択手段及び前記第２選択手段は、前記タイミング生成手段からの信号状態に従って前記一方の信号を選択することを特徴とする。
【００１６】
請求項２に記載の発明は、請求項１に記載のＰＬＬ回路において、前記入力信号監視手段は、前記入力信号の状態が断状態又は回復状態であるかを監視することを特徴とする。
【００１７】
請求項３に記載の発明は、請求項１又は２に記載のＰＬＬ回路において、前記第１位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第１フィルタと、前記第２位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第２フィルタと、を備え、前記第２フィルタのフィルタ時定数は、前記第１フィルタのフィルタ時定数よりも十分に大きい関係となるように構成されていることを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１乃至３の何れか一項に記載のＰＬＬ回路において、前記タイミング生成手段は、前記入力信号の状態が正常状態から断状態になる場合は略同時のタイミングを生成し、前記入力信号の状態が断状態から回復状態に回復する場合はフィルタ時定数よりも十分に大きい時定数のタイミングを生成することを特徴とする。
【００１９】
請求項５に記載の発明は、請求項１乃至４の何れか一項に記載のＰＬＬ回路において、前記第１選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１分周手段からの出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記反転信号を選択することを特徴とする。
【００２０】
請求項６に記載の発明は、請求項１乃至５の何れか一項に記載のＰＬＬ回路において、前記第２選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１位相比較手段の出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記第２位相比較手段の出力信号を選択することを特徴とする。
【発明の効果】
【００２１】
以上に述べたように、本発明によれば、入力信号の状態に従ってＰＬＬ回路を切り替えることにより、該入力信号が異常状態（断状態）である場合、第２位相比較手段に入力される２つの信号はともに電圧制御発振器からの信号となり、かつ両者の信号に位相差はないので、第２フィルタからの直流制御信号を電圧制御発振器の中心制御電圧の近傍に固定することができ、電圧制御発振器の出力周波数は大きく変動することはなく、中心周波数の近傍で動作させることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本願の最良の実施の形態を、添付図面に基づいて説明する。なお、本実施形態については本願を実施するための一形態にすぎず、本願は本実施形態によって限定されるものではない。
【００２３】
本発明に係る実施形態のＰＬＬ回路の構成を図１に示す。
【００２４】
図１に示すように、本実施形態のＰＬＬ回路は、基準となる入力信号が印加される入力端子１、入力信号に同期した出力信号が印加される出力端子２、入力端子１からの入力信号を所望の周波数に分周する第１分周手段としての分周回路３、２つの信号の位相を比較する第１位相比較手段としての位相比較器４、位相比較器４での位相比較結果から不要な高周波成分を除去し直流信号に変換して選択回路６に出力する第１フィルタとしてのフィルタ５、選択回路６を介してフィルタ５からの直流制御信号に応じた出力信号を出力する電圧制御発振器７、電圧制御発振器７からの出力信号を所望の周波数に分周する第２分周手段としての分周回路８、入力端子１に印加される入力信号の状態（断状態および回復状態）を監視する入力信号監視手段としての入力信号監視回路９、入力信号監視回路９からの結果に対して一定時間のタイミングを生成するタイミング生成手段としてのタイミング生成回路１０、タイミング生成回路１０からの信号状態に従って２つの入力信号の一方を選択する第１選択手段としての選択回路１１、２つの信号の位相を比較する第２位相比較手段としての位相比較器１２、位相比較器１２での位相比較結果から不要な高周波成分を除去し直流信号に変換して選択回路６に出力する第２フィルタとしてのフィルタ１３、タイミング生成回路１０からの信号状態に従って２つの入力信号の一方を選択する第２選択手段としての選択回路６とを備える。
【００２５】
選択回路１１は、タイミング生成回路１０からの信号状態が正常状態であれば分周回路３からの信号を選択し、タイミング生成回路１０からの信号状態が異常状態（断状態）であれば分周回路８からの信号を選択するように動作する。
【００２６】
また、選択回路６は、タイミング生成回路１０からの信号状態が正常状態であればフィルタ５からの信号を選択し、タイミング生成回路１０からの信号状態が異常状態（断状態）であればフィルタ１３からの信号を選択するように動作する。
【００２７】
本実施形態によれば、入力信号監視回路９、およびタイミング生成回路１０により入力端子１に印加される入力信号の状態、即ち断状態および回復状態を監視し、その状態監視結果により選択回路１１、および選択回路６を制御することによって動作するＰＬＬ回路を切替えることを特徴としている。
【００２８】
すなわち、入力端子１に印加される入力信号が正常状態である場合、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作し、入力端子１に印加される入力信号が異常状態（断状態）である場合、ＰＬＬ回路は位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作する回路構成となっている。
【００２９】
このように、入力信号の状態に従ってＰＬＬ回路を切り替えることにより、入力端子１に印加される入力信号が異常状態（断状態）である場合、位相比較器１２に入力される２つの信号はともに電圧制御発振器７からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３からの直流制御信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００３０】
従って、電圧制御発振器７の出力周波数は大きく変動することは無く、中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００３１】
次に、本実施形態によるＰＬＬ回路の動作例について、図３及び４を参照して説明する。
【００３２】
図１の本実施形態によるＰＬＬ回路の構成において、フィルタ５およびフィルタ１３は、それぞれＰＬＬ回路の応答特性を決定する時定数τ１およびτ２を持っており、τ１＜＜τ２の時定数となるように構成されている。
【００３３】
更に、タイミング生成回路１０は、入力信号監視回路９からの結果に対し一定時間（＝Ｔ）のタイミングを生成しており、入力信号の状態が正常状態から断状態になる場合はＴ≒０、入力信号の状態が断状態から回復状態になる場合はＴ＞τ２のタイミングが生成されるように構成されている。
【００３４】
まず、入力端子１に印加される入力信号が正常状態であり、且つ入力信号の周波数偏差が無い場合（ΔＦ／Ｆ０≒０）のＰＬＬ回路の動作について、図３を参照して説明する。
【００３５】
図３において、入力端子１に印加される入力信号が正常状態の場合、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作している。
【００３６】
入力端子１に印加される入力信号が正常状態の場合は、選択回路１１は分周回路３からの信号を選択するように動作するので、位相比較器４および位相比較器１２には同一の信号が入力されていることになり、フィルタ５およびフィルタ１３の出力信号は同一の結果になっている。
【００３７】
ここで、入力信号の周波数偏差が無い（ΔＦ／Ｆ０≒０）ので、フィルタ５およびフィルタ１３の出力信号はともに中心制御電圧近傍（≒ＶＤＤ／２）になっており、電圧制御発振器７の出力周波数は中心周波数近傍（≒Ｆ０）で動作していることになる。
【００３８】
尚、入力信号が正常状態の場合には、位相比較器１２、フィルタ１３、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループによる自動制御系においても、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっている。
【００３９】
次に、入力端子１に印加される入力信号が異常状態（断状態）になった場合は、タイミング生成回路１０からの信号により選択回路６が即時（Ｔ≒０）に切り替わる。すなわち、ＰＬＬ回路は位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り替わる。同時に、タイミング生成回路１０からの信号により選択回路１１も即時（Ｔ≒０）に切り替わる。
【００４０】
すなわち、位相比較器１２に入力される２つの信号は共に分周回路８からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３の出力信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００４１】
従って、動作するＰＬＬ回路の切り替わりによって電圧制御発振器７に入力される制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）から大きく変動することは無く、電圧制御発振器７の出力周波数も中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００４２】
尚、入力信号が異常状態の場合には、入力信号が正常状態において、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっていたために、電圧制御発振器７への出力も大きく変動しない。
【００４３】
また、入力端子１に印加される入力信号が正常状態（回復状態）に戻った場合は、タイミング生成回路１０からの信号により選択回路６が一定時間後（Ｔ＞τ２）に切り戻る。
【００４４】
すなわち、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り戻る。
【００４５】
この時、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるＰＬＬ回路では、入力信号が断状態から回復状態になるためＰＬＬ回路の過渡応答特性によりフィルタ５の時定数（＝τ１）だけＰＬＬ回路が安定するまでに時間を必要とする。
【００４６】
従って、即時（Ｔ≒０）に切り戻ってしまうとＰＬＬ回路が安定していないため、一定時間後（Ｔ＞τ２、τ２＞＞τ１）に切り戻るようになっており、切り戻るまでの間はフィルタ１３の出力信号である中心制御電圧近傍（≒ＶＤＤ／２）で動作させている。同時に、タイミング生成回路１０からの信号により選択回路１１も一定時間後（Ｔ＞τ２）に切り戻る。
【００４７】
従って、動作するＰＬＬ回路の切り戻りによっても電圧制御発振器７の制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）から変動することは無く、電圧制御発振器７の出力周波数も中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００４８】
次に、入力端子１に印加される入力信号が正常状態であり、且つ入力信号の周波数偏差が有る場合（ΔＦ／Ｆ０≠０）のＰＬＬ回路の動作について、図４を参照して説明する。
【００４９】
図４において、入力端子１に印加される入力信号が正常状態の場合は、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作している。
【００５０】
入力端子１に印加される入力信号が正常状態の場合は、選択回路１１は分周回路３からの信号を選択するように動作するので、位相比較器４および位相比較器１２には同一の信号が入力されていることになり、フィルタ５及びフィルタ１３の出力信号は同一の結果になっている。
【００５１】
ここで、入力信号の周波数偏差がＦ０＋ΔＦとプラス方向にΔＦだけずれている場合、フィルタ５およびフィルタ１３の出力信号はともに中心制御電圧に対してプラス方向にずれた制御電圧（≒（ＶＤＤ／２）＋α）になっており、電圧制御発振器７の出力周波数は中心周波数に対してプラス方向にずれた周波数（≒Ｆ０＋ΔＦ）で動作していることになる。
【００５２】
尚、入力信号が正常状態の場合には、位相比較器１２、フィルタ１３、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループによる自動制御系においても、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっている。
【００５３】
一方、入力端子１に印加される入力信号が異常状態（断状態）になった場合は、タイミング生成回路１０からの信号により選択回路６が即時（Ｔ≒０）に切り替わる。すなわち、ＰＬＬ回路は、位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り替わる。同時に、タイミング生成回路１０からの信号により選択回路１１も即時（Ｔ≒０）に切り替わる。
【００５４】
すなわち、位相比較器１２に入力される２つの信号はともに分周回路８からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３の出力信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００５５】
この時、電圧制御発振器７の制御電圧は（ＶＤＤ／２）＋αからＶＤＤ／２に変化することになるが、急激に制御電圧を変化してしまうと電圧制御発振器７の出力周波数がＦ０＋ΔＦからＦ０に瞬時に変動してしまい、出力端子２の後段に接続される回路がこの急激な周波数変動に追従できず当該システム内に影響を与えてしまう可能性がある。
【００５６】
そのため、フィルタ１３の応答特性に大きな時定数τ２を持たせ、電圧制御発振器７の制御電圧を（ＶＤＤ／２）＋αからＶＤＤ／２にゆっくりと変化させることによって、電圧制御発振器７の出力周波数もＦ０＋ΔＦからＦ０にゆっくりと変動し、出力端子２の後段に接続される回路が本周波数変動に追従できるようにするとともに、電圧制御発振器７の出力周波数を中心周波数近傍（Ｆ０）で動作させることが可能になる。
【００５７】
従って、動作するＰＬＬ回路の切り替わりによって当該システム内に影響を与えないＰＬＬ回路を提供することが可能になる。
【００５８】
尚、入力信号が異常状態の場合には、入力信号が正常状態において、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっていたために、電圧制御発振器７への出力も大きく変動しない。
【００５９】
また、入力端子１に印加される入力信号が正常状態（回復状態）に戻った場合は、タイミング生成回路１０からの信号により選択回路６が一定時間後（Ｔ＞τ２）に切り戻る。
【００６０】
すなわち、ＰＬＬ回路は、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り戻る。
【００６１】
この時、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるＰＬＬ回路では、入力信号が断状態から回復状態になるため、ＰＬＬ回路の過渡応答特性によりフィルタ５の時定数（＝τ１）の分だけＰＬＬ回路が安定するまでに時間を必要とする。
【００６２】
従って、即時（Ｔ≒０）に切り戻ってしまうと、ＰＬＬ回路が安定していないため、一定時間後（Ｔ＞τ２、τ２＞＞τ１）に切り戻るようになっており、切り戻るまでの間はフィルタ１３の出力信号で動作させている。
【００６３】
また、回復した入力信号の周波数は、Ｆ０＋ΔＦとプラス方向にずれているため、電圧制御発振器７の制御電圧はＶＤＤ／２から（ＶＤＤ／２）＋αに変化することになるが、急激に制御電圧を変化してしまうと電圧制御発振器７の出力周波数がＦ０からＦ０＋ΔＦに瞬時に変動してしまい、出力端子２の後段に接続される回路がこの急激な周波数変動に追従できず当該システム内に影響を与えてしまう可能性がある。
【００６４】
そのため、フィルタ１３の応答特性に大きな時定数τ２を持たせ、電圧制御発振器７の制御電圧を（ＶＤＤ／２）＋αからＶＤＤ／２にゆっくりと変化させることによって、電圧制御発振器７の出力周波数もＦ０からＦ０＋ΔＦにゆっくりと変動し、出力端子２の後段に接続される回路が本周波数変動に追従できるようになっている。
【００６５】
従って、動作するＰＬＬ回路の切り戻りによっても当該システム内に影響を与えないＰＬＬ回路を提供することが可能になる。
【図面の簡単な説明】
【００６６】
【図１】本発明によるＰＬＬ回路のブロック図である。
【図２】従来のＰＬＬ回路のブロック図である。
【図３】本発明によるＰＬＬ回路の動作例１である。
【図４】本発明によるＰＬＬ回路の動作例２である。
【図５】従来のＰＬＬ回路の動作例である。
【符号の説明】
【００６７】
１・・・入力端子
２・・・出力端子
３・・・分周回路
４・・・位相比較器
５・・・フィルタ
６・・・選択回路
７・・・電圧制御発振器
８・・・分周回路
９・・・入力信号監視回路
１０・・・タイミング生成回路
１１・・・選択回路
１２・・・位相比較器
１３・・・フィルタ
【技術分野】
【０００１】
本発明は、入力信号に同期した出力信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。特に、情報通信装置等で使用され、入力信号の断状態や回復状態においても出力信号の周波数変動を抑制し、且つ周波数精度を維持するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
近年、基準信号に同期した信号を発生する回路としてＰＬＬ回路が広く利用されている。
【０００３】
特許文献１に開示されているように従来のＰＬＬ回路の一例を図２を参照して説明する。
【０００４】
図２において、ＰＬＬ回路は、基準となる入力信号が印加される入力端子２１、入力信号に同期した出力信号が印加される出力端子２２、入力端子からの入力信号を所望の周波数に分周する分周回路２３、２つの信号の位相を比較する位相比較器２４、位相比較器での位相比較結果から不要な高周波成分を除去し直流信号に変換するフィルタ２５、フィルタからの直流制御信号に応じた出力信号を出力する電圧制御発振器２６、電圧制御発振器からの出力信号を所望の周波数に分周する分周回路２７より構成される。
【０００５】
上記ＰＬＬ回路の動作は、位相比較器２４では入力端子２１に印加された入力信号を分周回路２３によって所望の周波数に分周した信号と、電圧制御発振器２６の出力信号を分周回路２７によって所望の周波数に分周した信号とを位相比較し、フィルタ２５を介して位相比較結果に応じた直流制御信号を電圧制御発振器２６に与えて出力周波数を制御するという動作を繰り返すことにより、入力信号に同期した出力信号を生成している。
【０００６】
すなわち、位相比較器２４、フィルタ２５、電圧制御発振器２６、分周回路２７とから形成されるフィードバックループによる自動制御系を通して入力信号に同期した出力信号を常時生成している。
【０００７】
もし、入力端子２１に印加される入力信号の周波数が例えばプラス方向に変化した場合、位相比較器２４では、入力端子２１に印加された入力信号を分周回路２３によって所望の周波数に分周した信号と、電圧制御発振器２６の出力信号を分周回路２７によって所望の周波数に分周した信号との間に位相差が発生する。そのため、位相比較器２４は位相差に応じた位相比較結果を出力し、フィルタ２５を介して出力信号の周波数をプラス方向に変化させる直流制御信号を電圧制御発振器２６に与えるように動作する。
【０００８】
従って、電圧制御発振器２６の出力信号はプラス方向に変化し、分周回路２７を介して位相比較器２４へフィードバックされ、再度入力信号と位相比較されるため、この自動制御系により入力信号に同期した出力信号を生成することができる。
【０００９】
入力端子２１に印加される入力信号の周波数がマイナス方向に変化した場合でも同様である。
【００１０】
また、図５は、上記ＰＬＬ回路の動作例を示している。入力端子１に印加される入力信号が正常状態である場合、電圧制御発振器２６の制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）であり、電圧制御発振器２６の出力周波数は中心周波数近傍（≒Ｆ０）で動作している。
【００１１】
また、特許文献２には、入力信号断から解除されたときの位相比較器出力を記憶した位相比較器の出力に位相の合わせ込みを行い、解除することが開示されている。
【特許文献１】特開２００１−８５９９５号公報（図１参照）
【特許文献２】特開２００２−１３５１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のＰＬＬ回路では入力端子２１に印加される入力信号が異常状態（断状態）となった場合、分周回路２３を介して位相比較器２４に入力される信号が無くなってしまう。その結果、フィルタ２５からの直流制御信号（即ち電圧制御発振器２６の制御電圧）は中心制御電圧近傍（≒ＶＤＤ／２）から例えば電源電圧レベル近傍（≒ＶＤＤ）、あるいはグランドレベル近傍（≒０）に固定した状態になってしまい、電圧制御発振器２６の出力周波数は自身の持つ周波数可変範囲分だけプラス方向あるいはマイナス方向に変動してしまうことになる。
【００１３】
例えば、電圧制御発振器２６の周波数可変範囲が±１００ｐｐｍであったとすると、入力端子２１に印加される入力信号が異常状態（断状態）となった場合、出力端子２２には＋１００ｐｐｍ、あるいは−１００ｐｐｍだけ周波数が変動した出力信号が印加されてしまうことになり、システム内に多大な影響を与えてしまうという問題がある。更に、場合によってはネットワーク全体に重大な影響を与えてしまうという可能性もあり得る。
【００１４】
そこで、本発明は、通信装置等で使用され、入力信号の断状態や回復状態においても出力信号の周波数変動を抑制し、且つ周波数精度を維持するＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１に記載の発明は、電圧制御発振器を備えたＰＬＬ回路において、入力信号を所望の周波数に分周する第１分周手段と、前記電圧制御発振器の出力信号を所望の周波数に分周する第２分周手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号との位相を比較する第１位相比較手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号を反転した反転信号との一方の信号を選択する第１選択手段と、前記第２分周手段の出力信号と前記第１選択手段の出力信号との位相を比較する第２位相比較手段と、前記第１位相比較手段の出力信号と、前記第２位相比較手段の出力信号との一方の信号を選択する第２選択手段と、前記入力信号の状態を監視する入力信号監視手段と、前記入力信号監視手段からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段と、を備え、前記第１選択手段及び前記第２選択手段は、前記タイミング生成手段からの信号状態に従って前記一方の信号を選択することを特徴とする。
【００１６】
請求項２に記載の発明は、請求項１に記載のＰＬＬ回路において、前記入力信号監視手段は、前記入力信号の状態が断状態又は回復状態であるかを監視することを特徴とする。
【００１７】
請求項３に記載の発明は、請求項１又は２に記載のＰＬＬ回路において、前記第１位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第１フィルタと、前記第２位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第２フィルタと、を備え、前記第２フィルタのフィルタ時定数は、前記第１フィルタのフィルタ時定数よりも十分に大きい関係となるように構成されていることを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１乃至３の何れか一項に記載のＰＬＬ回路において、前記タイミング生成手段は、前記入力信号の状態が正常状態から断状態になる場合は略同時のタイミングを生成し、前記入力信号の状態が断状態から回復状態に回復する場合はフィルタ時定数よりも十分に大きい時定数のタイミングを生成することを特徴とする。
【００１９】
請求項５に記載の発明は、請求項１乃至４の何れか一項に記載のＰＬＬ回路において、前記第１選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１分周手段からの出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記反転信号を選択することを特徴とする。
【００２０】
請求項６に記載の発明は、請求項１乃至５の何れか一項に記載のＰＬＬ回路において、前記第２選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１位相比較手段の出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記第２位相比較手段の出力信号を選択することを特徴とする。
【発明の効果】
【００２１】
以上に述べたように、本発明によれば、入力信号の状態に従ってＰＬＬ回路を切り替えることにより、該入力信号が異常状態（断状態）である場合、第２位相比較手段に入力される２つの信号はともに電圧制御発振器からの信号となり、かつ両者の信号に位相差はないので、第２フィルタからの直流制御信号を電圧制御発振器の中心制御電圧の近傍に固定することができ、電圧制御発振器の出力周波数は大きく変動することはなく、中心周波数の近傍で動作させることが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本願の最良の実施の形態を、添付図面に基づいて説明する。なお、本実施形態については本願を実施するための一形態にすぎず、本願は本実施形態によって限定されるものではない。
【００２３】
本発明に係る実施形態のＰＬＬ回路の構成を図１に示す。
【００２４】
図１に示すように、本実施形態のＰＬＬ回路は、基準となる入力信号が印加される入力端子１、入力信号に同期した出力信号が印加される出力端子２、入力端子１からの入力信号を所望の周波数に分周する第１分周手段としての分周回路３、２つの信号の位相を比較する第１位相比較手段としての位相比較器４、位相比較器４での位相比較結果から不要な高周波成分を除去し直流信号に変換して選択回路６に出力する第１フィルタとしてのフィルタ５、選択回路６を介してフィルタ５からの直流制御信号に応じた出力信号を出力する電圧制御発振器７、電圧制御発振器７からの出力信号を所望の周波数に分周する第２分周手段としての分周回路８、入力端子１に印加される入力信号の状態（断状態および回復状態）を監視する入力信号監視手段としての入力信号監視回路９、入力信号監視回路９からの結果に対して一定時間のタイミングを生成するタイミング生成手段としてのタイミング生成回路１０、タイミング生成回路１０からの信号状態に従って２つの入力信号の一方を選択する第１選択手段としての選択回路１１、２つの信号の位相を比較する第２位相比較手段としての位相比較器１２、位相比較器１２での位相比較結果から不要な高周波成分を除去し直流信号に変換して選択回路６に出力する第２フィルタとしてのフィルタ１３、タイミング生成回路１０からの信号状態に従って２つの入力信号の一方を選択する第２選択手段としての選択回路６とを備える。
【００２５】
選択回路１１は、タイミング生成回路１０からの信号状態が正常状態であれば分周回路３からの信号を選択し、タイミング生成回路１０からの信号状態が異常状態（断状態）であれば分周回路８からの信号を選択するように動作する。
【００２６】
また、選択回路６は、タイミング生成回路１０からの信号状態が正常状態であればフィルタ５からの信号を選択し、タイミング生成回路１０からの信号状態が異常状態（断状態）であればフィルタ１３からの信号を選択するように動作する。
【００２７】
本実施形態によれば、入力信号監視回路９、およびタイミング生成回路１０により入力端子１に印加される入力信号の状態、即ち断状態および回復状態を監視し、その状態監視結果により選択回路１１、および選択回路６を制御することによって動作するＰＬＬ回路を切替えることを特徴としている。
【００２８】
すなわち、入力端子１に印加される入力信号が正常状態である場合、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作し、入力端子１に印加される入力信号が異常状態（断状態）である場合、ＰＬＬ回路は位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作する回路構成となっている。
【００２９】
このように、入力信号の状態に従ってＰＬＬ回路を切り替えることにより、入力端子１に印加される入力信号が異常状態（断状態）である場合、位相比較器１２に入力される２つの信号はともに電圧制御発振器７からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３からの直流制御信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００３０】
従って、電圧制御発振器７の出力周波数は大きく変動することは無く、中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００３１】
次に、本実施形態によるＰＬＬ回路の動作例について、図３及び４を参照して説明する。
【００３２】
図１の本実施形態によるＰＬＬ回路の構成において、フィルタ５およびフィルタ１３は、それぞれＰＬＬ回路の応答特性を決定する時定数τ１およびτ２を持っており、τ１＜＜τ２の時定数となるように構成されている。
【００３３】
更に、タイミング生成回路１０は、入力信号監視回路９からの結果に対し一定時間（＝Ｔ）のタイミングを生成しており、入力信号の状態が正常状態から断状態になる場合はＴ≒０、入力信号の状態が断状態から回復状態になる場合はＴ＞τ２のタイミングが生成されるように構成されている。
【００３４】
まず、入力端子１に印加される入力信号が正常状態であり、且つ入力信号の周波数偏差が無い場合（ΔＦ／Ｆ０≒０）のＰＬＬ回路の動作について、図３を参照して説明する。
【００３５】
図３において、入力端子１に印加される入力信号が正常状態の場合、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作している。
【００３６】
入力端子１に印加される入力信号が正常状態の場合は、選択回路１１は分周回路３からの信号を選択するように動作するので、位相比較器４および位相比較器１２には同一の信号が入力されていることになり、フィルタ５およびフィルタ１３の出力信号は同一の結果になっている。
【００３７】
ここで、入力信号の周波数偏差が無い（ΔＦ／Ｆ０≒０）ので、フィルタ５およびフィルタ１３の出力信号はともに中心制御電圧近傍（≒ＶＤＤ／２）になっており、電圧制御発振器７の出力周波数は中心周波数近傍（≒Ｆ０）で動作していることになる。
【００３８】
尚、入力信号が正常状態の場合には、位相比較器１２、フィルタ１３、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループによる自動制御系においても、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっている。
【００３９】
次に、入力端子１に印加される入力信号が異常状態（断状態）になった場合は、タイミング生成回路１０からの信号により選択回路６が即時（Ｔ≒０）に切り替わる。すなわち、ＰＬＬ回路は位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り替わる。同時に、タイミング生成回路１０からの信号により選択回路１１も即時（Ｔ≒０）に切り替わる。
【００４０】
すなわち、位相比較器１２に入力される２つの信号は共に分周回路８からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３の出力信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００４１】
従って、動作するＰＬＬ回路の切り替わりによって電圧制御発振器７に入力される制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）から大きく変動することは無く、電圧制御発振器７の出力周波数も中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００４２】
尚、入力信号が異常状態の場合には、入力信号が正常状態において、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっていたために、電圧制御発振器７への出力も大きく変動しない。
【００４３】
また、入力端子１に印加される入力信号が正常状態（回復状態）に戻った場合は、タイミング生成回路１０からの信号により選択回路６が一定時間後（Ｔ＞τ２）に切り戻る。
【００４４】
すなわち、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り戻る。
【００４５】
この時、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるＰＬＬ回路では、入力信号が断状態から回復状態になるためＰＬＬ回路の過渡応答特性によりフィルタ５の時定数（＝τ１）だけＰＬＬ回路が安定するまでに時間を必要とする。
【００４６】
従って、即時（Ｔ≒０）に切り戻ってしまうとＰＬＬ回路が安定していないため、一定時間後（Ｔ＞τ２、τ２＞＞τ１）に切り戻るようになっており、切り戻るまでの間はフィルタ１３の出力信号である中心制御電圧近傍（≒ＶＤＤ／２）で動作させている。同時に、タイミング生成回路１０からの信号により選択回路１１も一定時間後（Ｔ＞τ２）に切り戻る。
【００４７】
従って、動作するＰＬＬ回路の切り戻りによっても電圧制御発振器７の制御電圧は中心制御電圧近傍（≒ＶＤＤ／２）から変動することは無く、電圧制御発振器７の出力周波数も中心周波数近傍（≒Ｆ０）で動作させることが可能になる。
【００４８】
次に、入力端子１に印加される入力信号が正常状態であり、且つ入力信号の周波数偏差が有る場合（ΔＦ／Ｆ０≠０）のＰＬＬ回路の動作について、図４を参照して説明する。
【００４９】
図４において、入力端子１に印加される入力信号が正常状態の場合は、ＰＬＬ回路は位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作している。
【００５０】
入力端子１に印加される入力信号が正常状態の場合は、選択回路１１は分周回路３からの信号を選択するように動作するので、位相比較器４および位相比較器１２には同一の信号が入力されていることになり、フィルタ５及びフィルタ１３の出力信号は同一の結果になっている。
【００５１】
ここで、入力信号の周波数偏差がＦ０＋ΔＦとプラス方向にΔＦだけずれている場合、フィルタ５およびフィルタ１３の出力信号はともに中心制御電圧に対してプラス方向にずれた制御電圧（≒（ＶＤＤ／２）＋α）になっており、電圧制御発振器７の出力周波数は中心周波数に対してプラス方向にずれた周波数（≒Ｆ０＋ΔＦ）で動作していることになる。
【００５２】
尚、入力信号が正常状態の場合には、位相比較器１２、フィルタ１３、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループによる自動制御系においても、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっている。
【００５３】
一方、入力端子１に印加される入力信号が異常状態（断状態）になった場合は、タイミング生成回路１０からの信号により選択回路６が即時（Ｔ≒０）に切り替わる。すなわち、ＰＬＬ回路は、位相比較器１２、フィルタ１３、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り替わる。同時に、タイミング生成回路１０からの信号により選択回路１１も即時（Ｔ≒０）に切り替わる。
【００５４】
すなわち、位相比較器１２に入力される２つの信号はともに分周回路８からの信号となり、且つ両者の信号に位相差は無いため、フィルタ１３の出力信号を電圧制御発振器７の中心制御電圧近傍（≒ＶＤＤ／２）に固定することができる。
【００５５】
この時、電圧制御発振器７の制御電圧は（ＶＤＤ／２）＋αからＶＤＤ／２に変化することになるが、急激に制御電圧を変化してしまうと電圧制御発振器７の出力周波数がＦ０＋ΔＦからＦ０に瞬時に変動してしまい、出力端子２の後段に接続される回路がこの急激な周波数変動に追従できず当該システム内に影響を与えてしまう可能性がある。
【００５６】
そのため、フィルタ１３の応答特性に大きな時定数τ２を持たせ、電圧制御発振器７の制御電圧を（ＶＤＤ／２）＋αからＶＤＤ／２にゆっくりと変化させることによって、電圧制御発振器７の出力周波数もＦ０＋ΔＦからＦ０にゆっくりと変動し、出力端子２の後段に接続される回路が本周波数変動に追従できるようにするとともに、電圧制御発振器７の出力周波数を中心周波数近傍（Ｆ０）で動作させることが可能になる。
【００５７】
従って、動作するＰＬＬ回路の切り替わりによって当該システム内に影響を与えないＰＬＬ回路を提供することが可能になる。
【００５８】
尚、入力信号が異常状態の場合には、入力信号が正常状態において、位相比較器４、フィルタ５、電圧制御発振器７、及び分周回路８とより構成されるフィードバックループと同様の値をとっていたために、電圧制御発振器７への出力も大きく変動しない。
【００５９】
また、入力端子１に印加される入力信号が正常状態（回復状態）に戻った場合は、タイミング生成回路１０からの信号により選択回路６が一定時間後（Ｔ＞τ２）に切り戻る。
【００６０】
すなわち、ＰＬＬ回路は、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるフィードバックループによる自動制御系で動作するように切り戻る。
【００６１】
この時、位相比較器４、フィルタ５、電圧制御発振器７、分周回路８とから形成されるＰＬＬ回路では、入力信号が断状態から回復状態になるため、ＰＬＬ回路の過渡応答特性によりフィルタ５の時定数（＝τ１）の分だけＰＬＬ回路が安定するまでに時間を必要とする。
【００６２】
従って、即時（Ｔ≒０）に切り戻ってしまうと、ＰＬＬ回路が安定していないため、一定時間後（Ｔ＞τ２、τ２＞＞τ１）に切り戻るようになっており、切り戻るまでの間はフィルタ１３の出力信号で動作させている。
【００６３】
また、回復した入力信号の周波数は、Ｆ０＋ΔＦとプラス方向にずれているため、電圧制御発振器７の制御電圧はＶＤＤ／２から（ＶＤＤ／２）＋αに変化することになるが、急激に制御電圧を変化してしまうと電圧制御発振器７の出力周波数がＦ０からＦ０＋ΔＦに瞬時に変動してしまい、出力端子２の後段に接続される回路がこの急激な周波数変動に追従できず当該システム内に影響を与えてしまう可能性がある。
【００６４】
そのため、フィルタ１３の応答特性に大きな時定数τ２を持たせ、電圧制御発振器７の制御電圧を（ＶＤＤ／２）＋αからＶＤＤ／２にゆっくりと変化させることによって、電圧制御発振器７の出力周波数もＦ０からＦ０＋ΔＦにゆっくりと変動し、出力端子２の後段に接続される回路が本周波数変動に追従できるようになっている。
【００６５】
従って、動作するＰＬＬ回路の切り戻りによっても当該システム内に影響を与えないＰＬＬ回路を提供することが可能になる。
【図面の簡単な説明】
【００６６】
【図１】本発明によるＰＬＬ回路のブロック図である。
【図２】従来のＰＬＬ回路のブロック図である。
【図３】本発明によるＰＬＬ回路の動作例１である。
【図４】本発明によるＰＬＬ回路の動作例２である。
【図５】従来のＰＬＬ回路の動作例である。
【符号の説明】
【００６７】
１・・・入力端子
２・・・出力端子
３・・・分周回路
４・・・位相比較器
５・・・フィルタ
６・・・選択回路
７・・・電圧制御発振器
８・・・分周回路
９・・・入力信号監視回路
１０・・・タイミング生成回路
１１・・・選択回路
１２・・・位相比較器
１３・・・フィルタ
【特許請求の範囲】
【請求項１】
電圧制御発振器を備えたＰＬＬ回路において、
入力信号を所望の周波数に分周する第１分周手段と、
前記電圧制御発振器の出力信号を所望の周波数に分周する第２分周手段と、
前記第１分周手段の出力信号と前記第２分周手段の出力信号との位相を比較する第１位相比較手段と、
前記第１分周手段の出力信号と前記第２分周手段の出力信号を反転した反転信号との一方の信号を選択する第１選択手段と、
前記第２分周手段の出力信号と前記第１選択手段の出力信号との位相を比較する第２位相比較手段と、
前記第１位相比較手段の出力信号と、前記第２位相比較手段の出力信号との一方の信号を選択する第２選択手段と、
前記入力信号の状態を監視する入力信号監視手段と、
前記入力信号監視手段からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段と、を備え、
前記第１選択手段及び前記第２選択手段は、前記タイミング生成手段からの信号状態に従って前記一方の信号を選択することを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記入力信号監視手段は、前記入力信号の状態が断状態又は回復状態であるかを監視することを特徴とするＰＬＬ回路。
【請求項３】
請求項１又は２に記載のＰＬＬ回路において、
前記第１位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第１フィルタと、
前記第２位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第２フィルタと、を備え、
前記第２フィルタのフィルタ時定数は、前記第１フィルタのフィルタ時定数よりも十分に大きい関係となるように構成されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１乃至３の何れか一項に記載のＰＬＬ回路において、
前記タイミング生成手段は、前記入力信号の状態が正常状態から断状態になる場合は略同時のタイミングを生成し、前記入力信号の状態が断状態から回復状態に回復する場合はフィルタ時定数よりも十分に大きい時定数のタイミングを生成することを特徴とするＰＬＬ回路。
【請求項５】
請求項１乃至４の何れか一項に記載のＰＬＬ回路において、
前記第１選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１分周手段からの出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記反転信号を選択することを特徴とするＰＬＬ回路。
【請求項６】
請求項１乃至５の何れか一項に記載のＰＬＬ回路において、
前記第２選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１位相比較手段の出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記第２位相比較手段の出力信号を選択することを特徴とするＰＬＬ回路。
【請求項１】
電圧制御発振器を備えたＰＬＬ回路において、
入力信号を所望の周波数に分周する第１分周手段と、
前記電圧制御発振器の出力信号を所望の周波数に分周する第２分周手段と、
前記第１分周手段の出力信号と前記第２分周手段の出力信号との位相を比較する第１位相比較手段と、
前記第１分周手段の出力信号と前記第２分周手段の出力信号を反転した反転信号との一方の信号を選択する第１選択手段と、
前記第２分周手段の出力信号と前記第１選択手段の出力信号との位相を比較する第２位相比較手段と、
前記第１位相比較手段の出力信号と、前記第２位相比較手段の出力信号との一方の信号を選択する第２選択手段と、
前記入力信号の状態を監視する入力信号監視手段と、
前記入力信号監視手段からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段と、を備え、
前記第１選択手段及び前記第２選択手段は、前記タイミング生成手段からの信号状態に従って前記一方の信号を選択することを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記入力信号監視手段は、前記入力信号の状態が断状態又は回復状態であるかを監視することを特徴とするＰＬＬ回路。
【請求項３】
請求項１又は２に記載のＰＬＬ回路において、
前記第１位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第１フィルタと、
前記第２位相比較手段での位相比較結果から不要な高周波成分を除去し直流信号に変換して前記第２選択手段に出力する第２フィルタと、を備え、
前記第２フィルタのフィルタ時定数は、前記第１フィルタのフィルタ時定数よりも十分に大きい関係となるように構成されていることを特徴とするＰＬＬ回路。
【請求項４】
請求項１乃至３の何れか一項に記載のＰＬＬ回路において、
前記タイミング生成手段は、前記入力信号の状態が正常状態から断状態になる場合は略同時のタイミングを生成し、前記入力信号の状態が断状態から回復状態に回復する場合はフィルタ時定数よりも十分に大きい時定数のタイミングを生成することを特徴とするＰＬＬ回路。
【請求項５】
請求項１乃至４の何れか一項に記載のＰＬＬ回路において、
前記第１選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１分周手段からの出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記反転信号を選択することを特徴とするＰＬＬ回路。
【請求項６】
請求項１乃至５の何れか一項に記載のＰＬＬ回路において、
前記第２選択手段は、前記タイミング生成手段からの信号状態が正常状態である場合は前記第１位相比較手段の出力信号を選択し、前記タイミング生成手段からの信号状態が異常状態（断状態）である場合は前記第２位相比較手段の出力信号を選択することを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１９９３５５（Ｐ２００８−１９９３５５Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−３３３２７（Ｐ２００７−３３３２７）
【出願日】平成１９年２月１４日（２００７．２．１４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年２月１４日（２００７．２．１４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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