【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。 （もっと読む）

【課題】回路規模を大きくすることなく、広い範囲のクロック周波数を再生することが可能なクロック再生回路を提供する。
【解決手段】クロック信号を生成するクロック信号生成回路１１と、入力データ信号とクロック信号との位相比較出力信号を出力する第１及び第２の位相比較器１３，１４と、位相比較出力信号に基づいて入力データ信号とクロック信号との周波数差信号を出力する周波数比較器１５とを備える。クロック信号生成回路１１は奇数個の論理反転回路を直列につないで位相の異なる２種のクロック信号を出力し、それぞれを別々の位相比較器１３，１４に入力して位相を比較して位相比較出力信号を出力し、周波数比較器１５は第１及び第２の位相比較器１３，１４における各位相比較出力信に基づいて周波数を比較する。 （もっと読む）

【課題】ジッタ信号に対応したジッタ付加信号を出力できるジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、ジッタ信号を増幅する増幅回路と、基準信号が入力され、増幅回路の出力によりジッタを付加する第１のＰＬＬ回路と、基準信号が入力される第２のＰＬＬ回路と、第１、第２のＰＬＬ回路の出力を位相比較する位相比較回路と、ジッタ信号を平滑する第１の平滑回路と、位相比較回路の比較結果を入力し、平滑する第２の平滑回路と、第１、第２の平滑回路の出力を比較し、増幅回路の増幅を制御する電圧差比較回路とを備えたことを特徴とするものである。 （もっと読む）

【課題】入力データに位相を合わせたクロック信号を安定的かつ低消費電力で得る受信回路を提供する。
【解決手段】受信回路において、制御回路３０、発振回路４０、分周回路５０、フリップフロップ回路、第１および第２の位相比較回路などを備え、発振回路４０の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。発振回路４０は、２系統の制御信号によって発振周波数を制御でき、一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広く、かつ消費電力の少ない周波数シンセサイザを提供する
【解決手段】電圧制御発振部１の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルの位相差を取り出して出力周波数の調節に利用するＰＬＬは、出力周波数調節用の第１の位相差検出部７１と、周波数引き込み用の第２の位相差検出部７４とを備え、前記第１の位相差検出部７１の出力に係る信号をディジタル／アナログ変換した結果が予め定めたしきい値を越えたときに、前記第２の位相差検出部７４の出力に係る信号をディジタル／アナログ変換する手段１０５から切り離すと共に、当該第２の位相差検出部７４における消費電力を小さくする。 （もっと読む）

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）

【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。 （もっと読む）

【課題】出力信号のジッターを低減可能としたデジタルＤＬＬ回路を提供する。
【解決手段】クロック信号ＣＬＫを１周期遅延させるための固定遅延素子の段数を選択する位相判定部１と、位相判定部１で選択した固定遅延素子の段数に基づいて、入力信号ＩＮを任意の位相量だけ遅延させて出力する固定遅延素子の段数を選択する位相調整部２１とを備えたデジタルＤＬＬ回路において、位相調整部２１は、選択信号に基づいて、複数段の固定遅延素子と、該固定遅延素子の１段当たりの遅延時間を１／２^ｎ刻みで調整する可変遅延部とで生成する遅延時間で、入力信号ＩＮを任意の位相量遅延させた出力信号ＯＵＴを生成する。 （もっと読む）

【課題】位相同期回路におけるチャージポンプの充電電流と放電電流との電流値を精度良く一致させる。
【解決手段】コンデンサの充放電を指示する駆動信号に応じて充放電する充放電回路と、コンデンサの充電電圧に応じた周波数の発振信号を出力する発振回路と、入力信号と発振信号との位相差が所定より小さい場合、コンデンサの充電期間と放電期間とを一致させ、位相差が所定より大きい場合、位相差を減少させる第１駆動信号を出力する駆動回路と、充放電回路の充放電電流値の設定データが入力され、保持され、設定データに基づいて充放電電流値を設定する設定回路とを備え、駆動回路は、充放電電流のずれの調整指示信号が入力されると、コンデンサの充電期間と放電期間とを一致させる第２駆動信号を駆動信号として出力し、設定回路には、第２駆動信号に応じて充放電されるコンデンサの充電電圧が一定レベルとなる設定データが保持される位相同期回路。 （もっと読む）

【課題】現用系と予備系の基準クロックの位相同期の精度を向上させる。
【解決手段】基準クロック供給システムは、現用系のクロック供給回路及び予備系のクロック供給回路の冗長構成で形成され、現用系から第１の基準クロックを供給すると共に予備系から第１の基準クロックに位相同期させた第２の基準クロックを供給する。位相差補正回路は、基準クロック供給システムから第１及び第２の基準クロックを受信する側で第１及び第２の基準クロック間の位相差を測定し、その位相差情報を基準クロック供給システムにフォードバックさせる位相差測定部を有し、位相差情報に応じて、基準クロック供給システムによる第１及び第２の基準クロックの位相同期動作に補正をかける。 （もっと読む）