位相同期回路並びに記録再生装置および電子機器
【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばテレビジョン装置や携帯電話などの受信用や送信用の通信装置や光ディスク装置などの記録再生装置を始めとする各種の電子機器に使用される位相同期(ＰＬＬ：Phase Locked Loop) 回路と、この位相同期回路を具備した記録再生装置を始めとする各種の電子機器に関する。
【背景技術】
【０００２】
たとえば、各種の通信装置や送受信機、あるいは、光ディスク装置などの電子機器においては、スペクトラム精度の高い発振信号を生成したり、データ信号に周波数・位相ロックしたクロック信号を発生したりするために、位相同期(ＰＬＬ：Phase Locked Loop) 回路が組み込まれることがある。携帯電話をはじめとする無線通信、様々なケーブルを通したシリアル通信、あるいはディスク媒体からのデジタル記録データ再生系（リードチャネル）などがその例である。
【０００３】
図１１は、位相同期回路を一般的に表わした回路ブロック図である。図示のように、位相同期回路１００は、発振制御信号CN（ここでは発振制御電流Ｉcnt ）に基づき発振周波数ｆosciの出力発振信号Ｖout を生成する発振部１０１と、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆosciを１／αに分周して分周発振信号Ｖout1を取得する分周部１０２とを備える。この例では、発振部１０１を、電流制御発振回路（ＣＣＯ：Current Controlled Oscillator ）で構成する例で示しているが、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）を採用することもできる。
【０００４】
位相同期回路１００はさらに、位相比較部１０３と、チャージポンプ回路を利用した電流出力型のループフィルタ駆動部１０４と、ループフィルタ部１０６とを備えている。位相比較部１０３は、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout もしくは分周部１０２からの分周発振信号Ｖout1の位相を比較し、比較結果である位相差を示す比較結果信号Compを出力する。チャージポンプ回路を利用したループフィルタ駆動部１０４を使用する位相同期回路をチャージポンプＰＬＬと呼ぶことにする。
【０００５】
ループフィルタ駆動部１０４は、位相比較部１０３から出力された比較結果信号Compに応じたパルス状のチャージポンプ電流Ｉcpを入出力する。ループフィルタ部１０６は、少なくとも容量値Ｃの容量素子１６４（ループフィルタ容量）を備え、ループフィルタ駆動部１０４からのチャージポンプ電流Ｉcpに基づく容量素子１６４の充電電圧Ｖcpを利用して発振部１０１の発振周波数ｆosciを制御するための発振制御信号CNを生成する。なお、本構成例では、ループフィルタ部１０６は、容量素子１６４の他に、抵抗値Ｒの抵抗素子１６２（ループフィルタ抵抗）も備えている。
【０００６】
このような構成の位相同期回路１００においては、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout （もしくは分周部１０２による分周発振信号Ｖout1）が位相比較部１０３に入力され、その位相誤差を示す比較結果信号Compを元にして、チャージポンプＰＬＬの手法によって発振部１０１を発振させ、入力信号Ｖinに位相ロックした出力発振信号Ｖout を得る。
【０００７】
位相同期回路に求められる性能はジッタ性能およびロック時間が挙げられ、これらは位相同期回路の自然角周波数ωｎおよびダンピングファクタζを適切な値に設定することで最適化される。チャージポンプＰＬＬの解析には、線形化した閉ループ伝達関数が一般的に用いられ、ループフィルタ駆動部１０４の回路ゲイン（以下ＣＰ回路ゲインＫcpと記す）、発振部１０１の入力信号−発振周波数変換ゲインＫosci（発振ゲイン：本例ではＶＣＯ回路ゲインＫvco ）、抵抗素子１６２の抵抗値Ｒ、抵抗値容量素子１６４の容量値Ｃ、自然角周波数ωｎおよびダンピングファクタζは、式（１−１）および式（１−２）のように表すことができる。
【０００８】
【数１】
【０００９】
一方、このような構成の位相同期回路１００を使用する場合において、入力信号周波数やデータレートが変わる場合、ダンピングファクタζを一定に保ちながら自然角周波数ωｎを入力周波数に応じて変えることが望ましい。たとえば、ディスク媒体からのデータ再生系ではディスクの内周から外周でデータレートが約２倍変化するため、自然角周波数ωｎをそれに追従させることが望ましい。自然角周波数ωｎを変えるためには、式（１−１）に従うと、ＣＰ回路ゲインＫcp 、ＶＣＯ回路ゲインＫvco 、容量値Ｃを制御することになる。その一方で、同時にダンピングファクタζを一定に保つために、式（１−２）に従うと、容量値Ｃと抵抗値Ｒを変えなければならない。
【００１０】
しかしながら、実際に位相同期回路１００がＩＣ（Integrated Circui;半導体集積回路）で製造されることを考えた場合、抵抗素子１６２に比べて容量素子１６４は一般に大きなチップ面積を要する。したがって、ＩＣにおけるＰＬＬ回路を考えた場合、容量値Ｃの可変性のために多くの容量素子を設けることは非経済的である。そのため、容量値Ｃの可変性がないものとすると、自然角周波数ωｎおよびダンピングファクタζの独立変数は抵抗値Ｒ１つになる。
【００１１】
こうした事情を踏まえると、容量値Ｃは一定としながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替えることにより、抵抗値Ｒを様々な値に変えられるような構成を用いることが考えられる。しかしながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替える構成では、ループフィルタ部１０６の時定数Ｃ・Ｒを多段階に変化させる必要がある場合には、抵抗素子１６２とスイッチを多数配列しこれらを適宜スイッチング制御することになるため、その使用数が限定され微調整が困難になり、用途によってやはりＩＣ化が困難になることが予想される。
【００１２】
したがって、用途に左右されることなく、ＩＣ化に適したＰＬＬ回路の開発要望がある。このような要望に応え得る仕組みとして、たとえば特許文献１に記載の仕組みがある。
【００１３】
【特許文献１】特開平１０−８４２７９号公報
【００１４】
図１１Ａは、特許文献１に開示されている位相同期回路１００である。特許文献１に記載の仕組みでは、ループフィルタを積分回路（特許文献１の図１では容量素子（コンデンサ１５）のみ）にし、積分回路に発生する電圧を電流に変換する電圧電流変換回路（ｇm アンプ１６）を設けている。さらに、積分回路を駆動するチャージポンプ（チャージポンプ回路１３）とは別に２つ目のチャージポンプ（チャージポンプ回路１４）と、この２つ目のチャージポンプからの電流と電圧電流変換回路からの電流を加算する加算部（加算器１７）を設けている。このような構成にすることで、等価的には、ＣＲのループフィルタと同じ回路を構成でき、ＩＣ化に適した位相同期回路が得られる。
【００１５】
また、この特許文献１のような位相同期回路における自然角周波数ωｎおよびダンピングファクタζは、積分回路を駆動する１つ目のチャージポンプの回路ゲイン（以下ＣＰＣ回路ゲインＫcpc と記す）、２つ目のチャージポンプの回路ゲイン（以下ＣＰＲ回路ゲインＫcpr と記す）、電圧電流変換回路のゲインＧｍを使って、式（２−１）および式（２−２）のように表すことができる。
【００１６】
【数２】
【００１７】
式（２）から分かるように、容量値Ｃや抵抗値Ｒを変更しなくても、２つのチャージポンプの回路ゲイン（ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr ）および電圧電流変換回路のゲインＧｍを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができるようになる。その結果、たとえば前述のダンピングファクタζを一定にしたまま自然角周波数ωｎを変えることもできる。
【００１８】
式（１）と式（２）の対比から分かるように、式（１）の抵抗値Ｒに相当するものがＣＰＲ回路ゲインＫcpr ／（Ｇｍ・ＣＰＣ回路ゲインＫcpc ）であり、これらのゲインが容易に変えることができる。
【００１９】
しかしながら、実際に位相同期回路がＩＣで製造されると、チャージポンプ電流やゲインＧｍや入力信号−発振周波数変換ゲインＫosciなど、自然角周波数ωｎやダンピングファクタζを決めるパラメータが設計値からばらつくため、所望の値に自然角周波数ωｎやダンピングファクタζを設定することが困難となる。さらに、通常、様々な場所で使われることを考えると、温度によっても各パラメータは変動するため、さらに自然角周波数ωｎやダンピングファクタζは設定値からずれてしまうことになる。
【００２０】
自然角周波数ωｎが設定値から大きくずれてしまうと、出力発振信号Ｖout が入力信号Ｖinに位相ロックするまでの期間、すなわちアクイジション時間も設定値から変動するため、位相同期回路１００Ｚを利用した全体システムの設計が難しくなり、さらに自然角周波数ωｎが低くずれてしまった場合はジッタが増加してしまう。この問題を回避するためには、入力信号−発振周波数変換ゲインＫosciの製造バラつきや温度特性を補償する技術が必要不可欠になる。
【００２１】
このような要求に応え得る仕組みとして、非特許文献１，２に提案されている仕組みがある。
【００２２】
【非特許文献１】Takashi Morie, Shiro Dosho,Kouji Okamoto,Yuji Yamada and Kazuaki Sogawa、“A-90dBc@10kHz Phase Noise Fractional-N Frequency Synthesizer with Accurate Loop Bandwidth Control Circuit”、2005 Symposium on VLSI Circuits Digest of Technical Papers、p52〜55
【非特許文献２】Takeo Yasuda, “HIGH-SPEED WIDE-LOCKING RANGE VCO WITH FREQUENCY CALIBRATION”，IEEE Int .Symp. On Circuits and Systems, May 28-31, 2000, pp.III45-III48.
【００２３】
図１１Ｂは、非特許文献１の仕組みを示す。非特許文献１の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路を設けるとともに、電圧制御発振器（ＶＣＯ）の入力側に、発振制御信号CNに対するゲインを調整するゲイン制御アンプを設けている。かつ、電圧制御発振器（ＶＣＯ）のゲインを測定し、その結果に応じた補正値でゲイン制御アンプを制御することで、電圧制御発振器の入力にフィードバックする。
【００２４】
非特許文献１の仕組みでは、ＰＬＬとしての動作前に各ゲインのキャリブレーションを行なう。先ず、電圧制御発振器ＶＣＯのゲインをキャリブレーションするため、図１１Ｂ中に示される参照電圧Ｖrefsを与えＶＣＯを発振させる。ここでＶrefsは２Ｖと１Ｖの２点が用意されており、このそれぞれの電圧値での発振周波数をゲインコントローラGainCnt.でそれぞれカウントする。それらの周波数差そのものがＶＣＯゲインであり、それをターゲットＶＣＯゲイン値と大小比較する。この比較結果を電圧電流（ＶＩ）変換回路にフィードバックする。これをＮ回繰り返し、デジタル的にＶＩ変換回路のゲインを変化させることでＶＣＯゲインのキャリブレーションを行なう。また、ダミーフィルタ回路やダイオードを用いた温度依存補償を行なった情報を持つ電流をチャージポンプＣＰ１のバイアス電流することで、フィルタと温度変動によるωｎバラつきをキャリブレーションする。
【００２５】
図１１Ｃは、非特許文献２の仕組みを示す。図１１Ｃ（１）は、その全体構成を示し、図１１Ｃ（２）は、その全体構成中のＶＣＯのディレイセル１段の構成を示す。非特許文献２の仕組みでは、コントロール電圧をクランプ回路ＣＬＰで上限と下限を決めクランプし、その上限と下限電圧内に発振周波数レンジをキャリブレーションしようというものである。Ref.Clock と分周器DIVIDE by D およびDIVIDE by Nで上限と下限の周波数にＰＬＬがロックするようにセットし、そのロック周波数で発振するときの電圧をコンパレータＣＭＰで大小比較する。そして、クランプ電圧内に上限および下限周波数を実現する電圧が入るように、図１１Ｃ（２）中の電流源トランジスタに接続されたスイッチトランジスタをデジタル的に制御する。これにより、所望の電圧ダイナミックレンジ内で満たすべき発振周波数を実現できるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、非特許文献１に記載の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプが新たに必要になってしまう。
【００２７】
さらに、非特許文献１に記載の仕組みでは、それぞれの補正回路にも製造バラつきが存在し、このバラつきを考慮しても電圧制御発振器のゲインを補正可能にするように補正回路を設計しなければいけないため、補正回路の設計が非常に困難になってしまう。測定結果に基づきゲイン制御アンプのゲイン値を絶対的に調整する、つまりゲインの絶対値の管理を行なうようにしているが、デバイス特性や回路構成上、絶対値の管理では、バラつきを回避することは事実上不可能であるからである。
【００２８】
さらに、ノイズ性能が問題となる。図１１Ｂに示す構成では、ＶＣＯゲインのキャリブレーション情報がＶＩコンバータにフィードバックされている。つまりＶＣＯ回路以外のノイズ要素を含んでおり、低ノイズ設計が要求されてしまう。
【００２９】
加えて、キャリブレーション方式も問題となる。図１１Ｂに示す構成では、ループフィルタ抵抗バラつきのキャリブレーション機能は含まれていない。一般的に抵抗はプロセスバラつきにより±２０％程度変動することもあり、（式１）から分かるようにダンピングファクタζが±２０％変動することを意味している。たとえば、ループフィルタの容量値Ｃが−１０％バラつき、抵抗値Ｒが−２０％変動したと仮定すると、容量値Ｃのキャリブレーション情報がＣＰ１にフィードバックされ、ＣＰ１のゲインが−１０％される。つまり容量キャリブレーションによりダンピングファクタζのバラつきはさらに大きくなってしまうことがある。
【００３０】
非特許文献２に記載の仕組みは、あくまで周波数レンジキャリブレーション技術であり、ゲインキャリブレーションにはなっていない。
【００３１】
このように、自然角周波数ωｎとダンピングファクタζの変更自在性の観点では特許文献１の仕組みが比較的優れており、また、キャリブレーションの側面では非特許文献１の仕組みがあるが、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面も考慮すれば、依然として難点があり、全てが解決されているという位相同期回路が存在しないのが実情である。自然角周波数ωｎとダンピングファクタζの変更自在性、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間の何れかの観点でさらなる改善がされた新たな位相同期回路が求められている。新たな位相同期回路があれば、使用用途に合わせた位相同期回路の選択の幅が広がる。
【００３２】
本発明は、上記事情に鑑みてなされたものであり、従来技術とは異なる新たな回路構成の位相同期回路を提供し、これによって、使用用途に合わせた位相同期回路の選択の幅を広げることのできる仕組みを提供することを主目的とする。好ましくは、新たな回路構成においても、用途に関係なく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変更可能でかつこれらをキャリブレーション可能な仕組みを提供することを目的とする。
【００３３】
また、好ましくは、ノイズ性能、回路規模、設計・検証の手間の面おいても改善が図られた仕組みを提供することを目的とする。さらに好ましくは、ループフィルタを構成する素子（特に抵抗素子）のバラつきや温度変化に対するキャリブレーションを可能にする仕組みを提供することを目的とする。また、さらに好ましくは、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面でバランスのとれた仕組みを提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明の仕組みにおいては、先ず、ループフィルタ部を、抵抗回路と容量回路の直列回路で構成する。容量回路の抵抗回路とは反対側の端子は基準点に接続されているものとする。そして、それらを、２つのパルス電流出力部で駆動する。特に、一方はシングルエンド出力にし、他方は差動出力にする。一方はシングルエンド出力にし、他方は差動出力にすると、抵抗回路や容量回路の各両端に発生する電圧を独立にすることができ、自然角周波数やダンピングファクタを独立に調整し易くなる。そして、さらに、発振部の発振ゲインを補正するキャリブレーション部を設ける。こうすることで、発振部の特性バラつきや温度変化に応じたキャリブレーションを実現できる。
【発明の効果】
【００３５】
本発明の一形態によれば、特許文献１と同様に、抵抗回路や容量回路をスイッチングすることなく、自然角周波数とダンピングファクタをそれぞれ自由に変えることが可能な、新しい位相同期回路が実現される。加えて、発振部の発振ゲインを補正するキャリブレーション部を設けることで、発振部の特性バラつきや温度変化に応じたキャリブレーションを実現できる。ループフィルタの一方はシングルエンドで駆動し、他方は差動で駆動することで抵抗回路や容量回路の各両端に発生する電圧を独立にすることができ、自然角周波数とダンピングファクタのキャリブレーションがし易くなる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態やその変形例別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００３７】
＜記録再生装置の概要＞
図１は、位相同期回路を具備した電子機器の一例である記録再生装置（光ディスク装置）の一実施形態を示すブロック図である。
【００３８】
本実施形態の記録再生装置１は、光ディスクＰＤ（Photo Disk）に付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ１４を備える。また、信号処理系として、サーボ系と、記録・再生系と、コントローラ系とを備えている。ここで、サーボ系として、記録再生装置１は、回転サーボ系とトラッキングサーボ系とフォーカスサーボ系とを有する。トラッキングサーボ系とフォーカスサーボ系とを纏めてピックアップサーボ系とも称する。
【００３９】
光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０７ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【００４０】
記録再生装置１は、具体的には、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤを回転させるスピンドルモータ１０と、スピンドルモータ１０を駆動するモータドライバ１２と、モータドライバ１２を制御する回転制御部（回転サーボ系）の一例であるスピンドルモータ制御部３０とを備える。
【００４１】
スピンドルモータ制御部３０は、図示を割愛するが、ラフサーボ回路、速度（スピード）サーボ回路、位相（フェーズ）サーボ回路、および各サーボ回路の各出力を切り替えて出力するセレクタを有する。
【００４２】
ラフサーボ回路は、光ディスクＰＤの回転スピードを大まかに制御する。速度サーボ回路は、同期信号に基づき回転スピードをさらに高精度に合わせる。位相サーボ回路は、再生信号の位相と基準信号の位相を合わせる。セレクタは、ラフサーボ回路、速度サーボ回路、位相サーボ回路の各出力を切り替えてモータドライバ１２に出力する。
【００４３】
光ディスクＰＤは、チャッキング１１によりスピンドルモータ１０の回転軸１０ａに固定されるようになっている。スピンドルモータ１０は、モータドライバ１２とスピンドルモータ制御部３０とによって線速度が一定になるように制御される。その線速度はモータドライバ１２とスピンドルモータ制御部３０によって段階的に変更が可能である。
【００４４】
また、記録再生装置１は、トラッキングサーボ系およびフォーカスサーボ系として、光ピックアップ１４の光ディスクＰＤに対する半径方向位置を制御するピックアップ制御部４０を備える。図示を割愛するが、ピックアップ制御部４０は、たとえば、光ディスクＰＤに記録されているサブコーディングを読み取るサブコーディング検出回路と、図示しないトラックエラー検出回路により検出されたトラックエラー信号やサブコーディング検出回路により検出されたアドレス情報に基づいて光ピックアップ１４の対光ディスクＰＤに対する半径方向位置を制御するトラッキングサーボ回路とを備える。
【００４５】
ピックアップ制御部４０は、図示しないトラックアクチュエータやシークモータを制御することで、光ピックアップ１４から発せられるレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御する。
【００４６】
光ピックアップ１４は、図示しない公知の半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、およびポジションセンサなどを内蔵しており、光ディスクＰＤの記録面にレーザ光を照射し、また反射光を受光して電気信号に変換するように構成されている。光ピックアップ１４の半導体レーザは、図示しないレーザドライバにより駆動されるようになされており、このレーザドライバの駆動によって、データ再生時には所定の再生パワーの光ビームを出射し、情報の記録時には所定の記録パワーの光ビームを出射する。
【００４７】
また、この光ピックアップ１４は、図示しないシークモータ（スライドモータ）によってスレッジ（半径）方向に移動可能に構成されている。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子やポジションセンサから得られた信号に基づいてモータドライバ１２とスピンドルモータ制御部３０およびピックアップ制御部４０によってレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御される。
【００４８】
また記録再生装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０の構成例については後述するが、少なくとも、位相同期回路の一例である位相同期部１００を備えている。
【００４９】
また、記録再生装置１は、コントローラ系として、コントローラ６２と、インタフェース（IF（Interface ）：接続）機能をなすインタフェース部６４とを備える。コントローラ６２は、マイクロプロセッサ（ＭＰＵ：Microprocessing Unit）で構成されており、スピンドルモータ制御部３０およびピックアップ制御部４０を有するサーボ系や記録・再生信号処理部５０の動作を制御する。インタフェース部６４は、当該記録再生装置１を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）３との間のインタフェース（接続）機能をなす。インタフェース部６４には、ホストＩＦコントローラが設けられる。記録再生装置１とパソコン３により情報記録再生システム（光ディスクシステム）が構成される。
【００５０】
このような構成の記録再生装置１においては、再生処理時には、光ディスクＰＤから光ピックアップ１４で読み出された光信号は光ピックアップ１４に内蔵の受光素子で電気信号に変換され、その電気信号が、スピンドルモータ１０や光ピックアップ１４の制御を行なうスピンドルモータ制御部３０およびピックアップ制御部４０を具備したサーボ系（制御系）と、データの記録・再生を行なう記録・再生信号処理部５０とに送られる。
【００５１】
スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、この電気信号を元にしてスピンドルモータ１０の回転数や、光ピックアップ１４のフォーカシングおよびトラッキングを調整する。
【００５２】
これとともに、記録・再生信号処理部５０では、取得したアナログの電気信号をデジタルデータに変換し復号化を行ない、パソコン３などの記録再生装置１を利用する装置本体に渡す。パソコン３などでは、復号化されたデータに基づき、画像・音声データとして再生する。
【００５３】
また、光ディスクＰＤへデータを記録する記録処理時には、スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、一定速度で光ディスクＰＤを回転させる。これとともに、記録・再生信号処理部５０では、再生とは逆に、データを符号化して光ピックアップ１４に内蔵のレーザダイオードなどに供給することで、電気信号を光信号へ変換して、光ディスクＰＤに情報を記録する。
【００５４】
＜記録・信号処理部の概要＞
図１Ａは、記録・再生信号処理部５０の一構成例を示す機能ブロック図である。図示のように、記録・再生信号処理部５０は、ＲＦ増幅部５２と、波形整形部５３（波形等化器；Equalizer ）と、ＡＤ変換部５４（ＡＤＣ；Analog to Digital Converter ）を備える。ＲＦ増幅部５２は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅する。波形整形部５３は、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する。光ピックアップ１４で読みだされる信号は様々な周波数を持ち、高域で振幅が減少するため、そのままでは符号間干渉を起こしデータを正確に再生することができない。これを補償するために、波形整形部５３でＲＦ増幅部５２の出力信号の波形等化を行なう。ＡＤ変換部５４は、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換する。
【００５５】
また、記録・再生信号処理部５０は、クロック再生部５５と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５６と、記録電流制御部５７と、書込みクロック生成部６０を備える。
【００５６】
クロック再生部５５や書込みクロック生成部６０は、位相同期回路から出力される信号に基づき信号処理を行なう信号処理部の一例である。
【００５７】
クロック再生部５５は、ＡＤ変換部５４から出力されたデジタルデータ列に基づきクロック信号を再生する。クロック再生部５５は、ＡＤ変換部５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。この位相同期回路として、後述する位相同期部１００が使用される。クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部５４は、このＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。
【００５８】
デジタル信号処理部５６は、ＡＤ変換部５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。
【００５９】
記録電流制御部５７は、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する。記録電流制御部５７は、ライトストラテジ部５８（Write Strategy）と駆動部５９（Laser Diode Driver）を有する。ライトストラテジ部５８は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調する。駆動部５９は、レーザ光源（光ピックアップ１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御回路を具備する。
【００６０】
書込みクロック生成部６０は、クリスタル発振器などから供給される基準クロックに基づいて光ディスクＰＤへの記録の際にデータを変調するための書込みクロックを生成する。この書込みクロック生成部６０も、位相同期回路（ＰＬＬ回路）を有し、この位相同期回路として、後述する位相同期部１００が使用される。
【００６１】
レーザ光源から出射された記録用光ビームは、光ピックアップ１４内の図示しないコリメータレンズにより平行光に変換された後、図示しないビームスプリッタを透過して図示しない対物レンズにより集束され、スピンドルモータ１０により回転駆動される光ディスクＰＤに照射される。このとき、記録用光ビームは、記録用の情報に応じて変調されているので、光ディスクＰＤの所定位置（情報記録エリア）には、情報に対応したピット列が形成され、これにより、光ディスクＰＤに情報が記録されることになる。このとき、本実施形態では、ライトストラテジ部５８にて、ピット（記録マーク）の形状歪によるデータ誤りを抑えるようにしている。
【００６２】
たとえば、光源として用いるレーザとしては、近年、半導体素子を利用した半導体レーザが、極めて小型で、かつ駆動電流に高速に応答するため、各種装置の光源として広く使用されるようになっている。また、記録や再生の媒体として用いる書換可能な光ディスクＰＤとしては、相変化光ディスクや光磁気ディスクなどが広く知られており、記録、再生、消去する際に照射されるレーザ光の出力が異なる。
【００６３】
一般的には、記録時は光ディスクＰＤにピットと呼ばれる記録マークを作るために、レーザビームの出力を高くする（たとえば３０ｍＷ以上）が、再生時は記録ピットを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い出力（たとえば３ｍＷ）のレーザビームを光ディスクＰＤに照射するようにしている。近年の高密度、高転送レートの光ディスクＰＤにおいて、記録再生が可能なエラーレートを得るためには、これらのレーザビームの強度を十分に制御することが必要とされている。
【００６４】
しかし、半導体レーザは駆動電流・光出力特性の温度特性変化が著しく、その光出力を所望の強度に設定するために、半導体レーザの光出力を一定に制御する回路、いわゆるＡＰＣ制御回路が必要となる。ＡＰＣ制御では、情報書込み時の光信号をモニタリングして得た帰還電流が所定のパワー基準電流となるような負帰還制御ループを構成することで、レーザ発光パワーが一定になるように制御する。
【００６５】
ここで、近年の書込可能な光ディスクＰＤでは、その高密度化の優位性より記録マークの両端の変化を記録するマークエッジ記録が主流となっている。また、マークエッジ記録でのマークの形状歪によるデータ誤りを抑える技術として、ライトストラテジ部５８においては、ディスクの材質と記録速度に応じてレーザ出力パワーをマルチパルス変調するライトストラテジ技術を採用する（たとえば特開２０００−２４４０５４号公報参照）。
【００６６】
＜＜位相同期部：比較例＞＞
図２は、比較例の回路構成を説明する図である。この比較例は、一般的なＰＬＬ構成にも用いることができるが、特許文献１の構成で自然角周波数ωｎおよびダンピングファクタζをキャリブレーションするのに特化した技術である。ここでは、一般的なＰＬＬ構成にキャリブレーションする場合で示すが、ＰＬＬ回路本体部分は特許文献１の構成にしてもよい。
【００６７】
比較例の位相同期部１００は、発振部１０１の発振ゲインＫosciを補正するゲイン特性情報取得部１０７を有する。ゲイン特性情報取得部１０７は、２種類の目標周波数（判定基準周波数ｆ１，ｆ２）を使って、所定の規定信号Ｉｎと発振部１０１を各周波数で発振させるための補正分とを合成して発振制御電流Ｉcnt として発振部１０１に供給しながら、実動状態の発振部１０１の入力信号−発振周波数変換ゲインＫosciを規定する２種類の目標周波数の各発振制御信号の差の情報を測定することで、入力信号−発振周波数変換ゲインＫosciのばらつきを補正するための制御電流Ｉcpcnt （補正信号の一例）を示す情報を取得して所定の記憶媒体に記憶しておく。そして、実際の位相同期動作時には、記憶しておいた情報で示される制御電流Ｉcpcnt を補正信号として使って、入力信号−発振周波数変換ゲインＫosciのばらつきが相殺されるようにループフィルタ駆動部１０４を制御する。
【００６８】
ループフィルタ駆動部１０４は、位相比較部１０３から出力された比較結果信号Compに応じた駆動電流（チャージポンプ電流Ｉcpと称する）を入出力するチャージポンプ１０４CPと、チャージポンプ１０４CPにバイアス電流Ｉcpbiasを供給する電流値可変型の電流源１０５CPとを備えている。電流値可変型の電流源１０５CPは、電流モードでチャージポンプ電流Ｉcpを制御可能になっている。
【００６９】
位相同期部１００は、各部からの電流信号を加算して発振部１０１の周波数制御入力端子１０１inに供給する電流加算部１０８と、電流加算部１０８に所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini を供給する規定電流源１０９を備えている。電流加算部１０８は、各部からの電流信号を加算することで、出力発振信号Ｖout の位相がデジタルデータ列Ｄinの位相に同期するように発振制御電流Ｉcnt を生成する。
【００７０】
希望とする周波数（＝発振周波数ｆcco ）が複数種類となる場合には、その希望とする周波数（＝発振周波数ｆcco ）の別に最適化させた初期電流Ｉini を設定する。このため、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、規定電流源１０９の初期電流Ｉini を切り替える。このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電流Ｉini が設定されている周波数別の規定電流源１０９を用意しておき、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、その周波数別の規定電流源１０９を、その周波数に適合したものに切り替える構成を採る。
【００７１】
こうすることで、ゲイン特性情報取得部１０７によるゲイン補正処理に基づく周波数制御電流Ｉosciは、初期電流Ｉini （およびループフィルタ出力電流Ｉlp）下での実動状態の発振周波数ｆcco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた１つの初期電流Ｉini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部１０７からの周波数制御電流Ｉosciで対応する場合よりも、ゲイン特性情報取得部１０７が対処すべき補正電流量（＝周波数制御電流Ｉosci）を少なくすることができる。
【００７２】
ゲイン特性情報取得部１０７は、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco を２種類の判定基準周波数ｆ１，ｆ２と比較する周波数比較部１７０と、周波数比較部１７０における第１の判定基準周波数ｆ１との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ１）として保持する第１の周波数比較結果保持部１７２_1と、周波数比較部１７０における第２の判定基準周波数ｆ２との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ２）として保持する第２の周波数比較結果保持部１７２_2と、周波数比較結果保持部１７２_1，１７２_2のそれぞれに保持された各Ｎビットの周波数比較結果ｆcompをアナログ信号に変換するＤＡ変換部１７４_1，１７４_2を備える。
【００７３】
周波数比較部１７０には、発振部１０１から出力発振信号Ｖout が信号入力端子１７０_1に供給され、また、判定基準周波数ｆ１，ｆ２をそれぞれ指定する情報が判定基準周波数設定端子１７０_2，１７０_3に供給され、周波数比較結果ｆcompを判定結果出力端子１７０_4から出力する。
【００７４】
周波数比較部１７０は、目標周波数としての判定基準周波数ｆ１、ｆ２のそれぞれについて、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２との大小を比較し、その周波数比較結果ｆcompを周波数比較結果保持部１７２_1，１７２_2に渡す。
【００７５】
周波数比較結果保持部１７２_2には、判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応したＮビットのデジタルデータが保持される。判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応した値であるから、この周波数比較結果保持部１７２_2が保持するＮビットのデジタルデータは、発振部１０１の入力信号−発振周波数変換ゲインＫosciを反映したものとなる。
【００７６】
ゲイン特性情報取得部１０７は、入力端子１７５_1に取り込んだ第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2の経路を切り替える経路選択スイッチ１７５と、第１のＤＡ変換部１７４_1の出力電流信号Ｉout_1 と経路選択スイッチ１７５の一方の出力端子１７５_2を介しての第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 とを加算する電流加算部１７６Ａと、経路選択スイッチ１７５の他方の出力端子１７５_3を介しての第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 をＫ倍（後述するがＫはカレントミラー比）に増幅する電流電流変換部１７７とを備えている。
【００７７】
ＤＡ変換部１７４_1，１７４_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較結果保持部１７２_1，１７２_2に記憶されているビット別の周波数比較結果に基づいて、ビット順に周波数制御信号の一例である出力電流信号Ｉout_1，Ｉout_2を順次生成していく。ビット順の途中段階では、発振周波数ｆcco を判定基準周波数ｆ１，ｆ２にさせることはできていないが、最終的に得られる出力電流信号Ｉout_1 ，Ｉout_2 では、ほぼ発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に一致させる状態になっている。
【００７８】
電流加算部１７６Ａは、判定基準周波数ｆ１についてのＤＡ変換部１７４_1から出力される出力電流信号Ｉout_1 と判定基準周波数ｆ２についてのＤＡ変換部１７４_2から出力される出力電流信号Ｉout_2 とを加算して最終的な周波数制御電流Ｉosci（周波数制御信号）として発振制御信号生成部の一例である電流加算部１０８に供給する。
【００７９】
周波数比較結果保持部１７２_1およびＤＡ変換部１７４_1は、第１の目標周波数である判定基準周波数ｆ１の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、電流制御発振回路１０１Ｂから出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１（第１の目標周波数）となるようにするために必要となる規定信号Ｉｎとの差分である出力電流信号Ｉout_1 を判定基準周波数ｆ１用の第１の周波数制御信号として取得する第１の周波数制御信号取得部を構成する。
【００８０】
周波数比較結果保持部１７２_2およびＤＡ変換部１７４_2は、第２の目標周波数である判定基準周波数ｆ２の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ２（第２の目標周波数）となるようにするために必要となる規定信号Ｉｎを出力電流信号Ｉout_1 （第１の周波数制御信号）で補正した信号との差分である出力電流信号Ｉout_2 を判定基準周波数ｆ２用の第２の周波数制御信号として取得する第２の周波数制御信号取得部を構成する。
【００８１】
経路選択スイッチ１７５は、判定基準周波数ｆ２についてのＤＡ変換部１７４_2から出力された出力電流信号Ｉout_2を、補正情報取得時には電流加算部１７６Ａに供給し、通常の位相同期動作時には駆動部１０４Ｚの一例であるループフィルタ駆動部１０４側に供給されるように切り替える。
【００８２】
電流加算部１７６Ａは、出力電流信号Ｉout_1 と出力電流信号Ｉout_2 との加算結果（Ｉout ）を周波数制御電流Ｉosciとして電流加算部１０８に供給する。また、電流電流変換部１７７は、第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 をＫ倍にした電流を制御電流Ｉcpcnt として、電流値可変型の電流源１０５CPの制御入力端子１０５CPａに供給する。
【００８３】
ここで、周波数比較部１７０は、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較して、その周波数比較結果ｆcompをデジタルデータ０，１の何れかで出力する。たとえば、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければ“１”を出力し、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも低ければ“０”を出力する。よって、周波数比較部１７０にて出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較するだけでは、比較結果としてはＮビットのデジタルデータは得られない。
【００８４】
しかしながら、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１，ｆ２に近づくように周波数比較部１７０での周波数比較結果ｆcompを反映させた周波数制御電流Ｉosciを発振部１０１に供給して、再度（最終的にはＮ回）、同じようにして、周波数比較部１７０にて、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較する周波数２分探索法を採用する。その結果、Ｎ回の繰返しの都度、比較結果の重付けが小さくなるものと考えることができる。
【００８５】
そこで、周波数比較結果保持部１７２_1，１７２_2では、周波数比較部１７０におけるＮ回の比較処理に連動して、最初の周波数比較結果ｆcompをＮビットの上位ビットに記憶し、次回以降は、順次下位ビットに記憶するようにする。つまり、周波数比較結果保持部１７２_1，１７２_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較部１７０による周波数比較結果ｆcompを順次ビットの重付け順にビット別に記憶していく。
【００８６】
これにより、周波数比較結果保持部１７２_1，１７２_2には、最終的に、Ｎビットのデジタルデータが記憶される。Ｎ回の探索によって、周波数比較結果保持部１７２_1，１７２_2には、出力発振信号Ｖout の発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に順次近づけていくことのできる出力電流信号Ｉout_1，Ｉout_2を示すＮビットのデジタルデータが順に保持されていくことになる。
【００８７】
電流加算部１０８は、規定電流源１０９から供給される所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini と、電圧電流変換部１６６から出力されたループフィルタ出力電流Ｉlpと、ゲイン特性情報取得部１０７の電流加算部１７６からの周波数制御電流Ｉosciとを加算して、発振部１０１の周波数制御入力端子１０１inに供給する発振制御電流Ｉcnt とする。
【００８８】
電流電流変換部１７７は、ゲイン特性情報取得部１０７における補正処理によって取得され周波数比較結果保持部１７２_2に保持されたデータに基づくＤＡ変換部１７４_2から出力される出力電流信号Ｉout_2をＫ倍（Ｋの設定手法については後述する）することで電流源１０５CPに供給する制御電流Ｉcpcnt を取得する信号変換部の一例である。
【００８９】
このような構成の位相同期部１００におけるキャリブレーションは次のようにする。まず、ＰＬＬとして動作する前に発振部１０１のゲインキャリブレーションを行なう。キャリブレーションを始めるときには位相比較部１０３およびループフィルタ駆動部１０４の動作を停止し、発振部１０１に初期電流または初期電圧を与え発振させる。このときの発振周波数を外部基準クロックを用いて計測し、周波数比較部１７０で判定基準周波数Ａと比較する。その結果を周波数比較結果保持部１７２_1に上位ビットから記憶し、その記憶した値でＤＡ変換部１７４_1を上位ビットから順に動作させ、その出力を発振部１０１の入力に加算または減算をする。これをＮ回繰り返して発振部１０１の発振周波数を判定基準周波数Ａの周波数ｆａに一致させる。次に周波数比較部１７０の判定基準周波数を変更し。前記と同様に判定基準周波数Ｂの周波数ｆｂに一致させる。その後、経路選択スイッチ１７５により、ＤＡ変換部１７４_2の出力を発振部１０１の入力から電流電流変換部１７７側に切り替えＫ倍して電流源１０５CPのバイアス電流とする。
【００９０】
このような仕組みを採ることで、発振部１０１の発振ゲインＫosci（ＣＣＯ回路ゲインＫcco またはＶＣＯ回路ゲインＫvco ）がキャリブレーションされ、ループフィルタ部１０６の定数（抵抗値Ｒ、容量値Ｃ）が不変であるとすれば、ＰＬＬの自然角周波数ωｎおよびダンピングファクタζを常に一定にすることができる。
【００９１】
しかしながら、比較例では、以下のような課題が残る。１つ目の課題はノイズ性能である。発振部１０１の入力端子に関係する規定電流源１０９Ａ（初期値バイアス回路）、ＤＡ変換部１７４、およびそれらの電流を加算する電流加算部１０８はアナログ回路であり、それぞれの回路内で発生したノイズが発振部１０１の入力端子で加算されているため、それらの回路に低ノイズ性能が要求される。ジッタ性能はＰＬＬ回路において最も重要な性能であり、ＰＬＬ回路内の雑音量に依存する。したがって、これらの回路追加はＰＬＬ回路のジッタ性能を悪化させてしまう。また、特許文献１の構成と組み合わせたときには、Ｇｍ回路もその対象であり、さらに抵抗や電流２乗補正回路を用いた場合もジッタ性能を悪化させる要因となる。
【００９２】
２つ目はキャリブレーション方式である。この方式では発振ゲインＫosci（ＣＣＯ回路ゲインＫcco やＶＣＯ回路ゲインＫvco ）のキャリブレーション情報をループフィルタ駆動部１０４の電流源１０５CPにバイアス電流としてフィードバックしている。つまり、発振ゲインＫosciが大きく変動するとキャリブレーションされたＣＰ回路ゲインＫcpはその変動に反比例し、大きく変動することとなる。よって、ループフィルタ駆動部１０４の設計検証が困難になる。
【００９３】
３つ目の課題は面積である。たとえば、当該比較例では、ゲイン特性情報取得部１０７内に２つのＮビットＤＡＣ（ＤＡ変換部１７４_1，１７４_2）があり、これらで発振ゲインＫosciのキャリブレーション精度およびキャリブレーション範囲が決定される。雑音・素子バラつきなどを考慮すると回路面積を小さくすることが困難となる。
【００９４】
４つ目の課題は、設計・検証の手間である。ＰＬＬ本体以外の構成要素にアナログ回路が内在しているため設計・検証の手間が掛かってしまう。
【００９５】
そこで、回路構成のコンパクトさ、自然角周波数ωｎとダンピングファクタζの変更自由度と一方を変更したときの他方を一定に維持する調整の容易さを実現し得るように、抵抗素子１６２への電流パス（以下ＲＤパスと称する）と容量素子１６４への電流パス（以下ＣＰパスと称する）の独立性を確保する仕組みがないかを考え、その構成に適応するキャリブレーション回路を備えた位相同期回路を考案した。次に、このような本実施形態の位相同期部１００について説明する。
【００９６】
＜＜位相同期部：基本構成＞＞
図３は、本実施形態の位相同期部１００の基本構成を説明する図である。図４は、比較例の線形Ｇｍ回路を示す図である。本実施形態の位相同期部１００Ａは、発振部１０１、位相比較部１０３、チャージポンプ回路を利用したループフィルタ駆動部１０４、およびループフィルタ部１０６を備える点で、一般的な位相同期回路と基本構成を同じにする。発振部１０１、位相比較部１０３、ループフィルタ駆動部１０４、およびループフィルタ部１０６を纏めてＰＬＬ本体部と称する。
【００９７】
本実施形態の位相同期部１００Ａは、ＰＬＬ本体部に加えて、発振部１０１の周波数変換ゲイン特性の製造バラつきや温度特性を補正するキャリブレーション機能を持つゲイン特性情報取得部１０７を備える。ゲイン特性情報取得部１０７は、基準電位生成部２２０と、基準抵抗２３９を有するバイアス電流生成部２３０と、基準電圧生成部２４０と、判定処理部２５０を備える。
【００９８】
位相同期部１００Ａはさらに、ＰＬＬ本体部に対してゲイン特性情報取得部１０７の機能を働かせるための切替機構として、ループフィルタ部１０６と発振部１０１の間にスイッチ構成の電圧選択部２１０を有する。つまり、本実施形態の位相同期部１００Ａは、位相同期回路の基本構成であるＰＬＬ本体部に、ゲイン特性情報取得部１０７で示す部分を付加したものである。
【００９９】
ゲイン特性情報取得部１０７と電圧選択部２１０で、キャリブレーション部CALIB が構成される。キャリブレーション部CALIB は、複数の所定の大きさの発振制御信号を使い、各発振制御信号の元での実際の発振周波数の差に基づき発振部１０１の実動の発振ゲインＫoscic の情報を取得し、この実動の発振ゲインＫoscic と目標の発振ゲインＫoscit との差に基づき発振部１０１が発振動作するための動作電流（電源電流、発振バイアス電流）を補正する。
【０１００】
補正の仕組みとしては、電圧モードでの補正も考えられるが、補正量を適宜変更することを考えると電流量を加算する仕組みの方が取り扱いが容易であるので、ここでは電流モードで補正する仕組みを採る。そのため、発振部１０１は、電流補正部（電流源部）と電流制御発振回路との組合せになる。電流モードで補正する仕組みを採る際には、耐ノイズ性を考慮した回路構成を採る。
【０１０１】
たとえば、比較例の線形Ｇｍ回路を図４に示す。この構成では、一般的にＩｂを流す電流源やＶinn （反転入力），Ｖinp （非反転入力）などに外部のノイズを含む電圧（電流）がバイアスとして与えられているため、構成要素のトランジスタや自身のノイズ以外にもノイズを含み、そのノイズが、この線形Ｇｍ回路を伝播し、出力電流Ｉout に出力されてしまう。本実施形態では、後述する図８のように、Ｇｍ回路を構成しているトランジスタが出力するノイズ以外のバイアスノイズを含まないような回路構成を採る。
【０１０２】
ループフィルタ部１０６は、第１ループフィルタ回路部１０６_1と第２ループフィルタ回路部１０６_2の直列回路で構成されている。「ループフィルタ回路部」は、回路構成として抵抗素子や容量素子の単独のものやそれらの各素子の直列回路や並列回路で構成されたものを纏めて総称したものである。
【０１０３】
第１ループフィルタ回路部１０６_1は、抵抗要素と容量要素の内の抵抗要素の方が主体的となる抵抗回路にする。たとえば、本実施形態においては、第１ループフィルタ回路部１０６_1に抵抗素子１６２を使用する。この抵抗素子１６２は、バイアス電流生成部２３０の基準抵抗２３９と素子マッチングをとっておく。
【０１０４】
素子マッチングとは、少なくとも温度変化特性が揃ったものが使用されることを意味する。そのための仕組みとしては、基準抵抗２３９と抵抗素子１６２は同一チップ内に作成するのが最も簡便な方法である。もちろん、チップ外部に、温度特性の揃った抵抗素子を設けてもよい。たとえば、一方がカーボン抵抗で他方が金属被膜抵抗などのように、種類の異なる抵抗素子の組合せは温度変化特性が異なるので好ましくない。
【０１０５】
一方、第２ループフィルタ回路部１０６_2は、抵抗要素と容量要素の内の容量要素の方が主体的となる積分回路（容量回路）にする。たとえば、本実施形態においては、第２ループフィルタ回路部１０６_2に容量素子１６４を使用する。本実施形態の場合、抵抗素子１６２は、一端がループフィルタ駆動部１０４と発振部１０１との接続点（ノードND１０１）に接続され、他端が容量素子１６４の一端と接続されている。抵抗素子１６２と容量素子１６４の接続点をノードND１０２とも称する。容量素子１６４の他端は基準点（接地もしくは負電源：以下同様）に接続されている。容量素子１６４と抵抗素子１６２の接続態様を逆にしたときには、ＲＤパスの電流を引き込めないという回路都合上の難点があるけれども、このような接続態様であればその問題はない。位相同期部１００をＩＣ（半導体集積回路）で構成する場合、抵抗素子１６２はＩＣ内に作り込み、容量素子１６４は、そのＩＣの外部で接続する構成を採るのがよい。
【０１０６】
本実施形態の位相同期部１００Ａのループフィルタ駆動部１０４は、第１ループフィルタ回路部１０６_1を駆動する第１ループフィルタ駆動部１０４_1と、第２ループフィルタ部１０６_2を駆動する第２ループフィルタ駆動部１０４_2を有する。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2には、位相比較部１０３から比較出力として、アップ信号UPとダウン信号DOWN（纏めてアップ／ダウン信号UP/DOWN とも称する）が共通に供給される。アップ／ダウン信号UP/DOWN は、デジタルデータ列Ｄinおよび出力発振信号Ｖout の位相を比較し、比較結果である位相差を示す誤差信号（位相誤差情報）である。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2は位相比較部１０３からのアップ／ダウン信号UP/DOWN を共通に使用するが、それらの動作は独立である。
【０１０７】
本実施形態の基本構成では、第１ループフィルタ駆動部１０４_1は第１ループフィルタ回路部１０６_1へ差動的に位相誤差情報に応じたパルス幅のパルス電流を出力する差動出力（Differential Output ）構成のものであり、第２ループフィルタ駆動部１０４_2は第２ループフィルタ回路部１０６_2へ通常のように位相誤差情報に応じたパルス幅のパルス電流を出力するシングルエンド出力（Single End Output ）構成のものである。すなわち、第１ループフィルタ駆動部１０４_1は差動パルス出力部の一例であり、第２ループフィルタ駆動部１０４_2はシングルエンドパルス出力部の一例である。これらパルス出力部の出力電流をそれぞれ可変とすることで、発振部１０１の発振周波数を可変にできる。
【０１０８】
第１ループフィルタ駆動部１０４_1は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じた差動出力のパルス電流を出力する。一例として、第１ループフィルタ駆動部１０４_1は、その正相出力端（OUT+）が抵抗素子１６２と発振部１０１との接続点（ノードND１０１）に接続され、その逆相出力端（OUT-）が抵抗素子１６２と容量素子１６４の接続点に接続される。
【０１０９】
ここで、ゲイン特性情報取得部１０７を備えている本実施形態の位相同期部１００Ａにおいては、差動パルス出力回路の一例である第１ループフィルタ駆動部１０４_1は、位相比較部１０３からのアップ／ダウン信号UP/DOWN （位相誤差情報）とバイアス電流生成部２３０からのバイアス電流ＩｂCP（本構成例ではバイアス電流ＩｂCPR ）に応じた差動出力のパルス電流を出力する。
【０１１０】
第２ループフィルタ駆動部１０４_2は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じたシングルエンド出力のパルス電流を出力する。第２ループフィルタ駆動部１０４_2は、そのシングルエンド出力端（OUT ）が抵抗素子１６２と容量素子１６４の接続点に接続される。
【０１１１】
つまり、この例では、第１ループフィルタ駆動部１０４_1の逆相出力端（OUT-）と第２ループフィルタ駆動部１０４_2の出力端が、抵抗素子１６２と容量素子１６４の接続点に共通に接続される。全体としては、第１ループフィルタ駆動部１０４_1の正相出力端（OUT+）であるノードND１０１の電圧に応じて発振部１０１の発振周波数が可変な構成となる。
【０１１２】
本実施形態では、第１ループフィルタ駆動部１０４Ａ_1は、位相誤差情報に応じた差動出力のパルス電流を出力する差動出力チャージポンプ回路DOCPを有し、第２ループフィルタ駆動部１０４Ａ_2は、位相誤差情報に応じたシングルエンド出力のパルス電流を出力するシングルエンドチャージポンプ回路SECPを有する。位相情報に応じたパルス電流を生成するパルス電流出力部の構成としてはチャージポンプ回路が簡易で好ましい。
【０１１３】
差動出力チャージポンプ回路DOCPは、抵抗素子１６２へ差動的にパルス電流を出力し、シングルエンドチャージポンプ回路SECPは容量素子１６４に通常のようにパルス電流を出力することになる。換言すると、抵抗素子１６２は、その両端に、差動出力チャージポンプ回路DOCPからの差動パルス電流が流れる。容量素子１６４には、シングルエンドチャージポンプ回路SECPからのシングルエンドパルス電流が流れる。
【０１１４】
なお、第１ループフィルタ駆動部１０４Ａ_1は差動のパルス電流を出力する構成であればよいし、第２ループフィルタ駆動部１０４Ａ_2はシングルエンドのパルス電流を出力する構成であればよく、必ずしもチャージポンプ回路構成のものである必要はない。たとえば、差動出力型やシングルエンド出力型の電流出力のＤＡ変換回路（ＤＡＣ；Digital to Analog Converter ）を使用してもよい。この場合においても、ループフィルタ部１０６の抵抗回路（抵抗素子１６２）を駆動する側のループフィルタ部１０６はバイアス電流生成部２３０で生成されたバイアス電流ＩｂCPR に応じた大きさのパルス電流を生成するような構成を採ればよい。
【０１１５】
ここで、差動出力チャージポンプ回路DOCPにおける正相出力端（OUT+）および逆相出力端（OUT-）におけるソース電流とシンク電流に差があると、その差分は容量素子１６４をチャージする電流にも使われる。本実施形態では、この差分がゼロとなるようにすることで、抵抗素子１６２による電圧生成と容量素子１６４による電圧生成を独立で行なうことができるようにする。この性質を利用することで、２つのパルス電流出力回路（ここではチャージポンプ回路）のゲインを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることを可能とし、かつ、その制御式を簡易にする。
【０１１６】
ループフィルタ部１０６と発振部１０１の間に介在する電圧選択部２１０は、その一方の入力端がノードND１０１（つまり第１ループフィルタ駆動部１０４_1の出力）に接続され、他方の入力端が基準電圧生成部２４０に接続され、出力端が発振部１０１に接続されている。
【０１１７】
ループフィルタ駆動部１０４の後段に設けられた発振部１０１としては、電圧制御発振回路１０１Ａを使用することもできるし、電流制御発振回路１０１Ｂを使用することもできる。電圧制御発振回路１０１Ａの場合は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を周波数制御入力端子１０１Ａinに供給して発振動作する構成にすればよい。ここで、電圧Ｖｒは抵抗素子１６２の両端電圧であり、Ｖｃは容量素子１６４の両端電圧である。
【０１１８】
電流制御発振回路１０１Ｂの場合は、２つの電圧電流変換部１６６_1，１６６_2と電流加算部１６８を設ける。電圧電流変換ゲインＧｍ１の電圧電流変換部１６６_1は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を発振制御電流Ｉcnt_1 に変換する。電圧電流変換ゲインＧｍ２の電圧電流変換部１６６_2は、ノードND１０２の電圧Ｖｃを発振制御電流Ｉcnt_2 に変換する。電流加算部１６８は、発振制御電流Ｉcnt_1 ，Ｉcnt_2 を合成して発振制御電流Ｉcnt を生成して電流制御発振回路１０１Ｂの周波数制御入力端子１０１Ｂinに供給する。
【０１１９】
電圧制御発振回路１０１Ａや電流制御発振回路１０１Ｂの後段には、必要に応じて、出力された出力発振信号Ｖout の発振周波数ｆcco を１／αに分周して分周発振信号Ｖout1を取得する分周部１０２を設けてもよい。αは、分周比であって、正の整数、好ましくは２のべき乗で、かつ可変にする。
【０１２０】
本実施形態では、ループフィルタ駆動部１０４およびループフィルタ部１０６との接続関係を考慮すれば、電圧制御発振回路１０１Ａにした方が回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部１６６（トランスコンダクタンス）が不要でその変換特性の影響を受けない点や耐ノイズ性が増すなどで有利である。
【０１２１】
ゲイン特性情報取得部１０７の各部は、次のようになっている。先ず、基準電位生成部２２０は、一定の基準電圧Ｖref を出力する定電圧源回路であり、たとえば、バンドギャップリファレンス（ＢＧＲ）などのプロセスや温度依存性のない電圧源を有する。
【０１２２】
バイアス電流生成部２３０は、バイアス電流を作り出すバイアス電流源回路であり、基準電位生成部２２０から出力される基準電圧Ｖref と基準抵抗２３９に基づき、第１ループフィルタ駆動部１０４_1のバイアス電流ＩｂCPや基準電圧生成部２４０のバイアス電流ＩｂVrefを生成する。
【０１２３】
判定処理部２５０は、ゲイン特性情報取得部１０７の主要部である。この判定処理部２５０は、発振部１０１から出力された出力発振信号Ｖout に基づき発振制御信号（電圧もしくは電流）対周波数特性をキャリブレーションするために、基準電圧生成部２４０が２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成するための電圧切替制御信号EnVc1 ，EnVc2 を基準電圧生成部２４０に供給する。また、判定処理部２５０は、発振部１０１の出力クロックから発振制御信号対周波数特性Ｋoscを測定し、それが所望の値になるように、発振部１０１を制御する。ＶＣＯコントロール電圧Ｖc1，Ｖc2は、キャリブレーション時に使用される補正処理用の発振制御信号（補正制御信号）である。基準電圧生成部２４０は、この補正処理用の発振制御信号（ＶＣＯコントロール電圧Ｖc1，Ｖc2）を生成する補正制御信号生成部の一例である。
【０１２４】
基準電圧生成部２４０は、バイアス電流生成部２３０からのバイアス電流ＩｂVrefを参照電流に使用して、判定処理部２５０からの２つの電圧切替制御信号EnVc1 ，EnVc2 に基づき、バイアス電流生成部２３０で生成される第２のバイアス電流に応じた発振基準電圧となるゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成する。そして、生成したＶＣＯコントロール電圧Ｖc1，Ｖc2を、電圧選択部２１０の他方の入力端に印加する。
【０１２５】
＜チャージポンプ部＞
図５は、差動出力チャージポンプ回路DOCPとシングルエンドチャージポンプ回路SECPの構成例を説明する図である。シングルエンド出力がノードND１０２に接続されたシングルエンドチャージポンプ回路SECPは、図５（１）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１２０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１２２と、２つの制御スイッチ１２４，１２５を有する。シングルエンドチャージポンプ回路SECPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を出力端（OUT ）に入出力する。ソース電流源１２０のソース電流量Ｉ_120とシンク電流源１２２のシンク電流量Ｉ_122は同量にする。
【０１２６】
制御スイッチ１２４はソース電流源１２０とシングルエンド出力端（OUT ）との間に接続され、制御スイッチ１２５はシンク電流源１２２とシングルエンド出力端（OUT ）との間に接続されている。制御スイッチ１２４には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１２５には、位相比較部１０３からのダウン信号DOWNが供給される。
【０１２７】
アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには制御スイッチ１２４がオンし、ソース電流源１２０からのソース電流が負荷である容量素子１６４に供給される。一組の各電流源１２０，１２２はソース動作を行なう。一方、ダウン信号DOWNがアクティブなときには制御スイッチ１２５がオンし、負荷である容量素子１６４からシンク電流がシンク電流源１２２に流れ込む。一組の各電流源１２０，１２２はシンク動作を行なう。つまり、シングルエンドチャージポンプ回路SECPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流と称する）を容量素子１６４に入出力する。容量素子１６４（ノードND１０２）には、シングルエンドチャージポンプ回路SECPによる制御により、容量素子１６４の両端に電圧Ｖｃが発生する。この電圧Ｖｃは、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで調整される。
【０１２８】
一方、差動出力が抵抗素子１６２の両端（ノードND１０１とノードND１０２）に接続された差動出力チャージポンプ回路DOCPの動作は、差動出力である点を除いては、シングルエンドチャージポンプ回路SECPと同一であり、アップ／ダウン信号UP/DOWN に応じて各制御スイッチ１３４〜１３７をオン／オフし、それに応じた差動電流を出力するというものである。したがって、このような差動型のチャージポンプ回路は、シングルエンドチャージポンプ回路SECPに対して、スイッチング素子の追加のみにより容易に構成することが可能である。
【０１２９】
具体的には、差動出力チャージポンプ回路DOCPは、図５（２）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１３０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１３２と、４つの制御スイッチ１３４，１３５，１３６，１３７を有する。差動出力チャージポンプ回路DOCPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を正相出力端（OUT+）に入出力し、パルス電流Ｉout-を逆相出力端（OUT-）に入出力する。ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１２２のシンク電流量Ｉ_132は同量にする。
【０１３０】
制御スイッチ１３４はソース電流源１２０と正相出力端（OUT+）との間に接続され、制御スイッチ１３５はシンク電流源１３２と正相出力端（OUT+）との間に接続されている。制御スイッチ１３６はソース電流源１２０と逆相出力端（OUT-）との間に接続され、制御スイッチ１３７はシンク電流源１３２と逆相出力端（OUT-）との間に接続されている。制御スイッチ１３４，１３７には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１３５，１３６には、位相比較部１０３からのダウン信号DOWNが供給される。
【０１３１】
前述のように、アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには、制御スイッチ１３４がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３７がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０１からノードND１０２の方向である。一方、ダウン信号DOWNがアクティブなときには、制御スイッチ１３６がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３５がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０２からノードND１０１の方向である。
【０１３２】
つまり、差動出力チャージポンプ回路DOCPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流）を抵抗素子１６２に入出力する。このとき、ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１３２のシンク電流量Ｉ_132が同量であれば、アップ信号UPがアクティブなときやダウン信号DOWNがアクティブなときの何れも、そのパルス幅に関わらず、電流が全て抵抗素子１６２のみで消費され、容量素子１６４をチャージする電流に使われることはない。ソース電流量Ｉ_130＝シンク電流量Ｉ_132＝Ｉ_R、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔ、抵抗素子１６２の抵抗値Ｒ_162とすると、抵抗素子１６２の両端電圧ＶｒはＩ_R×Δｔ×Ｒ_162となる。アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで、抵抗素子１６２の両端電圧Ｖｒが調整される。アップ信号UPとダウン信号DOWNの何れかアクティブかで抵抗素子１６２に流れる電流の向きが逆になるので、差動出力チャージポンプ回路DOCPのみで位相が一定になるように発振部１０１を制御し得る電圧Ｖｒが抵抗素子１６２に発生する。
【０１３３】
抵抗素子１６２の両端の電圧Ｖｒは、ノードND１０２の電圧Ｖｃと加算されてループフィルタ電圧Ｖloopとして発振部１０１に供給される。電圧Ｖｒおよび電圧Ｖｃはともに位相誤差情報を示すアップ／ダウン信号UP/DOWN に基づき制御されるものであるから、最終的には、位相誤差情報がゼロとなるように発振部１０１の出力周波数が制御されることになる。位相同期回路としての基本的動作は一般的なものと変りがない。
【０１３４】
＜位相同期部のループ特性；本実施形態＞
ここで、本実施形態の位相同期部１００Ａのループ特性についてさらに詳しく解析する。位相同期部１００の動作の解析には、いわゆるチャージポンプＰＬＬの解析として一般的な、線形化した閉ループ伝達関数を用いることができる。
【０１３５】
本実施形態の位相同期部１００Ａの場合、発振部１０１の入力−発振周波数変換ゲインＫosci、抵抗値Ｒ（＝抵抗素子１６２の抵抗値Ｒ_162）、容量値Ｃ（＝容量素子１６４の容量値Ｃ_164）、ＣＰＲ回路ゲインＫcpr 、ＣＰＣ回路ゲインＫcpc とすると、その自然角周波数ωｎおよびダンピングファクタζは、式（３−１）および式（３−２）のように表すことができる。因みに、ＣＰＲ回路ゲインＫcpr は、差動出力チャージポンプ回路DOCPで構成された第１ループフィルタ駆動部１０４_1の回路ゲインであり、ＣＰＣ回路ゲインＫcpc は、シングルエンドチャージポンプ回路SECPで構成された第２ループフィルタ駆動部１０４_2の回路ゲインである。
【０１３６】
【数３】
【０１３７】
ここで、たとえば、位相同期部１００Ａを記録再生装置１に適用する場合において、式（３−１）に基づき自然角周波数ωｎを、次世代ＤＶＤ、通常のＤＶＤ、ＣＤの３種類の光ディスクＰＤの規格で決められている値に設定するには、位相同期部１００ＡをＩＣとしたときには、抵抗値Ｒや容量値Ｃは固定値であるため、チャージポンプ電流Ｉcpや分周部１０２での分周比αあるいは入力−発振周波数変換ゲインＫosciを調整しなければならない。
【０１３８】
本実施形態の場合、式（３）から分かるように、ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr を変えることにより、容量値Ｃと抵抗値Ｒは一定のままでも自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができる。自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な高性能なＰＬＬ回路が実現できるようになる。本実施形態の基本構成では、抵抗素子１６２の駆動を差動出力チャージポンプ回路DOCPにより行なうことで、２つのチャージポンプ回路のゲインＫcpc ，Ｋcpr を変化させて、自然角周波数ωｎとダンピングファクタζを自由に調整可能とする際に、その制御式が簡易になっている。
【０１３９】
シングルエンドパルス出力回路（シングルエンドチャージポンプ回路SECP）と差動パルス出力回路（差動出力チャージポンプ回路DOCP）を併用することにより、抵抗回路や積分回路（容量回路）をスイッチングすることなく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な、高性能ＰＬＬ回路を実現できる。
【０１４０】
また、本実施形態の位相同期部１００Ａの構成においては、特開平１０−０８４２７９号公報に記載の構成とは異なり、２つのチャージポンプ回路DOCP，SECPの出力の加算は、電流ではなく電圧で行なわれループフィルタ電圧Ｖloopが得られる。したがって、発振部１０１の入力は必ず電圧であり、先にも述べたが、発振部１０１としては、電流制御発振回路１０１Ｂではなく、電圧制御発振回路１０１Ａにすることが好ましい。
【０１４１】
その結果、電圧制御発振回路１０１Ａとしては、回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部（トランスコンダクタンス）が不要でその変換特性の影響を受けない。たとえば、リング発振器を使用すれば、電圧−発振周波数がほぼ線形であることが利用でき、Ｇｍ回路や電流２乗回路のような電流電圧変換のためのアナログ回路の追加を必要としない。これらの回路を必要としないため、その雑音は位相同期部１００Ａに加わらず、精度の高い位相同期回路出力が得られる。雑音だけでなく、それらの追加アナログ回路の設計手間やチップ面積も不要である。
【０１４２】
＜電流バイアス部＞
図６は、バイアス電流生成部２３０の構成例を説明する図である。バイアス電流生成部２３０は、オペアンプ（ＯｐＡｍｐ）などで構成された差動増幅部２３２と、電流ミラー部２３４と、基準抵抗部２３８を備える。差動増幅部２３２の反転入力端（−）には基準電位生成部２２０からの基準電圧Ｖref が供給される。基準抵抗部２３８は、抵抗値Ｒref の基準抵抗２３９を有する。
【０１４３】
電流ミラー部２３４は、差動増幅部２３２の出力段の図示しないトランジスタとカレントミラー接続された３つのｐチャネル型の電流源トランジスタ２３５，２３６，２３７を有する。電流源トランジスタ２３５，２３６，２３７のゲートは共通に差動増幅部２３２の出力と接続され、ソースは正電源側に接続されている。電流源トランジスタ２３５のドレインは、差動増幅部２３２の非反転入力端（＋）に接続されるとともに、基準電位（接地）との間に基準抵抗２３９が配置されている。
【０１４４】
バイアス電流生成部２３０は、基準電位生成部２２０からの基準電圧Ｖref を参照電圧とし、差動増幅部２３２のバーチャルショートを利用して基準抵抗２３９の上端を基準電圧Ｖref とすることで、Ｖref ／Ｒref で決定される参照電流Ｉref を作成する。そして、この参照電流Ｉref を、カレントミラー接続された電流源トランジスタ２３６により第１ループフィルタ駆動部１０４_1で必要な大きさの電流値にミラーリングして、バイアス電流ＩｂCPとする。同様に、参照電流Ｉref を、カレントミラー接続された電流源トランジスタ２３７により基準電圧生成部２４０で必要な大きさの電流値にミラーリングして、バイアス電流ＩｂVrefとする。バイアス電流ＩｂCPR は、抵抗回路（抵抗素子１６２）を駆動するためのバイアス電流であり、バイアス電流ＩｂVrefは発振ゲイン補正処理用のバイアス電流である。
【０１４５】
＜基準電圧生成部＞
図７は、基準電圧生成部２４０の構成例を説明する図である。図７（１）に示す第１例の基準電圧生成部２４０_1は、ゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖｃ１，Ｖc2を固定した電圧値に設定する構成のものである。これに対して、図７（２）に示す第２例の基準電圧生成部２４０_2は、ゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖｃ１，Ｖc2の電圧値を所定量シフト可能な構成のものである。
【０１４６】
第１例の基準電圧生成部２４０_1は、２つの抵抗素子２４２，２４３の直列回路と２つの切替スイッチ２４６，２４７を有する。抵抗素子２４２，２４３は、バイアス電流生成部２３０の基準抵抗２３９と素子マッチングをとっておく。ここでも、素子マッチングとは、少なくとも温度変化特性が揃ったものが使用されることを意味する。そのための仕組みとしては、基準抵抗２３９と抵抗素子２４２，２４３は同一チップ内に作成するのが最も簡便な方法である。もちろん、チップ外部に、温度特性の揃った抵抗素子を設けてもよい。たとえば、一方がカーボン抵抗で他方が金属被膜抵抗などのように種類の異なる抵抗素子の組合せは温度変化特性が異なるので好ましくない。
【０１４７】
抵抗素子２４２の一端は、バイアス電流生成部２３０の電流源トランジスタ２３７のドレインに接続されてバイアス電流ＩｂVrefが供給されるとともに、切替スイッチ２４６を介して電圧出力端Ｖctl に接続される。抵抗素子２４２の他端と抵抗素子２４３の一端の接続点は切替スイッチ２４７を介して電圧出力端Ｖctl に接続される。抵抗素子２４３の他端は基準電位（接地）に接続される。
【０１４８】
第１例の基準電圧生成部２４０_1は、バイアス電流生成部２３０の基準抵抗部２３８と素子マッチングをとった抵抗素子２４２，２４３にバイアス電流生成部２３０で作成したバイアス電流ＩｂVrefを流すことでＶＣＯコントロール電圧Ｖｃ１，Ｖc2を作り出す。抵抗素子２４２の抵抗値をＲ_242、抵抗素子２４３の抵抗値をＲ_243とする。ＶＣＯコントロール電圧Ｖc1は抵抗素子２４２と抵抗素子２４３の接続点の電位でありＩｂVref×Ｒ_243となる。ＶＣＯコントロール電圧Ｖc2は抵抗素子２４２とバイアス電流生成部２３０の接続点の電位であり、ＩｂVref×（Ｒ_242＋Ｒ_243）となる。各抵抗素子２３９，２４２，２４３の素子マッチングにより、抵抗素子２３９，２４２，２４３の絶対値がプロセスもしくは温度で変動したとしても、抵抗素子２４２，２４３の抵抗値の比が一定である限り正確なＶＣＯコントロール電圧Ｖc1，Ｖc2を生成できる。
【０１４９】
第２例の基準電圧生成部２４０_2は、第１例の基準電圧生成部２４０_1をベースにして、抵抗素子２４３と基準電位との間にダイオード接続されたｎチャネル型のトランジスタ２４４を有する。第２例の基準電圧生成部２４０_2は、ＶＣＯコントロール電圧Ｖc1，Ｖc2をトランジスタ２４４のゲート・ソース間電圧Ｖgsだけシフトした値を実現できる。たとえば発振部１０１が後述する図８のような電圧制御発振回路１０１Ａである場合、周波数制御電圧Ｖctl が供給される周波数制御入力端子１０１Ａinに接続されるトランジスタの閾値電圧Ｖthがプロセスや温度の変化で変動するとき、その閾値電圧Ｖthの変動に合わせて、ＶＣＯコントロール電圧Ｖc1，Ｖc2をシフトできるため、より精度の高いＫvco キャリブレーションが可能となる。
【０１５０】
＜電圧制御発振回路：第１例＞
図８は、位相同期部１００で使用する電圧制御発振回路１０１Ａの第１例を示す図である。図８（Ａ）に示すように、第１例の電圧制御発振回路１０１Ａ_1は、周波数制御入力端子１０１in（１０１Ａin）と出力端子１０１Ａout との間に、所定数（本例では４段で示す）のディレイセル２０１（ディレイステージとも称される）を具備するリング発振器コア回路部２００を備え、また、全てのディレイセル２０１で共通に使用されるＮch電流源部２０６Ｎ（ＧｍBank：電流補正部）を備えている。Ｎch電流源部２０６Ｎは、ビット別に電流値が重付けされたｎチャネル型の電流源トランジスタ２０７Ｎと制御スイッチ２０８を有する。
【０１５１】
Ｎch電流源部２０６Ｎは、リング発振器コア回路部２００の各ディレイセル２０１が発振動作するための発振電源電流（発振バイアス電流）を供給する。Ｎch電流源部２０６Ｎは、入力される発振制御信号Ｖctl に応じて、発振電源電流の総和を変化させることが可能である。リング発振器コア回路部２００は発振電源電流の大きさに応じた周波数で発振する電流制御発振回路である。
【０１５２】
Ｎch電流源部２０６Ｎの発振制御信号Ｖctl が供給される入力端側にたとえば電流電圧変換用の抵抗素子２０９を追加することで、この抵抗素子２０９と電圧制御発振回路１０１Ａ_1を合わせて便宜的に電流制御発振回路１０１Ｂとして使うことも可能である。このことを考えた場合、ループフィルタ部１０６と発振部１０１との間のインタフェースは電圧電流変換部１６６を介在させない構成の方が全体として繋がりがよいことが理解される。
【０１５３】
電圧制御発振回路１０１Ａは、全体として差動リング発振器を構成するように、接続としては負帰還となる。動作時は、内部ＲＣによる位相ずれで正帰還となる。たとえば、各ディレイセル２０１は縦続配置され、さらに最終段のディレイセル２０１_4の出力信号を、初段のディレイセル２０１_1の入力に戻す。
【０１５４】
本例では、１段目のディレイセル２０１_1の非反転出力＋を２段目のディレイセル２０１_2の反転入力−に接続し、かつ１段目のディレイセル２０１_1の反転出力−を２段目のディレイセル２０１_2の非反転入力＋に接続する。また、２段目のディレイセル２０１_2の非反転出力＋を３段目のディレイセル２０１_3の反転入力−に接続し、かつ２段目のディレイセル２０１_2の反転出力−を３段目のディレイセル２０１_3の非反転入力＋に接続する。
【０１５５】
これに対して、３段目のディレイセル２０１_3の非反転出力＋は４段目のディレイセル２０１_4の非反転入力＋に接続し、かつ３段目のディレイセル２０１_3の反転出力−は４段目のディレイセル２０１_4の反転入力−に接続する。このため、全体として正帰還を構成するように、４段目のディレイセル２０１_4の非反転出力＋は１段目のディレイセル２０１_1の反転入力−に接続し、かつ４段目のディレイセル２０１_4の反転出力−は１段目のディレイセル２０１_1の非反転入力＋に接続する。
【０１５６】
発振部１０１の２つの出力端子１０１out （４段目のディレイセル２０１の非反転出力＋および反転出力−）のうち何れか一方が、電圧制御発振回路１０１Ａの出力端子１０１Ａout として使用される。
【０１５７】
図８（Ｂ）に示すように、各ディレイセル２０１は、２つのトランジスタ２０２，２０４（ここでは電界効果トランジスタ）を使用した差動回路で構成されている。具体的には、一方のトランジスタ２０２のゲートＧを非反転入力（Ｖin＋）とし、そのドレインＤを抵抗素子２０３を介して正電源Ｖddに接続し、そのドレインＤを反転出力（Ｖout− ）とする。また、他方のトランジスタ２０４のゲートＧを反転入力（Ｖin−）とし、そのドレインＤを抵抗素子２０５を介して正電源Ｖddに接続し、そのドレインＤを非反転出力（Ｖout＋ ）とする。また、各トランジスタ２０２，２０４のソースＳを共通にして、電流値可変型のＮch電流源部２０６Ｎを介して基準電位（本例では接地電位GND ）に接続する。
【０１５８】
電流値可変型のＮch電流源部２０６Ｎは、制御入力端子２０６CN（周波数制御入力端子１０１Ａin）に供給される発振制御信号CNをカレントミラー形式（カレントミラー比は１：１でよい）で受けてトランジスタ２０２，２０４にバイアス電流を供給するようになっている。
【０１５９】
Ｎch電流源部２０６Ｎは、ビット別に対応するＮ本のシンク電流源となる電流源トランジスタ２０７Ｎと、電流源トランジスタ２０７Ｎの出力を選択的に合成するための制御スイッチ２０８を有する。電流源トランジスタ２０７Ｎは、アップUp用とダウンDn用に各１個が、ビット別に設けられる。これに対応して、制御スイッチ２０８も、アップUp用とダウンDn用に各１個が、ビット別に設けられる。制御スイッチ２０８Upはアップコントロール信号 UpCtl＜＊＞でオン／オフ制御され、制御スイッチ２０８Dnはダウンコントロール信号 DnCtl＜＊＞でオン／オフ制御される。＜＊＞はビット位置を示し、これらアップコントロール信号 UpCtl＜＊＞とダウンコントロール信号 DnCtl＜＊＞は判定処理部２５０から供給される。
【０１６０】
ビット別のアップUp用とダウンDn用の各電流源トランジスタ２０７ＮUp，２０７Dnの電流量はビットの重みに応じた同量に設定される。全ビットの各制御スイッチ２０８Up，２０８Dnの全てをオンさせたときの電流量Ｉに対して、全ビットのアップ側の制御スイッチ２０８Upのみを全てオンしたときや、全ビットのダウン側の制御スイッチ２０８Dnのみを全てオンしたときの電流量がそれぞれＩ／２となるようにしてある。
【０１６１】
判定処理部２５０は、後述する電圧制御発振回路１０１Ａのゲインキャリブレーションの処理開始時には先ず全ビットのダウン側の制御スイッチ２０８Dnのみを全てオンにしてリング発振器コア回路部２００にＩ／２が供給されるようにする。判定処理部２５０は、２つのＶＣＯコントロール電圧Ｖc1，Ｖc2のそれぞれにおける実際の発振周波数（実動周波数）の差から実動時の入力信号−発振周波数変換ゲイン特性（ＶＣＯ回路ゲインＫvcoc）を特定し、目標の入力信号−発振周波数変換ゲイン特性（ＶＣＯ回路ゲインＫvcot）との差を補正するように、実動発振ゲインＫosccの目標発振ゲインＫosctに対する大小に応じたＮビット目についての制御スイッチ２０８Up，２０８Dnのオン／オフ制御を行なう。これを、Ｎビット目についてのゲイン判定・補正処理と称する。Ｎビット目についてのゲイン判定・補正処理後のスイッチ状態で、引き続き同様のゲイン判定・補正処理をＮ−１ビット目→…→１ビット目とＮビット分繰り返す。これにより、電圧制御発振回路１０１ＡのＶＣＯ回路ゲインＫvco がキャリブレーションされる。この点については後で詳しく説明する。
【０１６２】
＜電圧制御発振回路：第２例＞
図９〜図９Ｃは、位相同期部１００で使用する電圧制御発振回路１０１Ａの第２例を説明する図である。ここで、図９は、第２例の電圧制御発振回路１０１Ａ_2の回路構成図である。図９Ａおよび図９Ｂは、第２例の電圧制御発振回路１０１Ａ_2の動作を説明する図である。図９Ｃは、第２例の電圧制御発振回路１０１Ａへの適用に好適な電流補正部（ＧｍBank）の構成例を示す図である。
【０１６３】
第２例の電圧制御発振回路１０１Ａ_2は、基本的に、シングルエンド型と差動型の双方の長所を併せ持つリングＶＣＯ回路として形成される。第２例の電圧制御発振回路１０１Ａ_2、発振コア部と制御用電流源６６０を主構成要素として有している。発振コア部は、偶数個（図９の例では２個）の第１および第２の３段インバータリング６１０，６２０、複数の３段インバータリング６１０，６２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１、第２、および第３のインバータ対６３０，６４０，６５０を有する。第１および第２の３段インバータリング６１０，６２０が主ループを形成し、インバータ対６３０，６４０，６５０がインバータ（対）群（副ループを形成する）が形成される。
【０１６４】
第１の３段インバータリング６１０は、３つのインバータ６１１，６１２，６１３（反転回路）をリング状（環状）に縦続接続して形成されている。インバータ６１１の出力端子とインバータ６１２の入力端子が接続され、その接続点によりノードＮＤ６１１が形成されている。このノードＮＤ６１１を含むインバータ６１１の出力端子とインバータ６１２の入力端子との接続経路をラインＬ６１１とする。インバータ６１２の出力端子とインバータ６１３の入力端子が接続され、その接続点によりノードＮＤ６１２が形成されている。このノードＮＤ６１２を含むインバータ６１２の出力端子とインバータ６１３の入力端子との接続経路をラインＬ６１２とする。インバータ６１３の出力端子とインバータ６１１の入力端子が接続され、その接続点によりノードＮＤ６１３が形成されている。このノードＮＤ６１３を含むインバータ６１３の出力端子とインバータ６１１の入力端子との接続経路をラインＬ６１３とする。
【０１６５】
第２の３段インバータリング６２０は、３つのインバータ６２１，６２２，６２３（反転回路）をリング状（環状）に縦続接続して形成されている。インバータ６２１の出力端子とインバータ６２２の入力端子が接続され、その接続点によりノードＮＤ６２１が形成されている。このノードＮＤ６２１を含むインバータ６２１の出力端子とインバータ６２２の入力端子との接続経路をラインＬ６２１とする。インバータ６２２の出力端子とインバータ６２３の入力端子が接続され、その接続点によりノードＮＤ６２２が形成されている。このノードＮＤ６２２を含むインバータ６２２の出力端子とインバータ６２３の入力端子との接続経路をラインＬ６２２とする。インバータ６２３の出力端子とインバータ６２１の入力端子が接続され、その接続点によりノードＮＤ６２３が形成されている。このノードＮＤ６２３を含むインバータ６２３の出力端子とインバータ６２１の入力端子との接続経路をラインＬ６２３とする。
【０１６６】
第１のインバータ対６３０は、２つのインバータ６３１，６３２を有する。インバータ６３１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１１に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２２に接続されている。このインバータ６３１を含むノードＮＤ６１１とＮＤ６２２との接続経路をラインＬ６３１とする。インバータ６３２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２２に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１１に接続されている。このインバータ６３２を含むノードＮＤ６２２とＮＤ６１１との接続経路をラインＬ６３２とする。
【０１６７】
第２のインバータ対６４０は、２つのインバータ６４１，６４２を有する。インバータ６４１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２１に接続されている。このインバータ６４１を含むノードＮＤ６１３とＮＤ６２１との接続経路をラインＬ６４１とする。インバータ６４２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２１に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続されている。このインバータ６４２を含むノードＮＤ６２１とＮＤ６１３との接続経路をラインＬ６４２とする。
【０１６８】
第３のインバータ対６５０は、２つのインバータ６５１，６５２を有する。インバータ６５１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１２に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２３に接続されている。このインバータ６５１を含むノードＮＤ６１２とＮＤ６２３との接続経路をラインＬ６５１とする。インバータ６５２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２３に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続されている。このインバータ６５２を含むノードＮＤ６２３とＮＤ６１２との接続経路をラインＬ６５２とする。
【０１６９】
このように、各インバータ対６３０，６４０，６５０は、複数の３段インバータリング６１０，６２０を結び合わせ一定の位相関係を与えるカップリングインバータ（ラッチ）として機能する。
【０１７０】
電圧制御発振回路１０１Ａ_2の基本単位となるインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２は、たとえばＰＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）とＮＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）を直列接続した一般的なＣＭＯＳインバータにより構成される。各インバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２のＮＭＯＳのソース（すなわち負側の電源入力端子）が、共通のノードＮＤ６６１に接続される。あるいはＰＭＯＳのソース（正側の電源入力端子）が、共通のノードＮＤ６６２に接続される。
【０１７１】
図９（２）に示すように、各インバータには、上側電流源６６０UPと下側電流源６６０DNを具備し、電源電流を供給する制御用電流源６６０が接続されている。ＣＭＯＳインバータの上側に配置されるＰＭＯＳには、上側電流源６６０UPから発振電源電流が供給され、下側に配置されるＮＭＯＳには下側電流源６６０DNから発振電源電流が供給される。上側電流源６６０UPおよび下側電流源６６０DNは、共通ノードＮＤ１６１，ＮＤ１６２を介して各インバータに供給される電源電流の総和を一定に保つ。上側電流源６６０UPや下側電流源６６０DNは、入力される制御信号ＶCNT に応じて、この電源電流の総和を変化させることが可能である。
【０１７２】
上側電流源６６０UPや下側電流源６６０DNは、たとえば図９（３），（４）に示すように、制御信号ＶCNT に応じて、ノードＮＤ６６１から基準電位Ｖssあるいは電源電位ＶddからノードＮＤ６６２へ流れる電流を変化させる。下側電流源６６０DNのみを使う際には電流源の吸込みノードＮＤ６６１は発振コアのインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２の全てのＮ側ソースと短絡する。発振コアのインバータのＰ側ソースは電源電位Ｖddに短絡する。逆に、上側電流源６６０UPのみを使う際には電流源の注入ノードＮＤ６６２は発振コアのインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２の全てのＰ側ソースと短絡する。発振コアのインバータのＮ側ソースはグラウンドに短絡する。
【０１７３】
第２例の電圧制御発振回路１０１Ａ_2では、制御信号ＶCNT に応じて下側電流源６６０DNや上側電流源６６０UPの電流を変化させることにより、発振回路の周波数を制御する。図９（３）に示すように、下側電流源６６０DNは、Ｎch電流源６６１であり、ＮＭＯＳトランジスタNT６６１により構成可能である。この場合、ＮＭＯＳトランジスタNT６６１のドレインがノードＮＤ６６１に接続され、ソースが基準電位Ｖssに接続され、ゲートが制御信号ＶCNT の供給ラインに接続される。図９（３）に示すように、上側電流源６６０UPは、Ｐch電流源６６２であり、ＰＭＯＳトランジスタPT６６２により構成可能である。この場合、ＰＭＯＳトランジスタＰＴ１６１のドレインがノードＮＤ６６２に接続され、ソースが電源電位Ｖddに接続され、ゲートが制御信号ＶCNT の供給ラインに接続される。
【０１７４】
なお、上側電流源６６０UPと下側電流源６６０DNの双方を使用することは必須ではない。上側電流源６６０UPのみを使用する場合は、発振コア部の各インバータのｎ側ソースノードは基準電位（接地）に接続する。下側電流源６６０UPのみを使用する場合は、発振コア部の各インバータのｐ側ソースノードは電源電位Ｖddに接続する。
【０１７５】
図９Ａおよび図９Ｂでは、発振コア部に着目して示しており、簡便のため、インバータを矢印付の線で表している。図９Ｂ（１），（２），（３）は、図９Ａを分解して示しており、図９Ｂ（１），（２）が３段インバータリングを、図９Ｂ（３）がカップリングラッチ（インバータ対）を示している。
【０１７６】
この例では、３段インバータリング６１０，６２０を正三角形の各辺Ｌ６１１，Ｌ６１２，Ｌ６１３、Ｌ６２１，Ｌ６２２，Ｌ６２３、その３段インバータリング６１０，６２０のノードＮＤ６１１，ＮＤ６１２，ＮＤ６１３、ＮＤ６２１，ＮＤ６２２，ＮＤ６２３を正三角形の各頂点とみなして、それらを図９Ａに示すように、等回転角で円周上に配置したときに、対角に来るノード同士をそれぞれインバータ対６３０，６４０，６５０で接続するというものである。このようにして互いに接続関係の無かった３段インバータリング６１０，６２０はインバータ（対）群で互いに関連付けられる。この図はまた各ノードの位相関係を示している。すなわち、この図はこの発振回路が互いに３６０／６＝６０度だけ位相がずれた６つの信号を出力することを表す。これは互いに６０度位相のずれた３つの差動信号を出力するということもできる。
【０１７７】
ここで、第２例の電圧制御発振回路１０１Ａ_2の動作特性に関して述べる。図９Ａ、図９Ｂで示されるように、第２例の電圧制御発振回路１０１Ａ_2は、複数の３段インバータリングとそれらを結び合わせるカップリングインバータ（ラッチ）により形成される。よく知られているように、３段インバータリングは非常に高速な発振器となる。したがって、第２例の電圧制御発振回路１０１Ａ_2は高速で発振することができる。また、カップリングインバータ（ラッチ）により２つの３段インバータリングは独立に発振するのではなく、互いに同期する。このことにより、等間隔に分布した６相が得られる。これはまた、差動信号を３種類得られるということである。さらに、発振コア部が全て電源とグランドに対して対称な構造を持つインバータで構成されるために、発振波形の対称性がよく、位相ノイズ・ジッタ特性も良好となる。また、電流源制御であるために、電源耐性にも優れ、周波数可変範囲も広い。
【０１７８】
このように、第２例の電圧制御発振回路１０１Ａ_2は、偶数個（図９の例では２個）の第１および第２の３段インバータリング６１０，６２０、複数の３段インバータリング６１０，６２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１〜第３のインバータ対６３０，６４０，６５０、および制御用電流源６６０を主構成要素として有していることから、電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成する高速なリング発振回路やそれを用いた位相同期回路を実現することが可能である。
【０１７９】
ここで、第２例の電圧制御発振回路１０１Ａ_2においては、発振周波数を制御する機能要素として、下側電流源６６０DN（Ｎch電流源６６１）や上側電流源６６０UP（Ｐch電流源６６２）を備えており、発振制御信号Ｖctl に応じて上側電流源６６０UPや下側電流源６６０DNの電流を変化させることにより発振コア部の周波数を制御することができる。下側電流源６６０DN（Ｎch電流源６６１）や上側電流源６６０UP（Ｐch電流源６６２）に、第１例で説明したのと同様に、ＧｍBank構成の電流補正部を適用することが可能であり、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８０】
たとえば、下側電流源６６０DN（Ｎch電流源６６１）に関しては、図９Ｃ（１）に示すように、第１例の電圧制御発振回路１０１Ａ_1と同様のＮch電流源部２０６Ｎを適用すればよい。一方、上側電流源６６０UP（Ｐch電流源６６２）に関しては、図９Ｃ（２）に示すように、Ｎch電流源部２０６Ｎの電流源トランジスタ２０７ＮをｐＭＯＳの電流源トランジスタ２０７Ｐに変更したＰch電流源部２０６Ｐを適用すればよい。
【０１８１】
なお、電圧制御発振回路１０１Ａの例として２つを説明したが、これらに限定されるものではない。たとえば、特開２００７−２７４４３１号公報に記載の発振回路（低ジッタリングＶＣＯと称する）において、発振リング回路部分はそのままに、それに接続される電流源回路（同公報の図４の電流源回路ＣＳ１）を、第１例の電圧制御発振回路１０１Ａ_1で使用したＮch電流源部２０６Ｎに置き換えた構成にしてもよい。このような構成においても、Ｎch電流源部２０６Ｎを使用するので、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８２】
また、非特許文献２のFigure５に記載のような構成において、その電流補正部に関して（後述する図１１Ｃ（２）を参照）、Ｎch電流源部２０６Ｎを適用することも可能である。このような構成においても、Ｎch電流源部２０６Ｎを使用するので、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８３】
＜判定処理部＞
図１０は、判定処理部２５０の構成例を説明する図である。図１０Ａは、判定処理部２５０における処理手順を説明する模式図である。判定処理部２５０は、シーケンス制御部２５２と、バッファ部２５４と、カウンタ部２５６と、比較部２５８と、電流源制御部２６０を備える。
【０１８４】
シーケンス制御部２５２は、キャリブレーションのシーケンスを制御する。たとえば、シーケンス制御部２５２は、基準電圧生成部２４０が２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成するための電圧切替制御信号EnVc1 ，EnVc2 を基準電圧生成部２４０に供給する。さらにシーケンス制御部２５２は、バッファ部２５４、カウンタ部２５６、比較部２５８、電流源制御部２６０を制御する。たとえば、シーケンス制御部２５２は、基準参照クロックCKref で決定される期間Ｔref の情報をバッファ部２５４に通知する。、シーケンス制御部２５２は、カウンタ部２５６がアップカウント動作をするかダウンカウント動作をするかを指示するカウントモード信号UP/DN をカウンタ部２５６に供給する。シーケンス制御部２５２は、後述するターゲットカウント値ΔＥｔの情報を比較部２５８に通知する。シーケンス制御部２５２は、比較部２５８の比較結果に基づいてダウンコントロール信号 DnCtl＜＊＞やアップコントロール信号 UpCtl＜＊＞をビット別に制御するように指示する。
【０１８５】
バッファ部２５４は、発振部１０１で生成される発振周波数ｆosciの出力発振信号Ｖout を取り込む時間を決定するイネーブル機能付きのバッファ回路である。カウンタ部２５６は、出力発振信号Ｖout をシーケンス制御部２５２で指定された期間Ｔref についてカウントするためのアップダウンカウンタである。比較部２５８は、カウンタ部２５６によるカウント値ΔＥｃと、目標とする発振周波数差Δｆと対応するターゲットカウント値ΔＥｔを比較する。
【０１８６】
電流源制御部２６０は、比較部２５８の比較結果に基づいて、アップコントロール信号 UpCtl＜＊＞をＮch電流源部２０６Ｎのアップ用の制御スイッチ２０８Upに供給し、ダウンコントロール信号 DnCtl＜＊＞をＮch電流源部２０６Ｎのダウン用の制御スイッチ２０８Dnに供給する。
【０１８７】
＜自然角周波数ωｎのキャリブレーション動作＞
次に、自然角周波数ωｎのキャリブレーションに関して説明する。最初に、ＰＬＬ動作させる前に、発振部１０１（ここでは電圧制御発振回路１０１Ａ）のＶＣＯゲインＫvco のキャリブレーションを行なう。
【０１８８】
このとき、判定処理部２５０は、２つの発振制御信号（ＶＣＯコントロール電圧Ｖc1，Ｖc2）を使って、各ＶＣＯコントロール電圧Ｖc1，Ｖc2の元での実際の発振周波数の差に基づき、電圧制御発振回路１０１Ａの入力信号−発振周波数変換ゲイン特性（発振ゲイン：ＶＣＯ回路ゲインＫvcoc）を取得し、このＶＣＯ回路ゲインＫvcocと目標のＶＣＯ回路ゲインＫvcotとの差に基づき電圧制御発振回路１０１Ａが発振動作するための動作電流を補正する。以下では、最初にＶＣＯコントロール電圧Ｖc2について測定し、次にＶＣＯコントロール電圧Ｖc1について測定するものとして説明する。その順序は逆でもよい。
【０１８９】
図３中の基準電圧生成部２４０および判定処理部２５０を使用し、電圧選択部２１０が基準電圧生成部２４０側に接続した状態とする（Ｓ１００）。
【０１９０】
判定処理部２５０の電流源制御部２６０は、全ビットのアップコントロール信号 UpCtl＜＊＞をインアクティブ、全ビットのダウンコントロール信号 DnCtl＜＊＞をアクティブにする（Ｓ１０２）。これにより、Ｎch電流源部２０６Ｎ（GmBank）の各ビットの電流値関係を図１０Ａ（１）に示すように表現したとき、図１０Ａ（２）に示すように、Ｎch電流源部２０６Ｎは、アップ側の制御スイッチ２０８Upを全ビットオフ、ダウン側の制御スイッチ２０８Dnを全ビットオン状態にセットする。
【０１９１】
次に判定処理部２５０は、電圧切替制御信号EnVc1 をインアクティブ、電圧切替制御信号EnVc2 をアクティブにして、基準電圧生成部２４０からＶＣＯコントロール電圧Ｖc2がＮch電流源部２０６Ｎに供給されるようにする（Ｓ１０４）。
【０１９２】
カウンタ部２５６は、この状態での電圧制御発振回路１０１Ａから出力される出力発振信号Ｖout のパルスエッジを基準参照クロックCKref 決定される期間Ｔref の間カウントアップし（Ｓ１０６）、そのカウントアップ値を保持する（Ｓ１０８）。
【０１９３】
次に、判定処理部２５０は、電圧切替制御信号EnVc1 をアクティブ、電圧切替制御信号EnVc2 をインアクティブにして、基準電圧生成部２４０からＶＣＯコントロール電圧Ｖc1がＮch電流源部２０６Ｎに供給されるようにする（Ｓ１１２）。
【０１９４】
カウンタ部２５６は、この状態での電圧制御発振回路１０１Ａから出力される出力発振信号Ｖout のパルスエッジを、今度は先ほど保持したカウントアップ値から期間Ｔref の間カウントダウンし（Ｓ１１６）、そのカウント値を保持する（Ｓ１１８）。
【０１９５】
このカウンタ部２５６が保持している結果は、ＶＣＯコントロール電圧Ｖc1、Ｖc2の電位差を電圧制御発振回路１０１Ａに与えたときのパルスエッジ数の差（エッジ数差）である。パルスエッジ数の差は発振周波数差を表しており、現設定状態でのＶＣＯ回路ゲインＫvcocそのものを示している。
【０１９６】
現設定状態でのＶＣＯ回路ゲインＫvcoは、式（４）にように表せる。ここで、Ｅupはカウントアップ時のＶＣＯ出力パルスエッジ数、Ｅdnはカウントダウン時のＶＣＯ出力パルスエッジ数、ΔＥｃはＶＣＯ出力パルスエッジ数Ｅup，Ｅdnの差（、ΔＶｃは基準電圧生成部２４０が生成するＶＣＯコントロール電圧Ｖc1，Ｖc2の差電圧である。
【０１９７】
【数４】
【０１９８】
比較部２５８は、式（４）に従ってＶＣＯ回路ゲインＫvcocを求める（Ｓ１２０）。そして、比較部２５８は、このＶＣＯ回路ゲインＫvcocをターゲットのＶＣＯ回路ゲインＫvcotと比較する。このとき、実際の回路で得られる情報はＶＣＯ出力パルスエッジの差ΔＥｃであるため、比較のためＶＣＯ回路ゲインＫvcotからエッジ数の差のターゲットカウント値ΔＥｔを求める必要がある。そのターゲットカウント値ΔＥｔは式（５）にように表せる。
【０１９９】
【数５】
【０２００】
比較部２５８は、ΔＥｃとΔＥｔを比較してその比較結果を電流源制御部２６０に通知する（Ｓ１２２）。電流源制御部２６０は、ΔＥｃ＞ΔＥｔであればダウンコントロール信号 DnCtl＜＊＞のＮビット目（ＭＳＢ）をインアクティブにし（Ｓ１２２−ＹＥＳ，Ｓ１２４）、ΔＥｃ≦ΔＥｔであればアップコントロール信号 UpCtl＜＊＞のＮビット目（ＭＳＢ）をアクティブにする（Ｓ１２２−ＮＯ，Ｓ１２６）。
【０２０１】
次に、判定処理部２５０は、Ｎビット目のダウンコントロール信号 DnCtl＜＊＞とアップコントロール信号 UpCtl＜＊＞をこの状態に維持したままで、ステップＳ１０４に戻る（Ｓ１２８−ＮＯ）。そして、同様のシーケンスで、ＶＣＯコントロール電圧Ｖc1、Ｖc2におけるエッジ数差ΔＥｃを求めて、ターゲットカウント値ΔＥｔと比較し、同様の判定方法でダウンコントロール信号 DnCtl＜＊＞やアップコントロール信号 UpCtl＜＊＞のＮ−１ビット目を制御する。同様のシーケンスをＮ回（ビット数分）繰り返すことで、ＶＣＯ回路ゲインＫvco がキャリブレーションされる（Ｓ１２８−ＹＥＳ）。
【０２０２】
たとえば、Ｎビット目についての１stStepでは、図１０Ａ（２）に示す状態でΔＥｃを測定し、ΔＥｔと比較して、Ｅｃ＞Ｅｔの場合は図１０Ａ（３−１）に示すように、またＥｃ≦Ｅｔの場合は図１０Ａ（３−２）に示すように、Ｎビット目（ＭＳＢ）を制御する。そして、次ステップ（Ｎ−１ビット目についての２ndStep）では、図１０Ａ（３−１）もしくは図１０Ａ（３−２）のような状態のままで、再度ΔＥｃとΔＥｔの大小関係を比較するなどの処理を実施する。この大小関係によってＮ−１ビット目をコントロールし、これをＬＳＢまで繰り返す、という処理を実施するのがキャリブレーションのシーケンスになる。
【０２０３】
ディスク媒体からのデジタル記録データ再生系ＰＬＬでは、ディスク回転を制御するサーボ機構の偏芯によるデータレートの変化には追従する必要があるが、ディスク媒体に内在するメディアノイズによるデータレートの変化には追従させたくないという理由から、一般的に自然角周波数ωｎを下げる必要がある。このため、ＣＰＣ回路ゲインＫcpc やＶＣＯ回路ゲインＫvco をできるだけ小さくして対応するが限度がある。また容量素子１６４の容量値Ｃを大きくすることでも対応できるが、大きなチップ面積を占有してしまうため、本実施形態では容量素子１６４をチップ外に実装することで、自然角周波数ωｎを所望の値まで下げる。つまり、容量値Ｃは外部から変更可能、もしくは値が管理されたものを用いることができる。容量素子１６４を原因とする自然角周波数ωｎのバラつきは発生しない。
【０２０４】
よって、自然角周波数ωｎを最もバラつかせる要因であるＶＣＯ回路ゲインＫvco をキャリブレーションすることで自然角周波数ωｎのバラつきを抑えることができる。ここで、本例のキャリブレーション処理では、ＣＰＣ回路ゲインＫcpc についてはキャリブレーションを実施していないが、容量素子１６４の容量値Ｃに関しては、回路（実際には半導体チップ）の外付け素子として値を管理できること前提とする。この場合、ＶＣＯ回路ゲインＫvco のバラつきはＣＰＣ回路ゲインＫcpc のバラつきと比較して数１０倍程度であるため、ＰＬＬの定数ωｎ・ζのバラつきはＶＣＯ回路ゲインＫvco が支配的であると考えることができる。よって、ＶＣＯ回路ゲインＫvco をキャリブレーションすることで設計値に近づけることができるようになる。
【０２０５】
＜ダンピングファクタζのキャリブレーション動作＞
次に、ダンピングファクタζのキャリブレーションに関して説明する。図３に示した位相同期部１００Ａでのダンピングファクタζのバラつきの最大要因は抵抗素子１６２の抵抗値Ｒである。
【０２０６】
式（３）から分かるように、自然角周波数ωｎとダンピングファクタζの独立変数は抵抗値ＲとＣＰＲ回路ゲインＫcpr である。抵抗値Ｒのバラつき分をＣＰＲ回路ゲインＫcpr で相殺する、換言すると抵抗値Ｒのバラつきに対してＣＰＲ回路ゲインＫcpr が反比例することで、自然角周波数ωｎを変化させることなくダンピングファクタζをキャリブレーションすることができる。
【０２０７】
図３に示した位相同期部１００Ａにおいて、ループフィルタ部１０６の抵抗素子１６２とバイアス電流生成部２３０の基準抵抗２３９の素子マッチングをとっておく。一般的にチップ内に抵抗素子を作った場合、個々の抵抗値の絶対値バラつきは±２０％程度となるが、２つの抵抗素子の相対バラつきは非常に小さい。つまり、抵抗値Ｒが変動すると、基準抵抗２３９の抵抗値Ｒref も同様に変動する。
【０２０８】
図６に示すバイアス電流生成部２３０において、この抵抗値Ｒrefを用いて作成したＶref ／Ｒref で決まる参照電流Ｉref を電流ミラー部２３４の電流源トランジスタ２３６でミラーリングして、第１ループフィルタ駆動部１０４_1のバイアス電流ＩｂCPR とすることで、ＣＰＲ回路ゲインＫcpr は常に基準抵抗２３９の抵抗値Ｒref のバラつきに反比例した値となる。
【０２０９】
つまり、ＣＰＲ回路ゲインＫcpr は抵抗素子１６２（ループフィルタ抵抗）の抵抗値Ｒのバラつきにも反比例した値となり、ダンピングファクタζがキャリブレーションされる。
【０２１０】
以上のことから、本実施形態の位相同期部１００Ａは、自然角周波数ωｎおよびダンピングファクタζのキャリブレーションが可能となる。
【０２１１】
シングル出力と差動出力の２つのループフィルタ駆動部１０４と、複数の電流源回路（電流源トランジスタ２０７Ｎ）を持つＮch電流源部２０６Ｎからの発振電源電流（発振バイアス電流）の元で動作する電流制御発振回路であるリング発振器コア回路部２００の組合せで構成された電圧制御発振回路１０１Ａを擁するＰＬＬ本体部としていることが、ωｎ，ζのキャリブレーションに有効に機能する。
【０２１２】
さらに、そのような電圧制御発振回路１０１Ａの出力発振信号Ｖout （出力クロック）から制御信号対周波数特性Ｋosci（ＶＣＯ回路ゲインＫvcoc）を測定し所望のＶＣＯ回路ゲインＫvcotになるようにＮch電流源部２０６Ｎを制御するロジック回路（判定処理部２５０）と、基準電位生成部２２０が生成する一定電圧（基準電圧Ｖref ）と基準抵抗２３９から生成されたバイアス電流ＩｂCPR を抵抗素子１６２を駆動する第１ループフィルタ駆動部１０４_1に与えるバイアス電流生成部２３０を備えたゲイン特性情報取得部１０７としていることも、ωｎ，ζのキャリブレーションに有効に機能する。
【０２１３】
以上説明したことは、電圧制御発振回路１０１Ａを電流制御発振回路１０１Ｂに変更した場合（たとえば電流電圧変換用の抵抗素子２０９を追加した構成）でも言えることは容易に理解されるであろう。
【０２１４】
図３に示したＰＬＬ本体部とゲイン特性情報取得部１０７を備えたキャリブレーション方式を用いることで、発振ゲインＫosciは自己キャリブレーションを行なうため、比較例のように、チャージポンプＣＰなどの発振部１０１以外の構成回路にキャリブレーション情報をフィードバックする必要はない。つまり、設計の切り分けができ、発振部１０１自体はもちろん、それ以外の構成回路設計検証も容易になる。
【０２１５】
またＣＰＲ回路ゲインＫcpr のキャリブレーションはフルデジタル回路で実現され、キャリブレーション情報もデジタル信号であるため、ジッタ性能を悪化させないだけでなく、小チップ面積化も達成できる。さらに図３に示したＰＬＬ本体部の構成を用いることで、自然角周波数ωｎを変化させずにダンピングファクタζをキャリブレーションすることが可能となる。プロセス・温度変化による自然角周波数ωｎおよびダンピングファクタζの変動をキャリブレーション可能な高性能ＰＬＬが小面積で実現可能となる。
【０２１６】
ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面でバランスのとれた構成を実現できた。
【０２１７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２１８】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２１９】
たとえば、前記実施形態では、光ディスク装置などの記録再生装置への適用例で説明したが、記録再生装置としては光ディスク装置に限らず、たとえば、ハードディスク駆動装置などもあり、ハードディスク駆動装置もクロックリカバリ回路や書込みクロック生成回路を使用することがある。このクロックリカバリ回路や書込みクロック生成回路に前記実施形態の位相同期部１００を適用可能である。
【０２２０】
光ディスク装置やハードディスク駆動装置に限らず、デジタルＶＴＲ、デジタルＶＣＲなどの他の記録再生装置において、記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロックリカバリ回路などにも同様に適用可能である。
【０２２１】
さらに、記録再生装置に限らず、たとえば、ツイストペアメタルケーブルやファイバケーブルを媒体とするシリアル通信やチップ間伝送での入出力インタフェースなど、受信信号列のタイミングを再生する技術や、その他の電子機器にも適用可能である。
【図面の簡単な説明】
【０２２２】
【図１】記録再生装置の一実施形態を示すブロック図である。
【図１Ａ】記録・再生信号処理部の一構成例を示す機能ブロック図である。
【図２】比較例の回路構成を説明する図である。
【図３】本実施形態の位相同期部の基本構成を説明する図である。
【図４】比較例の線形Ｇｍ回路を示す図である。
【図５】チャージポンプ回路の構成例を説明する図である。
【図６】電流バイアス部の構成例を説明する図である。
【図７】基準電圧生成部の構成例を説明する図である。
【図８】第１例の電圧制御発振回路を示す図である。
【図９】第２例の電圧制御発振回路を示す図である。
【図９Ａ】第２例の電圧制御発振回路の動作を説明する図（その１）である。
【図９Ｂ】第２例の電圧制御発振回路の動作を説明する図（その２）である。
【図９Ｃ】第２例の電圧制御発振回路への適用に好適な電流補正部（ＧｍBank）の構成例を示す図である。
【図１０】判定処理部の構成例を説明する図である。
【図１０Ａ】判定処理部における処理手順を説明する模式図である。
【図１１】位相同期回路を一般的に表わした回路ブロック図である。
【図１１Ａ】特許文献１に開示されている位相同期回路である。
【図１１Ｂ】非特許文献１の仕組みを示す図である。
【図１１Ｃ】非特許文献２の仕組みを示す図である。
【符号の説明】
【０２２３】
１…記録再生装置、１００…位相同期部（位相同期回路）、１０１…発振部、１０３…位相比較部、１０４…ループフィルタ駆動部、１０４_1…第１ループフィルタ駆動部、１０４_2…第２ループフィルタ駆動部、１０６…ループフィルタ部、１０６_1…第１ループフィルタ回路部、１０６_2…第２ループフィルタ回路部、１０７…ゲイン特性情報取得部、１６２…抵抗素子、１６４…容量素子、２００…リング発振器コア回路部、２１０…電圧選択部、２２０…基準電位生成部、２３０…バイアス電流生成部、２３４…電流ミラー部、２３９…基準抵抗、２４０…基準電圧生成部、２４４…トランジスタ、２５０…判定処理部、２５２…シーケンス制御部、２５４…バッファ部、２５６…カウンタ部、２５８…比較部、２６０…電流源制御部
【技術分野】
【０００１】
本発明は、たとえばテレビジョン装置や携帯電話などの受信用や送信用の通信装置や光ディスク装置などの記録再生装置を始めとする各種の電子機器に使用される位相同期(ＰＬＬ：Phase Locked Loop) 回路と、この位相同期回路を具備した記録再生装置を始めとする各種の電子機器に関する。
【背景技術】
【０００２】
たとえば、各種の通信装置や送受信機、あるいは、光ディスク装置などの電子機器においては、スペクトラム精度の高い発振信号を生成したり、データ信号に周波数・位相ロックしたクロック信号を発生したりするために、位相同期(ＰＬＬ：Phase Locked Loop) 回路が組み込まれることがある。携帯電話をはじめとする無線通信、様々なケーブルを通したシリアル通信、あるいはディスク媒体からのデジタル記録データ再生系（リードチャネル）などがその例である。
【０００３】
図１１は、位相同期回路を一般的に表わした回路ブロック図である。図示のように、位相同期回路１００は、発振制御信号CN（ここでは発振制御電流Ｉcnt ）に基づき発振周波数ｆosciの出力発振信号Ｖout を生成する発振部１０１と、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆosciを１／αに分周して分周発振信号Ｖout1を取得する分周部１０２とを備える。この例では、発振部１０１を、電流制御発振回路（ＣＣＯ：Current Controlled Oscillator ）で構成する例で示しているが、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）を採用することもできる。
【０００４】
位相同期回路１００はさらに、位相比較部１０３と、チャージポンプ回路を利用した電流出力型のループフィルタ駆動部１０４と、ループフィルタ部１０６とを備えている。位相比較部１０３は、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout もしくは分周部１０２からの分周発振信号Ｖout1の位相を比較し、比較結果である位相差を示す比較結果信号Compを出力する。チャージポンプ回路を利用したループフィルタ駆動部１０４を使用する位相同期回路をチャージポンプＰＬＬと呼ぶことにする。
【０００５】
ループフィルタ駆動部１０４は、位相比較部１０３から出力された比較結果信号Compに応じたパルス状のチャージポンプ電流Ｉcpを入出力する。ループフィルタ部１０６は、少なくとも容量値Ｃの容量素子１６４（ループフィルタ容量）を備え、ループフィルタ駆動部１０４からのチャージポンプ電流Ｉcpに基づく容量素子１６４の充電電圧Ｖcpを利用して発振部１０１の発振周波数ｆosciを制御するための発振制御信号CNを生成する。なお、本構成例では、ループフィルタ部１０６は、容量素子１６４の他に、抵抗値Ｒの抵抗素子１６２（ループフィルタ抵抗）も備えている。
【０００６】
このような構成の位相同期回路１００においては、入力信号Ｖinと発振部１０１からの出力発振信号Ｖout （もしくは分周部１０２による分周発振信号Ｖout1）が位相比較部１０３に入力され、その位相誤差を示す比較結果信号Compを元にして、チャージポンプＰＬＬの手法によって発振部１０１を発振させ、入力信号Ｖinに位相ロックした出力発振信号Ｖout を得る。
【０００７】
位相同期回路に求められる性能はジッタ性能およびロック時間が挙げられ、これらは位相同期回路の自然角周波数ωｎおよびダンピングファクタζを適切な値に設定することで最適化される。チャージポンプＰＬＬの解析には、線形化した閉ループ伝達関数が一般的に用いられ、ループフィルタ駆動部１０４の回路ゲイン（以下ＣＰ回路ゲインＫcpと記す）、発振部１０１の入力信号−発振周波数変換ゲインＫosci（発振ゲイン：本例ではＶＣＯ回路ゲインＫvco ）、抵抗素子１６２の抵抗値Ｒ、抵抗値容量素子１６４の容量値Ｃ、自然角周波数ωｎおよびダンピングファクタζは、式（１−１）および式（１−２）のように表すことができる。
【０００８】
【数１】
【０００９】
一方、このような構成の位相同期回路１００を使用する場合において、入力信号周波数やデータレートが変わる場合、ダンピングファクタζを一定に保ちながら自然角周波数ωｎを入力周波数に応じて変えることが望ましい。たとえば、ディスク媒体からのデータ再生系ではディスクの内周から外周でデータレートが約２倍変化するため、自然角周波数ωｎをそれに追従させることが望ましい。自然角周波数ωｎを変えるためには、式（１−１）に従うと、ＣＰ回路ゲインＫcp 、ＶＣＯ回路ゲインＫvco 、容量値Ｃを制御することになる。その一方で、同時にダンピングファクタζを一定に保つために、式（１−２）に従うと、容量値Ｃと抵抗値Ｒを変えなければならない。
【００１０】
しかしながら、実際に位相同期回路１００がＩＣ（Integrated Circui;半導体集積回路）で製造されることを考えた場合、抵抗素子１６２に比べて容量素子１６４は一般に大きなチップ面積を要する。したがって、ＩＣにおけるＰＬＬ回路を考えた場合、容量値Ｃの可変性のために多くの容量素子を設けることは非経済的である。そのため、容量値Ｃの可変性がないものとすると、自然角周波数ωｎおよびダンピングファクタζの独立変数は抵抗値Ｒ１つになる。
【００１１】
こうした事情を踏まえると、容量値Ｃは一定としながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替えることにより、抵抗値Ｒを様々な値に変えられるような構成を用いることが考えられる。しかしながら、複数の抵抗素子１６２を設けてそれらをスイッチで切り替える構成では、ループフィルタ部１０６の時定数Ｃ・Ｒを多段階に変化させる必要がある場合には、抵抗素子１６２とスイッチを多数配列しこれらを適宜スイッチング制御することになるため、その使用数が限定され微調整が困難になり、用途によってやはりＩＣ化が困難になることが予想される。
【００１２】
したがって、用途に左右されることなく、ＩＣ化に適したＰＬＬ回路の開発要望がある。このような要望に応え得る仕組みとして、たとえば特許文献１に記載の仕組みがある。
【００１３】
【特許文献１】特開平１０−８４２７９号公報
【００１４】
図１１Ａは、特許文献１に開示されている位相同期回路１００である。特許文献１に記載の仕組みでは、ループフィルタを積分回路（特許文献１の図１では容量素子（コンデンサ１５）のみ）にし、積分回路に発生する電圧を電流に変換する電圧電流変換回路（ｇm アンプ１６）を設けている。さらに、積分回路を駆動するチャージポンプ（チャージポンプ回路１３）とは別に２つ目のチャージポンプ（チャージポンプ回路１４）と、この２つ目のチャージポンプからの電流と電圧電流変換回路からの電流を加算する加算部（加算器１７）を設けている。このような構成にすることで、等価的には、ＣＲのループフィルタと同じ回路を構成でき、ＩＣ化に適した位相同期回路が得られる。
【００１５】
また、この特許文献１のような位相同期回路における自然角周波数ωｎおよびダンピングファクタζは、積分回路を駆動する１つ目のチャージポンプの回路ゲイン（以下ＣＰＣ回路ゲインＫcpc と記す）、２つ目のチャージポンプの回路ゲイン（以下ＣＰＲ回路ゲインＫcpr と記す）、電圧電流変換回路のゲインＧｍを使って、式（２−１）および式（２−２）のように表すことができる。
【００１６】
【数２】
【００１７】
式（２）から分かるように、容量値Ｃや抵抗値Ｒを変更しなくても、２つのチャージポンプの回路ゲイン（ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr ）および電圧電流変換回路のゲインＧｍを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができるようになる。その結果、たとえば前述のダンピングファクタζを一定にしたまま自然角周波数ωｎを変えることもできる。
【００１８】
式（１）と式（２）の対比から分かるように、式（１）の抵抗値Ｒに相当するものがＣＰＲ回路ゲインＫcpr ／（Ｇｍ・ＣＰＣ回路ゲインＫcpc ）であり、これらのゲインが容易に変えることができる。
【００１９】
しかしながら、実際に位相同期回路がＩＣで製造されると、チャージポンプ電流やゲインＧｍや入力信号−発振周波数変換ゲインＫosciなど、自然角周波数ωｎやダンピングファクタζを決めるパラメータが設計値からばらつくため、所望の値に自然角周波数ωｎやダンピングファクタζを設定することが困難となる。さらに、通常、様々な場所で使われることを考えると、温度によっても各パラメータは変動するため、さらに自然角周波数ωｎやダンピングファクタζは設定値からずれてしまうことになる。
【００２０】
自然角周波数ωｎが設定値から大きくずれてしまうと、出力発振信号Ｖout が入力信号Ｖinに位相ロックするまでの期間、すなわちアクイジション時間も設定値から変動するため、位相同期回路１００Ｚを利用した全体システムの設計が難しくなり、さらに自然角周波数ωｎが低くずれてしまった場合はジッタが増加してしまう。この問題を回避するためには、入力信号−発振周波数変換ゲインＫosciの製造バラつきや温度特性を補償する技術が必要不可欠になる。
【００２１】
このような要求に応え得る仕組みとして、非特許文献１，２に提案されている仕組みがある。
【００２２】
【非特許文献１】Takashi Morie, Shiro Dosho,Kouji Okamoto,Yuji Yamada and Kazuaki Sogawa、“A-90dBc@10kHz Phase Noise Fractional-N Frequency Synthesizer with Accurate Loop Bandwidth Control Circuit”、2005 Symposium on VLSI Circuits Digest of Technical Papers、p52〜55
【非特許文献２】Takeo Yasuda, “HIGH-SPEED WIDE-LOCKING RANGE VCO WITH FREQUENCY CALIBRATION”，IEEE Int .Symp. On Circuits and Systems, May 28-31, 2000, pp.III45-III48.
【００２３】
図１１Ｂは、非特許文献１の仕組みを示す。非特許文献１の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路を設けるとともに、電圧制御発振器（ＶＣＯ）の入力側に、発振制御信号CNに対するゲインを調整するゲイン制御アンプを設けている。かつ、電圧制御発振器（ＶＣＯ）のゲインを測定し、その結果に応じた補正値でゲイン制御アンプを制御することで、電圧制御発振器の入力にフィードバックする。
【００２４】
非特許文献１の仕組みでは、ＰＬＬとしての動作前に各ゲインのキャリブレーションを行なう。先ず、電圧制御発振器ＶＣＯのゲインをキャリブレーションするため、図１１Ｂ中に示される参照電圧Ｖrefsを与えＶＣＯを発振させる。ここでＶrefsは２Ｖと１Ｖの２点が用意されており、このそれぞれの電圧値での発振周波数をゲインコントローラGainCnt.でそれぞれカウントする。それらの周波数差そのものがＶＣＯゲインであり、それをターゲットＶＣＯゲイン値と大小比較する。この比較結果を電圧電流（ＶＩ）変換回路にフィードバックする。これをＮ回繰り返し、デジタル的にＶＩ変換回路のゲインを変化させることでＶＣＯゲインのキャリブレーションを行なう。また、ダミーフィルタ回路やダイオードを用いた温度依存補償を行なった情報を持つ電流をチャージポンプＣＰ１のバイアス電流することで、フィルタと温度変動によるωｎバラつきをキャリブレーションする。
【００２５】
図１１Ｃは、非特許文献２の仕組みを示す。図１１Ｃ（１）は、その全体構成を示し、図１１Ｃ（２）は、その全体構成中のＶＣＯのディレイセル１段の構成を示す。非特許文献２の仕組みでは、コントロール電圧をクランプ回路ＣＬＰで上限と下限を決めクランプし、その上限と下限電圧内に発振周波数レンジをキャリブレーションしようというものである。Ref.Clock と分周器DIVIDE by D およびDIVIDE by Nで上限と下限の周波数にＰＬＬがロックするようにセットし、そのロック周波数で発振するときの電圧をコンパレータＣＭＰで大小比較する。そして、クランプ電圧内に上限および下限周波数を実現する電圧が入るように、図１１Ｃ（２）中の電流源トランジスタに接続されたスイッチトランジスタをデジタル的に制御する。これにより、所望の電圧ダイナミックレンジ内で満たすべき発振周波数を実現できるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、非特許文献１に記載の仕組みでは、チャージポンプ電流を一定にするための温度変化に依存しない高精度なバイアス回路や、発振制御信号CNに対するゲインを電圧制御発振器の入力前で調整するゲイン制御アンプが新たに必要になってしまう。
【００２７】
さらに、非特許文献１に記載の仕組みでは、それぞれの補正回路にも製造バラつきが存在し、このバラつきを考慮しても電圧制御発振器のゲインを補正可能にするように補正回路を設計しなければいけないため、補正回路の設計が非常に困難になってしまう。測定結果に基づきゲイン制御アンプのゲイン値を絶対的に調整する、つまりゲインの絶対値の管理を行なうようにしているが、デバイス特性や回路構成上、絶対値の管理では、バラつきを回避することは事実上不可能であるからである。
【００２８】
さらに、ノイズ性能が問題となる。図１１Ｂに示す構成では、ＶＣＯゲインのキャリブレーション情報がＶＩコンバータにフィードバックされている。つまりＶＣＯ回路以外のノイズ要素を含んでおり、低ノイズ設計が要求されてしまう。
【００２９】
加えて、キャリブレーション方式も問題となる。図１１Ｂに示す構成では、ループフィルタ抵抗バラつきのキャリブレーション機能は含まれていない。一般的に抵抗はプロセスバラつきにより±２０％程度変動することもあり、（式１）から分かるようにダンピングファクタζが±２０％変動することを意味している。たとえば、ループフィルタの容量値Ｃが−１０％バラつき、抵抗値Ｒが−２０％変動したと仮定すると、容量値Ｃのキャリブレーション情報がＣＰ１にフィードバックされ、ＣＰ１のゲインが−１０％される。つまり容量キャリブレーションによりダンピングファクタζのバラつきはさらに大きくなってしまうことがある。
【００３０】
非特許文献２に記載の仕組みは、あくまで周波数レンジキャリブレーション技術であり、ゲインキャリブレーションにはなっていない。
【００３１】
このように、自然角周波数ωｎとダンピングファクタζの変更自在性の観点では特許文献１の仕組みが比較的優れており、また、キャリブレーションの側面では非特許文献１の仕組みがあるが、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面も考慮すれば、依然として難点があり、全てが解決されているという位相同期回路が存在しないのが実情である。自然角周波数ωｎとダンピングファクタζの変更自在性、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間の何れかの観点でさらなる改善がされた新たな位相同期回路が求められている。新たな位相同期回路があれば、使用用途に合わせた位相同期回路の選択の幅が広がる。
【００３２】
本発明は、上記事情に鑑みてなされたものであり、従来技術とは異なる新たな回路構成の位相同期回路を提供し、これによって、使用用途に合わせた位相同期回路の選択の幅を広げることのできる仕組みを提供することを主目的とする。好ましくは、新たな回路構成においても、用途に関係なく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変更可能でかつこれらをキャリブレーション可能な仕組みを提供することを目的とする。
【００３３】
また、好ましくは、ノイズ性能、回路規模、設計・検証の手間の面おいても改善が図られた仕組みを提供することを目的とする。さらに好ましくは、ループフィルタを構成する素子（特に抵抗素子）のバラつきや温度変化に対するキャリブレーションを可能にする仕組みを提供することを目的とする。また、さらに好ましくは、ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面でバランスのとれた仕組みを提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明の仕組みにおいては、先ず、ループフィルタ部を、抵抗回路と容量回路の直列回路で構成する。容量回路の抵抗回路とは反対側の端子は基準点に接続されているものとする。そして、それらを、２つのパルス電流出力部で駆動する。特に、一方はシングルエンド出力にし、他方は差動出力にする。一方はシングルエンド出力にし、他方は差動出力にすると、抵抗回路や容量回路の各両端に発生する電圧を独立にすることができ、自然角周波数やダンピングファクタを独立に調整し易くなる。そして、さらに、発振部の発振ゲインを補正するキャリブレーション部を設ける。こうすることで、発振部の特性バラつきや温度変化に応じたキャリブレーションを実現できる。
【発明の効果】
【００３５】
本発明の一形態によれば、特許文献１と同様に、抵抗回路や容量回路をスイッチングすることなく、自然角周波数とダンピングファクタをそれぞれ自由に変えることが可能な、新しい位相同期回路が実現される。加えて、発振部の発振ゲインを補正するキャリブレーション部を設けることで、発振部の特性バラつきや温度変化に応じたキャリブレーションを実現できる。ループフィルタの一方はシングルエンドで駆動し、他方は差動で駆動することで抵抗回路や容量回路の各両端に発生する電圧を独立にすることができ、自然角周波数とダンピングファクタのキャリブレーションがし易くなる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態やその変形例別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００３７】
＜記録再生装置の概要＞
図１は、位相同期回路を具備した電子機器の一例である記録再生装置（光ディスク装置）の一実施形態を示すブロック図である。
【００３８】
本実施形態の記録再生装置１は、光ディスクＰＤ（Photo Disk）に付加情報を記録するあるいは光ディスクＰＤに記録されている情報を読み取るためのレーザ光源を具備した光ピックアップ１４を備える。また、信号処理系として、サーボ系と、記録・再生系と、コントローラ系とを備えている。ここで、サーボ系として、記録再生装置１は、回転サーボ系とトラッキングサーボ系とフォーカスサーボ系とを有する。トラッキングサーボ系とフォーカスサーボ系とを纏めてピックアップサーボ系とも称する。
【００３９】
光ディスクＰＤとしては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable )のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０７ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【００４０】
記録再生装置１は、具体的には、回転サーボ系として、音楽などの再生すべき情報が記録された光ディスクＰＤを回転させるスピンドルモータ１０と、スピンドルモータ１０を駆動するモータドライバ１２と、モータドライバ１２を制御する回転制御部（回転サーボ系）の一例であるスピンドルモータ制御部３０とを備える。
【００４１】
スピンドルモータ制御部３０は、図示を割愛するが、ラフサーボ回路、速度（スピード）サーボ回路、位相（フェーズ）サーボ回路、および各サーボ回路の各出力を切り替えて出力するセレクタを有する。
【００４２】
ラフサーボ回路は、光ディスクＰＤの回転スピードを大まかに制御する。速度サーボ回路は、同期信号に基づき回転スピードをさらに高精度に合わせる。位相サーボ回路は、再生信号の位相と基準信号の位相を合わせる。セレクタは、ラフサーボ回路、速度サーボ回路、位相サーボ回路の各出力を切り替えてモータドライバ１２に出力する。
【００４３】
光ディスクＰＤは、チャッキング１１によりスピンドルモータ１０の回転軸１０ａに固定されるようになっている。スピンドルモータ１０は、モータドライバ１２とスピンドルモータ制御部３０とによって線速度が一定になるように制御される。その線速度はモータドライバ１２とスピンドルモータ制御部３０によって段階的に変更が可能である。
【００４４】
また、記録再生装置１は、トラッキングサーボ系およびフォーカスサーボ系として、光ピックアップ１４の光ディスクＰＤに対する半径方向位置を制御するピックアップ制御部４０を備える。図示を割愛するが、ピックアップ制御部４０は、たとえば、光ディスクＰＤに記録されているサブコーディングを読み取るサブコーディング検出回路と、図示しないトラックエラー検出回路により検出されたトラックエラー信号やサブコーディング検出回路により検出されたアドレス情報に基づいて光ピックアップ１４の対光ディスクＰＤに対する半径方向位置を制御するトラッキングサーボ回路とを備える。
【００４５】
ピックアップ制御部４０は、図示しないトラックアクチュエータやシークモータを制御することで、光ピックアップ１４から発せられるレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御する。
【００４６】
光ピックアップ１４は、図示しない公知の半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子、およびポジションセンサなどを内蔵しており、光ディスクＰＤの記録面にレーザ光を照射し、また反射光を受光して電気信号に変換するように構成されている。光ピックアップ１４の半導体レーザは、図示しないレーザドライバにより駆動されるようになされており、このレーザドライバの駆動によって、データ再生時には所定の再生パワーの光ビームを出射し、情報の記録時には所定の記録パワーの光ビームを出射する。
【００４７】
また、この光ピックアップ１４は、図示しないシークモータ（スライドモータ）によってスレッジ（半径）方向に移動可能に構成されている。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子やポジションセンサから得られた信号に基づいてモータドライバ１２とスピンドルモータ制御部３０およびピックアップ制御部４０によってレーザ光のレーザスポットを光ディスクＰＤ上の目的の場所（データ記録位置やデータ再生位置）に位置するように制御される。
【００４８】
また記録再生装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクＰＤに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０の構成例については後述するが、少なくとも、位相同期回路の一例である位相同期部１００を備えている。
【００４９】
また、記録再生装置１は、コントローラ系として、コントローラ６２と、インタフェース（IF（Interface ）：接続）機能をなすインタフェース部６４とを備える。コントローラ６２は、マイクロプロセッサ（ＭＰＵ：Microprocessing Unit）で構成されており、スピンドルモータ制御部３０およびピックアップ制御部４０を有するサーボ系や記録・再生信号処理部５０の動作を制御する。インタフェース部６４は、当該記録再生装置１を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）３との間のインタフェース（接続）機能をなす。インタフェース部６４には、ホストＩＦコントローラが設けられる。記録再生装置１とパソコン３により情報記録再生システム（光ディスクシステム）が構成される。
【００５０】
このような構成の記録再生装置１においては、再生処理時には、光ディスクＰＤから光ピックアップ１４で読み出された光信号は光ピックアップ１４に内蔵の受光素子で電気信号に変換され、その電気信号が、スピンドルモータ１０や光ピックアップ１４の制御を行なうスピンドルモータ制御部３０およびピックアップ制御部４０を具備したサーボ系（制御系）と、データの記録・再生を行なう記録・再生信号処理部５０とに送られる。
【００５１】
スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、この電気信号を元にしてスピンドルモータ１０の回転数や、光ピックアップ１４のフォーカシングおよびトラッキングを調整する。
【００５２】
これとともに、記録・再生信号処理部５０では、取得したアナログの電気信号をデジタルデータに変換し復号化を行ない、パソコン３などの記録再生装置１を利用する装置本体に渡す。パソコン３などでは、復号化されたデータに基づき、画像・音声データとして再生する。
【００５３】
また、光ディスクＰＤへデータを記録する記録処理時には、スピンドルモータ制御部３０およびピックアップ制御部４０は、コントローラ６２の制御の元で、一定速度で光ディスクＰＤを回転させる。これとともに、記録・再生信号処理部５０では、再生とは逆に、データを符号化して光ピックアップ１４に内蔵のレーザダイオードなどに供給することで、電気信号を光信号へ変換して、光ディスクＰＤに情報を記録する。
【００５４】
＜記録・信号処理部の概要＞
図１Ａは、記録・再生信号処理部５０の一構成例を示す機能ブロック図である。図示のように、記録・再生信号処理部５０は、ＲＦ増幅部５２と、波形整形部５３（波形等化器；Equalizer ）と、ＡＤ変換部５４（ＡＤＣ；Analog to Digital Converter ）を備える。ＲＦ増幅部５２は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（以下再生ＲＦ信号ともいう）を所定レベルに増幅する。波形整形部５３は、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する。光ピックアップ１４で読みだされる信号は様々な周波数を持ち、高域で振幅が減少するため、そのままでは符号間干渉を起こしデータを正確に再生することができない。これを補償するために、波形整形部５３でＲＦ増幅部５２の出力信号の波形等化を行なう。ＡＤ変換部５４は、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルデータに変換する。
【００５５】
また、記録・再生信号処理部５０は、クロック再生部５５と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５６と、記録電流制御部５７と、書込みクロック生成部６０を備える。
【００５６】
クロック再生部５５や書込みクロック生成部６０は、位相同期回路から出力される信号に基づき信号処理を行なう信号処理部の一例である。
【００５７】
クロック再生部５５は、ＡＤ変換部５４から出力されたデジタルデータ列に基づきクロック信号を再生する。クロック再生部５５は、ＡＤ変換部５４からのデジタルデータ（デジタルデータ列Ｄin）にロックしてクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。この位相同期回路として、後述する位相同期部１００が使用される。クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロック（サンプリングクロック）CKadとして供給したり、その他の機能部に供給したりする。ＡＤ変換部５４は、このＡＤクロックCKadに基づいてアナログ信号をデジタルデータに変換する。
【００５８】
デジタル信号処理部５６は、ＡＤ変換部５４から出力されたデジタルデータ列（再生ＲＦ信号に対応するもの）を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。
【００５９】
記録電流制御部５７は、情報を光ディスクＰＤに記録するためのレーザ光の記録電流を制御（オンオフ）する。記録電流制御部５７は、ライトストラテジ部５８（Write Strategy）と駆動部５９（Laser Diode Driver）を有する。ライトストラテジ部５８は、光ディスクＰＤの材質と記録速度に応じて光出力パワーをマルチパルス変調する。駆動部５９は、レーザ光源（光ピックアップ１４内にある）から発せられるレーザ光の光出力（光強度、光出力パワー）を一定値に保持するためのＡＰＣ（Auto Power Control）制御回路を具備する。
【００６０】
書込みクロック生成部６０は、クリスタル発振器などから供給される基準クロックに基づいて光ディスクＰＤへの記録の際にデータを変調するための書込みクロックを生成する。この書込みクロック生成部６０も、位相同期回路（ＰＬＬ回路）を有し、この位相同期回路として、後述する位相同期部１００が使用される。
【００６１】
レーザ光源から出射された記録用光ビームは、光ピックアップ１４内の図示しないコリメータレンズにより平行光に変換された後、図示しないビームスプリッタを透過して図示しない対物レンズにより集束され、スピンドルモータ１０により回転駆動される光ディスクＰＤに照射される。このとき、記録用光ビームは、記録用の情報に応じて変調されているので、光ディスクＰＤの所定位置（情報記録エリア）には、情報に対応したピット列が形成され、これにより、光ディスクＰＤに情報が記録されることになる。このとき、本実施形態では、ライトストラテジ部５８にて、ピット（記録マーク）の形状歪によるデータ誤りを抑えるようにしている。
【００６２】
たとえば、光源として用いるレーザとしては、近年、半導体素子を利用した半導体レーザが、極めて小型で、かつ駆動電流に高速に応答するため、各種装置の光源として広く使用されるようになっている。また、記録や再生の媒体として用いる書換可能な光ディスクＰＤとしては、相変化光ディスクや光磁気ディスクなどが広く知られており、記録、再生、消去する際に照射されるレーザ光の出力が異なる。
【００６３】
一般的には、記録時は光ディスクＰＤにピットと呼ばれる記録マークを作るために、レーザビームの出力を高くする（たとえば３０ｍＷ以上）が、再生時は記録ピットを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い出力（たとえば３ｍＷ）のレーザビームを光ディスクＰＤに照射するようにしている。近年の高密度、高転送レートの光ディスクＰＤにおいて、記録再生が可能なエラーレートを得るためには、これらのレーザビームの強度を十分に制御することが必要とされている。
【００６４】
しかし、半導体レーザは駆動電流・光出力特性の温度特性変化が著しく、その光出力を所望の強度に設定するために、半導体レーザの光出力を一定に制御する回路、いわゆるＡＰＣ制御回路が必要となる。ＡＰＣ制御では、情報書込み時の光信号をモニタリングして得た帰還電流が所定のパワー基準電流となるような負帰還制御ループを構成することで、レーザ発光パワーが一定になるように制御する。
【００６５】
ここで、近年の書込可能な光ディスクＰＤでは、その高密度化の優位性より記録マークの両端の変化を記録するマークエッジ記録が主流となっている。また、マークエッジ記録でのマークの形状歪によるデータ誤りを抑える技術として、ライトストラテジ部５８においては、ディスクの材質と記録速度に応じてレーザ出力パワーをマルチパルス変調するライトストラテジ技術を採用する（たとえば特開２０００−２４４０５４号公報参照）。
【００６６】
＜＜位相同期部：比較例＞＞
図２は、比較例の回路構成を説明する図である。この比較例は、一般的なＰＬＬ構成にも用いることができるが、特許文献１の構成で自然角周波数ωｎおよびダンピングファクタζをキャリブレーションするのに特化した技術である。ここでは、一般的なＰＬＬ構成にキャリブレーションする場合で示すが、ＰＬＬ回路本体部分は特許文献１の構成にしてもよい。
【００６７】
比較例の位相同期部１００は、発振部１０１の発振ゲインＫosciを補正するゲイン特性情報取得部１０７を有する。ゲイン特性情報取得部１０７は、２種類の目標周波数（判定基準周波数ｆ１，ｆ２）を使って、所定の規定信号Ｉｎと発振部１０１を各周波数で発振させるための補正分とを合成して発振制御電流Ｉcnt として発振部１０１に供給しながら、実動状態の発振部１０１の入力信号−発振周波数変換ゲインＫosciを規定する２種類の目標周波数の各発振制御信号の差の情報を測定することで、入力信号−発振周波数変換ゲインＫosciのばらつきを補正するための制御電流Ｉcpcnt （補正信号の一例）を示す情報を取得して所定の記憶媒体に記憶しておく。そして、実際の位相同期動作時には、記憶しておいた情報で示される制御電流Ｉcpcnt を補正信号として使って、入力信号−発振周波数変換ゲインＫosciのばらつきが相殺されるようにループフィルタ駆動部１０４を制御する。
【００６８】
ループフィルタ駆動部１０４は、位相比較部１０３から出力された比較結果信号Compに応じた駆動電流（チャージポンプ電流Ｉcpと称する）を入出力するチャージポンプ１０４CPと、チャージポンプ１０４CPにバイアス電流Ｉcpbiasを供給する電流値可変型の電流源１０５CPとを備えている。電流値可変型の電流源１０５CPは、電流モードでチャージポンプ電流Ｉcpを制御可能になっている。
【００６９】
位相同期部１００は、各部からの電流信号を加算して発振部１０１の周波数制御入力端子１０１inに供給する電流加算部１０８と、電流加算部１０８に所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini を供給する規定電流源１０９を備えている。電流加算部１０８は、各部からの電流信号を加算することで、出力発振信号Ｖout の位相がデジタルデータ列Ｄinの位相に同期するように発振制御電流Ｉcnt を生成する。
【００７０】
希望とする周波数（＝発振周波数ｆcco ）が複数種類となる場合には、その希望とする周波数（＝発振周波数ｆcco ）の別に最適化させた初期電流Ｉini を設定する。このため、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、規定電流源１０９の初期電流Ｉini を切り替える。このための仕組みとしては、図示を割愛するが、各周波数の別に、その周波数に適合した個別の初期電流Ｉini が設定されている周波数別の規定電流源１０９を用意しておき、デジタルデータ列Ｄinのデータレート（周波数）が切り替わるごとに、その周波数別の規定電流源１０９を、その周波数に適合したものに切り替える構成を採る。
【００７１】
こうすることで、ゲイン特性情報取得部１０７によるゲイン補正処理に基づく周波数制御電流Ｉosciは、初期電流Ｉini （およびループフィルタ出力電流Ｉlp）下での実動状態の発振周波数ｆcco と希望とする周波数とのずれを補正できる分であればよいことになる。その結果、ある希望周波数に適合させた１つの初期電流Ｉini としておき、複数種類の希望周波数への対応をゲイン特性情報取得部１０７からの周波数制御電流Ｉosciで対応する場合よりも、ゲイン特性情報取得部１０７が対処すべき補正電流量（＝周波数制御電流Ｉosci）を少なくすることができる。
【００７２】
ゲイン特性情報取得部１０７は、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco を２種類の判定基準周波数ｆ１，ｆ２と比較する周波数比較部１７０と、周波数比較部１７０における第１の判定基準周波数ｆ１との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ１）として保持する第１の周波数比較結果保持部１７２_1と、周波数比較部１７０における第２の判定基準周波数ｆ２との周波数比較結果ｆcompをＮビットのデジタルデータＤ（ｆ２）として保持する第２の周波数比較結果保持部１７２_2と、周波数比較結果保持部１７２_1，１７２_2のそれぞれに保持された各Ｎビットの周波数比較結果ｆcompをアナログ信号に変換するＤＡ変換部１７４_1，１７４_2を備える。
【００７３】
周波数比較部１７０には、発振部１０１から出力発振信号Ｖout が信号入力端子１７０_1に供給され、また、判定基準周波数ｆ１，ｆ２をそれぞれ指定する情報が判定基準周波数設定端子１７０_2，１７０_3に供給され、周波数比較結果ｆcompを判定結果出力端子１７０_4から出力する。
【００７４】
周波数比較部１７０は、目標周波数としての判定基準周波数ｆ１、ｆ２のそれぞれについて、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２との大小を比較し、その周波数比較結果ｆcompを周波数比較結果保持部１７２_1，１７２_2に渡す。
【００７５】
周波数比較結果保持部１７２_2には、判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応したＮビットのデジタルデータが保持される。判定基準周波数ｆ１と判定基準周波数ｆ２との差の周波数に対応した値であるから、この周波数比較結果保持部１７２_2が保持するＮビットのデジタルデータは、発振部１０１の入力信号−発振周波数変換ゲインＫosciを反映したものとなる。
【００７６】
ゲイン特性情報取得部１０７は、入力端子１７５_1に取り込んだ第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2の経路を切り替える経路選択スイッチ１７５と、第１のＤＡ変換部１７４_1の出力電流信号Ｉout_1 と経路選択スイッチ１７５の一方の出力端子１７５_2を介しての第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 とを加算する電流加算部１７６Ａと、経路選択スイッチ１７５の他方の出力端子１７５_3を介しての第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 をＫ倍（後述するがＫはカレントミラー比）に増幅する電流電流変換部１７７とを備えている。
【００７７】
ＤＡ変換部１７４_1，１７４_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較結果保持部１７２_1，１７２_2に記憶されているビット別の周波数比較結果に基づいて、ビット順に周波数制御信号の一例である出力電流信号Ｉout_1，Ｉout_2を順次生成していく。ビット順の途中段階では、発振周波数ｆcco を判定基準周波数ｆ１，ｆ２にさせることはできていないが、最終的に得られる出力電流信号Ｉout_1 ，Ｉout_2 では、ほぼ発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に一致させる状態になっている。
【００７８】
電流加算部１７６Ａは、判定基準周波数ｆ１についてのＤＡ変換部１７４_1から出力される出力電流信号Ｉout_1 と判定基準周波数ｆ２についてのＤＡ変換部１７４_2から出力される出力電流信号Ｉout_2 とを加算して最終的な周波数制御電流Ｉosci（周波数制御信号）として発振制御信号生成部の一例である電流加算部１０８に供給する。
【００７９】
周波数比較結果保持部１７２_1およびＤＡ変換部１７４_1は、第１の目標周波数である判定基準周波数ｆ１の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、電流制御発振回路１０１Ｂから出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１（第１の目標周波数）となるようにするために必要となる規定信号Ｉｎとの差分である出力電流信号Ｉout_1 を判定基準周波数ｆ１用の第１の周波数制御信号として取得する第１の周波数制御信号取得部を構成する。
【００８０】
周波数比較結果保持部１７２_2およびＤＡ変換部１７４_2は、第２の目標周波数である判定基準周波数ｆ２の系統であり、周波数比較部１７０および電流加算部１７６Ａとともに、発振部１０１から出力された出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ２（第２の目標周波数）となるようにするために必要となる規定信号Ｉｎを出力電流信号Ｉout_1 （第１の周波数制御信号）で補正した信号との差分である出力電流信号Ｉout_2 を判定基準周波数ｆ２用の第２の周波数制御信号として取得する第２の周波数制御信号取得部を構成する。
【００８１】
経路選択スイッチ１７５は、判定基準周波数ｆ２についてのＤＡ変換部１７４_2から出力された出力電流信号Ｉout_2を、補正情報取得時には電流加算部１７６Ａに供給し、通常の位相同期動作時には駆動部１０４Ｚの一例であるループフィルタ駆動部１０４側に供給されるように切り替える。
【００８２】
電流加算部１７６Ａは、出力電流信号Ｉout_1 と出力電流信号Ｉout_2 との加算結果（Ｉout ）を周波数制御電流Ｉosciとして電流加算部１０８に供給する。また、電流電流変換部１７７は、第２のＤＡ変換部１７４_2の出力電流信号Ｉout_2 をＫ倍にした電流を制御電流Ｉcpcnt として、電流値可変型の電流源１０５CPの制御入力端子１０５CPａに供給する。
【００８３】
ここで、周波数比較部１７０は、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較して、その周波数比較結果ｆcompをデジタルデータ０，１の何れかで出力する。たとえば、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも高ければ“１”を出力し、発振周波数ｆcco が判定基準周波数ｆ１，ｆ２よりも低ければ“０”を出力する。よって、周波数比較部１７０にて出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較するだけでは、比較結果としてはＮビットのデジタルデータは得られない。
【００８４】
しかしながら、出力発振信号Ｖout の発振周波数ｆcco が判定基準周波数ｆ１，ｆ２に近づくように周波数比較部１７０での周波数比較結果ｆcompを反映させた周波数制御電流Ｉosciを発振部１０１に供給して、再度（最終的にはＮ回）、同じようにして、周波数比較部１７０にて、出力発振信号Ｖout の発振周波数ｆcco と判定基準周波数ｆ１，ｆ２の大小を比較する周波数２分探索法を採用する。その結果、Ｎ回の繰返しの都度、比較結果の重付けが小さくなるものと考えることができる。
【００８５】
そこで、周波数比較結果保持部１７２_1，１７２_2では、周波数比較部１７０におけるＮ回の比較処理に連動して、最初の周波数比較結果ｆcompをＮビットの上位ビットに記憶し、次回以降は、順次下位ビットに記憶するようにする。つまり、周波数比較結果保持部１７２_1，１７２_2は、判定基準周波数ｆ１，ｆ２のそれぞれについて、周波数比較部１７０による周波数比較結果ｆcompを順次ビットの重付け順にビット別に記憶していく。
【００８６】
これにより、周波数比較結果保持部１７２_1，１７２_2には、最終的に、Ｎビットのデジタルデータが記憶される。Ｎ回の探索によって、周波数比較結果保持部１７２_1，１７２_2には、出力発振信号Ｖout の発振周波数ｆcco を判定基準周波数ｆ１，ｆ２に順次近づけていくことのできる出力電流信号Ｉout_1，Ｉout_2を示すＮビットのデジタルデータが順に保持されていくことになる。
【００８７】
電流加算部１０８は、規定電流源１０９から供給される所望とする出力発振信号Ｖout の発振周波数ｆcco に適合させた初期電流Ｉini と、電圧電流変換部１６６から出力されたループフィルタ出力電流Ｉlpと、ゲイン特性情報取得部１０７の電流加算部１７６からの周波数制御電流Ｉosciとを加算して、発振部１０１の周波数制御入力端子１０１inに供給する発振制御電流Ｉcnt とする。
【００８８】
電流電流変換部１７７は、ゲイン特性情報取得部１０７における補正処理によって取得され周波数比較結果保持部１７２_2に保持されたデータに基づくＤＡ変換部１７４_2から出力される出力電流信号Ｉout_2をＫ倍（Ｋの設定手法については後述する）することで電流源１０５CPに供給する制御電流Ｉcpcnt を取得する信号変換部の一例である。
【００８９】
このような構成の位相同期部１００におけるキャリブレーションは次のようにする。まず、ＰＬＬとして動作する前に発振部１０１のゲインキャリブレーションを行なう。キャリブレーションを始めるときには位相比較部１０３およびループフィルタ駆動部１０４の動作を停止し、発振部１０１に初期電流または初期電圧を与え発振させる。このときの発振周波数を外部基準クロックを用いて計測し、周波数比較部１７０で判定基準周波数Ａと比較する。その結果を周波数比較結果保持部１７２_1に上位ビットから記憶し、その記憶した値でＤＡ変換部１７４_1を上位ビットから順に動作させ、その出力を発振部１０１の入力に加算または減算をする。これをＮ回繰り返して発振部１０１の発振周波数を判定基準周波数Ａの周波数ｆａに一致させる。次に周波数比較部１７０の判定基準周波数を変更し。前記と同様に判定基準周波数Ｂの周波数ｆｂに一致させる。その後、経路選択スイッチ１７５により、ＤＡ変換部１７４_2の出力を発振部１０１の入力から電流電流変換部１７７側に切り替えＫ倍して電流源１０５CPのバイアス電流とする。
【００９０】
このような仕組みを採ることで、発振部１０１の発振ゲインＫosci（ＣＣＯ回路ゲインＫcco またはＶＣＯ回路ゲインＫvco ）がキャリブレーションされ、ループフィルタ部１０６の定数（抵抗値Ｒ、容量値Ｃ）が不変であるとすれば、ＰＬＬの自然角周波数ωｎおよびダンピングファクタζを常に一定にすることができる。
【００９１】
しかしながら、比較例では、以下のような課題が残る。１つ目の課題はノイズ性能である。発振部１０１の入力端子に関係する規定電流源１０９Ａ（初期値バイアス回路）、ＤＡ変換部１７４、およびそれらの電流を加算する電流加算部１０８はアナログ回路であり、それぞれの回路内で発生したノイズが発振部１０１の入力端子で加算されているため、それらの回路に低ノイズ性能が要求される。ジッタ性能はＰＬＬ回路において最も重要な性能であり、ＰＬＬ回路内の雑音量に依存する。したがって、これらの回路追加はＰＬＬ回路のジッタ性能を悪化させてしまう。また、特許文献１の構成と組み合わせたときには、Ｇｍ回路もその対象であり、さらに抵抗や電流２乗補正回路を用いた場合もジッタ性能を悪化させる要因となる。
【００９２】
２つ目はキャリブレーション方式である。この方式では発振ゲインＫosci（ＣＣＯ回路ゲインＫcco やＶＣＯ回路ゲインＫvco ）のキャリブレーション情報をループフィルタ駆動部１０４の電流源１０５CPにバイアス電流としてフィードバックしている。つまり、発振ゲインＫosciが大きく変動するとキャリブレーションされたＣＰ回路ゲインＫcpはその変動に反比例し、大きく変動することとなる。よって、ループフィルタ駆動部１０４の設計検証が困難になる。
【００９３】
３つ目の課題は面積である。たとえば、当該比較例では、ゲイン特性情報取得部１０７内に２つのＮビットＤＡＣ（ＤＡ変換部１７４_1，１７４_2）があり、これらで発振ゲインＫosciのキャリブレーション精度およびキャリブレーション範囲が決定される。雑音・素子バラつきなどを考慮すると回路面積を小さくすることが困難となる。
【００９４】
４つ目の課題は、設計・検証の手間である。ＰＬＬ本体以外の構成要素にアナログ回路が内在しているため設計・検証の手間が掛かってしまう。
【００９５】
そこで、回路構成のコンパクトさ、自然角周波数ωｎとダンピングファクタζの変更自由度と一方を変更したときの他方を一定に維持する調整の容易さを実現し得るように、抵抗素子１６２への電流パス（以下ＲＤパスと称する）と容量素子１６４への電流パス（以下ＣＰパスと称する）の独立性を確保する仕組みがないかを考え、その構成に適応するキャリブレーション回路を備えた位相同期回路を考案した。次に、このような本実施形態の位相同期部１００について説明する。
【００９６】
＜＜位相同期部：基本構成＞＞
図３は、本実施形態の位相同期部１００の基本構成を説明する図である。図４は、比較例の線形Ｇｍ回路を示す図である。本実施形態の位相同期部１００Ａは、発振部１０１、位相比較部１０３、チャージポンプ回路を利用したループフィルタ駆動部１０４、およびループフィルタ部１０６を備える点で、一般的な位相同期回路と基本構成を同じにする。発振部１０１、位相比較部１０３、ループフィルタ駆動部１０４、およびループフィルタ部１０６を纏めてＰＬＬ本体部と称する。
【００９７】
本実施形態の位相同期部１００Ａは、ＰＬＬ本体部に加えて、発振部１０１の周波数変換ゲイン特性の製造バラつきや温度特性を補正するキャリブレーション機能を持つゲイン特性情報取得部１０７を備える。ゲイン特性情報取得部１０７は、基準電位生成部２２０と、基準抵抗２３９を有するバイアス電流生成部２３０と、基準電圧生成部２４０と、判定処理部２５０を備える。
【００９８】
位相同期部１００Ａはさらに、ＰＬＬ本体部に対してゲイン特性情報取得部１０７の機能を働かせるための切替機構として、ループフィルタ部１０６と発振部１０１の間にスイッチ構成の電圧選択部２１０を有する。つまり、本実施形態の位相同期部１００Ａは、位相同期回路の基本構成であるＰＬＬ本体部に、ゲイン特性情報取得部１０７で示す部分を付加したものである。
【００９９】
ゲイン特性情報取得部１０７と電圧選択部２１０で、キャリブレーション部CALIB が構成される。キャリブレーション部CALIB は、複数の所定の大きさの発振制御信号を使い、各発振制御信号の元での実際の発振周波数の差に基づき発振部１０１の実動の発振ゲインＫoscic の情報を取得し、この実動の発振ゲインＫoscic と目標の発振ゲインＫoscit との差に基づき発振部１０１が発振動作するための動作電流（電源電流、発振バイアス電流）を補正する。
【０１００】
補正の仕組みとしては、電圧モードでの補正も考えられるが、補正量を適宜変更することを考えると電流量を加算する仕組みの方が取り扱いが容易であるので、ここでは電流モードで補正する仕組みを採る。そのため、発振部１０１は、電流補正部（電流源部）と電流制御発振回路との組合せになる。電流モードで補正する仕組みを採る際には、耐ノイズ性を考慮した回路構成を採る。
【０１０１】
たとえば、比較例の線形Ｇｍ回路を図４に示す。この構成では、一般的にＩｂを流す電流源やＶinn （反転入力），Ｖinp （非反転入力）などに外部のノイズを含む電圧（電流）がバイアスとして与えられているため、構成要素のトランジスタや自身のノイズ以外にもノイズを含み、そのノイズが、この線形Ｇｍ回路を伝播し、出力電流Ｉout に出力されてしまう。本実施形態では、後述する図８のように、Ｇｍ回路を構成しているトランジスタが出力するノイズ以外のバイアスノイズを含まないような回路構成を採る。
【０１０２】
ループフィルタ部１０６は、第１ループフィルタ回路部１０６_1と第２ループフィルタ回路部１０６_2の直列回路で構成されている。「ループフィルタ回路部」は、回路構成として抵抗素子や容量素子の単独のものやそれらの各素子の直列回路や並列回路で構成されたものを纏めて総称したものである。
【０１０３】
第１ループフィルタ回路部１０６_1は、抵抗要素と容量要素の内の抵抗要素の方が主体的となる抵抗回路にする。たとえば、本実施形態においては、第１ループフィルタ回路部１０６_1に抵抗素子１６２を使用する。この抵抗素子１６２は、バイアス電流生成部２３０の基準抵抗２３９と素子マッチングをとっておく。
【０１０４】
素子マッチングとは、少なくとも温度変化特性が揃ったものが使用されることを意味する。そのための仕組みとしては、基準抵抗２３９と抵抗素子１６２は同一チップ内に作成するのが最も簡便な方法である。もちろん、チップ外部に、温度特性の揃った抵抗素子を設けてもよい。たとえば、一方がカーボン抵抗で他方が金属被膜抵抗などのように、種類の異なる抵抗素子の組合せは温度変化特性が異なるので好ましくない。
【０１０５】
一方、第２ループフィルタ回路部１０６_2は、抵抗要素と容量要素の内の容量要素の方が主体的となる積分回路（容量回路）にする。たとえば、本実施形態においては、第２ループフィルタ回路部１０６_2に容量素子１６４を使用する。本実施形態の場合、抵抗素子１６２は、一端がループフィルタ駆動部１０４と発振部１０１との接続点（ノードND１０１）に接続され、他端が容量素子１６４の一端と接続されている。抵抗素子１６２と容量素子１６４の接続点をノードND１０２とも称する。容量素子１６４の他端は基準点（接地もしくは負電源：以下同様）に接続されている。容量素子１６４と抵抗素子１６２の接続態様を逆にしたときには、ＲＤパスの電流を引き込めないという回路都合上の難点があるけれども、このような接続態様であればその問題はない。位相同期部１００をＩＣ（半導体集積回路）で構成する場合、抵抗素子１６２はＩＣ内に作り込み、容量素子１６４は、そのＩＣの外部で接続する構成を採るのがよい。
【０１０６】
本実施形態の位相同期部１００Ａのループフィルタ駆動部１０４は、第１ループフィルタ回路部１０６_1を駆動する第１ループフィルタ駆動部１０４_1と、第２ループフィルタ部１０６_2を駆動する第２ループフィルタ駆動部１０４_2を有する。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2には、位相比較部１０３から比較出力として、アップ信号UPとダウン信号DOWN（纏めてアップ／ダウン信号UP/DOWN とも称する）が共通に供給される。アップ／ダウン信号UP/DOWN は、デジタルデータ列Ｄinおよび出力発振信号Ｖout の位相を比較し、比較結果である位相差を示す誤差信号（位相誤差情報）である。第１ループフィルタ駆動部１０４_1と第２ループフィルタ駆動部１０４_2は位相比較部１０３からのアップ／ダウン信号UP/DOWN を共通に使用するが、それらの動作は独立である。
【０１０７】
本実施形態の基本構成では、第１ループフィルタ駆動部１０４_1は第１ループフィルタ回路部１０６_1へ差動的に位相誤差情報に応じたパルス幅のパルス電流を出力する差動出力（Differential Output ）構成のものであり、第２ループフィルタ駆動部１０４_2は第２ループフィルタ回路部１０６_2へ通常のように位相誤差情報に応じたパルス幅のパルス電流を出力するシングルエンド出力（Single End Output ）構成のものである。すなわち、第１ループフィルタ駆動部１０４_1は差動パルス出力部の一例であり、第２ループフィルタ駆動部１０４_2はシングルエンドパルス出力部の一例である。これらパルス出力部の出力電流をそれぞれ可変とすることで、発振部１０１の発振周波数を可変にできる。
【０１０８】
第１ループフィルタ駆動部１０４_1は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じた差動出力のパルス電流を出力する。一例として、第１ループフィルタ駆動部１０４_1は、その正相出力端（OUT+）が抵抗素子１６２と発振部１０１との接続点（ノードND１０１）に接続され、その逆相出力端（OUT-）が抵抗素子１６２と容量素子１６４の接続点に接続される。
【０１０９】
ここで、ゲイン特性情報取得部１０７を備えている本実施形態の位相同期部１００Ａにおいては、差動パルス出力回路の一例である第１ループフィルタ駆動部１０４_1は、位相比較部１０３からのアップ／ダウン信号UP/DOWN （位相誤差情報）とバイアス電流生成部２３０からのバイアス電流ＩｂCP（本構成例ではバイアス電流ＩｂCPR ）に応じた差動出力のパルス電流を出力する。
【０１１０】
第２ループフィルタ駆動部１０４_2は、位相比較部１０３からのアップ／ダウン信号UP/DOWN に基づき、位相誤差情報に応じたシングルエンド出力のパルス電流を出力する。第２ループフィルタ駆動部１０４_2は、そのシングルエンド出力端（OUT ）が抵抗素子１６２と容量素子１６４の接続点に接続される。
【０１１１】
つまり、この例では、第１ループフィルタ駆動部１０４_1の逆相出力端（OUT-）と第２ループフィルタ駆動部１０４_2の出力端が、抵抗素子１６２と容量素子１６４の接続点に共通に接続される。全体としては、第１ループフィルタ駆動部１０４_1の正相出力端（OUT+）であるノードND１０１の電圧に応じて発振部１０１の発振周波数が可変な構成となる。
【０１１２】
本実施形態では、第１ループフィルタ駆動部１０４Ａ_1は、位相誤差情報に応じた差動出力のパルス電流を出力する差動出力チャージポンプ回路DOCPを有し、第２ループフィルタ駆動部１０４Ａ_2は、位相誤差情報に応じたシングルエンド出力のパルス電流を出力するシングルエンドチャージポンプ回路SECPを有する。位相情報に応じたパルス電流を生成するパルス電流出力部の構成としてはチャージポンプ回路が簡易で好ましい。
【０１１３】
差動出力チャージポンプ回路DOCPは、抵抗素子１６２へ差動的にパルス電流を出力し、シングルエンドチャージポンプ回路SECPは容量素子１６４に通常のようにパルス電流を出力することになる。換言すると、抵抗素子１６２は、その両端に、差動出力チャージポンプ回路DOCPからの差動パルス電流が流れる。容量素子１６４には、シングルエンドチャージポンプ回路SECPからのシングルエンドパルス電流が流れる。
【０１１４】
なお、第１ループフィルタ駆動部１０４Ａ_1は差動のパルス電流を出力する構成であればよいし、第２ループフィルタ駆動部１０４Ａ_2はシングルエンドのパルス電流を出力する構成であればよく、必ずしもチャージポンプ回路構成のものである必要はない。たとえば、差動出力型やシングルエンド出力型の電流出力のＤＡ変換回路（ＤＡＣ；Digital to Analog Converter ）を使用してもよい。この場合においても、ループフィルタ部１０６の抵抗回路（抵抗素子１６２）を駆動する側のループフィルタ部１０６はバイアス電流生成部２３０で生成されたバイアス電流ＩｂCPR に応じた大きさのパルス電流を生成するような構成を採ればよい。
【０１１５】
ここで、差動出力チャージポンプ回路DOCPにおける正相出力端（OUT+）および逆相出力端（OUT-）におけるソース電流とシンク電流に差があると、その差分は容量素子１６４をチャージする電流にも使われる。本実施形態では、この差分がゼロとなるようにすることで、抵抗素子１６２による電圧生成と容量素子１６４による電圧生成を独立で行なうことができるようにする。この性質を利用することで、２つのパルス電流出力回路（ここではチャージポンプ回路）のゲインを変化させることにより、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることを可能とし、かつ、その制御式を簡易にする。
【０１１６】
ループフィルタ部１０６と発振部１０１の間に介在する電圧選択部２１０は、その一方の入力端がノードND１０１（つまり第１ループフィルタ駆動部１０４_1の出力）に接続され、他方の入力端が基準電圧生成部２４０に接続され、出力端が発振部１０１に接続されている。
【０１１７】
ループフィルタ駆動部１０４の後段に設けられた発振部１０１としては、電圧制御発振回路１０１Ａを使用することもできるし、電流制御発振回路１０１Ｂを使用することもできる。電圧制御発振回路１０１Ａの場合は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を周波数制御入力端子１０１Ａinに供給して発振動作する構成にすればよい。ここで、電圧Ｖｒは抵抗素子１６２の両端電圧であり、Ｖｃは容量素子１６４の両端電圧である。
【０１１８】
電流制御発振回路１０１Ｂの場合は、２つの電圧電流変換部１６６_1，１６６_2と電流加算部１６８を設ける。電圧電流変換ゲインＧｍ１の電圧電流変換部１６６_1は、ノードND１０１の電圧（Ｖｒ＋Ｖｃ）を発振制御電流Ｉcnt_1 に変換する。電圧電流変換ゲインＧｍ２の電圧電流変換部１６６_2は、ノードND１０２の電圧Ｖｃを発振制御電流Ｉcnt_2 に変換する。電流加算部１６８は、発振制御電流Ｉcnt_1 ，Ｉcnt_2 を合成して発振制御電流Ｉcnt を生成して電流制御発振回路１０１Ｂの周波数制御入力端子１０１Ｂinに供給する。
【０１１９】
電圧制御発振回路１０１Ａや電流制御発振回路１０１Ｂの後段には、必要に応じて、出力された出力発振信号Ｖout の発振周波数ｆcco を１／αに分周して分周発振信号Ｖout1を取得する分周部１０２を設けてもよい。αは、分周比であって、正の整数、好ましくは２のべき乗で、かつ可変にする。
【０１２０】
本実施形態では、ループフィルタ駆動部１０４およびループフィルタ部１０６との接続関係を考慮すれば、電圧制御発振回路１０１Ａにした方が回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部１６６（トランスコンダクタンス）が不要でその変換特性の影響を受けない点や耐ノイズ性が増すなどで有利である。
【０１２１】
ゲイン特性情報取得部１０７の各部は、次のようになっている。先ず、基準電位生成部２２０は、一定の基準電圧Ｖref を出力する定電圧源回路であり、たとえば、バンドギャップリファレンス（ＢＧＲ）などのプロセスや温度依存性のない電圧源を有する。
【０１２２】
バイアス電流生成部２３０は、バイアス電流を作り出すバイアス電流源回路であり、基準電位生成部２２０から出力される基準電圧Ｖref と基準抵抗２３９に基づき、第１ループフィルタ駆動部１０４_1のバイアス電流ＩｂCPや基準電圧生成部２４０のバイアス電流ＩｂVrefを生成する。
【０１２３】
判定処理部２５０は、ゲイン特性情報取得部１０７の主要部である。この判定処理部２５０は、発振部１０１から出力された出力発振信号Ｖout に基づき発振制御信号（電圧もしくは電流）対周波数特性をキャリブレーションするために、基準電圧生成部２４０が２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成するための電圧切替制御信号EnVc1 ，EnVc2 を基準電圧生成部２４０に供給する。また、判定処理部２５０は、発振部１０１の出力クロックから発振制御信号対周波数特性Ｋoscを測定し、それが所望の値になるように、発振部１０１を制御する。ＶＣＯコントロール電圧Ｖc1，Ｖc2は、キャリブレーション時に使用される補正処理用の発振制御信号（補正制御信号）である。基準電圧生成部２４０は、この補正処理用の発振制御信号（ＶＣＯコントロール電圧Ｖc1，Ｖc2）を生成する補正制御信号生成部の一例である。
【０１２４】
基準電圧生成部２４０は、バイアス電流生成部２３０からのバイアス電流ＩｂVrefを参照電流に使用して、判定処理部２５０からの２つの電圧切替制御信号EnVc1 ，EnVc2 に基づき、バイアス電流生成部２３０で生成される第２のバイアス電流に応じた発振基準電圧となるゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成する。そして、生成したＶＣＯコントロール電圧Ｖc1，Ｖc2を、電圧選択部２１０の他方の入力端に印加する。
【０１２５】
＜チャージポンプ部＞
図５は、差動出力チャージポンプ回路DOCPとシングルエンドチャージポンプ回路SECPの構成例を説明する図である。シングルエンド出力がノードND１０２に接続されたシングルエンドチャージポンプ回路SECPは、図５（１）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１２０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１２２と、２つの制御スイッチ１２４，１２５を有する。シングルエンドチャージポンプ回路SECPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を出力端（OUT ）に入出力する。ソース電流源１２０のソース電流量Ｉ_120とシンク電流源１２２のシンク電流量Ｉ_122は同量にする。
【０１２６】
制御スイッチ１２４はソース電流源１２０とシングルエンド出力端（OUT ）との間に接続され、制御スイッチ１２５はシンク電流源１２２とシングルエンド出力端（OUT ）との間に接続されている。制御スイッチ１２４には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１２５には、位相比較部１０３からのダウン信号DOWNが供給される。
【０１２７】
アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには制御スイッチ１２４がオンし、ソース電流源１２０からのソース電流が負荷である容量素子１６４に供給される。一組の各電流源１２０，１２２はソース動作を行なう。一方、ダウン信号DOWNがアクティブなときには制御スイッチ１２５がオンし、負荷である容量素子１６４からシンク電流がシンク電流源１２２に流れ込む。一組の各電流源１２０，１２２はシンク動作を行なう。つまり、シングルエンドチャージポンプ回路SECPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流と称する）を容量素子１６４に入出力する。容量素子１６４（ノードND１０２）には、シングルエンドチャージポンプ回路SECPによる制御により、容量素子１６４の両端に電圧Ｖｃが発生する。この電圧Ｖｃは、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで調整される。
【０１２８】
一方、差動出力が抵抗素子１６２の両端（ノードND１０１とノードND１０２）に接続された差動出力チャージポンプ回路DOCPの動作は、差動出力である点を除いては、シングルエンドチャージポンプ回路SECPと同一であり、アップ／ダウン信号UP/DOWN に応じて各制御スイッチ１３４〜１３７をオン／オフし、それに応じた差動電流を出力するというものである。したがって、このような差動型のチャージポンプ回路は、シングルエンドチャージポンプ回路SECPに対して、スイッチング素子の追加のみにより容易に構成することが可能である。
【０１２９】
具体的には、差動出力チャージポンプ回路DOCPは、図５（２）に示すように、一定のソース電流を発生する正電源側に設けられたソース電流源１３０と、一定のシンク電流を発生する基準点側に設けられたシンク電流源１３２と、４つの制御スイッチ１３４，１３５，１３６，１３７を有する。差動出力チャージポンプ回路DOCPは、アップ／ダウン信号UP/DOWN に応じたパルス幅のパルス電流Ｉout+を正相出力端（OUT+）に入出力し、パルス電流Ｉout-を逆相出力端（OUT-）に入出力する。ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１２２のシンク電流量Ｉ_132は同量にする。
【０１３０】
制御スイッチ１３４はソース電流源１２０と正相出力端（OUT+）との間に接続され、制御スイッチ１３５はシンク電流源１３２と正相出力端（OUT+）との間に接続されている。制御スイッチ１３６はソース電流源１２０と逆相出力端（OUT-）との間に接続され、制御スイッチ１３７はシンク電流源１３２と逆相出力端（OUT-）との間に接続されている。制御スイッチ１３４，１３７には、位相比較部１０３からのアップ信号UPが供給され、制御スイッチ１３５，１３６には、位相比較部１０３からのダウン信号DOWNが供給される。
【０１３１】
前述のように、アップ信号UPとダウン信号DOWNは、位相比較部１０３が検知した位相誤差情報を表わすものであり、通常はアップ信号UPとダウン信号DOWNの双方がアクティブとなることはない。アップ信号UPがアクティブなときには、制御スイッチ１３４がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３７がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０１からノードND１０２の方向である。一方、ダウン信号DOWNがアクティブなときには、制御スイッチ１３６がオンしソース電流源１３０からのソース電流が負荷である抵抗素子１６２に供給されるとともに、制御スイッチ１３５がオンし、負荷である抵抗素子１６２からシンク電流がシンク電流源１３２に流れ込む。このときに抵抗素子１６２に流れる電流の向きはノードND１０２からノードND１０１の方向である。
【０１３２】
つまり、差動出力チャージポンプ回路DOCPは、位相比較部１０３が検知した位相誤差情報に応じたパルス状の駆動電流（チャージポンプ電流）を抵抗素子１６２に入出力する。このとき、ソース電流源１３０のソース電流量Ｉ_130とシンク電流源１３２のシンク電流量Ｉ_132が同量であれば、アップ信号UPがアクティブなときやダウン信号DOWNがアクティブなときの何れも、そのパルス幅に関わらず、電流が全て抵抗素子１６２のみで消費され、容量素子１６４をチャージする電流に使われることはない。ソース電流量Ｉ_130＝シンク電流量Ｉ_132＝Ｉ_R、アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔ、抵抗素子１６２の抵抗値Ｒ_162とすると、抵抗素子１６２の両端電圧ＶｒはＩ_R×Δｔ×Ｒ_162となる。アップ信号UPやダウン信号DOWNのアクティブ期間幅Δｔを制御することで、抵抗素子１６２の両端電圧Ｖｒが調整される。アップ信号UPとダウン信号DOWNの何れかアクティブかで抵抗素子１６２に流れる電流の向きが逆になるので、差動出力チャージポンプ回路DOCPのみで位相が一定になるように発振部１０１を制御し得る電圧Ｖｒが抵抗素子１６２に発生する。
【０１３３】
抵抗素子１６２の両端の電圧Ｖｒは、ノードND１０２の電圧Ｖｃと加算されてループフィルタ電圧Ｖloopとして発振部１０１に供給される。電圧Ｖｒおよび電圧Ｖｃはともに位相誤差情報を示すアップ／ダウン信号UP/DOWN に基づき制御されるものであるから、最終的には、位相誤差情報がゼロとなるように発振部１０１の出力周波数が制御されることになる。位相同期回路としての基本的動作は一般的なものと変りがない。
【０１３４】
＜位相同期部のループ特性；本実施形態＞
ここで、本実施形態の位相同期部１００Ａのループ特性についてさらに詳しく解析する。位相同期部１００の動作の解析には、いわゆるチャージポンプＰＬＬの解析として一般的な、線形化した閉ループ伝達関数を用いることができる。
【０１３５】
本実施形態の位相同期部１００Ａの場合、発振部１０１の入力−発振周波数変換ゲインＫosci、抵抗値Ｒ（＝抵抗素子１６２の抵抗値Ｒ_162）、容量値Ｃ（＝容量素子１６４の容量値Ｃ_164）、ＣＰＲ回路ゲインＫcpr 、ＣＰＣ回路ゲインＫcpc とすると、その自然角周波数ωｎおよびダンピングファクタζは、式（３−１）および式（３−２）のように表すことができる。因みに、ＣＰＲ回路ゲインＫcpr は、差動出力チャージポンプ回路DOCPで構成された第１ループフィルタ駆動部１０４_1の回路ゲインであり、ＣＰＣ回路ゲインＫcpc は、シングルエンドチャージポンプ回路SECPで構成された第２ループフィルタ駆動部１０４_2の回路ゲインである。
【０１３６】
【数３】
【０１３７】
ここで、たとえば、位相同期部１００Ａを記録再生装置１に適用する場合において、式（３−１）に基づき自然角周波数ωｎを、次世代ＤＶＤ、通常のＤＶＤ、ＣＤの３種類の光ディスクＰＤの規格で決められている値に設定するには、位相同期部１００ＡをＩＣとしたときには、抵抗値Ｒや容量値Ｃは固定値であるため、チャージポンプ電流Ｉcpや分周部１０２での分周比αあるいは入力−発振周波数変換ゲインＫosciを調整しなければならない。
【０１３８】
本実施形態の場合、式（３）から分かるように、ＣＰＣ回路ゲインＫcpc とＣＰＲ回路ゲインＫcpr を変えることにより、容量値Ｃと抵抗値Ｒは一定のままでも自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることができる。自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な高性能なＰＬＬ回路が実現できるようになる。本実施形態の基本構成では、抵抗素子１６２の駆動を差動出力チャージポンプ回路DOCPにより行なうことで、２つのチャージポンプ回路のゲインＫcpc ，Ｋcpr を変化させて、自然角周波数ωｎとダンピングファクタζを自由に調整可能とする際に、その制御式が簡易になっている。
【０１３９】
シングルエンドパルス出力回路（シングルエンドチャージポンプ回路SECP）と差動パルス出力回路（差動出力チャージポンプ回路DOCP）を併用することにより、抵抗回路や積分回路（容量回路）をスイッチングすることなく、自然角周波数ωｎとダンピングファクタζをそれぞれ自由に変えることが可能な、高性能ＰＬＬ回路を実現できる。
【０１４０】
また、本実施形態の位相同期部１００Ａの構成においては、特開平１０−０８４２７９号公報に記載の構成とは異なり、２つのチャージポンプ回路DOCP，SECPの出力の加算は、電流ではなく電圧で行なわれループフィルタ電圧Ｖloopが得られる。したがって、発振部１０１の入力は必ず電圧であり、先にも述べたが、発振部１０１としては、電流制御発振回路１０１Ｂではなく、電圧制御発振回路１０１Ａにすることが好ましい。
【０１４１】
その結果、電圧制御発振回路１０１Ａとしては、回路構成がコンパクトになるし電圧電流変換ゲインＧｍの電圧電流変換部（トランスコンダクタンス）が不要でその変換特性の影響を受けない。たとえば、リング発振器を使用すれば、電圧−発振周波数がほぼ線形であることが利用でき、Ｇｍ回路や電流２乗回路のような電流電圧変換のためのアナログ回路の追加を必要としない。これらの回路を必要としないため、その雑音は位相同期部１００Ａに加わらず、精度の高い位相同期回路出力が得られる。雑音だけでなく、それらの追加アナログ回路の設計手間やチップ面積も不要である。
【０１４２】
＜電流バイアス部＞
図６は、バイアス電流生成部２３０の構成例を説明する図である。バイアス電流生成部２３０は、オペアンプ（ＯｐＡｍｐ）などで構成された差動増幅部２３２と、電流ミラー部２３４と、基準抵抗部２３８を備える。差動増幅部２３２の反転入力端（−）には基準電位生成部２２０からの基準電圧Ｖref が供給される。基準抵抗部２３８は、抵抗値Ｒref の基準抵抗２３９を有する。
【０１４３】
電流ミラー部２３４は、差動増幅部２３２の出力段の図示しないトランジスタとカレントミラー接続された３つのｐチャネル型の電流源トランジスタ２３５，２３６，２３７を有する。電流源トランジスタ２３５，２３６，２３７のゲートは共通に差動増幅部２３２の出力と接続され、ソースは正電源側に接続されている。電流源トランジスタ２３５のドレインは、差動増幅部２３２の非反転入力端（＋）に接続されるとともに、基準電位（接地）との間に基準抵抗２３９が配置されている。
【０１４４】
バイアス電流生成部２３０は、基準電位生成部２２０からの基準電圧Ｖref を参照電圧とし、差動増幅部２３２のバーチャルショートを利用して基準抵抗２３９の上端を基準電圧Ｖref とすることで、Ｖref ／Ｒref で決定される参照電流Ｉref を作成する。そして、この参照電流Ｉref を、カレントミラー接続された電流源トランジスタ２３６により第１ループフィルタ駆動部１０４_1で必要な大きさの電流値にミラーリングして、バイアス電流ＩｂCPとする。同様に、参照電流Ｉref を、カレントミラー接続された電流源トランジスタ２３７により基準電圧生成部２４０で必要な大きさの電流値にミラーリングして、バイアス電流ＩｂVrefとする。バイアス電流ＩｂCPR は、抵抗回路（抵抗素子１６２）を駆動するためのバイアス電流であり、バイアス電流ＩｂVrefは発振ゲイン補正処理用のバイアス電流である。
【０１４５】
＜基準電圧生成部＞
図７は、基準電圧生成部２４０の構成例を説明する図である。図７（１）に示す第１例の基準電圧生成部２４０_1は、ゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖｃ１，Ｖc2を固定した電圧値に設定する構成のものである。これに対して、図７（２）に示す第２例の基準電圧生成部２４０_2は、ゲインキャリブレーションに必要な２つのＶＣＯコントロール電圧Ｖｃ１，Ｖc2の電圧値を所定量シフト可能な構成のものである。
【０１４６】
第１例の基準電圧生成部２４０_1は、２つの抵抗素子２４２，２４３の直列回路と２つの切替スイッチ２４６，２４７を有する。抵抗素子２４２，２４３は、バイアス電流生成部２３０の基準抵抗２３９と素子マッチングをとっておく。ここでも、素子マッチングとは、少なくとも温度変化特性が揃ったものが使用されることを意味する。そのための仕組みとしては、基準抵抗２３９と抵抗素子２４２，２４３は同一チップ内に作成するのが最も簡便な方法である。もちろん、チップ外部に、温度特性の揃った抵抗素子を設けてもよい。たとえば、一方がカーボン抵抗で他方が金属被膜抵抗などのように種類の異なる抵抗素子の組合せは温度変化特性が異なるので好ましくない。
【０１４７】
抵抗素子２４２の一端は、バイアス電流生成部２３０の電流源トランジスタ２３７のドレインに接続されてバイアス電流ＩｂVrefが供給されるとともに、切替スイッチ２４６を介して電圧出力端Ｖctl に接続される。抵抗素子２４２の他端と抵抗素子２４３の一端の接続点は切替スイッチ２４７を介して電圧出力端Ｖctl に接続される。抵抗素子２４３の他端は基準電位（接地）に接続される。
【０１４８】
第１例の基準電圧生成部２４０_1は、バイアス電流生成部２３０の基準抵抗部２３８と素子マッチングをとった抵抗素子２４２，２４３にバイアス電流生成部２３０で作成したバイアス電流ＩｂVrefを流すことでＶＣＯコントロール電圧Ｖｃ１，Ｖc2を作り出す。抵抗素子２４２の抵抗値をＲ_242、抵抗素子２４３の抵抗値をＲ_243とする。ＶＣＯコントロール電圧Ｖc1は抵抗素子２４２と抵抗素子２４３の接続点の電位でありＩｂVref×Ｒ_243となる。ＶＣＯコントロール電圧Ｖc2は抵抗素子２４２とバイアス電流生成部２３０の接続点の電位であり、ＩｂVref×（Ｒ_242＋Ｒ_243）となる。各抵抗素子２３９，２４２，２４３の素子マッチングにより、抵抗素子２３９，２４２，２４３の絶対値がプロセスもしくは温度で変動したとしても、抵抗素子２４２，２４３の抵抗値の比が一定である限り正確なＶＣＯコントロール電圧Ｖc1，Ｖc2を生成できる。
【０１４９】
第２例の基準電圧生成部２４０_2は、第１例の基準電圧生成部２４０_1をベースにして、抵抗素子２４３と基準電位との間にダイオード接続されたｎチャネル型のトランジスタ２４４を有する。第２例の基準電圧生成部２４０_2は、ＶＣＯコントロール電圧Ｖc1，Ｖc2をトランジスタ２４４のゲート・ソース間電圧Ｖgsだけシフトした値を実現できる。たとえば発振部１０１が後述する図８のような電圧制御発振回路１０１Ａである場合、周波数制御電圧Ｖctl が供給される周波数制御入力端子１０１Ａinに接続されるトランジスタの閾値電圧Ｖthがプロセスや温度の変化で変動するとき、その閾値電圧Ｖthの変動に合わせて、ＶＣＯコントロール電圧Ｖc1，Ｖc2をシフトできるため、より精度の高いＫvco キャリブレーションが可能となる。
【０１５０】
＜電圧制御発振回路：第１例＞
図８は、位相同期部１００で使用する電圧制御発振回路１０１Ａの第１例を示す図である。図８（Ａ）に示すように、第１例の電圧制御発振回路１０１Ａ_1は、周波数制御入力端子１０１in（１０１Ａin）と出力端子１０１Ａout との間に、所定数（本例では４段で示す）のディレイセル２０１（ディレイステージとも称される）を具備するリング発振器コア回路部２００を備え、また、全てのディレイセル２０１で共通に使用されるＮch電流源部２０６Ｎ（ＧｍBank：電流補正部）を備えている。Ｎch電流源部２０６Ｎは、ビット別に電流値が重付けされたｎチャネル型の電流源トランジスタ２０７Ｎと制御スイッチ２０８を有する。
【０１５１】
Ｎch電流源部２０６Ｎは、リング発振器コア回路部２００の各ディレイセル２０１が発振動作するための発振電源電流（発振バイアス電流）を供給する。Ｎch電流源部２０６Ｎは、入力される発振制御信号Ｖctl に応じて、発振電源電流の総和を変化させることが可能である。リング発振器コア回路部２００は発振電源電流の大きさに応じた周波数で発振する電流制御発振回路である。
【０１５２】
Ｎch電流源部２０６Ｎの発振制御信号Ｖctl が供給される入力端側にたとえば電流電圧変換用の抵抗素子２０９を追加することで、この抵抗素子２０９と電圧制御発振回路１０１Ａ_1を合わせて便宜的に電流制御発振回路１０１Ｂとして使うことも可能である。このことを考えた場合、ループフィルタ部１０６と発振部１０１との間のインタフェースは電圧電流変換部１６６を介在させない構成の方が全体として繋がりがよいことが理解される。
【０１５３】
電圧制御発振回路１０１Ａは、全体として差動リング発振器を構成するように、接続としては負帰還となる。動作時は、内部ＲＣによる位相ずれで正帰還となる。たとえば、各ディレイセル２０１は縦続配置され、さらに最終段のディレイセル２０１_4の出力信号を、初段のディレイセル２０１_1の入力に戻す。
【０１５４】
本例では、１段目のディレイセル２０１_1の非反転出力＋を２段目のディレイセル２０１_2の反転入力−に接続し、かつ１段目のディレイセル２０１_1の反転出力−を２段目のディレイセル２０１_2の非反転入力＋に接続する。また、２段目のディレイセル２０１_2の非反転出力＋を３段目のディレイセル２０１_3の反転入力−に接続し、かつ２段目のディレイセル２０１_2の反転出力−を３段目のディレイセル２０１_3の非反転入力＋に接続する。
【０１５５】
これに対して、３段目のディレイセル２０１_3の非反転出力＋は４段目のディレイセル２０１_4の非反転入力＋に接続し、かつ３段目のディレイセル２０１_3の反転出力−は４段目のディレイセル２０１_4の反転入力−に接続する。このため、全体として正帰還を構成するように、４段目のディレイセル２０１_4の非反転出力＋は１段目のディレイセル２０１_1の反転入力−に接続し、かつ４段目のディレイセル２０１_4の反転出力−は１段目のディレイセル２０１_1の非反転入力＋に接続する。
【０１５６】
発振部１０１の２つの出力端子１０１out （４段目のディレイセル２０１の非反転出力＋および反転出力−）のうち何れか一方が、電圧制御発振回路１０１Ａの出力端子１０１Ａout として使用される。
【０１５７】
図８（Ｂ）に示すように、各ディレイセル２０１は、２つのトランジスタ２０２，２０４（ここでは電界効果トランジスタ）を使用した差動回路で構成されている。具体的には、一方のトランジスタ２０２のゲートＧを非反転入力（Ｖin＋）とし、そのドレインＤを抵抗素子２０３を介して正電源Ｖddに接続し、そのドレインＤを反転出力（Ｖout− ）とする。また、他方のトランジスタ２０４のゲートＧを反転入力（Ｖin−）とし、そのドレインＤを抵抗素子２０５を介して正電源Ｖddに接続し、そのドレインＤを非反転出力（Ｖout＋ ）とする。また、各トランジスタ２０２，２０４のソースＳを共通にして、電流値可変型のＮch電流源部２０６Ｎを介して基準電位（本例では接地電位GND ）に接続する。
【０１５８】
電流値可変型のＮch電流源部２０６Ｎは、制御入力端子２０６CN（周波数制御入力端子１０１Ａin）に供給される発振制御信号CNをカレントミラー形式（カレントミラー比は１：１でよい）で受けてトランジスタ２０２，２０４にバイアス電流を供給するようになっている。
【０１５９】
Ｎch電流源部２０６Ｎは、ビット別に対応するＮ本のシンク電流源となる電流源トランジスタ２０７Ｎと、電流源トランジスタ２０７Ｎの出力を選択的に合成するための制御スイッチ２０８を有する。電流源トランジスタ２０７Ｎは、アップUp用とダウンDn用に各１個が、ビット別に設けられる。これに対応して、制御スイッチ２０８も、アップUp用とダウンDn用に各１個が、ビット別に設けられる。制御スイッチ２０８Upはアップコントロール信号 UpCtl＜＊＞でオン／オフ制御され、制御スイッチ２０８Dnはダウンコントロール信号 DnCtl＜＊＞でオン／オフ制御される。＜＊＞はビット位置を示し、これらアップコントロール信号 UpCtl＜＊＞とダウンコントロール信号 DnCtl＜＊＞は判定処理部２５０から供給される。
【０１６０】
ビット別のアップUp用とダウンDn用の各電流源トランジスタ２０７ＮUp，２０７Dnの電流量はビットの重みに応じた同量に設定される。全ビットの各制御スイッチ２０８Up，２０８Dnの全てをオンさせたときの電流量Ｉに対して、全ビットのアップ側の制御スイッチ２０８Upのみを全てオンしたときや、全ビットのダウン側の制御スイッチ２０８Dnのみを全てオンしたときの電流量がそれぞれＩ／２となるようにしてある。
【０１６１】
判定処理部２５０は、後述する電圧制御発振回路１０１Ａのゲインキャリブレーションの処理開始時には先ず全ビットのダウン側の制御スイッチ２０８Dnのみを全てオンにしてリング発振器コア回路部２００にＩ／２が供給されるようにする。判定処理部２５０は、２つのＶＣＯコントロール電圧Ｖc1，Ｖc2のそれぞれにおける実際の発振周波数（実動周波数）の差から実動時の入力信号−発振周波数変換ゲイン特性（ＶＣＯ回路ゲインＫvcoc）を特定し、目標の入力信号−発振周波数変換ゲイン特性（ＶＣＯ回路ゲインＫvcot）との差を補正するように、実動発振ゲインＫosccの目標発振ゲインＫosctに対する大小に応じたＮビット目についての制御スイッチ２０８Up，２０８Dnのオン／オフ制御を行なう。これを、Ｎビット目についてのゲイン判定・補正処理と称する。Ｎビット目についてのゲイン判定・補正処理後のスイッチ状態で、引き続き同様のゲイン判定・補正処理をＮ−１ビット目→…→１ビット目とＮビット分繰り返す。これにより、電圧制御発振回路１０１ＡのＶＣＯ回路ゲインＫvco がキャリブレーションされる。この点については後で詳しく説明する。
【０１６２】
＜電圧制御発振回路：第２例＞
図９〜図９Ｃは、位相同期部１００で使用する電圧制御発振回路１０１Ａの第２例を説明する図である。ここで、図９は、第２例の電圧制御発振回路１０１Ａ_2の回路構成図である。図９Ａおよび図９Ｂは、第２例の電圧制御発振回路１０１Ａ_2の動作を説明する図である。図９Ｃは、第２例の電圧制御発振回路１０１Ａへの適用に好適な電流補正部（ＧｍBank）の構成例を示す図である。
【０１６３】
第２例の電圧制御発振回路１０１Ａ_2は、基本的に、シングルエンド型と差動型の双方の長所を併せ持つリングＶＣＯ回路として形成される。第２例の電圧制御発振回路１０１Ａ_2、発振コア部と制御用電流源６６０を主構成要素として有している。発振コア部は、偶数個（図９の例では２個）の第１および第２の３段インバータリング６１０，６２０、複数の３段インバータリング６１０，６２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１、第２、および第３のインバータ対６３０，６４０，６５０を有する。第１および第２の３段インバータリング６１０，６２０が主ループを形成し、インバータ対６３０，６４０，６５０がインバータ（対）群（副ループを形成する）が形成される。
【０１６４】
第１の３段インバータリング６１０は、３つのインバータ６１１，６１２，６１３（反転回路）をリング状（環状）に縦続接続して形成されている。インバータ６１１の出力端子とインバータ６１２の入力端子が接続され、その接続点によりノードＮＤ６１１が形成されている。このノードＮＤ６１１を含むインバータ６１１の出力端子とインバータ６１２の入力端子との接続経路をラインＬ６１１とする。インバータ６１２の出力端子とインバータ６１３の入力端子が接続され、その接続点によりノードＮＤ６１２が形成されている。このノードＮＤ６１２を含むインバータ６１２の出力端子とインバータ６１３の入力端子との接続経路をラインＬ６１２とする。インバータ６１３の出力端子とインバータ６１１の入力端子が接続され、その接続点によりノードＮＤ６１３が形成されている。このノードＮＤ６１３を含むインバータ６１３の出力端子とインバータ６１１の入力端子との接続経路をラインＬ６１３とする。
【０１６５】
第２の３段インバータリング６２０は、３つのインバータ６２１，６２２，６２３（反転回路）をリング状（環状）に縦続接続して形成されている。インバータ６２１の出力端子とインバータ６２２の入力端子が接続され、その接続点によりノードＮＤ６２１が形成されている。このノードＮＤ６２１を含むインバータ６２１の出力端子とインバータ６２２の入力端子との接続経路をラインＬ６２１とする。インバータ６２２の出力端子とインバータ６２３の入力端子が接続され、その接続点によりノードＮＤ６２２が形成されている。このノードＮＤ６２２を含むインバータ６２２の出力端子とインバータ６２３の入力端子との接続経路をラインＬ６２２とする。インバータ６２３の出力端子とインバータ６２１の入力端子が接続され、その接続点によりノードＮＤ６２３が形成されている。このノードＮＤ６２３を含むインバータ６２３の出力端子とインバータ６２１の入力端子との接続経路をラインＬ６２３とする。
【０１６６】
第１のインバータ対６３０は、２つのインバータ６３１，６３２を有する。インバータ６３１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１１に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２２に接続されている。このインバータ６３１を含むノードＮＤ６１１とＮＤ６２２との接続経路をラインＬ６３１とする。インバータ６３２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２２に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１１に接続されている。このインバータ６３２を含むノードＮＤ６２２とＮＤ６１１との接続経路をラインＬ６３２とする。
【０１６７】
第２のインバータ対６４０は、２つのインバータ６４１，６４２を有する。インバータ６４１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２１に接続されている。このインバータ６４１を含むノードＮＤ６１３とＮＤ６２１との接続経路をラインＬ６４１とする。インバータ６４２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２１に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続されている。このインバータ６４２を含むノードＮＤ６２１とＮＤ６１３との接続経路をラインＬ６４２とする。
【０１６８】
第３のインバータ対６５０は、２つのインバータ６５１，６５２を有する。インバータ６５１の入力端子が第１の３段インバータリング６１０のノードＮＤ６１２に接続され、出力端子が第２の３段インバータリング６２０のノードＮＤ６２３に接続されている。このインバータ６５１を含むノードＮＤ６１２とＮＤ６２３との接続経路をラインＬ６５１とする。インバータ６５２の入力端子が第２の３段インバータリング６２０のノードＮＤ６２３に接続され、出力端子が第１の３段インバータリング６１０のノードＮＤ６１３に接続されている。このインバータ６５２を含むノードＮＤ６２３とＮＤ６１２との接続経路をラインＬ６５２とする。
【０１６９】
このように、各インバータ対６３０，６４０，６５０は、複数の３段インバータリング６１０，６２０を結び合わせ一定の位相関係を与えるカップリングインバータ（ラッチ）として機能する。
【０１７０】
電圧制御発振回路１０１Ａ_2の基本単位となるインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２は、たとえばＰＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）とＮＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）を直列接続した一般的なＣＭＯＳインバータにより構成される。各インバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２のＮＭＯＳのソース（すなわち負側の電源入力端子）が、共通のノードＮＤ６６１に接続される。あるいはＰＭＯＳのソース（正側の電源入力端子）が、共通のノードＮＤ６６２に接続される。
【０１７１】
図９（２）に示すように、各インバータには、上側電流源６６０UPと下側電流源６６０DNを具備し、電源電流を供給する制御用電流源６６０が接続されている。ＣＭＯＳインバータの上側に配置されるＰＭＯＳには、上側電流源６６０UPから発振電源電流が供給され、下側に配置されるＮＭＯＳには下側電流源６６０DNから発振電源電流が供給される。上側電流源６６０UPおよび下側電流源６６０DNは、共通ノードＮＤ１６１，ＮＤ１６２を介して各インバータに供給される電源電流の総和を一定に保つ。上側電流源６６０UPや下側電流源６６０DNは、入力される制御信号ＶCNT に応じて、この電源電流の総和を変化させることが可能である。
【０１７２】
上側電流源６６０UPや下側電流源６６０DNは、たとえば図９（３），（４）に示すように、制御信号ＶCNT に応じて、ノードＮＤ６６１から基準電位Ｖssあるいは電源電位ＶddからノードＮＤ６６２へ流れる電流を変化させる。下側電流源６６０DNのみを使う際には電流源の吸込みノードＮＤ６６１は発振コアのインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２の全てのＮ側ソースと短絡する。発振コアのインバータのＰ側ソースは電源電位Ｖddに短絡する。逆に、上側電流源６６０UPのみを使う際には電流源の注入ノードＮＤ６６２は発振コアのインバータ６１１〜６１３、６２１〜６２３、６３１，６３２、６４１，６４２、６５１，６５２の全てのＰ側ソースと短絡する。発振コアのインバータのＮ側ソースはグラウンドに短絡する。
【０１７３】
第２例の電圧制御発振回路１０１Ａ_2では、制御信号ＶCNT に応じて下側電流源６６０DNや上側電流源６６０UPの電流を変化させることにより、発振回路の周波数を制御する。図９（３）に示すように、下側電流源６６０DNは、Ｎch電流源６６１であり、ＮＭＯＳトランジスタNT６６１により構成可能である。この場合、ＮＭＯＳトランジスタNT６６１のドレインがノードＮＤ６６１に接続され、ソースが基準電位Ｖssに接続され、ゲートが制御信号ＶCNT の供給ラインに接続される。図９（３）に示すように、上側電流源６６０UPは、Ｐch電流源６６２であり、ＰＭＯＳトランジスタPT６６２により構成可能である。この場合、ＰＭＯＳトランジスタＰＴ１６１のドレインがノードＮＤ６６２に接続され、ソースが電源電位Ｖddに接続され、ゲートが制御信号ＶCNT の供給ラインに接続される。
【０１７４】
なお、上側電流源６６０UPと下側電流源６６０DNの双方を使用することは必須ではない。上側電流源６６０UPのみを使用する場合は、発振コア部の各インバータのｎ側ソースノードは基準電位（接地）に接続する。下側電流源６６０UPのみを使用する場合は、発振コア部の各インバータのｐ側ソースノードは電源電位Ｖddに接続する。
【０１７５】
図９Ａおよび図９Ｂでは、発振コア部に着目して示しており、簡便のため、インバータを矢印付の線で表している。図９Ｂ（１），（２），（３）は、図９Ａを分解して示しており、図９Ｂ（１），（２）が３段インバータリングを、図９Ｂ（３）がカップリングラッチ（インバータ対）を示している。
【０１７６】
この例では、３段インバータリング６１０，６２０を正三角形の各辺Ｌ６１１，Ｌ６１２，Ｌ６１３、Ｌ６２１，Ｌ６２２，Ｌ６２３、その３段インバータリング６１０，６２０のノードＮＤ６１１，ＮＤ６１２，ＮＤ６１３、ＮＤ６２１，ＮＤ６２２，ＮＤ６２３を正三角形の各頂点とみなして、それらを図９Ａに示すように、等回転角で円周上に配置したときに、対角に来るノード同士をそれぞれインバータ対６３０，６４０，６５０で接続するというものである。このようにして互いに接続関係の無かった３段インバータリング６１０，６２０はインバータ（対）群で互いに関連付けられる。この図はまた各ノードの位相関係を示している。すなわち、この図はこの発振回路が互いに３６０／６＝６０度だけ位相がずれた６つの信号を出力することを表す。これは互いに６０度位相のずれた３つの差動信号を出力するということもできる。
【０１７７】
ここで、第２例の電圧制御発振回路１０１Ａ_2の動作特性に関して述べる。図９Ａ、図９Ｂで示されるように、第２例の電圧制御発振回路１０１Ａ_2は、複数の３段インバータリングとそれらを結び合わせるカップリングインバータ（ラッチ）により形成される。よく知られているように、３段インバータリングは非常に高速な発振器となる。したがって、第２例の電圧制御発振回路１０１Ａ_2は高速で発振することができる。また、カップリングインバータ（ラッチ）により２つの３段インバータリングは独立に発振するのではなく、互いに同期する。このことにより、等間隔に分布した６相が得られる。これはまた、差動信号を３種類得られるということである。さらに、発振コア部が全て電源とグランドに対して対称な構造を持つインバータで構成されるために、発振波形の対称性がよく、位相ノイズ・ジッタ特性も良好となる。また、電流源制御であるために、電源耐性にも優れ、周波数可変範囲も広い。
【０１７８】
このように、第２例の電圧制御発振回路１０１Ａ_2は、偶数個（図９の例では２個）の第１および第２の３段インバータリング６１０，６２０、複数の３段インバータリング６１０，６２０の対応するノード間に接続され、インバータリング同士を結合して一定の位相関係を与える第１〜第３のインバータ対６３０，６４０，６５０、および制御用電流源６６０を主構成要素として有していることから、電源電圧感度が小さく、周波数可変範囲が広く、ジッタ・位相ノイズ性能に優れ、等間隔の複数位相を持った差動信号を生成する高速なリング発振回路やそれを用いた位相同期回路を実現することが可能である。
【０１７９】
ここで、第２例の電圧制御発振回路１０１Ａ_2においては、発振周波数を制御する機能要素として、下側電流源６６０DN（Ｎch電流源６６１）や上側電流源６６０UP（Ｐch電流源６６２）を備えており、発振制御信号Ｖctl に応じて上側電流源６６０UPや下側電流源６６０DNの電流を変化させることにより発振コア部の周波数を制御することができる。下側電流源６６０DN（Ｎch電流源６６１）や上側電流源６６０UP（Ｐch電流源６６２）に、第１例で説明したのと同様に、ＧｍBank構成の電流補正部を適用することが可能であり、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８０】
たとえば、下側電流源６６０DN（Ｎch電流源６６１）に関しては、図９Ｃ（１）に示すように、第１例の電圧制御発振回路１０１Ａ_1と同様のＮch電流源部２０６Ｎを適用すればよい。一方、上側電流源６６０UP（Ｐch電流源６６２）に関しては、図９Ｃ（２）に示すように、Ｎch電流源部２０６Ｎの電流源トランジスタ２０７ＮをｐＭＯＳの電流源トランジスタ２０７Ｐに変更したＰch電流源部２０６Ｐを適用すればよい。
【０１８１】
なお、電圧制御発振回路１０１Ａの例として２つを説明したが、これらに限定されるものではない。たとえば、特開２００７−２７４４３１号公報に記載の発振回路（低ジッタリングＶＣＯと称する）において、発振リング回路部分はそのままに、それに接続される電流源回路（同公報の図４の電流源回路ＣＳ１）を、第１例の電圧制御発振回路１０１Ａ_1で使用したＮch電流源部２０６Ｎに置き換えた構成にしてもよい。このような構成においても、Ｎch電流源部２０６Ｎを使用するので、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８２】
また、非特許文献２のFigure５に記載のような構成において、その電流補正部に関して（後述する図１１Ｃ（２）を参照）、Ｎch電流源部２０６Ｎを適用することも可能である。このような構成においても、Ｎch電流源部２０６Ｎを使用するので、後述するωｎ，ζのキャリブレーション処理がそのまま適用できる。
【０１８３】
＜判定処理部＞
図１０は、判定処理部２５０の構成例を説明する図である。図１０Ａは、判定処理部２５０における処理手順を説明する模式図である。判定処理部２５０は、シーケンス制御部２５２と、バッファ部２５４と、カウンタ部２５６と、比較部２５８と、電流源制御部２６０を備える。
【０１８４】
シーケンス制御部２５２は、キャリブレーションのシーケンスを制御する。たとえば、シーケンス制御部２５２は、基準電圧生成部２４０が２つのＶＣＯコントロール電圧Ｖc1，Ｖc2を選択的に生成するための電圧切替制御信号EnVc1 ，EnVc2 を基準電圧生成部２４０に供給する。さらにシーケンス制御部２５２は、バッファ部２５４、カウンタ部２５６、比較部２５８、電流源制御部２６０を制御する。たとえば、シーケンス制御部２５２は、基準参照クロックCKref で決定される期間Ｔref の情報をバッファ部２５４に通知する。、シーケンス制御部２５２は、カウンタ部２５６がアップカウント動作をするかダウンカウント動作をするかを指示するカウントモード信号UP/DN をカウンタ部２５６に供給する。シーケンス制御部２５２は、後述するターゲットカウント値ΔＥｔの情報を比較部２５８に通知する。シーケンス制御部２５２は、比較部２５８の比較結果に基づいてダウンコントロール信号 DnCtl＜＊＞やアップコントロール信号 UpCtl＜＊＞をビット別に制御するように指示する。
【０１８５】
バッファ部２５４は、発振部１０１で生成される発振周波数ｆosciの出力発振信号Ｖout を取り込む時間を決定するイネーブル機能付きのバッファ回路である。カウンタ部２５６は、出力発振信号Ｖout をシーケンス制御部２５２で指定された期間Ｔref についてカウントするためのアップダウンカウンタである。比較部２５８は、カウンタ部２５６によるカウント値ΔＥｃと、目標とする発振周波数差Δｆと対応するターゲットカウント値ΔＥｔを比較する。
【０１８６】
電流源制御部２６０は、比較部２５８の比較結果に基づいて、アップコントロール信号 UpCtl＜＊＞をＮch電流源部２０６Ｎのアップ用の制御スイッチ２０８Upに供給し、ダウンコントロール信号 DnCtl＜＊＞をＮch電流源部２０６Ｎのダウン用の制御スイッチ２０８Dnに供給する。
【０１８７】
＜自然角周波数ωｎのキャリブレーション動作＞
次に、自然角周波数ωｎのキャリブレーションに関して説明する。最初に、ＰＬＬ動作させる前に、発振部１０１（ここでは電圧制御発振回路１０１Ａ）のＶＣＯゲインＫvco のキャリブレーションを行なう。
【０１８８】
このとき、判定処理部２５０は、２つの発振制御信号（ＶＣＯコントロール電圧Ｖc1，Ｖc2）を使って、各ＶＣＯコントロール電圧Ｖc1，Ｖc2の元での実際の発振周波数の差に基づき、電圧制御発振回路１０１Ａの入力信号−発振周波数変換ゲイン特性（発振ゲイン：ＶＣＯ回路ゲインＫvcoc）を取得し、このＶＣＯ回路ゲインＫvcocと目標のＶＣＯ回路ゲインＫvcotとの差に基づき電圧制御発振回路１０１Ａが発振動作するための動作電流を補正する。以下では、最初にＶＣＯコントロール電圧Ｖc2について測定し、次にＶＣＯコントロール電圧Ｖc1について測定するものとして説明する。その順序は逆でもよい。
【０１８９】
図３中の基準電圧生成部２４０および判定処理部２５０を使用し、電圧選択部２１０が基準電圧生成部２４０側に接続した状態とする（Ｓ１００）。
【０１９０】
判定処理部２５０の電流源制御部２６０は、全ビットのアップコントロール信号 UpCtl＜＊＞をインアクティブ、全ビットのダウンコントロール信号 DnCtl＜＊＞をアクティブにする（Ｓ１０２）。これにより、Ｎch電流源部２０６Ｎ（GmBank）の各ビットの電流値関係を図１０Ａ（１）に示すように表現したとき、図１０Ａ（２）に示すように、Ｎch電流源部２０６Ｎは、アップ側の制御スイッチ２０８Upを全ビットオフ、ダウン側の制御スイッチ２０８Dnを全ビットオン状態にセットする。
【０１９１】
次に判定処理部２５０は、電圧切替制御信号EnVc1 をインアクティブ、電圧切替制御信号EnVc2 をアクティブにして、基準電圧生成部２４０からＶＣＯコントロール電圧Ｖc2がＮch電流源部２０６Ｎに供給されるようにする（Ｓ１０４）。
【０１９２】
カウンタ部２５６は、この状態での電圧制御発振回路１０１Ａから出力される出力発振信号Ｖout のパルスエッジを基準参照クロックCKref 決定される期間Ｔref の間カウントアップし（Ｓ１０６）、そのカウントアップ値を保持する（Ｓ１０８）。
【０１９３】
次に、判定処理部２５０は、電圧切替制御信号EnVc1 をアクティブ、電圧切替制御信号EnVc2 をインアクティブにして、基準電圧生成部２４０からＶＣＯコントロール電圧Ｖc1がＮch電流源部２０６Ｎに供給されるようにする（Ｓ１１２）。
【０１９４】
カウンタ部２５６は、この状態での電圧制御発振回路１０１Ａから出力される出力発振信号Ｖout のパルスエッジを、今度は先ほど保持したカウントアップ値から期間Ｔref の間カウントダウンし（Ｓ１１６）、そのカウント値を保持する（Ｓ１１８）。
【０１９５】
このカウンタ部２５６が保持している結果は、ＶＣＯコントロール電圧Ｖc1、Ｖc2の電位差を電圧制御発振回路１０１Ａに与えたときのパルスエッジ数の差（エッジ数差）である。パルスエッジ数の差は発振周波数差を表しており、現設定状態でのＶＣＯ回路ゲインＫvcocそのものを示している。
【０１９６】
現設定状態でのＶＣＯ回路ゲインＫvcoは、式（４）にように表せる。ここで、Ｅupはカウントアップ時のＶＣＯ出力パルスエッジ数、Ｅdnはカウントダウン時のＶＣＯ出力パルスエッジ数、ΔＥｃはＶＣＯ出力パルスエッジ数Ｅup，Ｅdnの差（、ΔＶｃは基準電圧生成部２４０が生成するＶＣＯコントロール電圧Ｖc1，Ｖc2の差電圧である。
【０１９７】
【数４】
【０１９８】
比較部２５８は、式（４）に従ってＶＣＯ回路ゲインＫvcocを求める（Ｓ１２０）。そして、比較部２５８は、このＶＣＯ回路ゲインＫvcocをターゲットのＶＣＯ回路ゲインＫvcotと比較する。このとき、実際の回路で得られる情報はＶＣＯ出力パルスエッジの差ΔＥｃであるため、比較のためＶＣＯ回路ゲインＫvcotからエッジ数の差のターゲットカウント値ΔＥｔを求める必要がある。そのターゲットカウント値ΔＥｔは式（５）にように表せる。
【０１９９】
【数５】
【０２００】
比較部２５８は、ΔＥｃとΔＥｔを比較してその比較結果を電流源制御部２６０に通知する（Ｓ１２２）。電流源制御部２６０は、ΔＥｃ＞ΔＥｔであればダウンコントロール信号 DnCtl＜＊＞のＮビット目（ＭＳＢ）をインアクティブにし（Ｓ１２２−ＹＥＳ，Ｓ１２４）、ΔＥｃ≦ΔＥｔであればアップコントロール信号 UpCtl＜＊＞のＮビット目（ＭＳＢ）をアクティブにする（Ｓ１２２−ＮＯ，Ｓ１２６）。
【０２０１】
次に、判定処理部２５０は、Ｎビット目のダウンコントロール信号 DnCtl＜＊＞とアップコントロール信号 UpCtl＜＊＞をこの状態に維持したままで、ステップＳ１０４に戻る（Ｓ１２８−ＮＯ）。そして、同様のシーケンスで、ＶＣＯコントロール電圧Ｖc1、Ｖc2におけるエッジ数差ΔＥｃを求めて、ターゲットカウント値ΔＥｔと比較し、同様の判定方法でダウンコントロール信号 DnCtl＜＊＞やアップコントロール信号 UpCtl＜＊＞のＮ−１ビット目を制御する。同様のシーケンスをＮ回（ビット数分）繰り返すことで、ＶＣＯ回路ゲインＫvco がキャリブレーションされる（Ｓ１２８−ＹＥＳ）。
【０２０２】
たとえば、Ｎビット目についての１stStepでは、図１０Ａ（２）に示す状態でΔＥｃを測定し、ΔＥｔと比較して、Ｅｃ＞Ｅｔの場合は図１０Ａ（３−１）に示すように、またＥｃ≦Ｅｔの場合は図１０Ａ（３−２）に示すように、Ｎビット目（ＭＳＢ）を制御する。そして、次ステップ（Ｎ−１ビット目についての２ndStep）では、図１０Ａ（３−１）もしくは図１０Ａ（３−２）のような状態のままで、再度ΔＥｃとΔＥｔの大小関係を比較するなどの処理を実施する。この大小関係によってＮ−１ビット目をコントロールし、これをＬＳＢまで繰り返す、という処理を実施するのがキャリブレーションのシーケンスになる。
【０２０３】
ディスク媒体からのデジタル記録データ再生系ＰＬＬでは、ディスク回転を制御するサーボ機構の偏芯によるデータレートの変化には追従する必要があるが、ディスク媒体に内在するメディアノイズによるデータレートの変化には追従させたくないという理由から、一般的に自然角周波数ωｎを下げる必要がある。このため、ＣＰＣ回路ゲインＫcpc やＶＣＯ回路ゲインＫvco をできるだけ小さくして対応するが限度がある。また容量素子１６４の容量値Ｃを大きくすることでも対応できるが、大きなチップ面積を占有してしまうため、本実施形態では容量素子１６４をチップ外に実装することで、自然角周波数ωｎを所望の値まで下げる。つまり、容量値Ｃは外部から変更可能、もしくは値が管理されたものを用いることができる。容量素子１６４を原因とする自然角周波数ωｎのバラつきは発生しない。
【０２０４】
よって、自然角周波数ωｎを最もバラつかせる要因であるＶＣＯ回路ゲインＫvco をキャリブレーションすることで自然角周波数ωｎのバラつきを抑えることができる。ここで、本例のキャリブレーション処理では、ＣＰＣ回路ゲインＫcpc についてはキャリブレーションを実施していないが、容量素子１６４の容量値Ｃに関しては、回路（実際には半導体チップ）の外付け素子として値を管理できること前提とする。この場合、ＶＣＯ回路ゲインＫvco のバラつきはＣＰＣ回路ゲインＫcpc のバラつきと比較して数１０倍程度であるため、ＰＬＬの定数ωｎ・ζのバラつきはＶＣＯ回路ゲインＫvco が支配的であると考えることができる。よって、ＶＣＯ回路ゲインＫvco をキャリブレーションすることで設計値に近づけることができるようになる。
【０２０５】
＜ダンピングファクタζのキャリブレーション動作＞
次に、ダンピングファクタζのキャリブレーションに関して説明する。図３に示した位相同期部１００Ａでのダンピングファクタζのバラつきの最大要因は抵抗素子１６２の抵抗値Ｒである。
【０２０６】
式（３）から分かるように、自然角周波数ωｎとダンピングファクタζの独立変数は抵抗値ＲとＣＰＲ回路ゲインＫcpr である。抵抗値Ｒのバラつき分をＣＰＲ回路ゲインＫcpr で相殺する、換言すると抵抗値Ｒのバラつきに対してＣＰＲ回路ゲインＫcpr が反比例することで、自然角周波数ωｎを変化させることなくダンピングファクタζをキャリブレーションすることができる。
【０２０７】
図３に示した位相同期部１００Ａにおいて、ループフィルタ部１０６の抵抗素子１６２とバイアス電流生成部２３０の基準抵抗２３９の素子マッチングをとっておく。一般的にチップ内に抵抗素子を作った場合、個々の抵抗値の絶対値バラつきは±２０％程度となるが、２つの抵抗素子の相対バラつきは非常に小さい。つまり、抵抗値Ｒが変動すると、基準抵抗２３９の抵抗値Ｒref も同様に変動する。
【０２０８】
図６に示すバイアス電流生成部２３０において、この抵抗値Ｒrefを用いて作成したＶref ／Ｒref で決まる参照電流Ｉref を電流ミラー部２３４の電流源トランジスタ２３６でミラーリングして、第１ループフィルタ駆動部１０４_1のバイアス電流ＩｂCPR とすることで、ＣＰＲ回路ゲインＫcpr は常に基準抵抗２３９の抵抗値Ｒref のバラつきに反比例した値となる。
【０２０９】
つまり、ＣＰＲ回路ゲインＫcpr は抵抗素子１６２（ループフィルタ抵抗）の抵抗値Ｒのバラつきにも反比例した値となり、ダンピングファクタζがキャリブレーションされる。
【０２１０】
以上のことから、本実施形態の位相同期部１００Ａは、自然角周波数ωｎおよびダンピングファクタζのキャリブレーションが可能となる。
【０２１１】
シングル出力と差動出力の２つのループフィルタ駆動部１０４と、複数の電流源回路（電流源トランジスタ２０７Ｎ）を持つＮch電流源部２０６Ｎからの発振電源電流（発振バイアス電流）の元で動作する電流制御発振回路であるリング発振器コア回路部２００の組合せで構成された電圧制御発振回路１０１Ａを擁するＰＬＬ本体部としていることが、ωｎ，ζのキャリブレーションに有効に機能する。
【０２１２】
さらに、そのような電圧制御発振回路１０１Ａの出力発振信号Ｖout （出力クロック）から制御信号対周波数特性Ｋosci（ＶＣＯ回路ゲインＫvcoc）を測定し所望のＶＣＯ回路ゲインＫvcotになるようにＮch電流源部２０６Ｎを制御するロジック回路（判定処理部２５０）と、基準電位生成部２２０が生成する一定電圧（基準電圧Ｖref ）と基準抵抗２３９から生成されたバイアス電流ＩｂCPR を抵抗素子１６２を駆動する第１ループフィルタ駆動部１０４_1に与えるバイアス電流生成部２３０を備えたゲイン特性情報取得部１０７としていることも、ωｎ，ζのキャリブレーションに有効に機能する。
【０２１３】
以上説明したことは、電圧制御発振回路１０１Ａを電流制御発振回路１０１Ｂに変更した場合（たとえば電流電圧変換用の抵抗素子２０９を追加した構成）でも言えることは容易に理解されるであろう。
【０２１４】
図３に示したＰＬＬ本体部とゲイン特性情報取得部１０７を備えたキャリブレーション方式を用いることで、発振ゲインＫosciは自己キャリブレーションを行なうため、比較例のように、チャージポンプＣＰなどの発振部１０１以外の構成回路にキャリブレーション情報をフィードバックする必要はない。つまり、設計の切り分けができ、発振部１０１自体はもちろん、それ以外の構成回路設計検証も容易になる。
【０２１５】
またＣＰＲ回路ゲインＫcpr のキャリブレーションはフルデジタル回路で実現され、キャリブレーション情報もデジタル信号であるため、ジッタ性能を悪化させないだけでなく、小チップ面積化も達成できる。さらに図３に示したＰＬＬ本体部の構成を用いることで、自然角周波数ωｎを変化させずにダンピングファクタζをキャリブレーションすることが可能となる。プロセス・温度変化による自然角周波数ωｎおよびダンピングファクタζの変動をキャリブレーション可能な高性能ＰＬＬが小面積で実現可能となる。
【０２１６】
ノイズ性能、回路規模、キャリブレーションの容易さ、設計・検証の手間などの面でバランスのとれた構成を実現できた。
【０２１７】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２１８】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２１９】
たとえば、前記実施形態では、光ディスク装置などの記録再生装置への適用例で説明したが、記録再生装置としては光ディスク装置に限らず、たとえば、ハードディスク駆動装置などもあり、ハードディスク駆動装置もクロックリカバリ回路や書込みクロック生成回路を使用することがある。このクロックリカバリ回路や書込みクロック生成回路に前記実施形態の位相同期部１００を適用可能である。
【０２２０】
光ディスク装置やハードディスク駆動装置に限らず、デジタルＶＴＲ、デジタルＶＣＲなどの他の記録再生装置において、記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロックリカバリ回路などにも同様に適用可能である。
【０２２１】
さらに、記録再生装置に限らず、たとえば、ツイストペアメタルケーブルやファイバケーブルを媒体とするシリアル通信やチップ間伝送での入出力インタフェースなど、受信信号列のタイミングを再生する技術や、その他の電子機器にも適用可能である。
【図面の簡単な説明】
【０２２２】
【図１】記録再生装置の一実施形態を示すブロック図である。
【図１Ａ】記録・再生信号処理部の一構成例を示す機能ブロック図である。
【図２】比較例の回路構成を説明する図である。
【図３】本実施形態の位相同期部の基本構成を説明する図である。
【図４】比較例の線形Ｇｍ回路を示す図である。
【図５】チャージポンプ回路の構成例を説明する図である。
【図６】電流バイアス部の構成例を説明する図である。
【図７】基準電圧生成部の構成例を説明する図である。
【図８】第１例の電圧制御発振回路を示す図である。
【図９】第２例の電圧制御発振回路を示す図である。
【図９Ａ】第２例の電圧制御発振回路の動作を説明する図（その１）である。
【図９Ｂ】第２例の電圧制御発振回路の動作を説明する図（その２）である。
【図９Ｃ】第２例の電圧制御発振回路への適用に好適な電流補正部（ＧｍBank）の構成例を示す図である。
【図１０】判定処理部の構成例を説明する図である。
【図１０Ａ】判定処理部における処理手順を説明する模式図である。
【図１１】位相同期回路を一般的に表わした回路ブロック図である。
【図１１Ａ】特許文献１に開示されている位相同期回路である。
【図１１Ｂ】非特許文献１の仕組みを示す図である。
【図１１Ｃ】非特許文献２の仕組みを示す図である。
【符号の説明】
【０２２３】
１…記録再生装置、１００…位相同期部（位相同期回路）、１０１…発振部、１０３…位相比較部、１０４…ループフィルタ駆動部、１０４_1…第１ループフィルタ駆動部、１０４_2…第２ループフィルタ駆動部、１０６…ループフィルタ部、１０６_1…第１ループフィルタ回路部、１０６_2…第２ループフィルタ回路部、１０７…ゲイン特性情報取得部、１６２…抵抗素子、１６４…容量素子、２００…リング発振器コア回路部、２１０…電圧選択部、２２０…基準電位生成部、２３０…バイアス電流生成部、２３４…電流ミラー部、２３９…基準抵抗、２４０…基準電圧生成部、２４４…トランジスタ、２５０…判定処理部、２５２…シーケンス制御部、２５４…バッファ部、２５６…カウンタ部、２５８…比較部、２６０…電流源制御部
【特許請求の範囲】
【請求項１】
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路との直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する位相同期回路。
【請求項２】
前記キャリブレーション部は、
所定の大きさの基準電圧を生成する基準電位生成部と、
基準の大きさの抵抗値を有する基準抵抗を具備し、前記基準電位生成部で生成された基準電圧と前記基準抵抗に基づく所定の大きさの基準電流を生成し、当該基準電流をミラーリングして前記発振ゲインの補正処理用のバイアス電流を生成する電流バイアス部と、
前記電流バイアス部で生成された前記補正処理用のバイアス電流に基づき前記補正処理用の発振制御信号を生成する補正制御信号生成部と
を有する
請求項１に記載の位相同期回路。
【請求項３】
前記補正制御信号生成部は、前記補正処理用のバイアス電流が流れる抵抗素子および前記発振部に備えられるトランジスタと温度特性のマッチングをとるトランジスタの直列回路を有し、
前記基準抵抗と前記補正処理用のバイアス電流が流れる抵抗素子は、温度変化特性が揃ったものが使用されている
請求項２に記載の位相同期回路。
【請求項４】
前記キャリブレーション部は、
所定の大きさの基準電圧を生成する基準電位生成部と、
基準の大きさの抵抗値を有する基準抵抗を具備し、前記基準電位生成部で生成された基準電圧と前記基準抵抗に基づく所定の大きさの基準電流を生成し、当該基準電流をミラーリングして前記抵抗回路を駆動するためのバイアス電流を生成する電流バイアス部と、
を有し、
前記基準抵抗と前記抵抗回路は、温度変化特性が揃ったものが使用されており、
前記第１のパルス電流出力部および前記第２のパルス電流出力部の内の前記抵抗回路を駆動する側は、前記電流バイアス部で生成された前記抵抗回路を駆動するためのバイアス電流に応じた大きさのパルス電流を生成する
請求項１〜３の内の何れか一項に記載の位相同期回路。
【請求項５】
記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロック再生部および基準クロックに基づいて前記記録媒体への情報の記録時にデータを変調するための書込みクロックを生成する書込みクロック生成部の少なくとも一方を備え、
前記クロック再生部や前記書込みクロック生成部は位相同期回路を有し、
前記位相同期回路は、
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路の直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する記録再生装置。
【請求項６】
位相同期回路と、
前記位相同期回路から出力される信号に基づき信号処理を行なう信号処理部と
を備え、
前記位相同期回路は、
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路の直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する電子機器。
【請求項１】
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路との直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する位相同期回路。
【請求項２】
前記キャリブレーション部は、
所定の大きさの基準電圧を生成する基準電位生成部と、
基準の大きさの抵抗値を有する基準抵抗を具備し、前記基準電位生成部で生成された基準電圧と前記基準抵抗に基づく所定の大きさの基準電流を生成し、当該基準電流をミラーリングして前記発振ゲインの補正処理用のバイアス電流を生成する電流バイアス部と、
前記電流バイアス部で生成された前記補正処理用のバイアス電流に基づき前記補正処理用の発振制御信号を生成する補正制御信号生成部と
を有する
請求項１に記載の位相同期回路。
【請求項３】
前記補正制御信号生成部は、前記補正処理用のバイアス電流が流れる抵抗素子および前記発振部に備えられるトランジスタと温度特性のマッチングをとるトランジスタの直列回路を有し、
前記基準抵抗と前記補正処理用のバイアス電流が流れる抵抗素子は、温度変化特性が揃ったものが使用されている
請求項２に記載の位相同期回路。
【請求項４】
前記キャリブレーション部は、
所定の大きさの基準電圧を生成する基準電位生成部と、
基準の大きさの抵抗値を有する基準抵抗を具備し、前記基準電位生成部で生成された基準電圧と前記基準抵抗に基づく所定の大きさの基準電流を生成し、当該基準電流をミラーリングして前記抵抗回路を駆動するためのバイアス電流を生成する電流バイアス部と、
を有し、
前記基準抵抗と前記抵抗回路は、温度変化特性が揃ったものが使用されており、
前記第１のパルス電流出力部および前記第２のパルス電流出力部の内の前記抵抗回路を駆動する側は、前記電流バイアス部で生成された前記抵抗回路を駆動するためのバイアス電流に応じた大きさのパルス電流を生成する
請求項１〜３の内の何れか一項に記載の位相同期回路。
【請求項５】
記録媒体から読み取られた再生信号の位相情報に基づいて再生クロックを生成するクロック再生部および基準クロックに基づいて前記記録媒体への情報の記録時にデータを変調するための書込みクロックを生成する書込みクロック生成部の少なくとも一方を備え、
前記クロック再生部や前記書込みクロック生成部は位相同期回路を有し、
前記位相同期回路は、
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路の直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する記録再生装置。
【請求項６】
位相同期回路と、
前記位相同期回路から出力される信号に基づき信号処理を行なう信号処理部と
を備え、
前記位相同期回路は、
入力信号の位相情報を検出する位相検出部と、
抵抗回路と容量回路の直列回路を有し、前記容量回路の前記抵抗回路とは反対側の端子が基準点に接続されたループフィルタ部と
前記位相検出部から出力される位相情報に応じた差動のパルス電流を、正相出力端と逆相出力端から、前記抵抗回路と容量回路の一方に供給する第１のパルス電流出力部と、
前記位相検出部から出力される位相情報に応じたシングルエンドのパルス電流を、シングル出力端から、前記抵抗回路と容量回路の他方に供給する第２のパルス電流出力部と、
前記第１のパルス電流出力部の前記正相出力端および前記逆相出力端からの差動のパルス電流に基づき前記抵抗回路と容量回路の一方の両端に発生する電圧と、前記第２のパルス電流出力部のシングル出力端からのパルス電流に基づき前記抵抗回路と容量回路の他方の両端に発生する電圧との合成成分に応じて発振周波数が可変な発振部と、
所定の大きさの補正処理用の発振制御信号を使って、当該発振制御信号の元での実際の発振周波数の差に基づき、前記発振部の入力信号対発振周波数特性を示す実動の発振ゲインの情報を取得し、この実動の発振ゲインと目標の発振ゲインとの差に基づき前記発振部の発振動作を補正するキャリブレーション部と
を有する電子機器。
【図１】
【図１Ａ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１０Ａ】
【図１１】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１Ａ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１０Ａ】
【図１１】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【公開番号】特開２０１０−３５０９８（Ｐ２０１０−３５０９８Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９７４７５（Ｐ２００８−１９７４７５）
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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