【課題】出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路を提供する。
【解決手段】流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えたＰＬＬ回路とする。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。 （もっと読む）

【課題】ＯＣＸＯにおいて、水晶振動子及び発振回路の置かれている雰囲気温度を高い精度でコントロールし、出力周波数について高い安定度が得られること。
【解決手段】第１及び第２の水晶振動子１０、２０の発振出力をｆ１、ｆ２とし、基準温度における前記発振出力の発振周波数を夫々ｆ１ｒ、ｆ２ｒとすると、周波数差検出部３により、｛（ｆ２−ｆ１）／ｆ１｝−｛（ｆ２ｒ−ｆ１ｒ）／ｆ１ｒ｝を演算する。この値を３４ビットのディジタル値で表わすことにより温度に対応してディジタル値を得ることができる。従ってこの値を温度検出値として取り扱い、温度設定値との差分をループフィルタ６１に供給し、ここからのディジタル値を直流電圧に変換し、ヒータ５を制御する。更に前記温度検出値に基づいて、ＯＣＸＯの設定周波数を補正し、雰囲気温度が基準温度からずれたことによる周波数の変動分を補償するようにする。 （もっと読む）

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）

【課題】入力クロックが停止しても出力クロックの周波数を保持するＰＬＬを用いて、ロジック回路を駆動する方法を提供する。
【解決手段】位相周波数比較回路をＰＦＤ主要部と基準クロック停止検出部２０２Ｂの二つのモジュールから構成する。基準クロック停止検出部２０２ＢはＰＦＤ主要部のＲＳ−ＦＦのデータ端子に基準データ信号ｐｆｄ＿ｉｎ＿ｅｎを出力する。この基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは、基準クロック停止検出部２０２Ｂ内のフリップフロップ２０２Ｂ−１に由来して生成される。このフリップフロップ２０２Ｂ−１は位相比較動作の終了を表すオーバラップ信号ｏｖｅｒｌａｐをタイミングとし、基準クロックｒｅｆ＿ｃｌｋによってリセットされる。基準クロックｒｅｆ＿ｃｌｋが停止すると、基準データ信号ｐｆｄ＿ｉｎ＿ｅｎは「Ｌ」のままとなり、結果ＰＦＤ主要部の動作が停止する。 （もっと読む）

【課題】従来の発振回路では、出力信号のジッタを抑制できない問題があった。
【解決手段】本発明の発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成するフィルタコンデンサＣｐｕｍｐと、発振周波数制御電圧Ｖｃｐに応じて出力する発振信号Ｆｏｕｔの周波数を変動させる発振器３０と、発振信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路４０と、タイミング制御信号に基づき発振信号Ｆｏｕｔの周期の長さに応じて連続的に電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する周波数検出回路１０と、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流を連続的に可変してフィルタコンデンサＣｐｕｍｐに出力する差動増幅器２０と、を有する。 （もっと読む）

【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。 （もっと読む）

【課題】ユーザ側装置で立上りタイミングが一致した２つの信号を容易に得られる基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、ユーザ側装置へ１０ＭＨｚ及び１Ｈｚの信号をそれぞれ出力する２つの出力端子と、ユーザ側装置から戻された上記信号をそれぞれ入力する２つの入力端子と、を備える。基準周波数発生装置を初めてユーザ側装置に接続したときは、２つの出力端子から出力される波形は何れも、その立上りタイミングがＵＴＣの１秒に正確に同期している。この基準状態で、出力する１Ｈｚの波形と、ユーザ側装置から戻された１Ｈｚの波形との間で、立上りタイミングの差が測定される。また、ユーザ側装置から戻された１Ｈｚの波形と、同様に戻された１０ＭＨｚの波形との間で、立上りタイミングの差が測定される。ＣＰＵは、得られた時間差に基づき、１０ＭＨｚ及び１Ｈｚの出力信号波形の位相を所定の関係に従って調整する。 （もっと読む）

【課題】デジタル回路で構成出来、ロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来るＰＬＬ回路、無線通信機、及びロック検出方法を提供する。
【解決手段】ウィンドウ幅の異なる複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果を用いて検出を行う。ロック判定部７は、複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果に基づいて、ロック状態の検出を行う。 （もっと読む）

【課題】本発明は、ジッタ抑制分を加味することなく、ジッタを付加することが出来るジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、一方の入力に基準信号を入力し、他方の入力と位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しない位相比較器と、この位相比較器の出力を入力とするローパスフィルタと、このローパスフィルタの出力を入力とする電圧制御発振器と、この電圧制御発振器の出力を入力とし、位相比較器の他方の入力に出力する帰還回路と、ローパスフィルタの前後の少なくとも一方に設けられ、ジッタ信号を入力信号に加算し、出力する加算器とを備えたことを特徴とするものである。 （もっと読む）

【課題】本発明は、フィルタリング特性調整機能を有するアナログフィルタを有するフィルタ回路に関し、アナログフィルタのフィルタリング特性を簡易な補正回路によって補正する機能を備える。
【解決手段】アナログフィルタ５０と、レプリカ回路としての発振器６１と、周波数比較ロジック６２を備え、周波数比較ロジック６２で、その発振器６１の発振周波数が基準周波数となるように、発振器６１とアナログフィルタ５０との双方を同時に調整する。 （もっと読む）

【課題】ＣＲ発振クロックの周期調整が完了したかを判定できるＣＲ発振クロック内蔵マイクロコンピュータの提供。
【解決手段】判定回路は、カウント数下限設定レジスタが示す値とカウント数上限設定レジスタが示す値との間に、外部発振パルスカウンタが示す値が収まっているかを判定する（Ｓ１７０）。収まっていると判定すると（Ｓ１７０でＹｅｓ）、判定回路は、補正完了カウンタに格納されている値に１を足してカウントアップする（Ｓ１８０）。その後、出力回路が、補正完了カウンタのカウント数が補正完了カウント数設定レジスタに格納された値以上であるかを判断する（Ｓ１９０）。以上であると判断すると（Ｓ１９０でＹｅｓ）、出力回路は、補正完了レジスタに「１」（周期調整が完了したことを示す情報）を入力する（Ｓ２００）。そして、これらのステップを繰り返す。 （もっと読む）

【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。 （もっと読む）

【課題】発振周波数の制御の精度を向上させる。
【解決手段】検出部１１は、基準信号の入力信号に対する周波数オフセットを検出する。コード生成部１２ａは、検出部１１による周波数オフセットの検出状況に基づいて、所定ビット数のコードと周波数オフセットおよびＤＡＣ１２ｂが電圧制御発振器１３に印加する電圧との対応関係を設定する。また、コード生成部１２ａは、設定した対応関係に基づいて、周波数オフセットを補正する所定ビット数のコードを生成する。ＤＡＣ１２ｂは、コード生成部１２ａが生成したコードと上記の対応関係に基づいて、電圧制御発振器１３に電圧を印加する。電圧制御発振器１３は、ＤＡＣ１２ｂにより印加された電圧に応じた発振周波数の発振信号を出力する。 （もっと読む）

【課題】 発振器の出力周波数が増減した場合に自動補正を可能として常に出力周波数の精度を一定の範囲内に維持する周波数補正回路を得る。
【解決手段】 発振器２の発振周波数よりも高精度の基準周波数を、発振周波数を分周した分周周期毎に計数するカウンタ５と、発振周波数が正常な時のカウンタの計数値に相当する正常値に対して所定値Ｍを加算した値とカウンタの計数値とを比較して一致したときに発振周波数の減少を示す信号を生成する比較回路７と、正常値に対してＭを減算した値とカウンタの計数値とを比較する比較回路８と、この比較回路８の一致結果に応答してこの一致結果を所定時間マスクするためのマスク信号を生成する単安定マルチバイブレータ１１と、比較回路７の減少を示す信号に応じて発振周波数を減少方向に制御し、マスク信号の非生成時に発振周波数を増加方向に制御する制御回路１２及びＣＰＵ１とを含む。 （もっと読む）

【課題】発振子ごとに周波数偏差を０ｐｐｍに自動的に合わせ込むことにより、安定した発振周波数を得るとともに、温度偏差も考慮することでさらに安定した発振周波数を得る。
【解決手段】システムコントローラ１０は、接続端子Ｔ４に周波数カウンタ１０１が接続されたタイミング、またはリモコン１１からの指示信号に基づいて水晶発振子Ｚを発振させることにより当該水晶発振子Ｚの発振周波数を調整する調整モードに移行し、周波数カウンタ１０１によってカウントされた発振周波数が内部に設定されている基準発振周波数と一致するように制御端子Ｔ３の印加電圧を制御するとともに、一致したときの印加電圧値をフラッシュメモリ６に記憶して調整モードを終了。以後の機器の動作時には、フラッシュメモリ６に記憶されている印加電圧値を制御端子Ｔ３から印加して発振回路１７からクロック信号を取得する。 （もっと読む）

【課題】デジタルＰＬＬや周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルＰＬＬを提供する。
【解決手段】本デジタル周波数検出器は、第１周波数のハイレベル区間に動作する第１リングオシレータを利用して、第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２周波数のハイレベル区間に動作する第２リングオシレータを利用して、第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、第１周波数情報及び第２周波数情報の比を演算し、第１周波数に対するデジタル周波数を出力する演算部と、を含む。 （もっと読む）

局部発振器からの局部信号と遠隔発振器からの基準クロック信号の間で周波数を同期させるデジタル周波数ロックループに関連するシステムおよび方法。基準カウンタは、基準クロック信号内のパルスごとにその計数を増分する。基準カウンタ内の値は、設定可能な基準値と比較される。基準カウンタ値と基準値の一致が発生するたびに、ヒット信号が生成され、基準カウンタ値が再初期化される。上記と同時に、局部信号からのパルスごとにフィードバックカウンタが増分される。ヒット信号が生成されると、フィードバックカウンタ内の値が設定可能なフィードバック値と比較（減算による）されて、差の値を生成する。次いで差の値が、局部発振器の周波数を増大または減少させるのに使用するための周波数調整信号に変換される。ヒット信号はまた、フィードバックカウンタを再初期化する。 （もっと読む）