デジタル周波数検出器及びこれを用いたデジタルＰＬＬ
【課題】デジタルＰＬＬや周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルＰＬＬを提供する。
【解決手段】本デジタル周波数検出器は、第１周波数のハイレベル区間に動作する第１リングオシレータを利用して、第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２周波数のハイレベル区間に動作する第２リングオシレータを利用して、第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、第１周波数情報及び第２周波数情報の比を演算し、第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【解決手段】本デジタル周波数検出器は、第１周波数のハイレベル区間に動作する第１リングオシレータを利用して、第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２周波数のハイレベル区間に動作する第２リングオシレータを利用して、第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、第１周波数情報及び第２周波数情報の比を演算し、第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル周波数検出器及びこれを用いたデジタルＰＬＬに関し、より詳細にはデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）や周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルＰＬＬに関する。
【背景技術】
【０００２】
一般に、ＰＬＬは、周辺状況によって発生し得る位相及び周波数の変化を検知し、これを調整することにより、固定された位相及び周波数を有する出力信号を得るのに使用される。
【０００３】
図１は、一般のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の概略的な構成を示す図である。
図１に示すように、ＰＬＬは、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１０、Ｃｈａｒｇｅ Ｐｕｍｐ３０、Ｌｏｏｐ Ｆｉｌｔｅｒ５０、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）７０、及びＤｉｖｉｄｅｒ９０を含む。
【０００４】
ＰＦＤ１０は、入力周波数（Ｆｃｃ）と後述されるＤｉｖｉｄｅｒ９０から出力される周波数とを比較し、その差に該当するパルス列（ｐｕｌｓｅ ｓｔｒｉｎｇ）を出力する。
【０００５】
Ｃｈａｒｇｅ Ｐｕｍｐ３０は、ＰＦＤ１０から出力されたパルス幅に比例する電流を、パルス符号に応じてポンピングする。このようにパルスを電流に変換する過程で電流利得が発生するようになり、この電流利得はＰＬＬの出力が安定する時間（ｌｏｃｋ ｔｉｍｅ）を始めＰＬＬの性能に大きく影響する。
【０００６】
Ｌｏｏｐ Ｆｉｌｔｅｒ５０は、低域通過フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）構造で構成され、ループ動作中に発生するノイズをフィルタリングする。そして、キャパシタを用いて蓄電された電荷量を変化させてＶＣＯ７０調節端子の電圧を可変する。
【０００７】
ＶＣＯ７０は、Ｌｏｏｐ Ｆｉｌｔｅｒ５０から出力される電圧に応じて特定の周波数（Ｆｖｃｏ）を出力するが、ここで出力される周波数（Ｆｖｃｏ）は高周波である。
Ｄｉｖｉｄｅｒ９０は、ＰＦＤ１０が入力周波数（Ｆｃｃ）と比較可能な周波数としてＶＣＯ７０の出力周波数（Ｆｖｃｏ）を分周して出力する。
【０００８】
以上のＰＬＬは、アナログ方式で周波数を処理する回路であり、アナログ方式の回路は供給電圧が減少すると外部ノイズに対する敏感度が高くなる。最近の半導体の工程の場合、トランジスタの速度が増加する一方供給電圧が減少する傾向にあり、これにより、アナログ領域で設計されていた回路がデジタル領域で設計されている。
このような傾向はＰＬＬの場合においても同様であり、デジタルＰＬＬを実現するにおいて最も大きな問題点は、ＶＣＯから出力される高周波信号をデジタル信号に変換すると精度が落ちるという点である。この問題点はデジタルＰＬＬだけではなく、デジタル領域で設計される周波数シンセサイザなどにおいても表れる。
【特許文献１】特開平１３−２１１０７２号公報
【特許文献２】特開平１４−０７６８８６号公報
【特許文献３】特開平１２−１７４６２０号公報
【特許文献４】特開平１０−１０７６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記の問題点に鑑みてなされたものであり、本発明の目的は、アナログ領域で設計された回路をデジタル領域に設計するのにおいて、デジタル回路の性能を向上させるために高周波信号の周波数を精度の高いデジタル信号として検出できる、デジタル周波数検出器及びこれを用いたデジタルＰＬＬを提供することにある。
【課題を解決するための手段】
【００１０】
以上のような目的を達成するための本発明の一実施例に係るデジタル周波数検出器は、第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００１１】
ここで、前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする。
そして、前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることが好ましく、前記第１リングオシレータ及び前記第２リングオシレータは同一の周波数で動作することが好ましい。
前記第１リングオシレータは、１つのＮＡＮＤゲート及び偶数個のインバータが遅延素子として構成される。
また、前記第１リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする。
【００１２】
前記第１リングオシレータは複数の遅延素子を含み、前記第１変換部は、前記第１リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第１リングオシレータの遅延情報として出力する第１ラッチ部と、前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第１リングオシレータの小数周波数情報として出力する第１エンコーダ部と、前記第１リングオシレータの周期をカウントし、整数周波数情報を出力する第１カウンタ部と、前記小数周波数情報及び前記整数周波数情報を合算した前記第１周波数情報を出力する第１合算部と、を含む。
【００１３】
ここで、前記第１カウンタ部は、前記第１周波数の立ち上がりエッジから立ち下りエッジまで前記第１リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力する。
【００１４】
前記第２リングオシレータは複数の遅延素子を含み、前記第２変換部は、前記第２リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第２リングオシレータの遅延情報として出力する第２ラッチ部と、前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第２リングオシレータの小数周波数情報として出力する第２エンコーダ部と、前記第２リングオシレータの周期をカウントし、整数周波数情報を出力する第２カウンタ部と、前記小数周波数情報及び前記整数周波数情報を合算した前記第２周波数情報を出力する第２合算部と、を含む。
【００１５】
ここで、前記第２カウンタ部は、前記第２周波数の立ち上がりエッジから立ち下りエッジまで前記第２リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力する。
【００１６】
そして、本発明の他のデジタル周波数検出器は、リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００１７】
ここで、前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする。
そして、前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることが好ましく、前記リングオシレータはフィードバックループに奇数個のインバータが遅延素子として構成されることが好ましい。
また、前記リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする。
【００１８】
前記リングオシレータは複数の遅延素子を含み、前記量子化部は、前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第１遅延情報として出力する第１ラッチ部と、前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち上りエッジで各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第２遅延情報として出力する第２ラッチ部と、前記リングオシレータの周期を前記第１周波数の１周期の間カウントして第１整数位相情報を出力し、前記リングオシレータの周期を前記第２周波数の１周期の間カウントして第２整数位相情報を出力するカウンタ部と、を含む。
【００１９】
前記第１変換部は、前記第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第１小数位相情報として出力する第１エンコーダ部と、前記第１小数位相情報及び前記第１整数位相情報を合算した第１位相情報を出力する第１合算部と、前記第１位相情報を微分して前記第１周波数情報として出力する第１微分器と、を含む。
【００２０】
前記第２変換部は、前記第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第２小数位相情報として出力する第２エンコーダ部と、前記第２小数位相情報及び前記第２整数位相情報を合算した第２位相情報を出力する第２合算部と、前記第２位相情報を微分して前記第２周波数情報として出力する第２微分器と、を含む。
【００２１】
また、本発明の他のデジタル周波数検出器は、前記第１周波数及び前記第２周波数を前記リングオシレータで発生されるクロックを利用して再整列した後、それぞれ前記第１変換部及び前記第２変換部のクロックに提供するリタイマーを更に含むことが好ましい。
【００２２】
前記リタイマーは、前記第１周波数を前記リングオシレータで発生されるクロックに応じてラッチする第１ラッチと、前記第２周波数を前記リングオシレータで発生されるクロックに応じてラッチする第２ラッチと、を含む。
【００２３】
一方、本発明のデジタル検出器を用いたデジタルＰＬＬは、第１デジタル周波数と第２デジタル周波数とを比較してその差に該当する誤差値を出力する検出部と、前記検出部で出力された誤差値が予め設定された許容範囲に含まれるように、前記誤差値に応じて出力周波数を制御するための制御値を調節して出力するフィルタ部と、前記フィルタ部で出力される前記制御値に応じて、固定周波数発振器から入力される固定周波数を制御して高周波の発振周波数を出力する発振器と、前記発振周波数に対するデジタル形式の周波数情報及びその大きさが分る基準周波数に対するデジタル形式の周波数情報の比を利用し、前記第２デジタル周波数を出力するデジタル周波数検出器と、を含む。
【００２４】
そして、本発明のデジタル検出器を用いたデジタルＰＬＬは、前記発振器で出力される高周波の発振周波数を所定の整数に分周して低周波の発振周波数として出力する分配器と、前記検出器で出力された前記第２デジタル周波数に前記整数を乗算して高周波の前記第２デジタル周波数として出力する乗算器と、を更に含むことが好ましい。
【００２５】
ここで、前記デジタル周波数検出器は、第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００２６】
又は、前記デジタル周波数検出器は、リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【発明の効果】
【００２７】
本発明によると、リングオシレータを用いて高周波信号の周波数を精度の高いデジタル信号として検出することにより、アナログ領域で設計された回路をデジタル領域に設計するのにおいて、高性能のデジタル周波数検出器を提供することができるようになる。
【発明を実施するための最良の形態】
【００２８】
以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
まず、各図面の構成要素に参照符号を付するのにおいて、同一構成要素に対しては他の図面上に表示されるとしてもできる限り同一符号を有することに留意しなければならない。また、本発明を説明するのにおいて、関連する公知の構成または機能に対する具体的な説明が本発明を不明にすると判断される場合は詳細説明を省略する。
【００２９】
図２は、本発明の一実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
図２に示すように、本発明のデジタル周波数検出器１００は、第１変換部１２０、第２変換部１４０、および演算部１６０を含む。
【００３０】
第１変換部１２０は、発振周波数（ＦＶＣＯ）をデジタル信号に変換し、第１ラッチ部１２１、第１リングオシレータ１２２、第１エッジ検出部１２３、第１カウンタ部１２４、第１エンコーダ部１２５、及び第１合算部１２６を含む。
【００３１】
第１リングオシレータ１２２は、フィードバックループに接続された複数の遅延素子によって構成され、一定の周波数のクロックを発生する。第１リングオシレータ１２２は 発振周波数（ＦＶＣＯ）の状態がロウレベルであれば動作せずに、発振周波数（ＦＶＣＯ）の状態がハイレベルであれば動作する。
【００３２】
第１ラッチ部１２１は、第１リングオシレータ１２２に備えられた遅延素子の数に該当するラッチで構成される。このような第１ラッチ部１２１は、発振周波数（ＦＶＣＯ）の立ち下りエッジで各遅延素子を通過した信号の状態を一時的に保存し、第１リングオシレータ１２２の第１遅延情報として出力する。
【００３３】
第１エッジ検出部１２３は、第１ラッチ部１２１から出力される第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００３４】
第１エンコーダ部１２５は、第１エッジ検出部１２３で検出された遅延素子の位置を二進情報にエンコードし、第１リングオシレータ１２２の第１小数周波数情報として出力する。
【００３５】
第１カウンタ部１２４は、第１リングオシレータ１２２の周期をカウントしてカウンタ情報を出力する。すなわち、第１カウンタ部１２４は発振周波数（ＦＶＣＯ）の立ち上がりエッジから立ち下がりエッジまで第１リングオシレータ１２２から出力されるクロックをカウントし、第１整数周波数情報として出力する。
【００３６】
第１合算部１２６は、第１エンコーダ部１２５から出力された第１小数周波数情報と第１カウンタ部１２４から出力された第１整数周波数情報とを合算した第１周波数情報を出力する。
【００３７】
第２変換部１４０は、基準周波数（Ｆｒｅｆ）をデジタル信号に変換し、第２ラッチ部１４１、第２リングオシレータ１４２、第２エッジ検出部１４３、第２カウンタ部１４４、第２エンコーダ部１４５、及び第２合算部１４６を含む。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成され、その大きさが分る周波数である。
【００３８】
第２リングオシレータ１４２は、フィードバックループに接続された複数の遅延素子によって構成され、第１リングオシレータ１２２と同一の周波数のクロックを発生する。このような第２リングオシレータ１４２は、基準周波数（Ｆｒｅｆ）の状態がロウレベルであれば動作せずに、基準周波数（Ｆｒｅｆ）の状態がハイレベルであれば動作する。
【００３９】
第２ラッチ部１４１は、第２リングオシレータ１４２に備えられた遅延素子の数に該当するラッチで構成される。このような第２ラッチ部１４１は、基準周波数（Ｆｒｅｆ）の立ち下りエッジで各遅延素子を通過した信号の状態を一時的に保存し、第２リングオシレータ１４２の第２遅延情報として出力する。
【００４０】
第２エッジ検出部１４３は、第２ラッチ部１４１から出力される第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００４１】
第２エンコーダ部１４５は、第２エッジ検出部１４３で検出された遅延素子の位置を二進情報にエンコードし、第２リングオシレータ１４２の第２小数周波数情報として出力する。
【００４２】
第２カウンタ部１４４は、第２リングオシレータ１４２の周期をカウントしてカウンタ情報を出力する。すなわち、第２カウンタ部１４４は基準周波数（Ｆｒｅｆ）の立ち上がりエッジから立ち下がりエッジまで第２リングオシレータ１４２から出力されるクロックをカウントし、第２整数周波数情報として出力する。
【００４３】
第２合算部１４６は、第２エンコーダ部１４５から出力された第２小数周波数情報と第２カウンタ部１４４から出力された第２整数周波数情報とを合算した第２周波数情報を出力する。
【００４４】
演算部１６０は、第１変換部１２０及び第２変換部１４０から出力された周波数の比を算出してデジタル周波数（Ｆｄｉｇ）を出力する。すなわち、第１変換部１２０から出力された第１周波数情報が「ａ」であり、第２変換部１４０から出力された第２周波数情報を「ｂ」とすると、演算部１６０は、ｂ/ａ＝Ｆｖｃｏ/Ｆｒｅｆ＝Ｆｄｉｇを演算する。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成されその大きさが分る周波数であるため、デジタル周波数（Ｆｄｉｇ）は、入力される発振周波数（Ｆｖｃｏ）をデジタルに変換した値になる。
【００４５】
図３は、本発明の一実施形態に係るデジタル周波数検出器の第１変換部１２０の構成を詳細に例示した図であり、図４は図３に示された第１変換部１２０の動作を説明するためのタイミング図である。
図３に示すように、第１リングオシレータ１２２は、遅延素子として１つのＮＡＮＤゲート及び１０個のインバータを備える。第１リングオシレータ１２２は、ＮＡＮＤゲートの出力に１０個のインバータを接続し、ＮＡＮＤゲートの入力に再びフィードバックさせるように構成される。このような構成により、発振周波数（ＦＶＣＯ）の状態がロウレベルであれば動作せずに、発振周波数（ＦＶＣＯ）の状態がハイレベルになると動作する。
【００４６】
図示していないが、第１リングオシレータ１２２はＮＡＮＤゲート及びインバータを組み合わせたデファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のリングオシレータに構成することもできる。
【００４７】
そして、第１リングオシレータ１２２に備えられた各遅延素子に与えられている番号０乃至１０は、遅延情報を二進情報にエンコードして小数位相情報を得るために使用される。この場合、第１ラッチ部１２１には第１リングオシレータ１２２の遅延素子の個数に該当する１１個のラッチが備えられる。
【００４８】
第１カウンタ部１２４は、発振周波数（ＦＶＣＯ）の立ち上がりエッジから立ち下がりエッジまで第１リングオシレータ１２２から出力されるクロックをカウントするカウンタ（ＣＮＴ）と、カウントされた値を一時保存して出力するラッチとで構成される。
【００４９】
図４に示すように、発振周波数（ＦＶＣＯ）の立ち上がりエッジ（Ｔｓｒｔ）から立ち下がりエッジ（Ｔｅｄｇ）まで、第１カウンタ部１２４は、第１リングオシレータ１２２から出力されるクロックの数をカウントしてカウントした値６を出力する。そして、第１ラッチ部１２１は、各ノード（ａ、ｂ、ｃ、…ｋ）の状態を一時的に保存して第１遅延情報である「００００１１１１１００」を出力する。
【００５０】
第１エッジ検出部１２３は、第１遅延情報「００００１１１１１００」から第１ラッチ部１２１から出力される信号の状態が「１」から「０」に変更する遅延素子９を検出する。ここで、第１エンコーダ部１２５は、数字９を第１リングオシレータ１２２に備えられた全体インバータ数の１１で割って９/１１＝０．８１８１を第１小数周波数情報として出力する。
【００５１】
そして、第１合算部１２６は、第１カウンタ部１２４から出力された第１整数周波数情報である６と、第１エンコーダ部１２５から出力された第１小数周波数情報である０．８１８１とを合算し、第１周波数情報である６．８１８１を出力する。
【００５２】
第２変換部１４０の詳細な構成及び動作は図３及び図４において説明した第１変換部１２０の構成及び動作と同様であるためここでは省略する。
以上のように、デジタル周波数検出器１００は、同一の周波数で動作するリングオシレータ１２２、１４２を利用して、大きさが分る基準周波数（Ｆｒｅｆ）に対する比率で、発振周波数（ＦＶＣＯ）をデジタル周波数として検出することができるようになる。
【００５３】
図５は、本発明の他の実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
図５に示すように、本発明のデジタル周波数検出器２００は、量子化部２１０、第１変換部２３０、第２変換部２５０、演算部２７０、及びリタイマー（Ｒｅ−ｔｉｍｅｒ）２９０を含む。
【００５４】
量子化部２１０は、発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をそれぞれ量子化して出力する。このような量子化部２１０は、リングオシレータ２１２、第１ラッチ部２１４、第２ラッチ部２１６、及びカウンタ部２１８を含む。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成され、その大きさが分る周波数である。
【００５５】
リングオシレータ２１２は、フィードバックループに奇数個の遅延素子が接続されて構成され、一定の周波数のクロックを発生する。
【００５６】
第１ラッチ部２１４は、リングオシレータ２１２に備えられた遅延素子の数に該当するラッチで構成される。このような第１ラッチ部２１４は発振周波数（ＦＶＣＯ）の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、リングオシレータ２１２の第１遅延情報として出力する。
【００５７】
第２ラッチ部２１６も同様に、リングオシレータ２１２に備えられた遅延素子の数に該当するラッチで構成される。このような第２ラッチ部２１６は基準周波数（Ｆｒｅｆ）の立ち上がりエッジで各遅延素子を通過した信号の状態を一時的に保存し、リングオシレータ２１２の第２遅延情報として出力する。
【００５８】
カウンタ部２１８は、リングオシレータ２１２の周期をカウントしてカウンタ情報を出力する。すなわち、カウンタ部２１８は、発振周波数（ＦＶＣＯ）の１周期の間リングオシレータ２１２から出力されるクロックをカウントし、第１整数位相情報として出力する。また、カウンタ部２１８は、基準周波数（Ｆｒｅｆ）の１周期の間リングオシレータ２１２から出力されるクロックをカウントし、第２整数位相情報として出力する。
【００５９】
第１変換部２３０は、第１ラッチ部２１４から出力される第１遅延情報及びカウンタ部２１８から出力される第１整数位相情報を第１デジタル周波数に変換して出力する。このような第１変換部２３０は、第１エッジ検出部２３２、第１エンコーダ部２３４、第１合算部２３６、及び第１微分器２３８を含む。
【００６０】
第１エッジ検出部２３２は、第１ラッチ部２１４から出力される第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００６１】
第１エンコーダ部２３４は、第１エッジ検出部２３２で検出された遅延素子の位置を二進情報にエンコードし、リングオシレータ２１２の第１小数位相情報として出力する。
【００６２】
第１合算部２３６は、第１エンコーダ部２３４から出力される第１小数位相情報とカウンタ部２１８から出力される第１整数位相情報とを合算して、第１位相情報として出力する。
【００６３】
第１微分器２３８は、後述されるリタイマー２９０から提供される第１リタイミングクロック（ｒＦＶＣＯ）に応じて、第１位相情報を微分して第１デジタル周波数として出力する。
【００６４】
第２変換部２５０は、第２ラッチ部２１６から出力される第２遅延情報及びカウンタ部２１８から出力される第２整数位相情報を第２デジタル周波数に変換して出力する。このような第２変換部２５０は、第２エッジ検出部２５２、第２エンコーダ部２５４、第２合算部２５６、及び第２微分器２５８を含む。
【００６５】
第２エッジ検出部２５２は、第２ラッチ部２１６から出力される第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００６６】
第２エンコーダ部２５４は、第２エッジ検出部２５２から検出された遅延素子の位置を二進情報にエンコードし、リングオシレータ２１２の第２小数位相情報として出力する。
【００６７】
第２合算部２５６は、第２エンコーダ部２５４から出力される第２小数位相情報とカウンタ部２１８から出力される第２整数位相情報とを合算して、第２位相情報として出力する。
【００６８】
第２微分器２５８は、後述されるリタイマー２９０から提供される第２リタイミングクロック（ｒＦｒｅｆ）に応じて、第２位相情報を微分して第２デジタル周波数として出力する。
【００６９】
演算部２７０は、第１変換部２３０から出力される第１デジタル周波数及び第２変換部２５０から出力される第２デジタル周波数の比を演算し、デジタル周波数（Ｆｄｉｇ）を出力する。
リタイマー２９０は、発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をリングオシレータ２１２から発生されるクロックを利用して再整列した後、第１リタイミングクロック（ｒＦＶＣＯ）及び第２リタイミングクロック（ｒＦｒｅｆ）に出力し、第１微分器２３８および第２微分器２５８に提供する。
【００７０】
図６乃至図９は、本発明の他の実施形態に係るデジタル周波数検出器２００の動作を説明するための図である。
図６は本発明の他の実施形態に係るデジタル周波数検出器２００の量子化部２１０の構成を詳細に例示した図、図７は図６に示された量子化部２１０に使用されたリングオシレータ２１２を示す図、図８は本発明の他の実施形態に係るデジタル周波数検出器２００の動作を説明するためのタイミング図、そして図９は本発明の他の実施形態に係るデジタル周波数検出器２００の変換部２３０、２５０の動作を説明するための図である。
【００７１】
図６に示すように、量子化部２１０は、フィードバックループに９個の遅延素子が接続されて構成されたリングオシレータ２１２、９個のラッチで構成された第１ラッチ部２１４、及び９個のラッチで構成された第２ラッチ部２１６を含む。
【００７２】
ここで、９個の遅延素子はインバータで構成しても良く、それぞれのインバータは一つの信号が入力された後、反転させて出力する。すなわち、インバータ１はノードａの信号を反転させてノードｂの信号として出力し、インバータ２はノードｂの信号を反転させてノードｃの信号として出力する。インバータ３〜８及びインバータ０も、インバータ１、２と同様に動作し、リングオシレータ２１２は一定の周波数のクロックを発生する。
図示していないが、リングオシレータ２１２はＮＡＮＤゲート及びインバータを組み合わせたデファレンシャルタイプのリングオシレータで構成しても良い。
【００７３】
第１ラッチ部２１４及び第２ラッチ部２１６は、リングオシレータ２１２に備えられたインバータの数と同一数のラッチをそれぞれ備え、図６に示すように構成されノードａ乃至ノードｉで検出した信号の状態を一時的に保存し、第１変換部２３０及び第２変換部２５０に出力する。
【００７４】
図７に示すように、第１ラッチ部２１４及び第２ラッチ部から出力される遅延情報はリングオシレータ２１２の位相情報で見ることができ、各遅延素子に与えられた番号０乃至８は遅延情報を二進情報にエンコードして小数位相情報を得るために使用される。小数位相情報を得る方法に関しては図８に基づいて説明する。
【００７５】
図８に示すように、第１ラッチ部２１４を構成する９個のラッチは、発振周波数（ＦＶＣＯ）の第１立ち上がりエッジ（ＴＶ１）においてノードａ乃至ノードｉで検出した信号の状態を一時的に保存して「０１１１１００００」を出力する。ここで、第１エッジ検出部２３２は第１立ち上がりエッジ（ＴＶ１）において信号の状態を「１」から「０」に変更するインバータ４を検出する。そして、第１エンコーダ部２３４は、数字４をリングオシレータ２１２に備えられた全体インバータ数９で割って４/９＝０.４４４を第１小数位相情報として出力する。
【００７６】
第２ラッチ部２１６を構成する９個のラッチは、基準周波数（Ｆｒｅｆ）の第１立ち上がりエッジ（ＴＲ１）においてノードａ乃至ノードｉで検出した信号の状態を一時的に保存して「１００００１１１１」を出力する。ここで、第２エッジ検出部２５２は第１立ち上がりエッジ（ＴＲ１）において信号の状態を「１」から「０」に変更するインバータ０を検出する。そして、第２エンコーダ部２５４は、０/９＝０を第２小数位相情報として出力する。
【００７７】
カウンタ（ＣＮＴ）は、リングオシレータ２１２から出力されるクロック数をカウントし、カウンタ（ＣＮＴ）に接続された発振ラッチ（ＤＶ）は第１立ち上がりエッジ（ＴＶ１）においてリングオシレータ２１２から出力されるクロック数を一時的に保存して第１整数位相情報として出力する。そして、カウンタ（ＣＮＴ）に接続された基準ラッチ（Ｄｒ）は第１立ち上がりエッジ（ＴＲ１）においてリングオシレータ２１２から出力されるクロック数を一時的に保存して第２整数位相情報として出力する。
【００７８】
図８及び図９に示すように、発振周波数（ＦＶＣＯ）のデジタル周波数は次の数１のように、リングオシレータ２１２の周波数を発振周波数（ＦＶＣＯ）で割り算することにより求められる。
【００７９】
【数１】
【００８０】
数１において、freq(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で検出されるデジタル周波数、CNT(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で出力される第１整数位相情報、CNT(n-1)は第ｎ-１立ち上がりエッジ（ＴＶｎ-１）で出力される第１整数位相情報、fr(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で出力される第１小数位相情報、そして、fr(n-1)は第ｎ-1立ち上がりエッジ（ＴＶｎ-１）で出力される第１小数位相情報である。
結局、デジタル周波数freq(n)=(CNT(n)-CNT(n-1))+(fr(n)-fr(n-1))になることが分る。基準周波数（Ｆｒｅｆ）のデジタル周波数も、発振周波数（ＦＶＣＯ）のデジタル周波数を求める方法と同様の方法で求めることができる。
【００８１】
従って、図８に示すタイミング図を参照して、第１ないし第３立ち上がりエッジ（ＴＶ１乃至ＴＶ３）において第１エンコーダ部２３４から出力される小数位相情報（fr）は次の数２の通りである。
【００８２】
【数２】
【００８３】
数１及び数２を参照して、デジタル周波数を演算すると、次の数３のような第１デジタル周波数（ｄＦＶＣＯ）が第１変換部２３０から出力される。
【００８４】
【数３】
【００８５】
同様に、第１ないし第３立ち上がりエッジ（ＴＲ１乃至ＴＲ３）で第２エンコーダ部２５４から出力される小数位相情報（fr）は次の数４の通りである。
【００８６】
【数４】
【００８７】
数１及び数４を参照して、デジタル周波数を演算すると、次の数５のような第２デジタル周波数（ｄＦｒｅｆ）が第２変換部２５０から出力される。
【００８８】
【数５】
【００８９】
最後に、演算部２７０は、第１変換部２３０から出力される第１デジタル周波数（ｄＦＶＣＯ）及び第２変換部２５０から出力される第２デジタル周波数（ｄＦｒｅｆ）の比を演算してデジタル周波数（Ｆｄｉｇ）を出力する。出力される最終のデジタル周波数（Ｆｄｉｇ）は次の数６のように演算されて出力される。
【００９０】
【数６】
【００９１】
図１０は、本発明の他の実施形態に係るデジタル周波数検出器のリタイマー２９０の構成を示す図である。
図１０に示すように、リタイマー２９０は２つのラッチを備え、それぞれのラッチは発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をリングオシレータ２１２から発生されるクロック（Ｒｉｎｇ ＯＳＣ）を利用して再整列した後、第１リタイミングクロック（ｒＦＶＣＯ）及び第２リタイミングクロック（ｒＦｒｅｆ）として出力する。
【００９２】
図１１は、本発明の全実施形態に係るデジタル周波数検出器が適用されたデジタルＰＬＬの概略的な構成を示す図である。
図１１に示すように、デジタルＰＬＬは、検出器３１０、ＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）３２０、ＤＣＯ（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）３３０、分配器３４０、ＤＦＤ（Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）３５０、及び乗算器３６０を含む。
【００９３】
検出器３１０は、入力周波数（Ｆｃｃ）と後述される乗算器３６０から出力される周波数（Ｆｄｉｇ）とを比較し、その差に該当する誤差値を出力する。
【００９４】
ＤＬＦ３２０は、検出器３１０から出力された誤差値がデジタルＰＬＬの許容範囲より大きい場合、出力される発振周波数（ＦＶＣＯ）を制御する制御値を誤差値に応じて調節して出力する。
【００９５】
ＤＣＯ３３０は、ＤＬＦ３２０から出力される制御値に応じて、固定周波数発振器（図示せず）から入力される固定周波数を制御して高周波の発振周波数（ＦＶＣＯ）を出力する。
【００９６】
分配器３４０は、ＤＣＯ３３０から出力される高周波の発振周波数（ＦＶＣＯ）を所定の整数値（Ｎ）に分周して低周波の発振周波数（ＦＶＣＯ）として出力する。
【００９７】
ＤＦＤ３５０は、低周波の発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）の比をデジタル値に変換してデジタル周波数（Ｆｄｉｇ）として出力し、このようなＤＦＤ３５０としては、本発明の全実施形態に係るデジタル周波数検出器１００、２００が適用される。
【００９８】
乗算器３６０は、ＤＦＤ３５０から出力されるデジタル周波数（Ｆｄｉｇ）に整数値（Ｎ）を乗算して高周波のデジタル周波数（Ｆｄｉｇ）として出力する。
このように、本発明のデジタル周波数検出器１００、２００を適用して両周波数の比をデジタル値に変換することにより、デジタルＰＬＬを実現することができ、デジタル領域で設計される周波数シンセサイザなどにも本発明のデジタル周波数検出器１００、２００を適用することができる。
【図面の簡単な説明】
【００９９】
【図１】一般的なＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の概略的な構成を示す図である。
【図２】本発明の一実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
【図３】本発明の一実施形態に係るデジタル周波数検出器の第１変換部の構成を詳細に例示した図である。
【図４】図３に示された第１変換部の動作を説明するためのタイミング図である。
【図５】本発明の他の実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
【図６】本発明の他の実施形態に係るデジタル周波数検出器の量子化部の構成を詳細に例示した図である。
【図７】図６に示された量子化部に使用されたリングオシレータを示す図である。
【図８】本発明の他の実施形態に係るデジタル周波数検出器の動作を説明するためのタイミング図である。
【図９】本発明の他の実施形態に係るデジタル周波数検出器の変換部の動作を説明するための図である。
【図１０】本発明の他の実施形態に係るデジタル周波数検出器のリタイマーの構成を示す図である。
【図１１】本発明の全実施形態に係るデジタル周波数検出器が適用されたデジタルＰＬＬの概略的な構成を示す図である。
【符号の説明】
【０１００】
１００ デジタル周波数検出器
１２０ 第１変換部
１２１ 第１ラッチ部
１２３ 第１エッジ検出部
１２５ 第１エンコーダ部
１２６ 第１合算部
１２２ 第１リングオシレータ
１２４ 第１カウンタ部
１４０ 第２変換部
１４１ 第１ラッチ部
１４３ 第２エッジ検出部
１４５ 第２エンコーダ部
１４６ 第２合算部
１４２ 第２リングオシレータ
１４４ 第２カウンタ部
１６０ 演算部
２００ デジタル周波数検出器
２１０ 量子化部
２１２ リングオシレータ
２１４ 第１ラッチ部
２１６ 第１ラッチ部
２１８ カウンタ部
２３０ 第１変換部
２３２ 第１エッジ検出部
２３４ 第１エンコーダ部
２３６ 第１合算部
２３８ 第１微分器
２５０ 第２変換部
２５２ 第２エッジ検出部
２５４ 第２エンコーダ部
２５６ 第２合算部
２５８ 第２微分器
２７０ 演算部
２９０ リタイマー
３５０ デジタル周波数検出器
【技術分野】
【０００１】
本発明は、デジタル周波数検出器及びこれを用いたデジタルＰＬＬに関し、より詳細にはデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）や周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルＰＬＬに関する。
【背景技術】
【０００２】
一般に、ＰＬＬは、周辺状況によって発生し得る位相及び周波数の変化を検知し、これを調整することにより、固定された位相及び周波数を有する出力信号を得るのに使用される。
【０００３】
図１は、一般のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の概略的な構成を示す図である。
図１に示すように、ＰＬＬは、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１０、Ｃｈａｒｇｅ Ｐｕｍｐ３０、Ｌｏｏｐ Ｆｉｌｔｅｒ５０、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）７０、及びＤｉｖｉｄｅｒ９０を含む。
【０００４】
ＰＦＤ１０は、入力周波数（Ｆｃｃ）と後述されるＤｉｖｉｄｅｒ９０から出力される周波数とを比較し、その差に該当するパルス列（ｐｕｌｓｅ ｓｔｒｉｎｇ）を出力する。
【０００５】
Ｃｈａｒｇｅ Ｐｕｍｐ３０は、ＰＦＤ１０から出力されたパルス幅に比例する電流を、パルス符号に応じてポンピングする。このようにパルスを電流に変換する過程で電流利得が発生するようになり、この電流利得はＰＬＬの出力が安定する時間（ｌｏｃｋ ｔｉｍｅ）を始めＰＬＬの性能に大きく影響する。
【０００６】
Ｌｏｏｐ Ｆｉｌｔｅｒ５０は、低域通過フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）構造で構成され、ループ動作中に発生するノイズをフィルタリングする。そして、キャパシタを用いて蓄電された電荷量を変化させてＶＣＯ７０調節端子の電圧を可変する。
【０００７】
ＶＣＯ７０は、Ｌｏｏｐ Ｆｉｌｔｅｒ５０から出力される電圧に応じて特定の周波数（Ｆｖｃｏ）を出力するが、ここで出力される周波数（Ｆｖｃｏ）は高周波である。
Ｄｉｖｉｄｅｒ９０は、ＰＦＤ１０が入力周波数（Ｆｃｃ）と比較可能な周波数としてＶＣＯ７０の出力周波数（Ｆｖｃｏ）を分周して出力する。
【０００８】
以上のＰＬＬは、アナログ方式で周波数を処理する回路であり、アナログ方式の回路は供給電圧が減少すると外部ノイズに対する敏感度が高くなる。最近の半導体の工程の場合、トランジスタの速度が増加する一方供給電圧が減少する傾向にあり、これにより、アナログ領域で設計されていた回路がデジタル領域で設計されている。
このような傾向はＰＬＬの場合においても同様であり、デジタルＰＬＬを実現するにおいて最も大きな問題点は、ＶＣＯから出力される高周波信号をデジタル信号に変換すると精度が落ちるという点である。この問題点はデジタルＰＬＬだけではなく、デジタル領域で設計される周波数シンセサイザなどにおいても表れる。
【特許文献１】特開平１３−２１１０７２号公報
【特許文献２】特開平１４−０７６８８６号公報
【特許文献３】特開平１２−１７４６２０号公報
【特許文献４】特開平１０−１０７６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記の問題点に鑑みてなされたものであり、本発明の目的は、アナログ領域で設計された回路をデジタル領域に設計するのにおいて、デジタル回路の性能を向上させるために高周波信号の周波数を精度の高いデジタル信号として検出できる、デジタル周波数検出器及びこれを用いたデジタルＰＬＬを提供することにある。
【課題を解決するための手段】
【００１０】
以上のような目的を達成するための本発明の一実施例に係るデジタル周波数検出器は、第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００１１】
ここで、前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする。
そして、前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることが好ましく、前記第１リングオシレータ及び前記第２リングオシレータは同一の周波数で動作することが好ましい。
前記第１リングオシレータは、１つのＮＡＮＤゲート及び偶数個のインバータが遅延素子として構成される。
また、前記第１リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする。
【００１２】
前記第１リングオシレータは複数の遅延素子を含み、前記第１変換部は、前記第１リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第１リングオシレータの遅延情報として出力する第１ラッチ部と、前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第１リングオシレータの小数周波数情報として出力する第１エンコーダ部と、前記第１リングオシレータの周期をカウントし、整数周波数情報を出力する第１カウンタ部と、前記小数周波数情報及び前記整数周波数情報を合算した前記第１周波数情報を出力する第１合算部と、を含む。
【００１３】
ここで、前記第１カウンタ部は、前記第１周波数の立ち上がりエッジから立ち下りエッジまで前記第１リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力する。
【００１４】
前記第２リングオシレータは複数の遅延素子を含み、前記第２変換部は、前記第２リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第２リングオシレータの遅延情報として出力する第２ラッチ部と、前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第２リングオシレータの小数周波数情報として出力する第２エンコーダ部と、前記第２リングオシレータの周期をカウントし、整数周波数情報を出力する第２カウンタ部と、前記小数周波数情報及び前記整数周波数情報を合算した前記第２周波数情報を出力する第２合算部と、を含む。
【００１５】
ここで、前記第２カウンタ部は、前記第２周波数の立ち上がりエッジから立ち下りエッジまで前記第２リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力する。
【００１６】
そして、本発明の他のデジタル周波数検出器は、リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００１７】
ここで、前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする。
そして、前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることが好ましく、前記リングオシレータはフィードバックループに奇数個のインバータが遅延素子として構成されることが好ましい。
また、前記リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする。
【００１８】
前記リングオシレータは複数の遅延素子を含み、前記量子化部は、前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第１遅延情報として出力する第１ラッチ部と、前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち上りエッジで各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第２遅延情報として出力する第２ラッチ部と、前記リングオシレータの周期を前記第１周波数の１周期の間カウントして第１整数位相情報を出力し、前記リングオシレータの周期を前記第２周波数の１周期の間カウントして第２整数位相情報を出力するカウンタ部と、を含む。
【００１９】
前記第１変換部は、前記第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第１小数位相情報として出力する第１エンコーダ部と、前記第１小数位相情報及び前記第１整数位相情報を合算した第１位相情報を出力する第１合算部と、前記第１位相情報を微分して前記第１周波数情報として出力する第１微分器と、を含む。
【００２０】
前記第２変換部は、前記第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第２小数位相情報として出力する第２エンコーダ部と、前記第２小数位相情報及び前記第２整数位相情報を合算した第２位相情報を出力する第２合算部と、前記第２位相情報を微分して前記第２周波数情報として出力する第２微分器と、を含む。
【００２１】
また、本発明の他のデジタル周波数検出器は、前記第１周波数及び前記第２周波数を前記リングオシレータで発生されるクロックを利用して再整列した後、それぞれ前記第１変換部及び前記第２変換部のクロックに提供するリタイマーを更に含むことが好ましい。
【００２２】
前記リタイマーは、前記第１周波数を前記リングオシレータで発生されるクロックに応じてラッチする第１ラッチと、前記第２周波数を前記リングオシレータで発生されるクロックに応じてラッチする第２ラッチと、を含む。
【００２３】
一方、本発明のデジタル検出器を用いたデジタルＰＬＬは、第１デジタル周波数と第２デジタル周波数とを比較してその差に該当する誤差値を出力する検出部と、前記検出部で出力された誤差値が予め設定された許容範囲に含まれるように、前記誤差値に応じて出力周波数を制御するための制御値を調節して出力するフィルタ部と、前記フィルタ部で出力される前記制御値に応じて、固定周波数発振器から入力される固定周波数を制御して高周波の発振周波数を出力する発振器と、前記発振周波数に対するデジタル形式の周波数情報及びその大きさが分る基準周波数に対するデジタル形式の周波数情報の比を利用し、前記第２デジタル周波数を出力するデジタル周波数検出器と、を含む。
【００２４】
そして、本発明のデジタル検出器を用いたデジタルＰＬＬは、前記発振器で出力される高周波の発振周波数を所定の整数に分周して低周波の発振周波数として出力する分配器と、前記検出器で出力された前記第２デジタル周波数に前記整数を乗算して高周波の前記第２デジタル周波数として出力する乗算器と、を更に含むことが好ましい。
【００２５】
ここで、前記デジタル周波数検出器は、第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【００２６】
又は、前記デジタル周波数検出器は、リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、を含む。
【発明の効果】
【００２７】
本発明によると、リングオシレータを用いて高周波信号の周波数を精度の高いデジタル信号として検出することにより、アナログ領域で設計された回路をデジタル領域に設計するのにおいて、高性能のデジタル周波数検出器を提供することができるようになる。
【発明を実施するための最良の形態】
【００２８】
以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
まず、各図面の構成要素に参照符号を付するのにおいて、同一構成要素に対しては他の図面上に表示されるとしてもできる限り同一符号を有することに留意しなければならない。また、本発明を説明するのにおいて、関連する公知の構成または機能に対する具体的な説明が本発明を不明にすると判断される場合は詳細説明を省略する。
【００２９】
図２は、本発明の一実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
図２に示すように、本発明のデジタル周波数検出器１００は、第１変換部１２０、第２変換部１４０、および演算部１６０を含む。
【００３０】
第１変換部１２０は、発振周波数（ＦＶＣＯ）をデジタル信号に変換し、第１ラッチ部１２１、第１リングオシレータ１２２、第１エッジ検出部１２３、第１カウンタ部１２４、第１エンコーダ部１２５、及び第１合算部１２６を含む。
【００３１】
第１リングオシレータ１２２は、フィードバックループに接続された複数の遅延素子によって構成され、一定の周波数のクロックを発生する。第１リングオシレータ１２２は 発振周波数（ＦＶＣＯ）の状態がロウレベルであれば動作せずに、発振周波数（ＦＶＣＯ）の状態がハイレベルであれば動作する。
【００３２】
第１ラッチ部１２１は、第１リングオシレータ１２２に備えられた遅延素子の数に該当するラッチで構成される。このような第１ラッチ部１２１は、発振周波数（ＦＶＣＯ）の立ち下りエッジで各遅延素子を通過した信号の状態を一時的に保存し、第１リングオシレータ１２２の第１遅延情報として出力する。
【００３３】
第１エッジ検出部１２３は、第１ラッチ部１２１から出力される第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００３４】
第１エンコーダ部１２５は、第１エッジ検出部１２３で検出された遅延素子の位置を二進情報にエンコードし、第１リングオシレータ１２２の第１小数周波数情報として出力する。
【００３５】
第１カウンタ部１２４は、第１リングオシレータ１２２の周期をカウントしてカウンタ情報を出力する。すなわち、第１カウンタ部１２４は発振周波数（ＦＶＣＯ）の立ち上がりエッジから立ち下がりエッジまで第１リングオシレータ１２２から出力されるクロックをカウントし、第１整数周波数情報として出力する。
【００３６】
第１合算部１２６は、第１エンコーダ部１２５から出力された第１小数周波数情報と第１カウンタ部１２４から出力された第１整数周波数情報とを合算した第１周波数情報を出力する。
【００３７】
第２変換部１４０は、基準周波数（Ｆｒｅｆ）をデジタル信号に変換し、第２ラッチ部１４１、第２リングオシレータ１４２、第２エッジ検出部１４３、第２カウンタ部１４４、第２エンコーダ部１４５、及び第２合算部１４６を含む。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成され、その大きさが分る周波数である。
【００３８】
第２リングオシレータ１４２は、フィードバックループに接続された複数の遅延素子によって構成され、第１リングオシレータ１２２と同一の周波数のクロックを発生する。このような第２リングオシレータ１４２は、基準周波数（Ｆｒｅｆ）の状態がロウレベルであれば動作せずに、基準周波数（Ｆｒｅｆ）の状態がハイレベルであれば動作する。
【００３９】
第２ラッチ部１４１は、第２リングオシレータ１４２に備えられた遅延素子の数に該当するラッチで構成される。このような第２ラッチ部１４１は、基準周波数（Ｆｒｅｆ）の立ち下りエッジで各遅延素子を通過した信号の状態を一時的に保存し、第２リングオシレータ１４２の第２遅延情報として出力する。
【００４０】
第２エッジ検出部１４３は、第２ラッチ部１４１から出力される第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００４１】
第２エンコーダ部１４５は、第２エッジ検出部１４３で検出された遅延素子の位置を二進情報にエンコードし、第２リングオシレータ１４２の第２小数周波数情報として出力する。
【００４２】
第２カウンタ部１４４は、第２リングオシレータ１４２の周期をカウントしてカウンタ情報を出力する。すなわち、第２カウンタ部１４４は基準周波数（Ｆｒｅｆ）の立ち上がりエッジから立ち下がりエッジまで第２リングオシレータ１４２から出力されるクロックをカウントし、第２整数周波数情報として出力する。
【００４３】
第２合算部１４６は、第２エンコーダ部１４５から出力された第２小数周波数情報と第２カウンタ部１４４から出力された第２整数周波数情報とを合算した第２周波数情報を出力する。
【００４４】
演算部１６０は、第１変換部１２０及び第２変換部１４０から出力された周波数の比を算出してデジタル周波数（Ｆｄｉｇ）を出力する。すなわち、第１変換部１２０から出力された第１周波数情報が「ａ」であり、第２変換部１４０から出力された第２周波数情報を「ｂ」とすると、演算部１６０は、ｂ/ａ＝Ｆｖｃｏ/Ｆｒｅｆ＝Ｆｄｉｇを演算する。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成されその大きさが分る周波数であるため、デジタル周波数（Ｆｄｉｇ）は、入力される発振周波数（Ｆｖｃｏ）をデジタルに変換した値になる。
【００４５】
図３は、本発明の一実施形態に係るデジタル周波数検出器の第１変換部１２０の構成を詳細に例示した図であり、図４は図３に示された第１変換部１２０の動作を説明するためのタイミング図である。
図３に示すように、第１リングオシレータ１２２は、遅延素子として１つのＮＡＮＤゲート及び１０個のインバータを備える。第１リングオシレータ１２２は、ＮＡＮＤゲートの出力に１０個のインバータを接続し、ＮＡＮＤゲートの入力に再びフィードバックさせるように構成される。このような構成により、発振周波数（ＦＶＣＯ）の状態がロウレベルであれば動作せずに、発振周波数（ＦＶＣＯ）の状態がハイレベルになると動作する。
【００４６】
図示していないが、第１リングオシレータ１２２はＮＡＮＤゲート及びインバータを組み合わせたデファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のリングオシレータに構成することもできる。
【００４７】
そして、第１リングオシレータ１２２に備えられた各遅延素子に与えられている番号０乃至１０は、遅延情報を二進情報にエンコードして小数位相情報を得るために使用される。この場合、第１ラッチ部１２１には第１リングオシレータ１２２の遅延素子の個数に該当する１１個のラッチが備えられる。
【００４８】
第１カウンタ部１２４は、発振周波数（ＦＶＣＯ）の立ち上がりエッジから立ち下がりエッジまで第１リングオシレータ１２２から出力されるクロックをカウントするカウンタ（ＣＮＴ）と、カウントされた値を一時保存して出力するラッチとで構成される。
【００４９】
図４に示すように、発振周波数（ＦＶＣＯ）の立ち上がりエッジ（Ｔｓｒｔ）から立ち下がりエッジ（Ｔｅｄｇ）まで、第１カウンタ部１２４は、第１リングオシレータ１２２から出力されるクロックの数をカウントしてカウントした値６を出力する。そして、第１ラッチ部１２１は、各ノード（ａ、ｂ、ｃ、…ｋ）の状態を一時的に保存して第１遅延情報である「００００１１１１１００」を出力する。
【００５０】
第１エッジ検出部１２３は、第１遅延情報「００００１１１１１００」から第１ラッチ部１２１から出力される信号の状態が「１」から「０」に変更する遅延素子９を検出する。ここで、第１エンコーダ部１２５は、数字９を第１リングオシレータ１２２に備えられた全体インバータ数の１１で割って９/１１＝０．８１８１を第１小数周波数情報として出力する。
【００５１】
そして、第１合算部１２６は、第１カウンタ部１２４から出力された第１整数周波数情報である６と、第１エンコーダ部１２５から出力された第１小数周波数情報である０．８１８１とを合算し、第１周波数情報である６．８１８１を出力する。
【００５２】
第２変換部１４０の詳細な構成及び動作は図３及び図４において説明した第１変換部１２０の構成及び動作と同様であるためここでは省略する。
以上のように、デジタル周波数検出器１００は、同一の周波数で動作するリングオシレータ１２２、１４２を利用して、大きさが分る基準周波数（Ｆｒｅｆ）に対する比率で、発振周波数（ＦＶＣＯ）をデジタル周波数として検出することができるようになる。
【００５３】
図５は、本発明の他の実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
図５に示すように、本発明のデジタル周波数検出器２００は、量子化部２１０、第１変換部２３０、第２変換部２５０、演算部２７０、及びリタイマー（Ｒｅ−ｔｉｍｅｒ）２９０を含む。
【００５４】
量子化部２１０は、発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をそれぞれ量子化して出力する。このような量子化部２１０は、リングオシレータ２１２、第１ラッチ部２１４、第２ラッチ部２１６、及びカウンタ部２１８を含む。ここで、基準周波数（Ｆｒｅｆ）はクリスタルを介して生成され、その大きさが分る周波数である。
【００５５】
リングオシレータ２１２は、フィードバックループに奇数個の遅延素子が接続されて構成され、一定の周波数のクロックを発生する。
【００５６】
第１ラッチ部２１４は、リングオシレータ２１２に備えられた遅延素子の数に該当するラッチで構成される。このような第１ラッチ部２１４は発振周波数（ＦＶＣＯ）の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、リングオシレータ２１２の第１遅延情報として出力する。
【００５７】
第２ラッチ部２１６も同様に、リングオシレータ２１２に備えられた遅延素子の数に該当するラッチで構成される。このような第２ラッチ部２１６は基準周波数（Ｆｒｅｆ）の立ち上がりエッジで各遅延素子を通過した信号の状態を一時的に保存し、リングオシレータ２１２の第２遅延情報として出力する。
【００５８】
カウンタ部２１８は、リングオシレータ２１２の周期をカウントしてカウンタ情報を出力する。すなわち、カウンタ部２１８は、発振周波数（ＦＶＣＯ）の１周期の間リングオシレータ２１２から出力されるクロックをカウントし、第１整数位相情報として出力する。また、カウンタ部２１８は、基準周波数（Ｆｒｅｆ）の１周期の間リングオシレータ２１２から出力されるクロックをカウントし、第２整数位相情報として出力する。
【００５９】
第１変換部２３０は、第１ラッチ部２１４から出力される第１遅延情報及びカウンタ部２１８から出力される第１整数位相情報を第１デジタル周波数に変換して出力する。このような第１変換部２３０は、第１エッジ検出部２３２、第１エンコーダ部２３４、第１合算部２３６、及び第１微分器２３８を含む。
【００６０】
第１エッジ検出部２３２は、第１ラッチ部２１４から出力される第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００６１】
第１エンコーダ部２３４は、第１エッジ検出部２３２で検出された遅延素子の位置を二進情報にエンコードし、リングオシレータ２１２の第１小数位相情報として出力する。
【００６２】
第１合算部２３６は、第１エンコーダ部２３４から出力される第１小数位相情報とカウンタ部２１８から出力される第１整数位相情報とを合算して、第１位相情報として出力する。
【００６３】
第１微分器２３８は、後述されるリタイマー２９０から提供される第１リタイミングクロック（ｒＦＶＣＯ）に応じて、第１位相情報を微分して第１デジタル周波数として出力する。
【００６４】
第２変換部２５０は、第２ラッチ部２１６から出力される第２遅延情報及びカウンタ部２１８から出力される第２整数位相情報を第２デジタル周波数に変換して出力する。このような第２変換部２５０は、第２エッジ検出部２５２、第２エンコーダ部２５４、第２合算部２５６、及び第２微分器２５８を含む。
【００６５】
第２エッジ検出部２５２は、第２ラッチ部２１６から出力される第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する。
【００６６】
第２エンコーダ部２５４は、第２エッジ検出部２５２から検出された遅延素子の位置を二進情報にエンコードし、リングオシレータ２１２の第２小数位相情報として出力する。
【００６７】
第２合算部２５６は、第２エンコーダ部２５４から出力される第２小数位相情報とカウンタ部２１８から出力される第２整数位相情報とを合算して、第２位相情報として出力する。
【００６８】
第２微分器２５８は、後述されるリタイマー２９０から提供される第２リタイミングクロック（ｒＦｒｅｆ）に応じて、第２位相情報を微分して第２デジタル周波数として出力する。
【００６９】
演算部２７０は、第１変換部２３０から出力される第１デジタル周波数及び第２変換部２５０から出力される第２デジタル周波数の比を演算し、デジタル周波数（Ｆｄｉｇ）を出力する。
リタイマー２９０は、発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をリングオシレータ２１２から発生されるクロックを利用して再整列した後、第１リタイミングクロック（ｒＦＶＣＯ）及び第２リタイミングクロック（ｒＦｒｅｆ）に出力し、第１微分器２３８および第２微分器２５８に提供する。
【００７０】
図６乃至図９は、本発明の他の実施形態に係るデジタル周波数検出器２００の動作を説明するための図である。
図６は本発明の他の実施形態に係るデジタル周波数検出器２００の量子化部２１０の構成を詳細に例示した図、図７は図６に示された量子化部２１０に使用されたリングオシレータ２１２を示す図、図８は本発明の他の実施形態に係るデジタル周波数検出器２００の動作を説明するためのタイミング図、そして図９は本発明の他の実施形態に係るデジタル周波数検出器２００の変換部２３０、２５０の動作を説明するための図である。
【００７１】
図６に示すように、量子化部２１０は、フィードバックループに９個の遅延素子が接続されて構成されたリングオシレータ２１２、９個のラッチで構成された第１ラッチ部２１４、及び９個のラッチで構成された第２ラッチ部２１６を含む。
【００７２】
ここで、９個の遅延素子はインバータで構成しても良く、それぞれのインバータは一つの信号が入力された後、反転させて出力する。すなわち、インバータ１はノードａの信号を反転させてノードｂの信号として出力し、インバータ２はノードｂの信号を反転させてノードｃの信号として出力する。インバータ３〜８及びインバータ０も、インバータ１、２と同様に動作し、リングオシレータ２１２は一定の周波数のクロックを発生する。
図示していないが、リングオシレータ２１２はＮＡＮＤゲート及びインバータを組み合わせたデファレンシャルタイプのリングオシレータで構成しても良い。
【００７３】
第１ラッチ部２１４及び第２ラッチ部２１６は、リングオシレータ２１２に備えられたインバータの数と同一数のラッチをそれぞれ備え、図６に示すように構成されノードａ乃至ノードｉで検出した信号の状態を一時的に保存し、第１変換部２３０及び第２変換部２５０に出力する。
【００７４】
図７に示すように、第１ラッチ部２１４及び第２ラッチ部から出力される遅延情報はリングオシレータ２１２の位相情報で見ることができ、各遅延素子に与えられた番号０乃至８は遅延情報を二進情報にエンコードして小数位相情報を得るために使用される。小数位相情報を得る方法に関しては図８に基づいて説明する。
【００７５】
図８に示すように、第１ラッチ部２１４を構成する９個のラッチは、発振周波数（ＦＶＣＯ）の第１立ち上がりエッジ（ＴＶ１）においてノードａ乃至ノードｉで検出した信号の状態を一時的に保存して「０１１１１００００」を出力する。ここで、第１エッジ検出部２３２は第１立ち上がりエッジ（ＴＶ１）において信号の状態を「１」から「０」に変更するインバータ４を検出する。そして、第１エンコーダ部２３４は、数字４をリングオシレータ２１２に備えられた全体インバータ数９で割って４/９＝０.４４４を第１小数位相情報として出力する。
【００７６】
第２ラッチ部２１６を構成する９個のラッチは、基準周波数（Ｆｒｅｆ）の第１立ち上がりエッジ（ＴＲ１）においてノードａ乃至ノードｉで検出した信号の状態を一時的に保存して「１００００１１１１」を出力する。ここで、第２エッジ検出部２５２は第１立ち上がりエッジ（ＴＲ１）において信号の状態を「１」から「０」に変更するインバータ０を検出する。そして、第２エンコーダ部２５４は、０/９＝０を第２小数位相情報として出力する。
【００７７】
カウンタ（ＣＮＴ）は、リングオシレータ２１２から出力されるクロック数をカウントし、カウンタ（ＣＮＴ）に接続された発振ラッチ（ＤＶ）は第１立ち上がりエッジ（ＴＶ１）においてリングオシレータ２１２から出力されるクロック数を一時的に保存して第１整数位相情報として出力する。そして、カウンタ（ＣＮＴ）に接続された基準ラッチ（Ｄｒ）は第１立ち上がりエッジ（ＴＲ１）においてリングオシレータ２１２から出力されるクロック数を一時的に保存して第２整数位相情報として出力する。
【００７８】
図８及び図９に示すように、発振周波数（ＦＶＣＯ）のデジタル周波数は次の数１のように、リングオシレータ２１２の周波数を発振周波数（ＦＶＣＯ）で割り算することにより求められる。
【００７９】
【数１】
【００８０】
数１において、freq(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で検出されるデジタル周波数、CNT(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で出力される第１整数位相情報、CNT(n-1)は第ｎ-１立ち上がりエッジ（ＴＶｎ-１）で出力される第１整数位相情報、fr(n)は第ｎ立ち上がりエッジ（ＴＶｎ）で出力される第１小数位相情報、そして、fr(n-1)は第ｎ-1立ち上がりエッジ（ＴＶｎ-１）で出力される第１小数位相情報である。
結局、デジタル周波数freq(n)=(CNT(n)-CNT(n-1))+(fr(n)-fr(n-1))になることが分る。基準周波数（Ｆｒｅｆ）のデジタル周波数も、発振周波数（ＦＶＣＯ）のデジタル周波数を求める方法と同様の方法で求めることができる。
【００８１】
従って、図８に示すタイミング図を参照して、第１ないし第３立ち上がりエッジ（ＴＶ１乃至ＴＶ３）において第１エンコーダ部２３４から出力される小数位相情報（fr）は次の数２の通りである。
【００８２】
【数２】
【００８３】
数１及び数２を参照して、デジタル周波数を演算すると、次の数３のような第１デジタル周波数（ｄＦＶＣＯ）が第１変換部２３０から出力される。
【００８４】
【数３】
【００８５】
同様に、第１ないし第３立ち上がりエッジ（ＴＲ１乃至ＴＲ３）で第２エンコーダ部２５４から出力される小数位相情報（fr）は次の数４の通りである。
【００８６】
【数４】
【００８７】
数１及び数４を参照して、デジタル周波数を演算すると、次の数５のような第２デジタル周波数（ｄＦｒｅｆ）が第２変換部２５０から出力される。
【００８８】
【数５】
【００８９】
最後に、演算部２７０は、第１変換部２３０から出力される第１デジタル周波数（ｄＦＶＣＯ）及び第２変換部２５０から出力される第２デジタル周波数（ｄＦｒｅｆ）の比を演算してデジタル周波数（Ｆｄｉｇ）を出力する。出力される最終のデジタル周波数（Ｆｄｉｇ）は次の数６のように演算されて出力される。
【００９０】
【数６】
【００９１】
図１０は、本発明の他の実施形態に係るデジタル周波数検出器のリタイマー２９０の構成を示す図である。
図１０に示すように、リタイマー２９０は２つのラッチを備え、それぞれのラッチは発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）をリングオシレータ２１２から発生されるクロック（Ｒｉｎｇ ＯＳＣ）を利用して再整列した後、第１リタイミングクロック（ｒＦＶＣＯ）及び第２リタイミングクロック（ｒＦｒｅｆ）として出力する。
【００９２】
図１１は、本発明の全実施形態に係るデジタル周波数検出器が適用されたデジタルＰＬＬの概略的な構成を示す図である。
図１１に示すように、デジタルＰＬＬは、検出器３１０、ＤＬＦ（Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）３２０、ＤＣＯ（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）３３０、分配器３４０、ＤＦＤ（Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）３５０、及び乗算器３６０を含む。
【００９３】
検出器３１０は、入力周波数（Ｆｃｃ）と後述される乗算器３６０から出力される周波数（Ｆｄｉｇ）とを比較し、その差に該当する誤差値を出力する。
【００９４】
ＤＬＦ３２０は、検出器３１０から出力された誤差値がデジタルＰＬＬの許容範囲より大きい場合、出力される発振周波数（ＦＶＣＯ）を制御する制御値を誤差値に応じて調節して出力する。
【００９５】
ＤＣＯ３３０は、ＤＬＦ３２０から出力される制御値に応じて、固定周波数発振器（図示せず）から入力される固定周波数を制御して高周波の発振周波数（ＦＶＣＯ）を出力する。
【００９６】
分配器３４０は、ＤＣＯ３３０から出力される高周波の発振周波数（ＦＶＣＯ）を所定の整数値（Ｎ）に分周して低周波の発振周波数（ＦＶＣＯ）として出力する。
【００９７】
ＤＦＤ３５０は、低周波の発振周波数（ＦＶＣＯ）及び基準周波数（Ｆｒｅｆ）の比をデジタル値に変換してデジタル周波数（Ｆｄｉｇ）として出力し、このようなＤＦＤ３５０としては、本発明の全実施形態に係るデジタル周波数検出器１００、２００が適用される。
【００９８】
乗算器３６０は、ＤＦＤ３５０から出力されるデジタル周波数（Ｆｄｉｇ）に整数値（Ｎ）を乗算して高周波のデジタル周波数（Ｆｄｉｇ）として出力する。
このように、本発明のデジタル周波数検出器１００、２００を適用して両周波数の比をデジタル値に変換することにより、デジタルＰＬＬを実現することができ、デジタル領域で設計される周波数シンセサイザなどにも本発明のデジタル周波数検出器１００、２００を適用することができる。
【図面の簡単な説明】
【００９９】
【図１】一般的なＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の概略的な構成を示す図である。
【図２】本発明の一実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
【図３】本発明の一実施形態に係るデジタル周波数検出器の第１変換部の構成を詳細に例示した図である。
【図４】図３に示された第１変換部の動作を説明するためのタイミング図である。
【図５】本発明の他の実施形態に係るデジタル周波数検出器の概略的な構成を示す図である。
【図６】本発明の他の実施形態に係るデジタル周波数検出器の量子化部の構成を詳細に例示した図である。
【図７】図６に示された量子化部に使用されたリングオシレータを示す図である。
【図８】本発明の他の実施形態に係るデジタル周波数検出器の動作を説明するためのタイミング図である。
【図９】本発明の他の実施形態に係るデジタル周波数検出器の変換部の動作を説明するための図である。
【図１０】本発明の他の実施形態に係るデジタル周波数検出器のリタイマーの構成を示す図である。
【図１１】本発明の全実施形態に係るデジタル周波数検出器が適用されたデジタルＰＬＬの概略的な構成を示す図である。
【符号の説明】
【０１００】
１００ デジタル周波数検出器
１２０ 第１変換部
１２１ 第１ラッチ部
１２３ 第１エッジ検出部
１２５ 第１エンコーダ部
１２６ 第１合算部
１２２ 第１リングオシレータ
１２４ 第１カウンタ部
１４０ 第２変換部
１４１ 第１ラッチ部
１４３ 第２エッジ検出部
１４５ 第２エンコーダ部
１４６ 第２合算部
１４２ 第２リングオシレータ
１４４ 第２カウンタ部
１６０ 演算部
２００ デジタル周波数検出器
２１０ 量子化部
２１２ リングオシレータ
２１４ 第１ラッチ部
２１６ 第１ラッチ部
２１８ カウンタ部
２３０ 第１変換部
２３２ 第１エッジ検出部
２３４ 第１エンコーダ部
２３６ 第１合算部
２３８ 第１微分器
２５０ 第２変換部
２５２ 第２エッジ検出部
２５４ 第２エンコーダ部
２５６ 第２合算部
２５８ 第２微分器
２７０ 演算部
２９０ リタイマー
３５０ デジタル周波数検出器
【特許請求の範囲】
【請求項１】
第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とするデジタル周波数検出器。
【請求項２】
前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項３】
前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項４】
前記第１リングオシレータ及び前記第２リングオシレータは同一の周波数で動作することを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項５】
前記第１リングオシレータは、
１つのＮＡＮＤゲート及び偶数個のインバータが遅延素子として構成されることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項６】
前記第１リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項７】
前記第１リングオシレータは複数の遅延素子を含み、
前記第１変換部は、
前記第１リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第１リングオシレータの遅延情報として出力する第１ラッチ部と、
前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、
前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第１リングオシレータの小数周波数情報として出力する第１エンコーダ部と、
前記第１リングオシレータの周期をカウントし、整数周波数情報を出力する第１カウンタ部と、
前記小数周波数情報及び前記整数周波数情報を合算した前記第１周波数情報を出力する第１合算部と、
を含むことを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項８】
前記第１カウンタ部は、前記第１周波数の立ち上がりエッジから立ち下りエッジまで前記第１リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力することを特徴とする請求項７に記載のデジタル周波数検出器。
【請求項９】
前記第２リングオシレータは複数の遅延素子を含み、
前記第２変換部は、
前記第２リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第２リングオシレータの遅延情報として出力する第２ラッチ部と、
前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、
前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第２リングオシレータの小数周波数情報として出力する第２エンコーダ部と、
前記第２リングオシレータの周期をカウントし、整数周波数情報を出力する第２カウンタ部と、
前記小数周波数情報及び前記整数周波数情報を合算した前記第２周波数情報を出力する第２合算部と、
を含むことを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項１０】
前記第２カウンタ部は、前記第２周波数の立ち上がりエッジから立ち下りエッジまで前記第２リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力することを特徴とする請求項９に記載のデジタル周波数検出器。
【請求項１１】
リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、
前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とするデジタル周波数検出器。
【請求項１２】
前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１３】
前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１４】
前記リングオシレータは、フィードバックループに奇数個のインバータが遅延素子として構成されることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１５】
前記リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１６】
前記リングオシレータは複数の遅延素子を含み、
前記量子化部は、
前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第１遅延情報として出力する第１ラッチ部と、
前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち上りエッジで各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第２遅延情報として出力する第２ラッチ部と、
前記リングオシレータの周期を前記第１周波数の１周期の間カウントして第１整数位相情報を出力し、前記リングオシレータの周期を前記第２周波数の１周期の間カウントして第２整数位相情報を出力するカウンタ部と、
を含むことを特徴とする請求項１２に記載のデジタル周波数検出器。
【請求項１７】
前記第１変換部は、
前記第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、
前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第１小数位相情報として出力する第１エンコーダ部と、
前記第１小数位相情報及び前記第１整数位相情報を合算した第１位相情報を出力する第１合算部と、
前記第１位相情報を微分して前記第１周波数情報として出力する第１微分器と、
を含むことを特徴とする請求項１６に記載のデジタル周波数検出器。
【請求項１８】
前記第２変換部は、
前記第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、
前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第２小数位相情報として出力する第２エンコーダ部と、
前記第２小数位相情報及び前記第２整数位相情報を合算した第２位相情報を出力する第２合算部と、
前記第２位相情報を微分して前記第２周波数情報として出力する第２微分器と、
を含むことを特徴とする請求項１６に記載のデジタル周波数検出器。
【請求項１９】
前記第１周波数及び前記第２周波数を前記リングオシレータで発生されるクロックを利用して再整列した後、それぞれ前記第１変換部及び前記第２変換部のクロックに提供するリタイマーを更に含むことを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項２０】
前記リタイマーは、
前記第１周波数を前記リングオシレータで発生されるクロックに応じてラッチする第１ラッチと、
前記第２周波数を前記リングオシレータで発生されるクロックに応じてラッチする第２ラッチと、
を含むことを特徴とする請求項１９に記載のデジタル周波数検出器。
【請求項２１】
第１デジタル周波数と第２デジタル周波数とを比較してその差に該当する誤差値を出力する検出部と、
前記検出部で出力された誤差値が予め設定された許容範囲に含まれるように、前記誤差値に応じて出力周波数を制御するための制御値を調節して出力するフィルタ部と、
前記フィルタ部で出力される前記制御値に応じて、固定周波数発振器から入力される固定周波数を制御して高周波の発振周波数を出力する発振器と、
前記発振周波数に対するデジタル形式の周波数情報及びその大きさが分る基準周波数に対するデジタル形式の周波数情報の比を利用し、前記第２デジタル周波数を出力するデジタル周波数検出器と、
を含むことを特徴とするデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）。
【請求項２２】
前記発振器から出力される高周波の発振周波数を所定の整数に分周して低周波の発振周波数に出力する分配器と、
前記検出器から出力された前記第２デジタル周波数に前記整数を乗算して高周波の前記第２デジタル周波数に出力する乗算器と、
を更に含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【請求項２３】
前記デジタル周波数検出器は、
第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【請求項２４】
前記デジタル周波数検出器は、
リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、
前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【請求項１】
第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とするデジタル周波数検出器。
【請求項２】
前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項３】
前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項４】
前記第１リングオシレータ及び前記第２リングオシレータは同一の周波数で動作することを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項５】
前記第１リングオシレータは、
１つのＮＡＮＤゲート及び偶数個のインバータが遅延素子として構成されることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項６】
前記第１リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項７】
前記第１リングオシレータは複数の遅延素子を含み、
前記第１変換部は、
前記第１リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第１リングオシレータの遅延情報として出力する第１ラッチ部と、
前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、
前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第１リングオシレータの小数周波数情報として出力する第１エンコーダ部と、
前記第１リングオシレータの周期をカウントし、整数周波数情報を出力する第１カウンタ部と、
前記小数周波数情報及び前記整数周波数情報を合算した前記第１周波数情報を出力する第１合算部と、
を含むことを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項８】
前記第１カウンタ部は、前記第１周波数の立ち上がりエッジから立ち下りエッジまで前記第１リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力することを特徴とする請求項７に記載のデジタル周波数検出器。
【請求項９】
前記第２リングオシレータは複数の遅延素子を含み、
前記第２変換部は、
前記第２リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記第２リングオシレータの遅延情報として出力する第２ラッチ部と、
前記遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、
前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記第２リングオシレータの小数周波数情報として出力する第２エンコーダ部と、
前記第２リングオシレータの周期をカウントし、整数周波数情報を出力する第２カウンタ部と、
前記小数周波数情報及び前記整数周波数情報を合算した前記第２周波数情報を出力する第２合算部と、
を含むことを特徴とする請求項１に記載のデジタル周波数検出器。
【請求項１０】
前記第２カウンタ部は、前記第２周波数の立ち上がりエッジから立ち下りエッジまで前記第２リングオシレータから出力されるクロックをカウントして前記整数周波数情報として出力することを特徴とする請求項９に記載のデジタル周波数検出器。
【請求項１１】
リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、
前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とするデジタル周波数検出器。
【請求項１２】
前記デジタル形式の第１周波数情報及び第２周波数情報は、小数周波数情報及び整数周波数情報を合算した情報であることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１３】
前記第２周波数はクリスタルを介して生成され、その大きさが分る周波数であることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１４】
前記リングオシレータは、フィードバックループに奇数個のインバータが遅延素子として構成されることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１５】
前記リングオシレータは、デファレンシャルタイプ（ｄｉｆｆｅｒｅｎｔｉａｌ ｔｙｐｅ）のオシレータであることを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項１６】
前記リングオシレータは複数の遅延素子を含み、
前記量子化部は、
前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第１周波数の立ち上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第１遅延情報として出力する第１ラッチ部と、
前記リングオシレータに備えられた遅延素子の数に該当するラッチで構成され、前記第２周波数の立ち上りエッジで各遅延素子を通過した信号の状態を一時的に保存し、前記リングオシレータの第２遅延情報として出力する第２ラッチ部と、
前記リングオシレータの周期を前記第１周波数の１周期の間カウントして第１整数位相情報を出力し、前記リングオシレータの周期を前記第２周波数の１周期の間カウントして第２整数位相情報を出力するカウンタ部と、
を含むことを特徴とする請求項１２に記載のデジタル周波数検出器。
【請求項１７】
前記第１変換部は、
前記第１遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第１エッジ検出部と、
前記第１エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第１小数位相情報として出力する第１エンコーダ部と、
前記第１小数位相情報及び前記第１整数位相情報を合算した第１位相情報を出力する第１合算部と、
前記第１位相情報を微分して前記第１周波数情報として出力する第１微分器と、
を含むことを特徴とする請求項１６に記載のデジタル周波数検出器。
【請求項１８】
前記第２変換部は、
前記第２遅延情報の状態を「１」から「０」に変更する遅延素子を検出する第２エッジ検出部と、
前記第２エッジ検出部で検出された遅延素子の位置を二進情報にエンコードし、前記リングオシレータの第２小数位相情報として出力する第２エンコーダ部と、
前記第２小数位相情報及び前記第２整数位相情報を合算した第２位相情報を出力する第２合算部と、
前記第２位相情報を微分して前記第２周波数情報として出力する第２微分器と、
を含むことを特徴とする請求項１６に記載のデジタル周波数検出器。
【請求項１９】
前記第１周波数及び前記第２周波数を前記リングオシレータで発生されるクロックを利用して再整列した後、それぞれ前記第１変換部及び前記第２変換部のクロックに提供するリタイマーを更に含むことを特徴とする請求項１１に記載のデジタル周波数検出器。
【請求項２０】
前記リタイマーは、
前記第１周波数を前記リングオシレータで発生されるクロックに応じてラッチする第１ラッチと、
前記第２周波数を前記リングオシレータで発生されるクロックに応じてラッチする第２ラッチと、
を含むことを特徴とする請求項１９に記載のデジタル周波数検出器。
【請求項２１】
第１デジタル周波数と第２デジタル周波数とを比較してその差に該当する誤差値を出力する検出部と、
前記検出部で出力された誤差値が予め設定された許容範囲に含まれるように、前記誤差値に応じて出力周波数を制御するための制御値を調節して出力するフィルタ部と、
前記フィルタ部で出力される前記制御値に応じて、固定周波数発振器から入力される固定周波数を制御して高周波の発振周波数を出力する発振器と、
前記発振周波数に対するデジタル形式の周波数情報及びその大きさが分る基準周波数に対するデジタル形式の周波数情報の比を利用し、前記第２デジタル周波数を出力するデジタル周波数検出器と、
を含むことを特徴とするデジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）。
【請求項２２】
前記発振器から出力される高周波の発振周波数を所定の整数に分周して低周波の発振周波数に出力する分配器と、
前記検出器から出力された前記第２デジタル周波数に前記整数を乗算して高周波の前記第２デジタル周波数に出力する乗算器と、
を更に含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【請求項２３】
前記デジタル周波数検出器は、
第１リングオシレータを含み、第１周波数のハイレベル区間に動作する前記第１リングオシレータを利用して、前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
第２リングオシレータを含み、第２周波数のハイレベル区間に動作する前記第２リングオシレータを利用して、前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【請求項２４】
前記デジタル周波数検出器は、
リングオシレータを含み、前記リングオシレータを利用して第１周波数及び第２周波数をそれぞれ量子化する量子化部と、
前記第１周波数に対して量子化された情報を利用して前記第１周波数をデジタル形式の第１周波数情報として出力する第１変換部と、
前記第２周波数に対して量子化された情報を利用して前記第２周波数をデジタル形式の第２周波数情報として出力する第２変換部と、
前記第１周波数情報及び前記第２周波数情報の比を演算し、前記第１周波数に対するデジタル周波数を出力する演算部と、
を含むことを特徴とする請求項２１に記載のデジタルＰＬＬ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−５３６２（Ｐ２００９−５３６２Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００８−１６４８２６（Ｐ２００８−１６４８２６）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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