発振回路
【課題】従来の発振回路では、出力信号のジッタを抑制できない問題があった。
【解決手段】本発明の発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成するフィルタコンデンサＣｐｕｍｐと、発振周波数制御電圧Ｖｃｐに応じて出力する発振信号Ｆｏｕｔの周波数を変動させる発振器３０と、発振信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路４０と、タイミング制御信号に基づき発振信号Ｆｏｕｔの周期の長さに応じて連続的に電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する周波数検出回路１０と、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流を連続的に可変してフィルタコンデンサＣｐｕｍｐに出力する差動増幅器２０と、を有する。
【解決手段】本発明の発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成するフィルタコンデンサＣｐｕｍｐと、発振周波数制御電圧Ｖｃｐに応じて出力する発振信号Ｆｏｕｔの周波数を変動させる発振器３０と、発振信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路４０と、タイミング制御信号に基づき発振信号Ｆｏｕｔの周期の長さに応じて連続的に電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する周波数検出回路１０と、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流を連続的に可変してフィルタコンデンサＣｐｕｍｐに出力する差動増幅器２０と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、特に抵抗とコンデンサとにより発振周波数を設定する発振回路に関する。
【背景技術】
【０００２】
マイクロコンピュータの応用分野では、システムの複雑化により複数のチップ間で通信を行うことで１つのシステムが構成される。このようなシステムにおいては、チップ間の通信に高精度な基準クロック（例えば、ジッタの少ないクロック信号）が必要になる。一般的に高精度な基準クロックを生成するためには温度などの環境変動に対して発振周波数が変動しない水晶発振子やセラミック発振子などの外部素子が用いられる。一方で、システムのトータルコストの削減、又は、実装面積の削減の要求から部品点数の削減が要求されている。
【０００３】
そこで、外部素子の部品点数を削減する方法として、半導体装置に基準クロックを生成する発振回路を内蔵することが提案されている。半導体装置に内蔵される発振回路としては、抵抗とコンデンサとによりクロック信号の発振周波数を設定するＲＣ発振回路が用いられる。抵抗とコンデンサは、半導体装置への実装が容易であり、ＲＣ発振回路は、比較的高精度なクロック信号を生成することができる。
【０００４】
このような発振回路の一例が特許文献１に開示されている。そこで、特許文献１に記載の発振回路１００の回路図を図９に示す。発振回路１００は、抵抗Ｒｏｓｃ１０８及びコンデンサＣｏｓｃ１０９を基準としてＲＣ発振回路が構成する。発振回路１００では、抵抗Ｒｏｓｃ１０８に流れる電流Ｉｏｓｃをトランジスタ１１１、１３１で構成されるカレントミラー回路によりランプアンドホールド回路１３０に供給する。そして、ランプアンドホールド回路１３０は、電流ＩｏｓｃによりコンデンサＣｏｓｃ１０９を充電する。このとき、コンパレータ１２０は、コンデンサＣｏｓｃにより生成される電圧Ｖｃａｐに基づきトランジスタ１２４に流れる電流と抵抗Ｒｏｓｃにより生成される電圧に基づきトランジスタ１２２に流れる電流とを比較する。そして、コンパレータ１２０の出力に応じてチャージポンプ回路１７０によりコンデンサＣｐｕｍｐの充電・放電の方向を決定する。これにより、コンデンサＣｐｕｍｐが接続されるノードに発振周波数制御電圧Ｖｃｐが生成される。そして、電圧制御発振器１８０は、発振周波数制御電圧Ｖｃｐに応じて出力信号Ｆｏｕｔの発振周波数を変化させる。
【０００５】
なお、発振回路１００では、分周回路１９６により電圧制御発振器１８０が出力する出力信号を分周することができる。これにより、発振回路１００は、コンパレータ１２０、チャージポンプ回路１７０の動作を出力信号の１／Ｎの周波数で動作させる。
【０００６】
発振回路１００では、上記のように、コンパレータ１２０の出力を出力信号とするのではなく、コンパレータ１２０の出力に基づきチャージポンプ回路１７０及び電圧制御発振器１８０を制御することでコンパレータ１２０の遅延時間によらず出力信号の発振周波数を高めることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公報５，５９４，３８８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発振回路１００では、コンデンサＣｐｕｍｐに充放電する電流の電流値は、トランジスタ１７１によりチャージポンプ回路により決定される。コンデンサＣｐｕｍｐの容量値が十分大きくかつトランジスタ１７１に流れる電流が小さいとき発振周波数制御電圧Ｖｃｐは平均化されほぼ一定となる。しかし、コンデンサＣｐｕｍｐが大きく、トランジスタ１７１に流れる電流が小さいとシステムのゲインが小さくなるため、周波数のロックが遅くなる。一方、トランジスタ１７１に流れる電流を大きくし、コンデンサＣｐｕｍｐの容量値を小さくすると周波数のロックは速くなる。しかし、この場合、発振周波数制御電圧Ｖｃｐの変化が大きくなり、電圧制御発振器１８０の出力信号にジッタが顕著になる。このように特許文献１に記載の発振回路１００では、出力信号の精度が低い問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、前記タイミング制御信号に基づき前記発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、を有する。
【００１０】
本発明にかかる発振回路によれば、発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器を有する。これにより、本発明にかかる発振回路では、発振周波数検出電圧を所定の電圧値に収束させることが可能になる。
【発明の効果】
【００１１】
本発明にかかる発振回路によれば、発振周波数のジッタを低減して発振信号の精度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる発振回路のブロック図である。
【図２】実施の形態１にかかる差動増幅器の回路図である。
【図３】実施の形態１にかかる制御回路及び周波数検出回路の動作を示すタイミングチャートである。
【図４】実施の形態１にかかる差動増幅器の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる発振回路の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる制御回路及び周波数検出回路の動作を示すタイミングチャートである。
【図７】実施の形態２にかかるタイミング制御信号のうち起動信号を生成する回路の一例を示す回路図である。
【図８】実施の形態３にかかる発振回路のブロック図である。
【図９】特許文献１に記載の発振回路の回路図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる発振回路１のブロック図を示す。図１に示すように発振回路１は、周波数検出回路１０、差動増幅器２０、発振器３０（例えば、電圧制御発振器）、制御回路４０、フィルタコンデンサＣｐｕｍｐを有する。
【００１４】
周波数検出回路１０は、制御回路４０が出力するタイミング制御信号に基づき発振信号（以下、出力信号Ｆｏｕｔと称す）の周期の長さに応じて電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する。なお、タイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤを含み、周波数検出回路１０は、これらの信号に応じて周波数検出電圧Ｖｃａｐを生成する。
【００１５】
図１に示すように、周波数検出回路１０は、ランプアンドホールド回路１１、ＮＭＯＳトランジスタＮ１、Ｎ２、周波数設定抵抗Ｒ、周波数設定コンデンサＣを有する。周波数設定抵抗Ｒは、一端が電源端子ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ１のドレインに接続される。ＮＭＯＳトランジスタＮ１は、ゲートとドレインが共通接続される。また、ＮＭＯＳトランジスタＮ１のソースは接地端子に接続される。ＮＭＯＳトランジスタＮ２は、ゲートがＮＭＯＳトランジスタＮ１のゲートと共通接続され、ソースが接地端子に接続される。また、ＮＭＯＳトランジスタＮ２のドレインは、ランプアンドホールド回路１１に接続される。つまり、ＮＭＯＳトランジスタＮ１により生成されるダイオード電圧と電源電圧の差電圧を周波数設定抵抗Ｒの抵抗値により充放電電流の電流値が設定され、当該充放電電流は、ＮＭＯＳトランジスタＮ１、Ｎ２により構成されるカレントミラー回路を介してランプアンドホールド回路１１に与えられる。
【００１６】
ランプアンドホールド回路１１は、タイミング制御信号に基づき周波数設定コンデンサＣへの充放電電流の供給と周波数設定コンデンサＣに蓄積される電荷のリセットとを行う。ランプアンドホールド回路１１は、ＮＭＯＳトランジスタＮ３、Ｎ４、ＰＭＯトランジスタＰ１を有する。ＮＭＯＳトランジスタＮ３、Ｎ４は、差動対を構成する。つまり、ＮＭＯＳトランジスタＮ３、Ｎ４は、ソースが共通接続される。そして、ＮＭＯＳトランジスタＮ３、Ｎ４のソース（共通接続点）には、ＮＭＯＳトランジスタＮ２のドレインから出力される充放電電流が供給される。ＮＭＯＳトランジスタＮ３のゲートには、ランプ制御信号ＲＡＭＰが入力され、ＮＭＯＳトランジスタＮ４のゲートにはホールド制御信号ＨＯＬＤが入力される。ＮＭＯＳトランジスタＮ３のドレインは、ＰＭＯＳトランジスタＰ１のドレインと接続され、ランプアンドホールド回路１１の出力端子となる。ＮＭＯＳトランジスタＮ４のドレインは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１のゲートには、電荷リセット信号ＩＮＩＴＢが入力される。ＰＭＯＳトランジスタＰ１のソースは、電源端子ＶＤＤに接続される。
【００１７】
周波数設定コンデンサＣは、ランプアンドホールド回路１１の出力端子と接地端子との間に接続される。そして、周波数設定コンデンサＣは、蓄積される電荷量に応じて周波数検出電圧Ｖｃａｐを生成する。なお、周波数検出電圧Ｖｃａｐは、ランプアンドホールド回路１１の出力端子側のノードに生成されるものである。
【００１８】
ランプアンドホールド回路１１は、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）となると、ＰＭＯＳトランジスタＰ１をオンする。そして、ランプアンドホールド回路１１は、周波数設定コンデンサＣに電源電圧に相当する電荷を蓄積することで、周波数設定コンデンサに蓄積される電荷のリセットを行う。また、ランプアンドホールド回路１１は、電荷リセット信号ＩＮＩＴＢをディスイネーブル状態（例えば、ハイレベル）かつランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）となると、ＰＭＯＳトランジスタＰ１をオフし、かつ、ＮＭＯＳトランジスタＮ３をオンする。これにより、ランプアンドホールド回路１１は、充放電電流によって周波数設定コンデンサＣから電荷の引き抜きを行う。また、ランプアンドホールド回路１１は、ランプ制御信号ＲＡＭＰをディスイネーブル状態（例えば、ロウレベル）、かつ、ホールド制御信号ＨＯＬＤをイネーブル状態（例えば、ハイレベル）となると、ＮＭＯＳトランジスタＮ３をオフし、かつ、ＮＭＯＳトランジスタＮ４をオンする。これにより、ランプアンドホールド回路１１は、周波数設定コンデンサＣからの放電を停止し、周波数設定コンデンサＣに蓄積された電荷により生じた周波数検出電圧Ｖｃａｐを維持する。
【００１９】
差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流Ｉｃｐを連続的に可変してフィルタコンデンサに出力する。より具体的には、差動増幅器２０は、増幅部２１とスイッチ回路２２を有する。そして、増幅部２１の反転入力端子には周波数検出電圧Ｖｃａｐが入力され、非反転入力端子に基準電圧Ｖｒｅｓが入力される。増幅部２１は、例えば、トランスコンダクタンス増幅器であって、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じた電流値を有する発振周波数設定電流Ｉｃｐを出力する。なお、本実施の形態では、基準電圧Ｖｒｅｓとして、周波数設定抵抗Ｒが接続されるＮＭＯＳトランジスタＮ１のゲート電圧を用いる。
【００２０】
スイッチ回路２２は、増幅部２１の出力端子とフィルタコンデンサＣｐｕｍｐとの間に設けられ、タイミング制御信号に含まれるポンプ制御信号ＰＵＬＳＥに応じて導通状態が切り替えられる。より具体的には、スイッチ回路２２は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）のときに導通状態となり、ディスイネーブル状態（例えば、ロウレベル）のときに遮断状態となる。
【００２１】
ここで、差動増幅器２０の回路について詳細な説明を行う。差動増幅器２０の詳細な回路図を図２に示す。図２に示すように、差動増幅器２０は、増幅部２１、スイッチ回路２２を有する。
【００２２】
差動増幅器２０は、フォールデッドカスコードアンプを構成する。より具体的には、差動増幅器２０は、ＮＭＯＳトランジスタＮ５〜Ｎ１１、ＰＭＯＳトランジスタＰ２〜Ｐ５を有する。ＮＭＯＳトランジスタＮ５は、ソースが接地端子に接続され、ゲートに定電圧Ｖｂｎ１が入力される。ＮＭＯＳトランジスタＮ６、Ｎ７は、差動対を構成し、ＮＭＯＳトランジスタＮ５が出力する動作電流に基づき動作する。ＮＭＯＳトランジスタＮ６のゲートには基準電圧Ｖｒｅｓが入力され、ＮＭＯＳトランジスタＮ７のゲートには周波数検出電圧Ｖｃａｐが入力される。そして、ＮＭＯＳトランジスタＮ６のドレインはＰＭＯＳトランジスタＰ２のドレインに接続され、ＮＭＯＳトランジスタＮ７のドレインはＰＭＯＳトランジスタＰ３のドレインに接続される。
【００２３】
ＰＭＯＳトランジスタＰ２のソース及びＰＭＯＳトランジスタＰ３のソースは電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタＰ２のゲートとＰＭＯＳトランジスタＰ３のゲートには定電圧Ｖｂｐ１が入力される。ＰＭＯＳトランジスタＰ４のソースはＰＭＯＳトランジスタＰ２のドレインに接続され、ＰＭＯＳトランジスタＰ５のソースは、ＰＭＯＳトランジスタＰ３のドレインに接続される。ＰＭＯＳトランジスタＰ４のゲートとＰＭＯＳトランジスタＰ５のゲートには定電圧Ｖｂｐ２が入力される。そして、ＰＭＯＳトランジスタＰ５のドレインは、発振周波数設定電流Ｉｃｐの流出側出力端子となる。
【００２４】
ＮＭＯＳトランジスタＮ８のソース及びＮＭＯＳトランジスタＮ９のソースは接地端子に接続される。また、ＮＭＯＳトランジスタＮ８のゲートとＮＭＯＳトランジスタＮ９のゲートは共通接続される。ＮＭＯＳトランジスタＮ１０のソースはＮＭＯＳトランジスタＮ８のドレインと接続され、ＮＭＯＳトランジスタＮ１１のソースはＮＭＯＳトランジスタＮ９のドレインと接続される。ＮＭＯＳトランジスタＮ１０のゲートとＮＭＯＳトランジスタＮ１１のゲートには定電圧Ｖｂｎ２が入力される。ＮＭＯＳトランジスタＮ１０のドレインは、ＰＭＯＳトランジスタＰ４のドレインと接続されると共にＮＭＯＳトランジスタＮ８、Ｎ９のゲートと接続される。そして、ＮＭＯＳトランジスタＮ１１のドレインは、発振周波数設定電流Ｉｃｐの流入側出力端子となる。
【００２５】
スイッチ回路２２は、第１のスイッチ回路２３と第２のスイッチ回路２４を有する。第１のスイッチ回路２３は、増幅部２１の出力端子とフィルタコンデンサＣｐｕｍｐとの導通状態をポンプ制御信号ＰＵＬＳＥに応じて切り替える。第１のスイッチ回路２３は、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ１２を有する。ＰＭＯＳトランジスタＰ６の一方の端子とＮＭＯＳトランジスタＮ１２の一方の端子は、フィルタコンデンサＣｐｕｍｐ及び電圧制御発振器３０が接続されるノードに接続される。また、ＰＭＯＳトランジスタＰ６の他方の端子は、ＰＭＯＳトランジスタＰ５のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１２の他方の端子は、ＮＭＯＳトランジスタＮ１１のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ６のゲートには、後述するインバータ２６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１２のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。
【００２６】
第２のスイッチ回路２４は、第１のスイッチ回路２３が遮断状態である期間に発振周波数制御電圧Ｖｃｐを増幅部２１の出力端子に与え、増幅部２１の出力端子から入出力される電流を打ち消す電流Ｉｃｐ０を出力する。第２のスイッチ回路２４は、ＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジスタＮ１３、バッファ回路２５、インバータ２６を有する。ＰＭＯＳトランジスタＰ７の一方の端子とＮＭＯＳトランジスタＮ１３の一方の端子は、バッファ回路２５の出力端子に接続される。また、ＰＭＯＳトランジスタＰ７の他方の端子は、ＰＭＯＳトランジスタＰ５のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１３の他方の端子は、ＮＭＯＳトランジスタＮ１１のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ７のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１２のゲートには、インバータ２６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。バッファ回路２５は、正転入力端子にフィルタコンデンサＣｐｕｍｐが入力され、反転入力端子がバッファ回路２５の出力と接続される。
【００２７】
ここで、差動増幅器２０は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）の場合、第１のスイッチ回路２３が導通状態となり、フィルタコンデンサＣｐｕｍｐに発振周波数設定電流Ｉｃｐを出力する。また、ポンプ制御信号ＰＵＬＳＥがイネーブル状態の場合、第２のスイッチ回路２４は、増幅部２１の出力端子への電流Ｉｃｐ０の伝達を遮断する。
【００２８】
一方、差動増幅器２０は、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（例えば、ロウレベル）の場合、第１のスイッチ回路２３が遮断状態となり、第２のスイッチ回路が電流Ｉｃｐ０を増幅部２１の出力端子に与える。これにより、差動増幅器２０の出力端子はフィルタコンデンサＣｐｕｍｐ側からはハイインピーダンス状態となる。このとき、差動増幅器２０では、ＮＭＯＳトランジスタＮ１１のドレインと接地端子との間に寄生容量Ｃｏｎが形成され、ＰＭＯＳトランジスタＰ５のドレインと電源端子ＶＤＤとの間に寄生容量Ｃｏｐが形成される。寄生容量Ｃｏｎ、Ｃｏｐにより、第１のスイッチ回路２３が遮断状態から導通状態となった場合、発振周波数制御電圧Ｖｃｐに電圧変動Ｖｃｐ０が生じる。この電圧変動Ｖｃｐ０は、ＰＭＯＳトランジスタＮ５のドレインの電圧をＶｏｕｔｐ、ＮＭＯＳトランジスタＮ１１のドレインの電圧をＶｏｕｔｎとすると、（１）式で表される。
Ｖｃｐ０＝（（Ｖｏｕｔｐ−Ｖｃｐ）Ｃｏｐ−
（Ｖｏｕｔｎ−Ｖｃｐ）Ｃｏｎ）／Ｃｐｕｍｐ・・・（１）
【００２９】
（１）式より、Ｖｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐであれば、電圧変動Ｖｃｐ０は生じないことがわかる。そこで、差動増幅器２０では、第２のスイッチ回路２４が第１のスイッチ回路２３が遮断状態の期間にバッファ回路２５により増幅部２１が出力する電流を吸収し、かつ、増幅部２１の出力端子に発振周波数制御電圧Ｖｃｐを与える。これにより、差動増幅器２０では、第１のスイッチ回路２３が遮断状態においてＶｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐとの条件を満たし、電圧変動Ｖｃｐ０を抑制する。なお、このような電圧変動をチャージシェアと称す。本発明にかかる発振回路１では、発振周波数制御電圧Ｖｃｐの電圧レベルにより出力信号Ｆｏｕｔの発振周波数が決定されるため、発振周波数制御電圧Ｖｃｐの電圧変動を抑制することで出力信号Ｆｏｕｔのジッタが低減される。
【００３０】
フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成する。フィルタコンデンサＣｐｕｍｐは、差動増幅器２０の出力端子と電圧制御発振器３０の入力端子とを接続するノードに一端が接続され、他端が接地端子に接続される。つまり、フィルタコンデンサＣｐｕｍｐは、差動増幅器２０が出力する発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成し、発振周波数制御電圧Ｖｃｐを電圧制御発振器３０に与える。
【００３１】
電圧制御発振器３０は、発振周波数制御電圧Ｖｃｐの電圧レベルに応じて出力信号Ｆｏｕｔの発振周波数を制御する。
【００３２】
制御回路４０は、出力信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する。このタイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤ、ポンプ制御信号ＰＵＬＳＥが含まれる。制御回路４０は、出力信号Ｆｏｕｔを分周した分周信号を生成し、当該分周信号のクロック数をカウントしたカウント値に基づき上記制御信号の論理レベルを切り替える。タイミング制御信号の論理レベルの切り替えタイミングの詳細は、後述する。
【００３３】
続いて、図３に周波数検出回路１０と制御回路４０の動作を示すタイミングチャートを示す。そして、図３を参照して制御回路４０がタイミング制御信号の論理レベルの切り替えタイミング及び周波数検出回路１０の動作について説明する。
【００３４】
図３に示すように、制御回路４０は、出力信号Ｆｏｕｔを分周して分周信号ＦＤを生成する。図３に示す例では、分周信号ＦＤは、出力信号Ｆｏｕｔを２分周して生成する。また、制御回路４０は、分周信号ＦＤのクロック数をカウントしてカウント値ＣＯＵＮＴを生成する。図３に示す例では、カウント値ＣＯＵＮＴは２ビットの値であって０から３の値となる。そして、制御回路４０は、カウント値ＣＯＵＮＴの値に応じてタイミング制御信号の論理レベルを切り替える。
【００３５】
具体的には、カウント値が０であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをロウレベル（イネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が０である期間を以下では電荷リセット期間Ｔｉｎｉｔと称す。
【００３６】
カウント値が１であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（イネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（ディスイネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が１である期間を以下ではランプ期間Ｔｒａｍｐと称す。
【００３７】
カウント値が２であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が２である期間を以下ではホールド期間Ｔｈｏｌｄと称す。
【００３８】
カウント値が３であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをハイレベル（イネーブル状態）とする。カウント値が３である期間を以下ではポンプ期間Ｔｐｕｍｐと称す。
【００３９】
続いて、周波数検出回路１０の動作について説明する。周波数検出回路１０は、電荷リセット期間Ｔｉｎｉｔにおいて、電荷リセット信号ＩＮＩＴＢに基づきＰＭＯＳトランジスタＰ１を導通させることで周波数設定コンデンサＣに蓄積されている電荷を電源電圧に応じた電荷量にリセットする。これにより、周波数検出電圧Ｖｃａｐは電源電圧とほぼ等しい電圧となる。このとき、ＮＭＯＳトランジスタＮ３はランプ制御信号ＲＡＭＰに応じてオフし、ＮＭＯＳトランジスタＮ４はホールド制御信号ＨＯＬＤに応じてオンする。
【００４０】
そして、ランプ期間Ｔｒａｍｐにおいて、周波数検出回路１０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ１をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ３をオンし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ４をオフする。つまり、周波数検出回路１０は、ランプ期間Ｔｒａｍｐにおいて、充放電電流に基づき周波数設定コンデンサＣから電荷の引き抜きを行う。これにより、周波数検出電圧Ｖｃａｐの電圧レベルは徐々に低下する。周波数検出電圧Ｖｃａｐが低下する傾きは充放電電流の大きさ及び周波数設定コンデンサＣの容量値により決定される。また、ランプ期間Ｔｒａｍｐでは、周波数検出電圧Ｖｃａｐの電圧レベルが低下するが、電圧低下速度は一定である。そのため、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの電圧低下量ｄＶｃａｐは、ランプ期間Ｔｒａｍｐの長さ（出力信号Ｆｏｕｔの発振周波数）によって決まる。
【００４１】
そして、ホールド期間Ｔｈｏｌｄにおいて、周波数検出回路１０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ１をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ３をオフし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ４をオンする。つまり、周波数検出回路１０は、ホールド期間Ｔｈｏｌｄにおいて、周波数設定コンデンサＣが接続されるノードをハイインピーダンス状態とし、周波数設定コンデンサＣにより生成される周波数検出電圧Ｖｃａｐの電圧レベルを維持する。
【００４２】
そして、ポンプ期間Ｔｐｕｍｐにおいては、差動増幅器２０によるフィルタコンデンサＣｐｕｍｐへの発振周波数設定電流Ｉｃｐの供給が行われる。このとき、周波数検出回路１０に与えられる電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤはホールド期間Ｔｈｏｌｄとポンプ期間Ｔｐｕｍｐとで同じである。そのため、ポンプ期間Ｔｐｕｍｐにおいて周波数検出回路１０により周波数検出電圧Ｖｃａｐの電圧レベルが変動することはない。
【００４３】
続いて、差動増幅器２０の動作について説明する。図４に差動増幅器２０の動作を示すタイミングチャートを示す。図４に示す例では、タイミングＴ０からＴ２の期間が図３で示した１組の電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐに相当する。そして、タイミングＴ１からＴ２の期間が図３で示したポンプ期間に相当する。
【００４４】
差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流Ｉｃｐを出力する。しかし、タイミングＴ０からＴ１の期間では、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（ロウレベル）であるため、第１のスイッチ回路２３が遮断状態となり、周波数検出電圧Ｖｃａｐは一定に保たれる。一方、増幅部２１は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流を出力する。しかし、この電流は、第２のスイッチ回路２４がこの電流を打ち消す電流Ｉｃｐ０を出力し、増幅部２１の出力電圧をＶｃｐとする。
【００４５】
そして、タイミングＴ１においてポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）となると、第１のスイッチ回路２３が導通状態となり、第２のスイッチ回路２４が遮断状態となる。これにより、差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流ＩｃｐをフィルタコンデンサＣｐｕｍｐに出力し、発振周波数制御電圧Ｖｃｐが変動する。図４に示す例では、発振周波数設定電流Ｉｃｐが正の極性（フィルタコンデンサＣｐｕｍｐに充電を行う方向）で出力されるため、周波数検出電圧Ｖｃａｐは、タイミングＴ１からＴ２で上昇する。
【００４６】
続いて、実施の形態１にかかる発振回路１の全体の動作について説明する。実施の形態１にかかる発振回路１の動作を示すタイミングチャートを図５に示す。図５に示すタイミングチャートでは、周波数検出電圧Ｖｃａｐ、発振周波数制御電圧Ｖｃｐ及び出力信号Ｆｏｕｔの変動のみを示した。また、図５では、時間軸（横軸）の原点において発振回路１の動作が開始されるものとする。
【００４７】
図５に示すように、発振回路１は、期間ＴＭ１からＴＭ７の期間毎に発振周波数制御電圧Ｖｃｐを上昇させる。期間ＴＭ１からＴＭ７の各期間には、図３に示す電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐが一組含まれる。また、出力信号Ｆｏｕｔの周波数が期間毎に上昇するため、期間ＴＭ１から期間ＴＭ７は、徐々に短くなる。これはタイミング制御信号が出力信号Ｆｏｕｔの周期に基づき生成されるためである。なお、図５に示す期間ＴＭ１１からＴＭ１７がポンプ期間Ｔｐｕｍｐに対応する期間となる。
【００４８】
そして、期間ＴＭ７が経過した後は、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになる。これにより、発振回路１では、差動増幅器２０が出力する発振周波数設定電流Ｉｃｐがほぼ０となる。そのため、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになった後はその状態が維持される。また、周波数検出電圧Ｖｃａｐが一定の電圧に保たれるため、出力信号Ｆｏｕｔの発振周波数も一定に保たれる。つまり、発振回路１では、出力信号Ｆｏｕｔの発振周波数が目標値に達した後は出力信号Ｆｏｕｔにジッタは生じない。
【００４９】
上記説明より、実施の形態１にかかる発振回路１では、フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成する。このとき、発振回路１では、差動増幅器２０が周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて連続的に値が変化する発振周波数設定電流Ｉｃｐを出力する。つまり、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差があれば発振周波数設定電流Ｉｃｐは、当該電圧差に応じた大きさを有し、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差がなければ発振周波数設定電流Ｉｃｐは、実質的に０となる。これにより、発振回路１では、出力信号Ｆｏｕｔの周波数が目標値と一致する状態（例えば、周波数検出電圧Ｖｃａｐが基準電圧Ｖｒｅｓと一致した状態）では、ポンプ制御信号ＰＵＬＳＥがイネーブル状態となっても発振周波数制御電圧Ｖｃｐに変動が生じない。これにより、発振回路１では、出力信号Ｆｏｕｔの発振周波数が目標値と一致した後に、発振周波数制御電圧Ｖｃｐの電圧値が変動することがなく、発振周波数制御電圧Ｖｃｐの電圧値に応じて電圧制御発振器３０が決定する出力信号Ｆｏｕｔの発振周波数もずれることがない。つまり、発振回路１では、出力信号Ｆｏｕｔのジッタを低減することができる。
【００５０】
また、実施の形態１にかかる発振回路１では、差動増幅器２０がスイッチ回路２２を有する。このスイッチ回路２２は、差動増幅器２０の入力信号の差電圧増幅結果を反映する期間（例えば、ポンプ期間Ｔｐｕｍｐ）以外は遮断状態に制御される。発振回路１では、電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐにおいて周波数検出電圧Ｖｃａｐが出力信号Ｆｏｕｔを反映した電圧とずれた電圧値となる。しかし、スイッチ回路２２がポンプ期間以外は遮断状態に制御されるため、電荷リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐのずれが発振周波数に反映されることを防ぐことができる。これにより、発振回路１では、いずれの期間においても発振周波数を安定化させることができる。
【００５１】
また、実施の形態１にかかる発振回路１では、スイッチ回路２２が第１のスイッチ回路２３及び第２のスイッチ回路２４を有する。そして、第１のスイッチ回路２３が遮断状態の期間においても増幅部２１の出力端子に第２のスイッチ回路２４を動作させる。第２のスイッチ回路２４は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差が生じる電荷リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおいても、増幅部２１が出力する電流を吸収し、増幅部２１の出力端子を発振周波数制御電圧Ｖｃｐに維持する。これにより、第１のスイッチ回路２３が遮断状態から導通状態に切り替わったタイミングで生じるチャージシェアに起因する発振周波数制御電圧Ｖｃｐの電位変動を抑制することができる。つまり、実施の形態１にかかる発振回路１では、スイッチ回路２２を設けたことに起因するジッタを抑制することができる。
【００５２】
実施の形態１にかかる発振回路１では、基準電圧ＶｒｅｓとしてＮＭＯＳトランジスタＮ１のダイオード電圧を用い、充放電電流の電流値を電源電圧と当該ダイオード電圧との差電圧を周波数設定抵抗Ｒで割って決定する。ダイオード電圧が低くなると、充放電電流の電流値が大きくなり、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの傾きが大きくなる。充放電電流の電流値Ｉｒｅｓは、周波数設定抵抗Ｒ、基準電圧Ｖｒｅｓ、電源電圧ＶＤＤとすると（２）式で表される。
Ｉｒｅｓ＝（ＶＤＤ−Ｖｒｅｓ）／Ｒ・・・（２）
ホールド期間Ｔｈｏｌｄにおける周波数検出電圧をＶｃａｐ（ＨＯＬＤ）とすると、Ｖｃａｐ（ＨＯＬＤ）は、充放電電流の電流値をＩｒｅｓ、周波数設定コンデンサＣの容量値をＣ、ランプ期間の長さをＴｒａｍｐとすると（３）式で表される。
Ｖｃａｐ（ＨＯＬＤ）＝ＶＤＤ−（Ｉｒｅｓ・Ｔｒａｍｐ）／Ｃ・・・（３）
ここで、実施の形態１にかかる発振回路１ではＶｃａｐ（ＨＯＬＤ）＝Ｖｒｅｓとなるようにフィードバックループにより、周波数が補正される。そこで、（２）式、（３）式からランプ期間Ｔｒａｍｐ及び出力信号Ｆｏｕｔの周波数を求めると（４）式となる。なお、（４）式においてＮは、制御回路４０内の分周回数である。
Ｆｏｕｔ＝Ｎ／Ｔｒａｍｐ＝Ｎ／ＲＣ・・・（４）
つまり、実施の形態１にかかる発振回路１では、電源電圧、ＮＭＯＳのトランジスタＮ１のダイオード電圧が相殺され周波数設定抵抗Ｒ、周波数設定コンデンサＣ、分周回数Ｎのみの関数となる。
【００５３】
実施の形態２
実施の形態２では、制御回路４０におけるタイミング制御信号の異なる制御方法について説明する。実施の形態２では、発振回路１の起動処理の初期段階においてポンプ期間Ｔｐｕｍｐの長さを他の期間よりも長くする制御を行う。そこで、図６に実施の形態２にかかるタイミング制御信号の制御方法に従った発振回路１の動作を示すタイミングチャートを示す。
【００５４】
図６に示すように、実施の形態２にかかる発振回路１では、制御回路４０内に第２のカウンタを有する。第２のカウンタは電荷リセット信号ＩＮＩＴＢの立ち下がりエッジをカウントする。そして、実施の形態２にかかる制御回路４０は、第２のカウンタが生成する第２のカウント値が２（例えば、０１）以下の期間はウェイクアップ信号ＷＡＫＥＵＰをハイレベルとする。そして、制御回路４０は、ウェイクアップ信号ＷＡＫＥＵＰがハイレベルの期間は、ホールド期間Ｔｈｏｌｄに相当する期間においてもポンプ制御信号ＰＵＬＳＥをイネーブル状態（例えば、ハイレベル）とする。
【００５５】
なお、第２のカウント値は、一度３（例えば、１１）に達すると、リセット信号（不図示）がイネーブル状態になるまで値を維持する。つまり、実施の形態２にかかる制御回路４０は、リセット信号がディスイネーブル状態（例えば、ロウレベル）となり、発振回路１の動作が開始された後、所定の期間の間はポンプ期間Ｔｐｕｍｐを長くし、フィルタコンデンサＣｐｕｍｐへの充電時間を長くする。これにより、実施の形態２にかかる発振回路１では、起動直後の発振周波数の上昇速度を実施の形態１にかかる発振回路１よりも速くする。
【００５６】
ここで、ウェイクアップ信号ＷＡＫＥＵＰを生成するウェイクアップ信号生成回路の回路図を図７に示す。図７に示すように、ウェイクアップ信号生成回路は、インバータ回路５１、Ｄフリップフロップ回路５２、５３、ＮＡＮＤ回路５４、ＯＲ回路５５、反転入力付きＮＡＮＤ回路５６を有する。
【００５７】
インバータ回路５１は、電荷リセット信号ＩＮＩＴＢを反転してＤフリップフロップ回路５２、５３のクロック入力端子に与える。Ｄフリップフロップ回路５２は、リセット端子にリセット信号ＲＥＳＥＴが入力され、リセット信号ＲＥＳＥＴがロウレベルである期間に出力端子Ｑをリセット状態（例えば、ロウレベル）とし、リセット信号ＲＥＳＥＴがハイレベルである期間に電荷リセット信号ＩＮＩＴＢの立ち下がりに応じて入力端子Ｄに入力される信号の論理レベルを保持する。Ｄフリップフロップ回路５２の入力端子Ｄには、反転入力付きＮＡＮＤ回路５６の出力信号が入力される。Ｄフリップフロップ回路５３は、リセット端子にリセット信号ＲＥＳＥＴが入力され、リセット信号ＲＥＳＥＴがロウレベルである期間に出力端子Ｑをリセット状態（例えば、ロウレベル）とし、リセット信号ＲＥＳＥＴがハイレベルである期間に電荷リセット信号ＩＮＩＴＢの立ち下がりに応じて入力端子Ｄに入力される信号の論理レベルを保持する。Ｄフリップフロップ回路５２の入力端子Ｄには、ＯＲ回路５５の出力信号が入力される。
【００５８】
ＮＡＮＤ回路５４は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、ＮＡＮＤ回路５４は、２つの入力信号の論理積値をウェイクアップ信号ＷＡＫＥＵＰとして出力する。また、ＯＲ回路５５は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、ＯＲ回路５５は、２つの入力信号の論理和値をＤフリップフロップ回路５３に出力する。反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５３の出力信号の反転論理値と、Ｄフリップフロップ回路５２の出力信号の論理値と、の反転論理積値をＤフリップフロップ回路５２に出力する。
【００５９】
ウェイクアップ信号生成回路は、Ｄフリップフロップ回路５２、５３、ＯＲ回路５５、反転入力付きＮＡＮＤ回路５６により２ビットの第２のカウンタを構成する。そして、ＯＲ回路５５及び反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５２、５３の出力が共に１（例えば、ハイレベル）になった場合、出力信号を１（例えば、ハイレベル）とする。そのため、ウェイクアップ信号生成回路は、カウント値が３（例えば、１１）になった後は、電荷リセット信号ＩＮＩＴＢの入力にかかわらずカウント値を維持する。
【００６０】
上記説明より、実施の形態２にかかる発振回路１では、起動処理の初期段階における発振周波数の上昇速度を実施の形態１にかかる発振回路１よりも速くすることができる。これにより、実施の形態２にかかる発振回路１では、出力信号Ｆｏｕｔの周波数がロックするまでの時間を短縮することができる。
【００６１】
実施の形態３
実施の形態３にかかる発振回路２のブロック図を図８に示す。図８に示すように、発振回路２は、発振器３０に代えて発振器３１を用いる。発振器３１は、電圧電流変換回路３１、電流制御発振器（Current Control Oscillator）３３を用いるものである。電流制御発振器３３は、制御電流Ｉｏｓｃにより出力信号Ｆｏｕｔの周波数を制御するものである。図８に示す例では、制御電流Ｉｏｓｃを電圧電流変換回路３２により生成する。電圧電流変換回路３２は、発振周波数制御電圧Ｖｃｐの電圧レベルに対応する制御電流Ｉｏｓｃを生成する。
【００６２】
つまり、発振回路２では、発振周波数制御電圧Ｖｃｐに対応する制御電流Ｉｏｓｃを生成し、制御電流Ｉｏｓｃにより出力信号Ｆｏｕｔの周波数を制御することで、発振回路１と等価な動作を実現する。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６４】
１、２ 発振回路
１０ 周波数検出回路
１１ ランプアンドホールド回路
２０ 差動増幅器
２１ 増幅部
２２ スイッチ回路
２３ 第１のスイッチ回路
２４ 第２のスイッチ回路
２５ バッファ回路
２６ インバータ回路
３０、３１ 発振器
３２ 電圧電流変換回路
３３ 電流制御発振器
４０ 制御回路
５１ インバータ回路
５２、５３ Ｄフリップフロップ回路
５４ ＮＡＮＤ回路
５５ ＯＲ回路
５６ 反転入力付きＮＡＮＤ回路
ＩＮＩＴＢ 電荷リセット信号
ＲＡＭＰ ランプ制御信号
ＨＯＬＤ ホールド制御信号
ＰＵＬＳＥ ポンプ制御信号
Ｃｐｕｍｐ フィルタコンデンサ
Ｃ 周波数設定コンデンサ
Ｒ 周波数設定抵抗
Ｖｃａｐ 周波数検出電圧
Ｖｃｐ 発振周波数制御電圧
Ｖｒｅｓ 基準電圧
Ｉｃｐ 発振周波数設定電流
Ｎ１〜Ｎ１３ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は発振回路に関し、特に抵抗とコンデンサとにより発振周波数を設定する発振回路に関する。
【背景技術】
【０００２】
マイクロコンピュータの応用分野では、システムの複雑化により複数のチップ間で通信を行うことで１つのシステムが構成される。このようなシステムにおいては、チップ間の通信に高精度な基準クロック（例えば、ジッタの少ないクロック信号）が必要になる。一般的に高精度な基準クロックを生成するためには温度などの環境変動に対して発振周波数が変動しない水晶発振子やセラミック発振子などの外部素子が用いられる。一方で、システムのトータルコストの削減、又は、実装面積の削減の要求から部品点数の削減が要求されている。
【０００３】
そこで、外部素子の部品点数を削減する方法として、半導体装置に基準クロックを生成する発振回路を内蔵することが提案されている。半導体装置に内蔵される発振回路としては、抵抗とコンデンサとによりクロック信号の発振周波数を設定するＲＣ発振回路が用いられる。抵抗とコンデンサは、半導体装置への実装が容易であり、ＲＣ発振回路は、比較的高精度なクロック信号を生成することができる。
【０００４】
このような発振回路の一例が特許文献１に開示されている。そこで、特許文献１に記載の発振回路１００の回路図を図９に示す。発振回路１００は、抵抗Ｒｏｓｃ１０８及びコンデンサＣｏｓｃ１０９を基準としてＲＣ発振回路が構成する。発振回路１００では、抵抗Ｒｏｓｃ１０８に流れる電流Ｉｏｓｃをトランジスタ１１１、１３１で構成されるカレントミラー回路によりランプアンドホールド回路１３０に供給する。そして、ランプアンドホールド回路１３０は、電流ＩｏｓｃによりコンデンサＣｏｓｃ１０９を充電する。このとき、コンパレータ１２０は、コンデンサＣｏｓｃにより生成される電圧Ｖｃａｐに基づきトランジスタ１２４に流れる電流と抵抗Ｒｏｓｃにより生成される電圧に基づきトランジスタ１２２に流れる電流とを比較する。そして、コンパレータ１２０の出力に応じてチャージポンプ回路１７０によりコンデンサＣｐｕｍｐの充電・放電の方向を決定する。これにより、コンデンサＣｐｕｍｐが接続されるノードに発振周波数制御電圧Ｖｃｐが生成される。そして、電圧制御発振器１８０は、発振周波数制御電圧Ｖｃｐに応じて出力信号Ｆｏｕｔの発振周波数を変化させる。
【０００５】
なお、発振回路１００では、分周回路１９６により電圧制御発振器１８０が出力する出力信号を分周することができる。これにより、発振回路１００は、コンパレータ１２０、チャージポンプ回路１７０の動作を出力信号の１／Ｎの周波数で動作させる。
【０００６】
発振回路１００では、上記のように、コンパレータ１２０の出力を出力信号とするのではなく、コンパレータ１２０の出力に基づきチャージポンプ回路１７０及び電圧制御発振器１８０を制御することでコンパレータ１２０の遅延時間によらず出力信号の発振周波数を高めることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公報５，５９４，３８８号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発振回路１００では、コンデンサＣｐｕｍｐに充放電する電流の電流値は、トランジスタ１７１によりチャージポンプ回路により決定される。コンデンサＣｐｕｍｐの容量値が十分大きくかつトランジスタ１７１に流れる電流が小さいとき発振周波数制御電圧Ｖｃｐは平均化されほぼ一定となる。しかし、コンデンサＣｐｕｍｐが大きく、トランジスタ１７１に流れる電流が小さいとシステムのゲインが小さくなるため、周波数のロックが遅くなる。一方、トランジスタ１７１に流れる電流を大きくし、コンデンサＣｐｕｍｐの容量値を小さくすると周波数のロックは速くなる。しかし、この場合、発振周波数制御電圧Ｖｃｐの変化が大きくなり、電圧制御発振器１８０の出力信号にジッタが顕著になる。このように特許文献１に記載の発振回路１００では、出力信号の精度が低い問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる発振回路は、発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、前記タイミング制御信号に基づき前記発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、を有する。
【００１０】
本発明にかかる発振回路によれば、発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器を有する。これにより、本発明にかかる発振回路では、発振周波数検出電圧を所定の電圧値に収束させることが可能になる。
【発明の効果】
【００１１】
本発明にかかる発振回路によれば、発振周波数のジッタを低減して発振信号の精度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる発振回路のブロック図である。
【図２】実施の形態１にかかる差動増幅器の回路図である。
【図３】実施の形態１にかかる制御回路及び周波数検出回路の動作を示すタイミングチャートである。
【図４】実施の形態１にかかる差動増幅器の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる発振回路の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる制御回路及び周波数検出回路の動作を示すタイミングチャートである。
【図７】実施の形態２にかかるタイミング制御信号のうち起動信号を生成する回路の一例を示す回路図である。
【図８】実施の形態３にかかる発振回路のブロック図である。
【図９】特許文献１に記載の発振回路の回路図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる発振回路１のブロック図を示す。図１に示すように発振回路１は、周波数検出回路１０、差動増幅器２０、発振器３０（例えば、電圧制御発振器）、制御回路４０、フィルタコンデンサＣｐｕｍｐを有する。
【００１４】
周波数検出回路１０は、制御回路４０が出力するタイミング制御信号に基づき発振信号（以下、出力信号Ｆｏｕｔと称す）の周期の長さに応じて電圧レベルが変化する周波数検出電圧Ｖｃａｐを生成する。なお、タイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤを含み、周波数検出回路１０は、これらの信号に応じて周波数検出電圧Ｖｃａｐを生成する。
【００１５】
図１に示すように、周波数検出回路１０は、ランプアンドホールド回路１１、ＮＭＯＳトランジスタＮ１、Ｎ２、周波数設定抵抗Ｒ、周波数設定コンデンサＣを有する。周波数設定抵抗Ｒは、一端が電源端子ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ１のドレインに接続される。ＮＭＯＳトランジスタＮ１は、ゲートとドレインが共通接続される。また、ＮＭＯＳトランジスタＮ１のソースは接地端子に接続される。ＮＭＯＳトランジスタＮ２は、ゲートがＮＭＯＳトランジスタＮ１のゲートと共通接続され、ソースが接地端子に接続される。また、ＮＭＯＳトランジスタＮ２のドレインは、ランプアンドホールド回路１１に接続される。つまり、ＮＭＯＳトランジスタＮ１により生成されるダイオード電圧と電源電圧の差電圧を周波数設定抵抗Ｒの抵抗値により充放電電流の電流値が設定され、当該充放電電流は、ＮＭＯＳトランジスタＮ１、Ｎ２により構成されるカレントミラー回路を介してランプアンドホールド回路１１に与えられる。
【００１６】
ランプアンドホールド回路１１は、タイミング制御信号に基づき周波数設定コンデンサＣへの充放電電流の供給と周波数設定コンデンサＣに蓄積される電荷のリセットとを行う。ランプアンドホールド回路１１は、ＮＭＯＳトランジスタＮ３、Ｎ４、ＰＭＯトランジスタＰ１を有する。ＮＭＯＳトランジスタＮ３、Ｎ４は、差動対を構成する。つまり、ＮＭＯＳトランジスタＮ３、Ｎ４は、ソースが共通接続される。そして、ＮＭＯＳトランジスタＮ３、Ｎ４のソース（共通接続点）には、ＮＭＯＳトランジスタＮ２のドレインから出力される充放電電流が供給される。ＮＭＯＳトランジスタＮ３のゲートには、ランプ制御信号ＲＡＭＰが入力され、ＮＭＯＳトランジスタＮ４のゲートにはホールド制御信号ＨＯＬＤが入力される。ＮＭＯＳトランジスタＮ３のドレインは、ＰＭＯＳトランジスタＰ１のドレインと接続され、ランプアンドホールド回路１１の出力端子となる。ＮＭＯＳトランジスタＮ４のドレインは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰ１のゲートには、電荷リセット信号ＩＮＩＴＢが入力される。ＰＭＯＳトランジスタＰ１のソースは、電源端子ＶＤＤに接続される。
【００１７】
周波数設定コンデンサＣは、ランプアンドホールド回路１１の出力端子と接地端子との間に接続される。そして、周波数設定コンデンサＣは、蓄積される電荷量に応じて周波数検出電圧Ｖｃａｐを生成する。なお、周波数検出電圧Ｖｃａｐは、ランプアンドホールド回路１１の出力端子側のノードに生成されるものである。
【００１８】
ランプアンドホールド回路１１は、電荷リセット信号ＩＮＩＴＢがイネーブル状態（例えば、ロウレベル）となると、ＰＭＯＳトランジスタＰ１をオンする。そして、ランプアンドホールド回路１１は、周波数設定コンデンサＣに電源電圧に相当する電荷を蓄積することで、周波数設定コンデンサに蓄積される電荷のリセットを行う。また、ランプアンドホールド回路１１は、電荷リセット信号ＩＮＩＴＢをディスイネーブル状態（例えば、ハイレベル）かつランプ制御信号ＲＡＭＰがイネーブル状態（例えば、ハイレベル）となると、ＰＭＯＳトランジスタＰ１をオフし、かつ、ＮＭＯＳトランジスタＮ３をオンする。これにより、ランプアンドホールド回路１１は、充放電電流によって周波数設定コンデンサＣから電荷の引き抜きを行う。また、ランプアンドホールド回路１１は、ランプ制御信号ＲＡＭＰをディスイネーブル状態（例えば、ロウレベル）、かつ、ホールド制御信号ＨＯＬＤをイネーブル状態（例えば、ハイレベル）となると、ＮＭＯＳトランジスタＮ３をオフし、かつ、ＮＭＯＳトランジスタＮ４をオンする。これにより、ランプアンドホールド回路１１は、周波数設定コンデンサＣからの放電を停止し、周波数設定コンデンサＣに蓄積された電荷により生じた周波数検出電圧Ｖｃａｐを維持する。
【００１９】
差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて発振周波数設定電流Ｉｃｐを連続的に可変してフィルタコンデンサに出力する。より具体的には、差動増幅器２０は、増幅部２１とスイッチ回路２２を有する。そして、増幅部２１の反転入力端子には周波数検出電圧Ｖｃａｐが入力され、非反転入力端子に基準電圧Ｖｒｅｓが入力される。増幅部２１は、例えば、トランスコンダクタンス増幅器であって、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じた電流値を有する発振周波数設定電流Ｉｃｐを出力する。なお、本実施の形態では、基準電圧Ｖｒｅｓとして、周波数設定抵抗Ｒが接続されるＮＭＯＳトランジスタＮ１のゲート電圧を用いる。
【００２０】
スイッチ回路２２は、増幅部２１の出力端子とフィルタコンデンサＣｐｕｍｐとの間に設けられ、タイミング制御信号に含まれるポンプ制御信号ＰＵＬＳＥに応じて導通状態が切り替えられる。より具体的には、スイッチ回路２２は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）のときに導通状態となり、ディスイネーブル状態（例えば、ロウレベル）のときに遮断状態となる。
【００２１】
ここで、差動増幅器２０の回路について詳細な説明を行う。差動増幅器２０の詳細な回路図を図２に示す。図２に示すように、差動増幅器２０は、増幅部２１、スイッチ回路２２を有する。
【００２２】
差動増幅器２０は、フォールデッドカスコードアンプを構成する。より具体的には、差動増幅器２０は、ＮＭＯＳトランジスタＮ５〜Ｎ１１、ＰＭＯＳトランジスタＰ２〜Ｐ５を有する。ＮＭＯＳトランジスタＮ５は、ソースが接地端子に接続され、ゲートに定電圧Ｖｂｎ１が入力される。ＮＭＯＳトランジスタＮ６、Ｎ７は、差動対を構成し、ＮＭＯＳトランジスタＮ５が出力する動作電流に基づき動作する。ＮＭＯＳトランジスタＮ６のゲートには基準電圧Ｖｒｅｓが入力され、ＮＭＯＳトランジスタＮ７のゲートには周波数検出電圧Ｖｃａｐが入力される。そして、ＮＭＯＳトランジスタＮ６のドレインはＰＭＯＳトランジスタＰ２のドレインに接続され、ＮＭＯＳトランジスタＮ７のドレインはＰＭＯＳトランジスタＰ３のドレインに接続される。
【００２３】
ＰＭＯＳトランジスタＰ２のソース及びＰＭＯＳトランジスタＰ３のソースは電源端子ＶＤＤに接続される。また、ＰＭＯＳトランジスタＰ２のゲートとＰＭＯＳトランジスタＰ３のゲートには定電圧Ｖｂｐ１が入力される。ＰＭＯＳトランジスタＰ４のソースはＰＭＯＳトランジスタＰ２のドレインに接続され、ＰＭＯＳトランジスタＰ５のソースは、ＰＭＯＳトランジスタＰ３のドレインに接続される。ＰＭＯＳトランジスタＰ４のゲートとＰＭＯＳトランジスタＰ５のゲートには定電圧Ｖｂｐ２が入力される。そして、ＰＭＯＳトランジスタＰ５のドレインは、発振周波数設定電流Ｉｃｐの流出側出力端子となる。
【００２４】
ＮＭＯＳトランジスタＮ８のソース及びＮＭＯＳトランジスタＮ９のソースは接地端子に接続される。また、ＮＭＯＳトランジスタＮ８のゲートとＮＭＯＳトランジスタＮ９のゲートは共通接続される。ＮＭＯＳトランジスタＮ１０のソースはＮＭＯＳトランジスタＮ８のドレインと接続され、ＮＭＯＳトランジスタＮ１１のソースはＮＭＯＳトランジスタＮ９のドレインと接続される。ＮＭＯＳトランジスタＮ１０のゲートとＮＭＯＳトランジスタＮ１１のゲートには定電圧Ｖｂｎ２が入力される。ＮＭＯＳトランジスタＮ１０のドレインは、ＰＭＯＳトランジスタＰ４のドレインと接続されると共にＮＭＯＳトランジスタＮ８、Ｎ９のゲートと接続される。そして、ＮＭＯＳトランジスタＮ１１のドレインは、発振周波数設定電流Ｉｃｐの流入側出力端子となる。
【００２５】
スイッチ回路２２は、第１のスイッチ回路２３と第２のスイッチ回路２４を有する。第１のスイッチ回路２３は、増幅部２１の出力端子とフィルタコンデンサＣｐｕｍｐとの導通状態をポンプ制御信号ＰＵＬＳＥに応じて切り替える。第１のスイッチ回路２３は、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ１２を有する。ＰＭＯＳトランジスタＰ６の一方の端子とＮＭＯＳトランジスタＮ１２の一方の端子は、フィルタコンデンサＣｐｕｍｐ及び電圧制御発振器３０が接続されるノードに接続される。また、ＰＭＯＳトランジスタＰ６の他方の端子は、ＰＭＯＳトランジスタＰ５のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１２の他方の端子は、ＮＭＯＳトランジスタＮ１１のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ６のゲートには、後述するインバータ２６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１２のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。
【００２６】
第２のスイッチ回路２４は、第１のスイッチ回路２３が遮断状態である期間に発振周波数制御電圧Ｖｃｐを増幅部２１の出力端子に与え、増幅部２１の出力端子から入出力される電流を打ち消す電流Ｉｃｐ０を出力する。第２のスイッチ回路２４は、ＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジスタＮ１３、バッファ回路２５、インバータ２６を有する。ＰＭＯＳトランジスタＰ７の一方の端子とＮＭＯＳトランジスタＮ１３の一方の端子は、バッファ回路２５の出力端子に接続される。また、ＰＭＯＳトランジスタＰ７の他方の端子は、ＰＭＯＳトランジスタＰ５のドレイン（例えば、流出側出力端子）に接続される。一方、ＮＭＯＳトランジスタＮ１３の他方の端子は、ＮＭＯＳトランジスタＮ１１のドレイン（例えば、流入側出力端子）に接続される。そして、ＰＭＯＳトランジスタＰ７のゲートには、ポンプ制御信号ＰＵＬＳＥが入力される。ＮＭＯＳトランジスタＮ１２のゲートには、インバータ２６で反転されたポンプ制御信号ＰＵＬＳＥが入力される。バッファ回路２５は、正転入力端子にフィルタコンデンサＣｐｕｍｐが入力され、反転入力端子がバッファ回路２５の出力と接続される。
【００２７】
ここで、差動増幅器２０は、ポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）の場合、第１のスイッチ回路２３が導通状態となり、フィルタコンデンサＣｐｕｍｐに発振周波数設定電流Ｉｃｐを出力する。また、ポンプ制御信号ＰＵＬＳＥがイネーブル状態の場合、第２のスイッチ回路２４は、増幅部２１の出力端子への電流Ｉｃｐ０の伝達を遮断する。
【００２８】
一方、差動増幅器２０は、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（例えば、ロウレベル）の場合、第１のスイッチ回路２３が遮断状態となり、第２のスイッチ回路が電流Ｉｃｐ０を増幅部２１の出力端子に与える。これにより、差動増幅器２０の出力端子はフィルタコンデンサＣｐｕｍｐ側からはハイインピーダンス状態となる。このとき、差動増幅器２０では、ＮＭＯＳトランジスタＮ１１のドレインと接地端子との間に寄生容量Ｃｏｎが形成され、ＰＭＯＳトランジスタＰ５のドレインと電源端子ＶＤＤとの間に寄生容量Ｃｏｐが形成される。寄生容量Ｃｏｎ、Ｃｏｐにより、第１のスイッチ回路２３が遮断状態から導通状態となった場合、発振周波数制御電圧Ｖｃｐに電圧変動Ｖｃｐ０が生じる。この電圧変動Ｖｃｐ０は、ＰＭＯＳトランジスタＮ５のドレインの電圧をＶｏｕｔｐ、ＮＭＯＳトランジスタＮ１１のドレインの電圧をＶｏｕｔｎとすると、（１）式で表される。
Ｖｃｐ０＝（（Ｖｏｕｔｐ−Ｖｃｐ）Ｃｏｐ−
（Ｖｏｕｔｎ−Ｖｃｐ）Ｃｏｎ）／Ｃｐｕｍｐ・・・（１）
【００２９】
（１）式より、Ｖｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐであれば、電圧変動Ｖｃｐ０は生じないことがわかる。そこで、差動増幅器２０では、第２のスイッチ回路２４が第１のスイッチ回路２３が遮断状態の期間にバッファ回路２５により増幅部２１が出力する電流を吸収し、かつ、増幅部２１の出力端子に発振周波数制御電圧Ｖｃｐを与える。これにより、差動増幅器２０では、第１のスイッチ回路２３が遮断状態においてＶｃｐ＝Ｖｏｕｔｎ＝Ｖｏｕｔｐとの条件を満たし、電圧変動Ｖｃｐ０を抑制する。なお、このような電圧変動をチャージシェアと称す。本発明にかかる発振回路１では、発振周波数制御電圧Ｖｃｐの電圧レベルにより出力信号Ｆｏｕｔの発振周波数が決定されるため、発振周波数制御電圧Ｖｃｐの電圧変動を抑制することで出力信号Ｆｏｕｔのジッタが低減される。
【００３０】
フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに基づき蓄積された電荷量に応じて発振周波数制御電圧Ｖｃｐを生成する。フィルタコンデンサＣｐｕｍｐは、差動増幅器２０の出力端子と電圧制御発振器３０の入力端子とを接続するノードに一端が接続され、他端が接地端子に接続される。つまり、フィルタコンデンサＣｐｕｍｐは、差動増幅器２０が出力する発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成し、発振周波数制御電圧Ｖｃｐを電圧制御発振器３０に与える。
【００３１】
電圧制御発振器３０は、発振周波数制御電圧Ｖｃｐの電圧レベルに応じて出力信号Ｆｏｕｔの発振周波数を制御する。
【００３２】
制御回路４０は、出力信号Ｆｏｕｔの周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する。このタイミング制御信号には、電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤ、ポンプ制御信号ＰＵＬＳＥが含まれる。制御回路４０は、出力信号Ｆｏｕｔを分周した分周信号を生成し、当該分周信号のクロック数をカウントしたカウント値に基づき上記制御信号の論理レベルを切り替える。タイミング制御信号の論理レベルの切り替えタイミングの詳細は、後述する。
【００３３】
続いて、図３に周波数検出回路１０と制御回路４０の動作を示すタイミングチャートを示す。そして、図３を参照して制御回路４０がタイミング制御信号の論理レベルの切り替えタイミング及び周波数検出回路１０の動作について説明する。
【００３４】
図３に示すように、制御回路４０は、出力信号Ｆｏｕｔを分周して分周信号ＦＤを生成する。図３に示す例では、分周信号ＦＤは、出力信号Ｆｏｕｔを２分周して生成する。また、制御回路４０は、分周信号ＦＤのクロック数をカウントしてカウント値ＣＯＵＮＴを生成する。図３に示す例では、カウント値ＣＯＵＮＴは２ビットの値であって０から３の値となる。そして、制御回路４０は、カウント値ＣＯＵＮＴの値に応じてタイミング制御信号の論理レベルを切り替える。
【００３５】
具体的には、カウント値が０であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをロウレベル（イネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が０である期間を以下では電荷リセット期間Ｔｉｎｉｔと称す。
【００３６】
カウント値が１であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをハイレベル（イネーブル状態）とし、ホールド制御信号ＨＯＬＤをロウレベル（ディスイネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が１である期間を以下ではランプ期間Ｔｒａｍｐと称す。
【００３７】
カウント値が２であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをロウレベル（ディスイネーブル状態）とする。カウント値が２である期間を以下ではホールド期間Ｔｈｏｌｄと称す。
【００３８】
カウント値が３であった場合、制御回路４０は、電荷リセット信号ＩＮＩＴＢをハイレベル（ディスイネーブル状態）とし、ランプ制御信号ＲＡＭＰをロウレベル（ディスイネーブル状態）とし、ホールド制御信号ＨＯＬＤをハイレベル（イネーブル状態）とし、ポンプ制御信号ＰＵＬＳＥをハイレベル（イネーブル状態）とする。カウント値が３である期間を以下ではポンプ期間Ｔｐｕｍｐと称す。
【００３９】
続いて、周波数検出回路１０の動作について説明する。周波数検出回路１０は、電荷リセット期間Ｔｉｎｉｔにおいて、電荷リセット信号ＩＮＩＴＢに基づきＰＭＯＳトランジスタＰ１を導通させることで周波数設定コンデンサＣに蓄積されている電荷を電源電圧に応じた電荷量にリセットする。これにより、周波数検出電圧Ｖｃａｐは電源電圧とほぼ等しい電圧となる。このとき、ＮＭＯＳトランジスタＮ３はランプ制御信号ＲＡＭＰに応じてオフし、ＮＭＯＳトランジスタＮ４はホールド制御信号ＨＯＬＤに応じてオンする。
【００４０】
そして、ランプ期間Ｔｒａｍｐにおいて、周波数検出回路１０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ１をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ３をオンし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ４をオフする。つまり、周波数検出回路１０は、ランプ期間Ｔｒａｍｐにおいて、充放電電流に基づき周波数設定コンデンサＣから電荷の引き抜きを行う。これにより、周波数検出電圧Ｖｃａｐの電圧レベルは徐々に低下する。周波数検出電圧Ｖｃａｐが低下する傾きは充放電電流の大きさ及び周波数設定コンデンサＣの容量値により決定される。また、ランプ期間Ｔｒａｍｐでは、周波数検出電圧Ｖｃａｐの電圧レベルが低下するが、電圧低下速度は一定である。そのため、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの電圧低下量ｄＶｃａｐは、ランプ期間Ｔｒａｍｐの長さ（出力信号Ｆｏｕｔの発振周波数）によって決まる。
【００４１】
そして、ホールド期間Ｔｈｏｌｄにおいて、周波数検出回路１０は、電荷リセット信号ＩＮＩＴＢに応じてＰＭＯＳトランジスタＰ１をオフし、ランプ制御信号ＲＡＭＰに応じてＮＭＯＳトランジスタＮ３をオフし、ホールド制御信号ＨＯＬＤに応じてＮＭＯＳトランジスタＮ４をオンする。つまり、周波数検出回路１０は、ホールド期間Ｔｈｏｌｄにおいて、周波数設定コンデンサＣが接続されるノードをハイインピーダンス状態とし、周波数設定コンデンサＣにより生成される周波数検出電圧Ｖｃａｐの電圧レベルを維持する。
【００４２】
そして、ポンプ期間Ｔｐｕｍｐにおいては、差動増幅器２０によるフィルタコンデンサＣｐｕｍｐへの発振周波数設定電流Ｉｃｐの供給が行われる。このとき、周波数検出回路１０に与えられる電荷リセット信号ＩＮＩＴＢ、ランプ制御信号ＲＡＭＰ、ホールド制御信号ＨＯＬＤはホールド期間Ｔｈｏｌｄとポンプ期間Ｔｐｕｍｐとで同じである。そのため、ポンプ期間Ｔｐｕｍｐにおいて周波数検出回路１０により周波数検出電圧Ｖｃａｐの電圧レベルが変動することはない。
【００４３】
続いて、差動増幅器２０の動作について説明する。図４に差動増幅器２０の動作を示すタイミングチャートを示す。図４に示す例では、タイミングＴ０からＴ２の期間が図３で示した１組の電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐに相当する。そして、タイミングＴ１からＴ２の期間が図３で示したポンプ期間に相当する。
【００４４】
差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流Ｉｃｐを出力する。しかし、タイミングＴ０からＴ１の期間では、ポンプ制御信号ＰＵＬＳＥがディスイネーブル状態（ロウレベル）であるため、第１のスイッチ回路２３が遮断状態となり、周波数検出電圧Ｖｃａｐは一定に保たれる。一方、増幅部２１は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流を出力する。しかし、この電流は、第２のスイッチ回路２４がこの電流を打ち消す電流Ｉｃｐ０を出力し、増幅部２１の出力電圧をＶｃｐとする。
【００４５】
そして、タイミングＴ１においてポンプ制御信号ＰＵＬＳＥがイネーブル状態（例えば、ハイレベル）となると、第１のスイッチ回路２３が導通状態となり、第２のスイッチ回路２４が遮断状態となる。これにより、差動増幅器２０は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて電流ＩｃｐをフィルタコンデンサＣｐｕｍｐに出力し、発振周波数制御電圧Ｖｃｐが変動する。図４に示す例では、発振周波数設定電流Ｉｃｐが正の極性（フィルタコンデンサＣｐｕｍｐに充電を行う方向）で出力されるため、周波数検出電圧Ｖｃａｐは、タイミングＴ１からＴ２で上昇する。
【００４６】
続いて、実施の形態１にかかる発振回路１の全体の動作について説明する。実施の形態１にかかる発振回路１の動作を示すタイミングチャートを図５に示す。図５に示すタイミングチャートでは、周波数検出電圧Ｖｃａｐ、発振周波数制御電圧Ｖｃｐ及び出力信号Ｆｏｕｔの変動のみを示した。また、図５では、時間軸（横軸）の原点において発振回路１の動作が開始されるものとする。
【００４７】
図５に示すように、発振回路１は、期間ＴＭ１からＴＭ７の期間毎に発振周波数制御電圧Ｖｃｐを上昇させる。期間ＴＭ１からＴＭ７の各期間には、図３に示す電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐ、ホールド期間Ｔｈｏｌｄ、ポンプ期間Ｔｐｕｍｐが一組含まれる。また、出力信号Ｆｏｕｔの周波数が期間毎に上昇するため、期間ＴＭ１から期間ＴＭ７は、徐々に短くなる。これはタイミング制御信号が出力信号Ｆｏｕｔの周期に基づき生成されるためである。なお、図５に示す期間ＴＭ１１からＴＭ１７がポンプ期間Ｔｐｕｍｐに対応する期間となる。
【００４８】
そして、期間ＴＭ７が経過した後は、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになる。これにより、発振回路１では、差動増幅器２０が出力する発振周波数設定電流Ｉｃｐがほぼ０となる。そのため、周波数検出電圧Ｖｃａｐの低レベル側電圧が基準電圧Ｖｒｅｓとほぼ同じになった後はその状態が維持される。また、周波数検出電圧Ｖｃａｐが一定の電圧に保たれるため、出力信号Ｆｏｕｔの発振周波数も一定に保たれる。つまり、発振回路１では、出力信号Ｆｏｕｔの発振周波数が目標値に達した後は出力信号Ｆｏｕｔにジッタは生じない。
【００４９】
上記説明より、実施の形態１にかかる発振回路１では、フィルタコンデンサＣｐｕｍｐは、発振周波数設定電流Ｉｃｐに応じて発振周波数制御電圧Ｖｃｐを生成する。このとき、発振回路１では、差動増幅器２０が周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差に応じて連続的に値が変化する発振周波数設定電流Ｉｃｐを出力する。つまり、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差があれば発振周波数設定電流Ｉｃｐは、当該電圧差に応じた大きさを有し、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差がなければ発振周波数設定電流Ｉｃｐは、実質的に０となる。これにより、発振回路１では、出力信号Ｆｏｕｔの周波数が目標値と一致する状態（例えば、周波数検出電圧Ｖｃａｐが基準電圧Ｖｒｅｓと一致した状態）では、ポンプ制御信号ＰＵＬＳＥがイネーブル状態となっても発振周波数制御電圧Ｖｃｐに変動が生じない。これにより、発振回路１では、出力信号Ｆｏｕｔの発振周波数が目標値と一致した後に、発振周波数制御電圧Ｖｃｐの電圧値が変動することがなく、発振周波数制御電圧Ｖｃｐの電圧値に応じて電圧制御発振器３０が決定する出力信号Ｆｏｕｔの発振周波数もずれることがない。つまり、発振回路１では、出力信号Ｆｏｕｔのジッタを低減することができる。
【００５０】
また、実施の形態１にかかる発振回路１では、差動増幅器２０がスイッチ回路２２を有する。このスイッチ回路２２は、差動増幅器２０の入力信号の差電圧増幅結果を反映する期間（例えば、ポンプ期間Ｔｐｕｍｐ）以外は遮断状態に制御される。発振回路１では、電荷リセット期間Ｔｉｎｉｔ、ランプ期間Ｔｒａｍｐにおいて周波数検出電圧Ｖｃａｐが出力信号Ｆｏｕｔを反映した電圧とずれた電圧値となる。しかし、スイッチ回路２２がポンプ期間以外は遮断状態に制御されるため、電荷リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐのずれが発振周波数に反映されることを防ぐことができる。これにより、発振回路１では、いずれの期間においても発振周波数を安定化させることができる。
【００５１】
また、実施の形態１にかかる発振回路１では、スイッチ回路２２が第１のスイッチ回路２３及び第２のスイッチ回路２４を有する。そして、第１のスイッチ回路２３が遮断状態の期間においても増幅部２１の出力端子に第２のスイッチ回路２４を動作させる。第２のスイッチ回路２４は、周波数検出電圧Ｖｃａｐと基準電圧Ｖｒｅｓとの電圧差が生じる電荷リセット期間Ｔｉｎｉｔ及びランプ期間Ｔｒａｍｐにおいても、増幅部２１が出力する電流を吸収し、増幅部２１の出力端子を発振周波数制御電圧Ｖｃｐに維持する。これにより、第１のスイッチ回路２３が遮断状態から導通状態に切り替わったタイミングで生じるチャージシェアに起因する発振周波数制御電圧Ｖｃｐの電位変動を抑制することができる。つまり、実施の形態１にかかる発振回路１では、スイッチ回路２２を設けたことに起因するジッタを抑制することができる。
【００５２】
実施の形態１にかかる発振回路１では、基準電圧ＶｒｅｓとしてＮＭＯＳトランジスタＮ１のダイオード電圧を用い、充放電電流の電流値を電源電圧と当該ダイオード電圧との差電圧を周波数設定抵抗Ｒで割って決定する。ダイオード電圧が低くなると、充放電電流の電流値が大きくなり、ランプ期間Ｔｒａｍｐにおける周波数検出電圧Ｖｃａｐの傾きが大きくなる。充放電電流の電流値Ｉｒｅｓは、周波数設定抵抗Ｒ、基準電圧Ｖｒｅｓ、電源電圧ＶＤＤとすると（２）式で表される。
Ｉｒｅｓ＝（ＶＤＤ−Ｖｒｅｓ）／Ｒ・・・（２）
ホールド期間Ｔｈｏｌｄにおける周波数検出電圧をＶｃａｐ（ＨＯＬＤ）とすると、Ｖｃａｐ（ＨＯＬＤ）は、充放電電流の電流値をＩｒｅｓ、周波数設定コンデンサＣの容量値をＣ、ランプ期間の長さをＴｒａｍｐとすると（３）式で表される。
Ｖｃａｐ（ＨＯＬＤ）＝ＶＤＤ−（Ｉｒｅｓ・Ｔｒａｍｐ）／Ｃ・・・（３）
ここで、実施の形態１にかかる発振回路１ではＶｃａｐ（ＨＯＬＤ）＝Ｖｒｅｓとなるようにフィードバックループにより、周波数が補正される。そこで、（２）式、（３）式からランプ期間Ｔｒａｍｐ及び出力信号Ｆｏｕｔの周波数を求めると（４）式となる。なお、（４）式においてＮは、制御回路４０内の分周回数である。
Ｆｏｕｔ＝Ｎ／Ｔｒａｍｐ＝Ｎ／ＲＣ・・・（４）
つまり、実施の形態１にかかる発振回路１では、電源電圧、ＮＭＯＳのトランジスタＮ１のダイオード電圧が相殺され周波数設定抵抗Ｒ、周波数設定コンデンサＣ、分周回数Ｎのみの関数となる。
【００５３】
実施の形態２
実施の形態２では、制御回路４０におけるタイミング制御信号の異なる制御方法について説明する。実施の形態２では、発振回路１の起動処理の初期段階においてポンプ期間Ｔｐｕｍｐの長さを他の期間よりも長くする制御を行う。そこで、図６に実施の形態２にかかるタイミング制御信号の制御方法に従った発振回路１の動作を示すタイミングチャートを示す。
【００５４】
図６に示すように、実施の形態２にかかる発振回路１では、制御回路４０内に第２のカウンタを有する。第２のカウンタは電荷リセット信号ＩＮＩＴＢの立ち下がりエッジをカウントする。そして、実施の形態２にかかる制御回路４０は、第２のカウンタが生成する第２のカウント値が２（例えば、０１）以下の期間はウェイクアップ信号ＷＡＫＥＵＰをハイレベルとする。そして、制御回路４０は、ウェイクアップ信号ＷＡＫＥＵＰがハイレベルの期間は、ホールド期間Ｔｈｏｌｄに相当する期間においてもポンプ制御信号ＰＵＬＳＥをイネーブル状態（例えば、ハイレベル）とする。
【００５５】
なお、第２のカウント値は、一度３（例えば、１１）に達すると、リセット信号（不図示）がイネーブル状態になるまで値を維持する。つまり、実施の形態２にかかる制御回路４０は、リセット信号がディスイネーブル状態（例えば、ロウレベル）となり、発振回路１の動作が開始された後、所定の期間の間はポンプ期間Ｔｐｕｍｐを長くし、フィルタコンデンサＣｐｕｍｐへの充電時間を長くする。これにより、実施の形態２にかかる発振回路１では、起動直後の発振周波数の上昇速度を実施の形態１にかかる発振回路１よりも速くする。
【００５６】
ここで、ウェイクアップ信号ＷＡＫＥＵＰを生成するウェイクアップ信号生成回路の回路図を図７に示す。図７に示すように、ウェイクアップ信号生成回路は、インバータ回路５１、Ｄフリップフロップ回路５２、５３、ＮＡＮＤ回路５４、ＯＲ回路５５、反転入力付きＮＡＮＤ回路５６を有する。
【００５７】
インバータ回路５１は、電荷リセット信号ＩＮＩＴＢを反転してＤフリップフロップ回路５２、５３のクロック入力端子に与える。Ｄフリップフロップ回路５２は、リセット端子にリセット信号ＲＥＳＥＴが入力され、リセット信号ＲＥＳＥＴがロウレベルである期間に出力端子Ｑをリセット状態（例えば、ロウレベル）とし、リセット信号ＲＥＳＥＴがハイレベルである期間に電荷リセット信号ＩＮＩＴＢの立ち下がりに応じて入力端子Ｄに入力される信号の論理レベルを保持する。Ｄフリップフロップ回路５２の入力端子Ｄには、反転入力付きＮＡＮＤ回路５６の出力信号が入力される。Ｄフリップフロップ回路５３は、リセット端子にリセット信号ＲＥＳＥＴが入力され、リセット信号ＲＥＳＥＴがロウレベルである期間に出力端子Ｑをリセット状態（例えば、ロウレベル）とし、リセット信号ＲＥＳＥＴがハイレベルである期間に電荷リセット信号ＩＮＩＴＢの立ち下がりに応じて入力端子Ｄに入力される信号の論理レベルを保持する。Ｄフリップフロップ回路５２の入力端子Ｄには、ＯＲ回路５５の出力信号が入力される。
【００５８】
ＮＡＮＤ回路５４は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、ＮＡＮＤ回路５４は、２つの入力信号の論理積値をウェイクアップ信号ＷＡＫＥＵＰとして出力する。また、ＯＲ回路５５は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、ＯＲ回路５５は、２つの入力信号の論理和値をＤフリップフロップ回路５３に出力する。反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５２、５３の出力信号が入力される。そして、反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５３の出力信号の反転論理値と、Ｄフリップフロップ回路５２の出力信号の論理値と、の反転論理積値をＤフリップフロップ回路５２に出力する。
【００５９】
ウェイクアップ信号生成回路は、Ｄフリップフロップ回路５２、５３、ＯＲ回路５５、反転入力付きＮＡＮＤ回路５６により２ビットの第２のカウンタを構成する。そして、ＯＲ回路５５及び反転入力付きＮＡＮＤ回路５６は、Ｄフリップフロップ回路５２、５３の出力が共に１（例えば、ハイレベル）になった場合、出力信号を１（例えば、ハイレベル）とする。そのため、ウェイクアップ信号生成回路は、カウント値が３（例えば、１１）になった後は、電荷リセット信号ＩＮＩＴＢの入力にかかわらずカウント値を維持する。
【００６０】
上記説明より、実施の形態２にかかる発振回路１では、起動処理の初期段階における発振周波数の上昇速度を実施の形態１にかかる発振回路１よりも速くすることができる。これにより、実施の形態２にかかる発振回路１では、出力信号Ｆｏｕｔの周波数がロックするまでの時間を短縮することができる。
【００６１】
実施の形態３
実施の形態３にかかる発振回路２のブロック図を図８に示す。図８に示すように、発振回路２は、発振器３０に代えて発振器３１を用いる。発振器３１は、電圧電流変換回路３１、電流制御発振器（Current Control Oscillator）３３を用いるものである。電流制御発振器３３は、制御電流Ｉｏｓｃにより出力信号Ｆｏｕｔの周波数を制御するものである。図８に示す例では、制御電流Ｉｏｓｃを電圧電流変換回路３２により生成する。電圧電流変換回路３２は、発振周波数制御電圧Ｖｃｐの電圧レベルに対応する制御電流Ｉｏｓｃを生成する。
【００６２】
つまり、発振回路２では、発振周波数制御電圧Ｖｃｐに対応する制御電流Ｉｏｓｃを生成し、制御電流Ｉｏｓｃにより出力信号Ｆｏｕｔの周波数を制御することで、発振回路１と等価な動作を実現する。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６４】
１、２ 発振回路
１０ 周波数検出回路
１１ ランプアンドホールド回路
２０ 差動増幅器
２１ 増幅部
２２ スイッチ回路
２３ 第１のスイッチ回路
２４ 第２のスイッチ回路
２５ バッファ回路
２６ インバータ回路
３０、３１ 発振器
３２ 電圧電流変換回路
３３ 電流制御発振器
４０ 制御回路
５１ インバータ回路
５２、５３ Ｄフリップフロップ回路
５４ ＮＡＮＤ回路
５５ ＯＲ回路
５６ 反転入力付きＮＡＮＤ回路
ＩＮＩＴＢ 電荷リセット信号
ＲＡＭＰ ランプ制御信号
ＨＯＬＤ ホールド制御信号
ＰＵＬＳＥ ポンプ制御信号
Ｃｐｕｍｐ フィルタコンデンサ
Ｃ 周波数設定コンデンサ
Ｒ 周波数設定抵抗
Ｖｃａｐ 周波数検出電圧
Ｖｃｐ 発振周波数制御電圧
Ｖｒｅｓ 基準電圧
Ｉｃｐ 発振周波数設定電流
Ｎ１〜Ｎ１３ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ７ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、
前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、
前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、
前記タイミング制御信号に基づき前記発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、
前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、
を有する発振回路。
【請求項２】
前記タイミング制御信号は、前記ランプアンドホールド回路に与える電荷リセット信号と、ランプ制御信号と、ホールド制御信号と、を含み、
前記制御回路は、
電荷リセット期間において、前記電荷リセット信号をイネーブル状態に切り替えることで、前記周波数設定コンデンサの電荷をリセットし、
ランプ期間において、前記ランプ制御信号をイネーブル状態に切り替えることで前記周波数設定コンデンサへの前記充放電電流の供給を行い、
ホールド期間において、前記ホールド制御信号をイネーブル状態に切り替えることで、前記ランプアンドホールド回路の出力端子をハイインピーダンス状態とする請求項１に記載の発振回路。
【請求項３】
前記差動増幅器は、前記タイミング制御信号に含まれるポンプ制御信号に応じて、出力端子をハイインピーダンス状態に切り替える請求項１又は２に記載の発振回路。
【請求項４】
前記制御回路は、
前記発振回路の動作開始から所定の期間の間は、前記ポンプ制御信号により前記差動増幅器の出力端子から前記フィルタコンデンサへの充放電を行う期間を生成するために用いる前記発振信号の周期数を他の期間より多く設定する請求項３に記載の発振回路。
【請求項５】
前記差動増幅器は、出力端子と前記フィルタコンデンサとの間に設けられ、前記ポンプ制御信号に応じて導通状態が切り替えられるスイッチ回路を有する請求項３又は４に記載の発振回路。
【請求項６】
前記スイッチ回路は、
前記出力端子と前記フィルタコンデンサとの導通状態を前記ポンプ制御信号に応じて切り替える第１のスイッチ回路と、
前記第１のスイッチ回路が遮断状態である期間に前記発振周波数設定電圧を前記出力端子に与え、前記出力端子から入出力される電流を打ち消す電流を出力する第２のスイッチ回路と、
を有する請求項５に記載の発振回路。
【請求項７】
前記差動増幅器の増幅部は、フォールデッドカスコード方式の増幅器により構成される請求項１乃至６のいずれか１項に記載の発振回路。
【請求項８】
前記周波数検出回路は、
蓄積される電荷量に応じて前記周波数検出電圧を生成する周波数設定コンデンサと、
前記コンデンサへの充放電電流の電流値を設定する周波数設定抵抗と、
前記タイミング制御信号に基づき前記周波数設定コンデンサへの前記充放電電流の供給と、前記周波数設定コンデンサに蓄積される電荷のリセットと、を行うランプアンドホールド回路と、
を有する請求項１乃至７のいずれか１項に記載の発振回路。
【請求項９】
前記周波数検出回路は、
前記充放電電流が入力される第１のトランジスタと、
前記第１のトランジスタとカレントミラー接続され、前記充放電電流を前記ランプアンドホールド回路に与える第２のトランジスタと、を有し、
前記基準電圧は、前記第１のトランジスタのダイオード電圧に基づき生成される請求項８に記載の発振回路。
【請求項１０】
前記発振器は、電圧制御発振器と電流制御発振器のいずれか一方を含む請求項１乃至９のいずれか１項に記載の発振回路。
【請求項１】
発振周波数設定電流に基づき蓄積された電荷量に応じて発振周波数制御電圧を生成するフィルタコンデンサと、
前記発振周波数制御電圧に応じて出力する発振信号の周波数を変動させる発振器と、
前記発振信号の周期に基づき論理レベルが切り替えられるタイミング制御信号を生成する制御回路と、
前記タイミング制御信号に基づき前記発振信号の周期の長さに応じて電圧レベルが変化する周波数検出電圧を生成する周波数検出回路と、
前記周波数検出電圧と基準電圧との電圧差に応じて前記発振周波数設定電流を連続的に可変して前記フィルタコンデンサに出力する差動増幅器と、
を有する発振回路。
【請求項２】
前記タイミング制御信号は、前記ランプアンドホールド回路に与える電荷リセット信号と、ランプ制御信号と、ホールド制御信号と、を含み、
前記制御回路は、
電荷リセット期間において、前記電荷リセット信号をイネーブル状態に切り替えることで、前記周波数設定コンデンサの電荷をリセットし、
ランプ期間において、前記ランプ制御信号をイネーブル状態に切り替えることで前記周波数設定コンデンサへの前記充放電電流の供給を行い、
ホールド期間において、前記ホールド制御信号をイネーブル状態に切り替えることで、前記ランプアンドホールド回路の出力端子をハイインピーダンス状態とする請求項１に記載の発振回路。
【請求項３】
前記差動増幅器は、前記タイミング制御信号に含まれるポンプ制御信号に応じて、出力端子をハイインピーダンス状態に切り替える請求項１又は２に記載の発振回路。
【請求項４】
前記制御回路は、
前記発振回路の動作開始から所定の期間の間は、前記ポンプ制御信号により前記差動増幅器の出力端子から前記フィルタコンデンサへの充放電を行う期間を生成するために用いる前記発振信号の周期数を他の期間より多く設定する請求項３に記載の発振回路。
【請求項５】
前記差動増幅器は、出力端子と前記フィルタコンデンサとの間に設けられ、前記ポンプ制御信号に応じて導通状態が切り替えられるスイッチ回路を有する請求項３又は４に記載の発振回路。
【請求項６】
前記スイッチ回路は、
前記出力端子と前記フィルタコンデンサとの導通状態を前記ポンプ制御信号に応じて切り替える第１のスイッチ回路と、
前記第１のスイッチ回路が遮断状態である期間に前記発振周波数設定電圧を前記出力端子に与え、前記出力端子から入出力される電流を打ち消す電流を出力する第２のスイッチ回路と、
を有する請求項５に記載の発振回路。
【請求項７】
前記差動増幅器の増幅部は、フォールデッドカスコード方式の増幅器により構成される請求項１乃至６のいずれか１項に記載の発振回路。
【請求項８】
前記周波数検出回路は、
蓄積される電荷量に応じて前記周波数検出電圧を生成する周波数設定コンデンサと、
前記コンデンサへの充放電電流の電流値を設定する周波数設定抵抗と、
前記タイミング制御信号に基づき前記周波数設定コンデンサへの前記充放電電流の供給と、前記周波数設定コンデンサに蓄積される電荷のリセットと、を行うランプアンドホールド回路と、
を有する請求項１乃至７のいずれか１項に記載の発振回路。
【請求項９】
前記周波数検出回路は、
前記充放電電流が入力される第１のトランジスタと、
前記第１のトランジスタとカレントミラー接続され、前記充放電電流を前記ランプアンドホールド回路に与える第２のトランジスタと、を有し、
前記基準電圧は、前記第１のトランジスタのダイオード電圧に基づき生成される請求項８に記載の発振回路。
【請求項１０】
前記発振器は、電圧制御発振器と電流制御発振器のいずれか一方を含む請求項１乃至９のいずれか１項に記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２２３３７５（Ｐ２０１１−２２３３７５Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９１２８６（Ｐ２０１０−９１２８６）
【出願日】平成２２年４月１２日（２０１０．４．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月１２日（２０１０．４．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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