ＰＬＬ回路とＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法およびプログラム
【課題】 同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。
【解決手段】 外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。
【解決手段】 外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相同期回路（ＰＬＬ）に関し、特に、ＯＦＤＭ伝送方式による地上デジタル放送において単一周波数網を構築した場合に、外部リファレンス同期の破綻やエラーの長時間継続が発生した際でも周波数のずれを押さえ、放送を継続させるためクロックの同期を継続させるための位相同期回路（ＰＬＬ）に関するものである。
【背景技術】
【０００２】
欧州または日本の地上デジタル放送では、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ： 直交周波数分割多重）伝送方式でデジタル変調した信号を用いる。ＯＦＤＭ伝送方式は、時間的に干渉緩和を図るガードインターバルを送信信号中に設け、反射信号や遅延信号の干渉によるマルチパス妨害に強く、同じ内容のテレビ信号を異なる送信所から同一周波数で放送する単一周波数網（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ：ＳＦＮ）を構築することができる。
【０００３】
このような同一内容の電波を送出するＳＦＮの構築にあたっては、各送信所から遅延時間差なしに同一タイミングで同一なＯＦＤＭ信号を送信する必要がある。つまり、複数の送信所からの電波を同時に受信できるエリア（複数の送信所からの電波が重なるエリア）では、各送信所がＧＰＳ等の基準となる外部リファレンスに完全に同期して、各送信所から発射される送信信号のＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）クロック精度、送信タイミング、送信周波数が同じである限りにおいて、正常に送信信号を受信することができる。
【０００４】
しかし、ある送信所において外部リファレンスによる同期が破綻して、発射された電波に乗せられた送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると、この電波が他の電波に対する妨害電波となってしまい、複数の送信所からの電波が重なるエリアでの正常受信ができなくなってしまう。このような状態を「ＳＦＮの破綻」と称する。
【０００５】
外部リファレンスである基準入力信号が断となっても同期を維持可能とする位相同期回路（ＰＬＬ）に係る技術が、特開平１１−２１４９９１号公報に開示されている(特許文献１参照)。
【０００６】
当該公報によれば、外部リファレンスである基準入力信号が断となった場合に、自走により同期を維持する周波数安定度の高い予備発振器を設けることなく、簡単な回路を内蔵するだけで同期を維持可能とするＰＬＬ回路を提案している。つまり、基準入力信号断検出回路により基準入力信号の異常を検出したときに、ＶＯＣの入力を、別途内蔵している、基準入力信号を正常に受信している時と同等な性能を持つ電圧を出力する外部基準電圧源に切り替えて、ＶＯＣからの出力周波数を一定値に保持する構成をとっている。
【０００７】
また、高い信頼性が要求される装置の同期タイミング系に用いられる冗長構成を図ったリファレンスクロックの現用系から予備系への切替え時に位相変動の発生がないクロック生成回路に関する従来技術が、特開２００３−５１７４２号公報に開示されている(特許文献２参照)。
【０００８】
当該公報に開示されたクロック生成回路は、第１のリファレンスクロックを入力する第１の位相同期ループ回路と第２のリファレンスクロックを入力する第２の位相同期ループ回路の、それぞれの位相同期ループ回路から出力される第１の出力クロックと第２の出力クロックとの位相差を位相比較器で比較し、その位相差が最小となるように第２の位相同期ループ回路内にあるフィルタのフィルタ係数を制御することにより、第２の出力クロックの位相が、第１の出力クロックおよび第１のリファレンスクロックと同位相となるように制御している。そのため、このクロック生成回路では、リファレンスクロックが現用系から予備系に切替えられた後も、位相の急激な変化は生じない。
【０００９】
【特許文献１】特開平１１−２１４９９１号公報（段落［０００６］，［０００７］，［０００９］および［００１１］）
【特許文献２】特開２００３−５１７４２号公報（段落［００１３］，［００１５］，［００１６］，［００４１］，［００４３］，および［００４５］）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
地上デジタル放送に用いられるリファレンス同期による従来の位相同期回路（ＰＬＬ）では、エラーが発生した場合に電圧制御発振器（ＶＣＯ）の制御電圧を前値ホールドし、突然ＳＦＮが破綻することは防止している。しかし、エラーが長時間続いた場合には次第に周波数誤差が大きくなり、ガードインターバル時間を越えていずれはＳＦＮが破綻を起こす。
【００１１】
また、エラーからの復帰時には、周波数誤差×時間分フレーム同期のタイミングがずれているため、フレーム同期の再引き込みの発生により、この間出力信号が乱れて、ＳＦＮの破綻を生じる。
【００１２】
特開平１１−２１４９９１号公報に開示された位相同期回路の場合、基準入力信号異常時はループ接続を遮断し、ＶＣＯ入力を予め固定で設定した外部基準電圧源に切り替えてＶＣＯの出力周波数を一定値に保持するように構成しているので、基準入力信号が断となっている時間が長くなると、次第に周波数誤差が大きくなり、ガードインターバル時間を越えていずれはＳＦＮが破綻を起こすことになる。
(発明の目的）
本発明の目的は、地上デジタル放送において、外部リファレンス同期の破綻やエラーが長時間継続発生した場合においても、周波数のずれを押さえ、さらにフレーム同期位相のずれを抑える位相同期回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
第１の発明のＰＬＬ回路は、外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００１４】
また、第２の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする。
【００１５】
また、第３の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００１６】
また、第４の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする。
【００１７】
また、第５の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００１８】
また、第６の発明のＰＬＬ回路は、デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【００１９】
また、第７の発明のＰＬＬ回路は、デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００２０】
また、第８の発明のＰＬＬ回路は、外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００２１】
また、第９の発明のＰＬＬ回路は、トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２２】
また、第１０の発明のＰＬＬ回路は、正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２３】
また、第１１の発明のＰＬＬ回路は、正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２４】
また、第１２の発明のＰＬＬ回路は、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００２５】
また、第１３の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００２６】
また、第１４の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする。
【００２７】
また、第１５の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２８】
また、第１６の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする。
【００２９】
また、第１７の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３０】
また、第１８の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３１】
また、第１９の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３２】
また、第２０の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３３】
また、第２１の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３４】
また、第２２の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３５】
また、第２３の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３６】
また、第２４の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、ＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００３７】
また、第２５の発明のプログラムは、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラムである。
【００３８】
また、第２６の発明のプログラムは、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラムである。
【発明の効果】
【００３９】
本発明の効果は、１つの送信所の外部リファレンスが異常になった場合もＳＦＮを継続運用することが出来ることである。
【００４０】
その理由は、外部リファレンスが異常を起こした場合においても、内部で使用するＣＬＫの周波数精度を、異常前と同等に保つこと、装置内部で生成しているフレーム同期信号のタイミングを外部リファレンスが異常になった場合でもそれ以前のタイミングに保持することが出来るからである。
【発明を実施するための最良の形態】
【００４１】
本発明のＰＬＬ回路は、地上デジタル放送に使用する、変調器・エキサイタの回路ブロックとして使用される。
【００４２】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００４３】
図１は本発明のＰＬＬ回路の構成を示す構成図である。
【００４４】
本発明のＰＬＬ回路は、図１に示すように、アナログＰＬＬ回路１００、デジタルＰＬＬ回路２００、外部リファレンス信号３１の異常の有無を検出する検波器８、検波器８から出力されたアラーム信号３２を元に第１の制御電圧切替信号３３、第２の制御電圧切替信号３４を出力する制御電圧切替回路９から構成される。
【００４５】
本発明のＰＬＬ回路は、外部同期クロックである外部リファレンス信号３１が正常な場合は、アナログＰＬＬ回路１００にて外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７が同期するように位相同期（ＰＬＬ）をかける。
【００４６】
また、外部リファレンス信号３１の異常（エラー）を検出した場合は、次の（１）又は（２）の動作を行う。なお、（１）、（２）は必要に応じて切り替えて使用する。
【００４７】
（１）入力ＴＳ信号３９から検出したフレーム同期信号に対してデジタルＰＬＬ２００を構成し、電圧制御発振器（ＶＣＯ）７の制御電圧を生成する。
【００４８】
（２）外部リファレンス信号３１が正常に供給されていた時点の制御電圧を監視し、外部リファレンス信号３１の異常を検出した場合には、それ以前の動作から推測した制御電圧を生成して電圧制御発振器（ＶＣＯ）７の周波数精度を保つ。
【００４９】
外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７を同期させるためのアナログＰＬＬ回路１００は、外部リファレンス信号３１を分周するための分周器１、電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８を分周する分周器２、分周器１および分周器２からの２つの分周出力を位相比較するための位相比較器３、位相比較器３から出力されたアナログ信号をデジタル信号の出力３５に変換するＡ／Ｄ変換器４、後述のデジタルＰＬＬ回路２００からのデジタル制御電圧出力信号４３とＡ／Ｄ変換器４の出力３５を選択するためのセレクタ５、セレクタ５により選択されたデジタル制御電圧出力信号３６をアナログ信号の制御電圧３７に変換するためのＤ／Ａ変換器６、制御電圧３７の制御の下にクロック（ＣＬＫ）３８を出力する電圧制御発振器（ＶＣＯ）７から構成されている。
【００５０】
また、入力ＴＳ信号３９から検出したフレーム同期信号に基づいて電圧制御発振器（ＶＣＯ）７の制御電圧を生成するデジタルＰＬＬ回路２００は、入力ＴＳ信号３９からフレーム信号を検出するためのフレーム信号検出器回路１０、検出したフレーム信号からジッタを減少させ基準信号４０を生成するデジッタ・基準信号生成回路１１、内部クロック（ＣＬＫ）として電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８と基準信号４０からから内部フレーム信号４１を生成する内部フレーム信号生成回路１２、基準信号４０と内部フレーム信号４１の位相比較を行うデジタル位相比較器１３、デジタル位相比較器１３のデジタルデータ出力からデジタル制御電圧出力信号４３を生成する制御電圧生成回路１４、制御電圧生成回路１４のデジタル制御電圧出力信号４４およびＡ／Ｄ変換器４の出力３５を監視し、制御電圧の動きをトレースし、外部リファレンス信号３１が異常になった場合に、デジタル制御電圧出力信号４３制御用のデジタルデータ出力４５を制御電圧生成回路１４に入力するＣＰＵ１５から構成されている。
【００５１】
次に、本発明を実施するための最良の形態の動作について図面を参照して説明する。
【００５２】
外部リファレンス信号３１＝１０ＭＨｚ、電圧制御発振器（ＶＣＯ）７出力クロック（ＣＬＫ）３８＝１０ＭＨｚの場合の動作について説明する。
【００５３】
また、入力ＴＳ信号３９から検出されるフレーム信号の周期は５００ｍｓとする。
【００５４】
図２は、本発明のＰＬＬ回路のＤ／Ａ変換器の制御電圧出力のアラーム発生時の時間的な関係を示す推移図である。
【００５５】
より具体的に言うと、本発明に係るＰＬＬ回路のアナログＰＬＬ回路１００におけるＤ／Ａ変換器６から出力される制御電圧３７の、アラーム発生時を含む時間的な関係を示す推移図である。
【００５６】
まず、通常動作について説明する。
図２に示す異常発生Ｔ１（検波器８により外部リファレンス信号３１の異常を検出してアラ−ム信号３２が出力される）までの間は、通常動作が行われる。
【００５７】
前述したように、外部リファレンス信号３１が正常な通常動作の場合は、アナログＰＬＬ回路１００にて外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７が同期するように位相同期（ＰＬＬ）をかける。
【００５８】
つまり、アナログＰＬＬ回路１００のセレクタ５は、デジタルＰＬＬ回路２００の制御電圧生成回路１４から出力されるデジタル制御電圧出力信号４３とＡ／Ｄ変換器４からの出力３５を入力しているが、Ａ／Ｄ変換器４の出力３５を選択して以下の動作が行われる。
【００５９】
外部リファレンス信号３１を分周器１により分周された分周出力と、電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８を分周器２により分周した分周出力とを位相比較器３で位相比較を行い、比較結果をＡ／Ｄ変換器４に入力し、Ａ／Ｄ変換器４からの出力３５をセレクタ５にて選択してデジタル制御電圧出力信号３６を出力する。
【００６０】
このようにして出力されたデジタル制御電圧出力信号３６がＤ／Ａ変換器６により制御電圧３７にＤ／Ａ変換され、制御電圧３７に従い電圧制御発振器（ＶＣＯ）７の出力周波数が制御される。
【００６１】
つまり、通常動作時においては、図２の長破線で示された制御電圧３７がＡ／Ｄ変換器４からの出力３５に対応して出力される。
【００６２】
次に、外部リファレンスの異常時の動作について説明する。
【００６３】
外部リファレンス信号３１の異常は検波器８で検出される。図２に示す異常発生時Ｔ１に、検波器８は外部リファレンス信号３１の異常を検出してアラ−ム信号３２を出力し、異常終了時Ｔ２に外部リファレンス信号３１が正常に復帰したことを検出すると検波器８はアラ−ム信号３２の出力を停止する。
【００６４】
外部リファレンス信号３１の異常を検出して、検波器８からアラーム信号３２が出力されると、制御電圧切替回路９から第１の制御電圧切替信号３３が論理信号Ｈとしてセレクタ５に対して出力され、セレクタ５が制御電圧生成回路１４からのデジタル制御電圧出力信号４３を選択するように切り替わる。なお、図２に点線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」は、この切替が行われたことを意味する。
【００６５】
また、同時に制御電圧切替回路９から第２の制御電圧切替信号３４が論理信号Ｈとして制御電圧生成回路１４に対して出力される。第２の制御電圧切替信号３４が論理信号Ｈとして出力されると、制御電圧生成回路１４は、第２の制御電圧切替信号３４受信直前のＡ／Ｄ変換器４からの出力３５によりデジタル制御電圧出力信号４３を一時的に前置ホールドする。
【００６６】
デジタル制御電圧出力信号４３が一時的に前置ホールドされることによりＤ／Ａ変換器６の制御電圧３７は、図２に示す、アラーム発生時である異常発生時Ｔ１における制御電圧３７のまま保持される。図２に点線で示す「前置ホールドされた制御電圧３７」は、このことを意味する。
【００６７】
次に、外部リファレンス信号３１が正常に復帰して異常が終了すると(図２に示す異常終了時Ｔ２)、検波器８はアラ−ム信号３２の出力を停止する。
【００６８】
これによりセレクタ５は、Ａ／Ｄ変換器４からの出力３５と先に前置ホールドされたデジタル制御電圧出力信号４３のレベルを比較して、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３のどちらを選択するかを判断する。
【００６９】
Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになった時点の時間Ｔ３または時間Ｔ３’は、外部リファレンス信号３１が異常発生した時間Ｔ１からの経過時間により異なる。
【００７０】
アラーム信号３２が解除された時間が比較的早く、外部リファレンス信号３１の異常が発生した時間Ｔ１から、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになる時点までの時間が予め設定された経過時間ΔＴ以内の場合が、時間Ｔ３’であり、アラーム信号３２の継続時間が長く、時間Ｔ１から、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになる時点までの時間がΔＴ以上となった場合が時間Ｔ３である。
【００７１】
予め設定された経過時間ΔＴ以内にアラーム信号３２が解除された場合は、時間Ｔ３’であり、ΔＴ以上の期間アラームが継続した場合が時間Ｔ３である。
【００７２】
換言すれば、出力３５とデジタル制御電圧出力信号４３が同レベルになるまでの経過時間が予め設定された経過時間ΔＴ以内であればセレクタ５は出力３５を選択し（図２の実線で示す「Ａ／Ｄ出力３５選択による制御電圧３７」）、経過時間ΔＴ以上であればかデジタル制御電圧出力信号４３が、先の外部リファレンス信号３１が異常発生した時間Ｔ１で選択されたまま継続する。（図２の実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」）。
【００７３】
Ａ／Ｄ変換器４からの出力３５かデジタル制御電圧出力信号４３を選択することで、セレクタ５からのデジタル制御電圧出力信号３６、Ｄ／Ａ変換器６からの制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００７４】
さらに、詳細に説明すると、本発明のＰＬＬ回路は、外部リファレンス信号３１の異常が発生した時間Ｔ１から外部リファレンス信号３１が正常に復帰して異常が終了する時間Ｔ２後、外部リファレンス信号３１の異常が発生した時間Ｔ１から経過時間ΔＴが予め設定された時間内であれば、Ａ／Ｄ変換器４からの出力３５が前置ホールドされたデジタル制御電圧出力信号４３のレベルと同レベルになった時点Ｔ３‘で、Ａ／Ｄ変換器４からの出力３５を用いた制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００７５】
つまり、セレクタ５は、Ａ／Ｄ変換器４からの出力３５が前置ホールドされたデジタル制御電圧出力信号４３のレベルと同レベルになった時点で、Ａ／Ｄ変換器４からの出力３５を選択出力する。
【００７６】
しかし、経過時間ΔＴが予め設定された時間を越えて外部リファレンス信号３１の異常が継続していた時点Ｔ３以降の場合は、デジタルＰＬＬ回路２００からの制御電圧を用いた動作のままである。
【００７７】
図２において、Ｔ３’は、経過時間ΔＴが予め設定された時間内であり、Ａ／Ｄ変換器４からの出力３５と前置ホールドされたデジタル制御電圧出力信号４３が同レベルになった時点を示す。
【００７８】
図２のＴ３’以降の実線で示す「Ａ／Ｄ出力３５選択による制御電圧３７」は、Ａ／Ｄ変換器４からの出力３５と前置ホールドされたデジタル制御電圧出力信号４３が同レベルになって、Ａ／Ｄ変換器４からの出力３５に切り替わったことを意味する。
【００７９】
一方、図２のＴ３は、経過時間ΔＴが予め設定された時間を越えてデジタルＰＬＬ２００の動作によるデジタル制御電圧出力信号４３が前置ホールドされていた値と同レベルになった時点を示す。
【００８０】
図２のＴ３以降の実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」は、Ｔ３以降はデジタルＰＬＬ回路２００の動作によるデジタル制御電圧出力信号４３による、先の外部リファレンス信号３１の異常発生時点のＴ１でデジタル制御電圧出力信号４３選択による制御電圧３７のまま継続される。
【００８１】
このように、外部リファレンス信号３１が正常に復帰して異常が終了したときの制御は、セレクタ５においてＡ／Ｄ変換器４からの出力３５かデジタル制御電圧出力信号４３を選択することで、セレクタ５からのデジタル制御電圧出力信号３６、Ｄ／Ａ変換器６からの制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００８２】
なお、外部リファレンス信号３１が正常に復帰した際の動作として、図２示される位相比較時間Ｔ４につき、説明しておく。
【００８３】
前述したように、外部リファレンス信号３１が正常に復帰して異常が終了したときの制御は、異常が終了したＴ２時点でデジタルＰＬＬ回路２００が動作を開始する。
【００８４】
そのため、デジタルＰＬＬ回路２００の動作によるデジタル制御電圧出力信号４３を外部リファレンス３１による同期制御に戻す際に、内部フレーム信号４１の位置によっては、装置出力信号の同期が飛ぶことによりＳＦＮが破綻する場合がある。
【００８５】
そのため、デジタル位相比較器１３で検出した基準信号４０の位相と内部フレーム信号４１の位相の差がなくなるまでセレクタ５の切り戻しを行わないようにする必要がある。
【００８６】
そして、内部フレーム信号４１が基準信号４０に対して位相差がなくなった位相比較時間Ｔ４の時点で、実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」から「Ａ／Ｄ出力３５選択による制御電圧３７」に切戻しを行うように制御している。
【００８７】
このようにして、本発明のＰＬＬ回路は、外部リファレンス信号３１の異常発生、異常中、異常からの復帰においても信号の破綻、瞬断等なしに運用を継続することが可能となる。
【００８８】
次に、デジタルＰＬＬ回路２００の動作について説明する。
入力ＴＳ信号３９は揺らぎをもって入力されることがある。このため、フレーム信号検出回路１０で検出したフレーム信号は、検出位置が揺らいで検出される。
【００８９】
このため、デジッタ・基準信号生成回路１１では、入力されるフレーム信号の検出位置の平均をとりジッタ吸収を行ったうえで基準信号４０を生成する。
【００９０】
また、基準信号４０をトリガとして、ＣＬＫ３８を使用して内部フレーム生成回路１２により内部フレーム信号４１を生成する。
【００９１】
デジタル位相比較器１３では、基準信号４０と内部フレーム信号４１の位相比較を行い、比較結果をデジタルデータとして出力する。位相比較のタイミングは５００ｍｓに一度のタイミングで行われる。
【００９２】
なお、デジタルＰＬＬ回路２００は、基準信号４０と内部フレーム信号４１の位相比較をデジタル位相比較器１３で行い位相同期を行っているのは勿論であることに加えて、外部リファレンス信号３１の異常からの復帰時に、内部フレーム信号４１が基準信号４０に対して位相差がなくなる時点(図２における位相比較による位相差がなくなったＴ４の時点）まで外部リファレンス信号３１への切戻しを行わないように制御している。
【００９３】
そのため、異常発生、異常中、異常からの復帰においても信号の破綻、瞬断等なしに運用を継続することが可能となる。
【００９４】
デジタルＰＬＬ回路２００におけるデジタル位相比較の方法としては、２つの方法がある。
【００９５】
第１の位相比較を、図３を参照して説明する。
【００９６】
図３は、カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
本図３の第１の位相比較の動作の目的は、外部からの入力ＴＳ信号３９から作成された基準信号４０をカウンタ２１１のリセット信号Ｒｓｅｔとして生成し、カウンタ２１１の基準ホールド信号の値と、内部１０ＭＨｚＣｌｋでカウントし、カウンタ２１２の内部ホールド信号の値を比較器２１４で比較し、基準となるタイミングで値を比較し内部カウンタ２１２でカウントしたカウンタ２１２の内部ホールド信号の値が、基準信号４０でリセットＲｓｅｔされるカウンタ２１１の基準ホールド信号の値よりよりも大きかった場合は、位相同期回路の制御電圧３７を下げる方向に動作し、逆の場合は位相同期回路の制御電圧３７を上げる方向に動作させる。
【００９７】
第１の位相比較の動作を説明すると、
カウンタ２１１は、外部からの入力ＴＳ信号３９から作成された基準信号４０がＲｓｅｔ端子にリセット信号として入力されるとカウンタ２１１はリセットされ、２７ＭＨｚＣｌｋでカウントアップするカウンタ２１１である。
【００９８】
また、基準信号４０が入力されたタイミングでホールドしたカウンタ２１１の基準ホールド信号の値が、比較器２１４に入力される。
【００９９】
カウンタ２１２は位相同期回路の装置内部で使用している１０ＭＨｚＣｌｋで動作するカウンタ２１２である。デコーダ２１３は、カウンタ２１２のプレカウント信号の値が定められたの値になったときにカウンタ２１２にリセット信号Ｒｓｅｔとしてカウンタリセット信号を出す。
【０１００】
カウンタ２１２はデコーダ２１３からカウンタリセット信号がカウンタ２１２のリセット信号Ｒｓｅｔとして出力されたタイミングでカウンタ２１２の値をホールドし、内部ホールド信号として比較器２１４に出力する。
【０１０１】
また、カウンタ２１５は初期状態で設定されたリセットのタイミングでリセットを行うカウンタ２１５で、そのカウンタ２１５の値がデジタルデータとして出力され図１の制御電圧生成回路１４に入力され位相同期回路の制御電圧３７が生成される。
【０１０２】
比較器２１４では、カウンタ２１１から入力された基準ホールド信号およびカウンタ２１２から入力された内部ホールド信号の値を１０ＭＨｚでカウントした場合の値で比較しカウンタ２１２からの内部ホールド信号の値がカウンタ２１１からの基準ホールド信号の値よりも大きかった場合は、カウンタ２１５のリセットタイミングを下げるようにアップダウン制御を行い。
【０１０３】
また、逆にカウンタ２１２からの内部ホールド信号の値がカウンタ２１１からの基準ホールド信号値よりも小さかった場合は、カウンタ２１５のリセットタイミングを上げるにアップダウン制御を行う。
【０１０４】
カウンタ２１５から出力されるデジタルデータの値によって図１の制御電圧生成回路１４から出力される制御電圧３７を制御し、図１の電圧制御発振器７から出力されるＣＬＫの周波数を制御する。
【０１０５】
次に、第２の位相比較を、図４を参照して説明する。
【０１０６】
図４は、カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【０１０７】
第２の位相比較の動作を説明すると、
カウンタ２２２は、アラーム信号３２がアラームでない場合は、基準信号４０がカウンタ２２２のＲｓｅｔ端子に入力されることによりリセットされる。
【０１０８】
カウンタ２２２のプレカウント信号の値はデコーダ２２３に入力される。デコーダ２２３は、基準信号４０の周期で決まる値（定められた値）でカウンタ２２２をリセットするカウンタリセット信号を出力する。また、プレリセット信号のタイミングを中心のとしたゲート信号（本実施の形態では、仮に２μｓの幅のパルスとする）を生成する。
【０１０９】
また、カウンタ２２５は初期状態で設定されたリセットのタイミングでリセットを行うカウンタ２２５で、そのカウンタ２２５の値がデジタルデータとして出力され図１の制御電圧生成回路１４に入力され位相同期回路の制御電圧３７が生成される。
【０１１０】
アラーム信号３２がアクティブ（異常発生）した場合には、カウンタ２２２は基準信号４０では、リセットされなくなり、カウンタ２２２は、デコーダ２２３から出力されるプレリセット信号にのみによりリセットされる。
【０１１１】
比較器２２４では、デコーダ２２３から出力されるゲート信号と、基準信号４０の位相を比較し、基準信号４０がゲート信号の範囲内にある場合は比較器２２４から、カウンタ２２５に対してのアップダウン制御は行わない。このため、カウンタ２２５から出力されるデジタルデータは変化しない。
【０１１２】
基準信号４０がゲート信号下側（−１μｓ）から外れた場合は、カウンタ２２５に対してアップ制御が掛かり図１の制御電圧生成回路１４に対して図１の電圧制御発振器７に対して周波数を上げる方向に制御する。
【０１１３】
基準信号４０がゲート信号上側（＋１μｓ）から外れた場合は、カウンタ２２５に対してダウン制御が掛かり図１の制御電圧生成回路１４に対して図１の電圧制御発振器７に対して周波数を下げる方向に制御する。
【０１１４】
基準信号４０がゲート信号内に戻った場合は、カウンタ２２５に対してアップダウン制御は停止する。
【０１１５】
以上第１と第２の位相比較の動作の違いは、第１の位相比較のようにカウンタをそれぞれ待たせて値を比較するか、第２の位相比較のようにカウンタは一つで、外部から入力される基準信号のタイミングと内部で生成したゲート信号の位相関係を見て比較するかの違いで、第２の位相比較はある程度周波数誤差による、位相の流れが生じてもそれを許容する方式になっている。
【０１１６】
次に「制御電圧の推測による電圧制御」について、図５を参照して説明する。
【０１１７】
「制御電圧の推測による電圧制御」とは、外部リファレンス信号３１が正常に供給されていた時点の制御電圧を監視し、外部リファレンス信号３１の異常を検出した場合には、それ以前の動作から推測した制御電圧を生成して電圧制御発振器（ＶＣＯ）７の周波数精度を保つ制御機能である。
【０１１８】
図５は本発明のＰＬＬ回路の制御電圧の推測による電圧制御の時間的な関係を示す推移図である。
【０１１９】
これは、図５の包囲枠で囲まれた部分に示す「正常時トレースする制御電圧の動作状態Ａ」の、正常時に動作しているデジタル制御電圧出力信号４３対応の制御電圧３７をＣＰＵ１５にてトレースし記憶しておき、異常時には、正常時に記憶しておいた制御電圧の動作状態Ａを元にして制御電圧３７を推測制御するものである。
【０１２０】
ＣＰＵ１５は、制御電圧生成回路１４のデジタル制御電圧出力信号４４およびＡ／Ｄ変換器４の出力３５を監視し、外部リファレンス３９が正常な場合の電圧制御発振器（ＶＣＯ）７の制御電圧３７を常時トレースしている（図５の包囲枠で囲まれた部分に示す「正常時トレースする制御電圧の動作状態Ａ」の、長波線で示される「正常時に動作しているデジタル制御電圧出力信号４３対応の制御電圧３７」）。
【０１２１】
このトレースにより、制御電圧３７の外部リファレンス３９に対する変化の傾向を計算により推測する（図５の１点長鎖線で示される「正常時トレースし計算により求めた推測の制御電圧３７」）。
【０１２２】
外部リファレンス３１の異常が検出された場合には、前述のように、制御電圧３７を生成する基準となる信号を、Ａ／Ｄ変換器４の出力３５から制御電圧生成回路１４のデジタル制御電圧出力信号４３にセレクタ５において切替える。このときＣＰＵ１５は、制御電圧の動きをトレースすることにより推測したデジタル制御電圧出力信号４３制御用のデジタルデータ出力４５を制御電圧生成回路１４に入力する。
【０１２３】
これにより、ＣＰＵ１５の計算により求めた推測の制御電圧３７により電圧制御発振器（ＶＣＯ）７の出力周波数が制御される。図５に点線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」がこの状態を示す。
【０１２４】
なお、このＣＰＵ１５の計算により求めた推測の制御電圧３７は、前述したように、外部リファレンス３１の異常継続時間に応じて、図５のＴ３’またはＴ３の時点まで出力される。
【０１２５】
これにより、本セレクタ５による切替えの動作を実施することによる効果として、外部リファレンス３１の異常検出時のＡ／Ｄ変換器４の出力３５に基づいて前置ホールドした場合よりも（図５に示す異常発生時Ｔ１における前値ホールドとする場合の制御電圧３７)、周波数制度のずれを小さくすることが出来る。
【０１２６】
その理由は、前値ホールドとする場合の制御電圧３７は異常が発生する直前のＡ／Ｄ変換器４の出力３５に基づくものであるのに対し、正常時の動作を継続的にトレースして推測した値を使用する点で、より正常時の状態に近似できるからである。
【０１２７】
次に、外部リファレンス３１が異常から復帰した場合(図５における異常終了の時間Ｔ２時点）、すぐに外部リファレンス３１による同期制御に戻した場合、内部フレーム信号４１の位置によっては、装置出力信号の同期が飛ぶことによりＳＦＮが破綻する場合がある。
【０１２８】
このため、デジタル位相比較器１３で検出した基準信号４０の位相と内部フレーム信号４１の位相の差がなくなるまでセレクタ５の切り戻しを行わない。
【０１２９】
本復帰時の動作を実施することによる効果として、異常からの復帰時に、内部フレーム信号４１が基準信号４０に対して位相差がなくなった時点(図５における位相比較による位相差がなくなった位相比較時間Ｔ４の時点）、で切戻しを行うように制御しているため(図５における位相比較時間Ｔ４の時点で、実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」から「Ａ／Ｄ出力３５選択による制御電圧３７」）、異常発生、異常中、異常からの復帰においても早く、信号の破綻、瞬断等なしに運用を継続することが可能となる。
【０１３０】
その理由は、正常に復帰時の動作において、前値ホールド時の場合に比べて、異常が終了してからの復旧動作が、トレースにより求めた推測の制御電圧３７を元に制御されていることにより、より正常時の動作に早く収斂するからである。
【０１３１】
次に本発明の第２の実施の形態につき説明する。
入力ＴＳ信号３９のデータには、ＭＰＥＧ信号をデコードする場合に必要とされるタイムスタンプが埋め込まれている。
【０１３２】
このため、このタイムスタンプ信号と装置内部で２７ＭＨｚのＣＬＫでカウントアップするカウンタ値を比較し、値が常に同じになるように制御を行い、この結果を１０ＭＨｚ電圧制御発振器（ＶＣＯ）７への制御電圧３７の生成に使用することで１０ＭＨｚＣＬＫ３８の周波数精度を保つ制御方法がある。
【０１３３】
これまでの説明において、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）７への制御電圧３７を制御電圧として全て説明したが、制御電圧３７の代わりに、Ａ／Ｄ変換器からの出力３５、制御電圧生成回路１４からのデジタル制御電圧出力信号４３、およびセレクタからのデジタル制御電圧出力信号３６等で置き換え制御電圧によるＰＬＬ回路の制御を行うことは同等である。
【産業上の利用可能性】
【０１３４】
地上デジタル放送分野、リファレンス同期を使用した同期システム。
【図面の簡単な説明】
【０１３５】
【図１】本発明のＰＬＬ回路の構成を示す構成図である。
【図２】本発明のＰＬＬ回路のＤ／Ａ変換器の制御電圧出力のアラーム発生時の時間的な関係を示す推移図である。
【図３】カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【図４】ゲート信号により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【図５】本発明のＰＬＬ回路の制御電圧の推測による電圧制御の時間的な関係を示す推移図である。
【符号の説明】
【０１３６】
１，２ 分周器
３ 位相比較器
４ Ａ／Ｄ変換器
５ セレクタ
６ Ｄ／Ａ変換器
７ 電圧制御発振器（ＶＣＯ）
８ 検波器
９ 制御電圧切替回路
１０ フレーム信号検出器回路
１１ デジッタ・基準信号生成回路
１２ 内部フレーム信号生成回路
１３ デジタル位相比較器
１４ 制御電圧生成回路
１５ ＣＰＵ
３１ 外部リファレンス信号
３２ アラーム信号
３３ 第１の制御電圧切替信号
３４ 第２の制御電圧切替信号
３５ 出力
３６ デジタル制御電圧出力信号
３７ 制御電圧出力
３８ クロック（ＣＬＫ）
３９ 入力ＴＳ信号
４０ 基準信号
４１ 内部フレーム信号
４３，４４ デジタル制御電圧出力信号
４５ デジタルデータ出力
１００ アナログＰＬＬ回路
２００ デジタルＰＬＬ回路
【技術分野】
【０００１】
本発明は位相同期回路（ＰＬＬ）に関し、特に、ＯＦＤＭ伝送方式による地上デジタル放送において単一周波数網を構築した場合に、外部リファレンス同期の破綻やエラーの長時間継続が発生した際でも周波数のずれを押さえ、放送を継続させるためクロックの同期を継続させるための位相同期回路（ＰＬＬ）に関するものである。
【背景技術】
【０００２】
欧州または日本の地上デジタル放送では、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ： 直交周波数分割多重）伝送方式でデジタル変調した信号を用いる。ＯＦＤＭ伝送方式は、時間的に干渉緩和を図るガードインターバルを送信信号中に設け、反射信号や遅延信号の干渉によるマルチパス妨害に強く、同じ内容のテレビ信号を異なる送信所から同一周波数で放送する単一周波数網（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ：ＳＦＮ）を構築することができる。
【０００３】
このような同一内容の電波を送出するＳＦＮの構築にあたっては、各送信所から遅延時間差なしに同一タイミングで同一なＯＦＤＭ信号を送信する必要がある。つまり、複数の送信所からの電波を同時に受信できるエリア（複数の送信所からの電波が重なるエリア）では、各送信所がＧＰＳ等の基準となる外部リファレンスに完全に同期して、各送信所から発射される送信信号のＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）クロック精度、送信タイミング、送信周波数が同じである限りにおいて、正常に送信信号を受信することができる。
【０００４】
しかし、ある送信所において外部リファレンスによる同期が破綻して、発射された電波に乗せられた送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると、この電波が他の電波に対する妨害電波となってしまい、複数の送信所からの電波が重なるエリアでの正常受信ができなくなってしまう。このような状態を「ＳＦＮの破綻」と称する。
【０００５】
外部リファレンスである基準入力信号が断となっても同期を維持可能とする位相同期回路（ＰＬＬ）に係る技術が、特開平１１−２１４９９１号公報に開示されている(特許文献１参照)。
【０００６】
当該公報によれば、外部リファレンスである基準入力信号が断となった場合に、自走により同期を維持する周波数安定度の高い予備発振器を設けることなく、簡単な回路を内蔵するだけで同期を維持可能とするＰＬＬ回路を提案している。つまり、基準入力信号断検出回路により基準入力信号の異常を検出したときに、ＶＯＣの入力を、別途内蔵している、基準入力信号を正常に受信している時と同等な性能を持つ電圧を出力する外部基準電圧源に切り替えて、ＶＯＣからの出力周波数を一定値に保持する構成をとっている。
【０００７】
また、高い信頼性が要求される装置の同期タイミング系に用いられる冗長構成を図ったリファレンスクロックの現用系から予備系への切替え時に位相変動の発生がないクロック生成回路に関する従来技術が、特開２００３−５１７４２号公報に開示されている(特許文献２参照)。
【０００８】
当該公報に開示されたクロック生成回路は、第１のリファレンスクロックを入力する第１の位相同期ループ回路と第２のリファレンスクロックを入力する第２の位相同期ループ回路の、それぞれの位相同期ループ回路から出力される第１の出力クロックと第２の出力クロックとの位相差を位相比較器で比較し、その位相差が最小となるように第２の位相同期ループ回路内にあるフィルタのフィルタ係数を制御することにより、第２の出力クロックの位相が、第１の出力クロックおよび第１のリファレンスクロックと同位相となるように制御している。そのため、このクロック生成回路では、リファレンスクロックが現用系から予備系に切替えられた後も、位相の急激な変化は生じない。
【０００９】
【特許文献１】特開平１１−２１４９９１号公報（段落［０００６］，［０００７］，［０００９］および［００１１］）
【特許文献２】特開２００３−５１７４２号公報（段落［００１３］，［００１５］，［００１６］，［００４１］，［００４３］，および［００４５］）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
地上デジタル放送に用いられるリファレンス同期による従来の位相同期回路（ＰＬＬ）では、エラーが発生した場合に電圧制御発振器（ＶＣＯ）の制御電圧を前値ホールドし、突然ＳＦＮが破綻することは防止している。しかし、エラーが長時間続いた場合には次第に周波数誤差が大きくなり、ガードインターバル時間を越えていずれはＳＦＮが破綻を起こす。
【００１１】
また、エラーからの復帰時には、周波数誤差×時間分フレーム同期のタイミングがずれているため、フレーム同期の再引き込みの発生により、この間出力信号が乱れて、ＳＦＮの破綻を生じる。
【００１２】
特開平１１−２１４９９１号公報に開示された位相同期回路の場合、基準入力信号異常時はループ接続を遮断し、ＶＣＯ入力を予め固定で設定した外部基準電圧源に切り替えてＶＣＯの出力周波数を一定値に保持するように構成しているので、基準入力信号が断となっている時間が長くなると、次第に周波数誤差が大きくなり、ガードインターバル時間を越えていずれはＳＦＮが破綻を起こすことになる。
(発明の目的）
本発明の目的は、地上デジタル放送において、外部リファレンス同期の破綻やエラーが長時間継続発生した場合においても、周波数のずれを押さえ、さらにフレーム同期位相のずれを抑える位相同期回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
第１の発明のＰＬＬ回路は、外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００１４】
また、第２の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする。
【００１５】
また、第３の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００１６】
また、第４の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする。
【００１７】
また、第５の発明のＰＬＬ回路は、外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００１８】
また、第６の発明のＰＬＬ回路は、デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【００１９】
また、第７の発明のＰＬＬ回路は、デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００２０】
また、第８の発明のＰＬＬ回路は、外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００２１】
また、第９の発明のＰＬＬ回路は、トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２２】
また、第１０の発明のＰＬＬ回路は、正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２３】
また、第１１の発明のＰＬＬ回路は、正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２４】
また、第１２の発明のＰＬＬ回路は、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００２５】
また、第１３の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００２６】
また、第１４の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする。
【００２７】
また、第１５の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００２８】
また、第１６の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする。
【００２９】
また、第１７の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３０】
また、第１８の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３１】
また、第１９の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３２】
また、第２０の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする。
【００３３】
また、第２１の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３４】
また、第２２の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３５】
また、第２３の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする。
【００３６】
また、第２４の発明のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法は、ＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とする。
【００３７】
また、第２５の発明のプログラムは、外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラムである。
【００３８】
また、第２６の発明のプログラムは、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラムである。
【発明の効果】
【００３９】
本発明の効果は、１つの送信所の外部リファレンスが異常になった場合もＳＦＮを継続運用することが出来ることである。
【００４０】
その理由は、外部リファレンスが異常を起こした場合においても、内部で使用するＣＬＫの周波数精度を、異常前と同等に保つこと、装置内部で生成しているフレーム同期信号のタイミングを外部リファレンスが異常になった場合でもそれ以前のタイミングに保持することが出来るからである。
【発明を実施するための最良の形態】
【００４１】
本発明のＰＬＬ回路は、地上デジタル放送に使用する、変調器・エキサイタの回路ブロックとして使用される。
【００４２】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００４３】
図１は本発明のＰＬＬ回路の構成を示す構成図である。
【００４４】
本発明のＰＬＬ回路は、図１に示すように、アナログＰＬＬ回路１００、デジタルＰＬＬ回路２００、外部リファレンス信号３１の異常の有無を検出する検波器８、検波器８から出力されたアラーム信号３２を元に第１の制御電圧切替信号３３、第２の制御電圧切替信号３４を出力する制御電圧切替回路９から構成される。
【００４５】
本発明のＰＬＬ回路は、外部同期クロックである外部リファレンス信号３１が正常な場合は、アナログＰＬＬ回路１００にて外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７が同期するように位相同期（ＰＬＬ）をかける。
【００４６】
また、外部リファレンス信号３１の異常（エラー）を検出した場合は、次の（１）又は（２）の動作を行う。なお、（１）、（２）は必要に応じて切り替えて使用する。
【００４７】
（１）入力ＴＳ信号３９から検出したフレーム同期信号に対してデジタルＰＬＬ２００を構成し、電圧制御発振器（ＶＣＯ）７の制御電圧を生成する。
【００４８】
（２）外部リファレンス信号３１が正常に供給されていた時点の制御電圧を監視し、外部リファレンス信号３１の異常を検出した場合には、それ以前の動作から推測した制御電圧を生成して電圧制御発振器（ＶＣＯ）７の周波数精度を保つ。
【００４９】
外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７を同期させるためのアナログＰＬＬ回路１００は、外部リファレンス信号３１を分周するための分周器１、電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８を分周する分周器２、分周器１および分周器２からの２つの分周出力を位相比較するための位相比較器３、位相比較器３から出力されたアナログ信号をデジタル信号の出力３５に変換するＡ／Ｄ変換器４、後述のデジタルＰＬＬ回路２００からのデジタル制御電圧出力信号４３とＡ／Ｄ変換器４の出力３５を選択するためのセレクタ５、セレクタ５により選択されたデジタル制御電圧出力信号３６をアナログ信号の制御電圧３７に変換するためのＤ／Ａ変換器６、制御電圧３７の制御の下にクロック（ＣＬＫ）３８を出力する電圧制御発振器（ＶＣＯ）７から構成されている。
【００５０】
また、入力ＴＳ信号３９から検出したフレーム同期信号に基づいて電圧制御発振器（ＶＣＯ）７の制御電圧を生成するデジタルＰＬＬ回路２００は、入力ＴＳ信号３９からフレーム信号を検出するためのフレーム信号検出器回路１０、検出したフレーム信号からジッタを減少させ基準信号４０を生成するデジッタ・基準信号生成回路１１、内部クロック（ＣＬＫ）として電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８と基準信号４０からから内部フレーム信号４１を生成する内部フレーム信号生成回路１２、基準信号４０と内部フレーム信号４１の位相比較を行うデジタル位相比較器１３、デジタル位相比較器１３のデジタルデータ出力からデジタル制御電圧出力信号４３を生成する制御電圧生成回路１４、制御電圧生成回路１４のデジタル制御電圧出力信号４４およびＡ／Ｄ変換器４の出力３５を監視し、制御電圧の動きをトレースし、外部リファレンス信号３１が異常になった場合に、デジタル制御電圧出力信号４３制御用のデジタルデータ出力４５を制御電圧生成回路１４に入力するＣＰＵ１５から構成されている。
【００５１】
次に、本発明を実施するための最良の形態の動作について図面を参照して説明する。
【００５２】
外部リファレンス信号３１＝１０ＭＨｚ、電圧制御発振器（ＶＣＯ）７出力クロック（ＣＬＫ）３８＝１０ＭＨｚの場合の動作について説明する。
【００５３】
また、入力ＴＳ信号３９から検出されるフレーム信号の周期は５００ｍｓとする。
【００５４】
図２は、本発明のＰＬＬ回路のＤ／Ａ変換器の制御電圧出力のアラーム発生時の時間的な関係を示す推移図である。
【００５５】
より具体的に言うと、本発明に係るＰＬＬ回路のアナログＰＬＬ回路１００におけるＤ／Ａ変換器６から出力される制御電圧３７の、アラーム発生時を含む時間的な関係を示す推移図である。
【００５６】
まず、通常動作について説明する。
図２に示す異常発生Ｔ１（検波器８により外部リファレンス信号３１の異常を検出してアラ−ム信号３２が出力される）までの間は、通常動作が行われる。
【００５７】
前述したように、外部リファレンス信号３１が正常な通常動作の場合は、アナログＰＬＬ回路１００にて外部リファレンス信号３１に対して電圧制御発振器（ＶＣＯ）７が同期するように位相同期（ＰＬＬ）をかける。
【００５８】
つまり、アナログＰＬＬ回路１００のセレクタ５は、デジタルＰＬＬ回路２００の制御電圧生成回路１４から出力されるデジタル制御電圧出力信号４３とＡ／Ｄ変換器４からの出力３５を入力しているが、Ａ／Ｄ変換器４の出力３５を選択して以下の動作が行われる。
【００５９】
外部リファレンス信号３１を分周器１により分周された分周出力と、電圧制御発振器（ＶＣＯ）７の出力クロック（ＣＬＫ）３８を分周器２により分周した分周出力とを位相比較器３で位相比較を行い、比較結果をＡ／Ｄ変換器４に入力し、Ａ／Ｄ変換器４からの出力３５をセレクタ５にて選択してデジタル制御電圧出力信号３６を出力する。
【００６０】
このようにして出力されたデジタル制御電圧出力信号３６がＤ／Ａ変換器６により制御電圧３７にＤ／Ａ変換され、制御電圧３７に従い電圧制御発振器（ＶＣＯ）７の出力周波数が制御される。
【００６１】
つまり、通常動作時においては、図２の長破線で示された制御電圧３７がＡ／Ｄ変換器４からの出力３５に対応して出力される。
【００６２】
次に、外部リファレンスの異常時の動作について説明する。
【００６３】
外部リファレンス信号３１の異常は検波器８で検出される。図２に示す異常発生時Ｔ１に、検波器８は外部リファレンス信号３１の異常を検出してアラ−ム信号３２を出力し、異常終了時Ｔ２に外部リファレンス信号３１が正常に復帰したことを検出すると検波器８はアラ−ム信号３２の出力を停止する。
【００６４】
外部リファレンス信号３１の異常を検出して、検波器８からアラーム信号３２が出力されると、制御電圧切替回路９から第１の制御電圧切替信号３３が論理信号Ｈとしてセレクタ５に対して出力され、セレクタ５が制御電圧生成回路１４からのデジタル制御電圧出力信号４３を選択するように切り替わる。なお、図２に点線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」は、この切替が行われたことを意味する。
【００６５】
また、同時に制御電圧切替回路９から第２の制御電圧切替信号３４が論理信号Ｈとして制御電圧生成回路１４に対して出力される。第２の制御電圧切替信号３４が論理信号Ｈとして出力されると、制御電圧生成回路１４は、第２の制御電圧切替信号３４受信直前のＡ／Ｄ変換器４からの出力３５によりデジタル制御電圧出力信号４３を一時的に前置ホールドする。
【００６６】
デジタル制御電圧出力信号４３が一時的に前置ホールドされることによりＤ／Ａ変換器６の制御電圧３７は、図２に示す、アラーム発生時である異常発生時Ｔ１における制御電圧３７のまま保持される。図２に点線で示す「前置ホールドされた制御電圧３７」は、このことを意味する。
【００６７】
次に、外部リファレンス信号３１が正常に復帰して異常が終了すると(図２に示す異常終了時Ｔ２)、検波器８はアラ−ム信号３２の出力を停止する。
【００６８】
これによりセレクタ５は、Ａ／Ｄ変換器４からの出力３５と先に前置ホールドされたデジタル制御電圧出力信号４３のレベルを比較して、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３のどちらを選択するかを判断する。
【００６９】
Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになった時点の時間Ｔ３または時間Ｔ３’は、外部リファレンス信号３１が異常発生した時間Ｔ１からの経過時間により異なる。
【００７０】
アラーム信号３２が解除された時間が比較的早く、外部リファレンス信号３１の異常が発生した時間Ｔ１から、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになる時点までの時間が予め設定された経過時間ΔＴ以内の場合が、時間Ｔ３’であり、アラーム信号３２の継続時間が長く、時間Ｔ１から、Ａ／Ｄ変換器４からの出力３５とデジタル制御電圧出力信号４３が同レベルになる時点までの時間がΔＴ以上となった場合が時間Ｔ３である。
【００７１】
予め設定された経過時間ΔＴ以内にアラーム信号３２が解除された場合は、時間Ｔ３’であり、ΔＴ以上の期間アラームが継続した場合が時間Ｔ３である。
【００７２】
換言すれば、出力３５とデジタル制御電圧出力信号４３が同レベルになるまでの経過時間が予め設定された経過時間ΔＴ以内であればセレクタ５は出力３５を選択し（図２の実線で示す「Ａ／Ｄ出力３５選択による制御電圧３７」）、経過時間ΔＴ以上であればかデジタル制御電圧出力信号４３が、先の外部リファレンス信号３１が異常発生した時間Ｔ１で選択されたまま継続する。（図２の実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」）。
【００７３】
Ａ／Ｄ変換器４からの出力３５かデジタル制御電圧出力信号４３を選択することで、セレクタ５からのデジタル制御電圧出力信号３６、Ｄ／Ａ変換器６からの制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００７４】
さらに、詳細に説明すると、本発明のＰＬＬ回路は、外部リファレンス信号３１の異常が発生した時間Ｔ１から外部リファレンス信号３１が正常に復帰して異常が終了する時間Ｔ２後、外部リファレンス信号３１の異常が発生した時間Ｔ１から経過時間ΔＴが予め設定された時間内であれば、Ａ／Ｄ変換器４からの出力３５が前置ホールドされたデジタル制御電圧出力信号４３のレベルと同レベルになった時点Ｔ３‘で、Ａ／Ｄ変換器４からの出力３５を用いた制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００７５】
つまり、セレクタ５は、Ａ／Ｄ変換器４からの出力３５が前置ホールドされたデジタル制御電圧出力信号４３のレベルと同レベルになった時点で、Ａ／Ｄ変換器４からの出力３５を選択出力する。
【００７６】
しかし、経過時間ΔＴが予め設定された時間を越えて外部リファレンス信号３１の異常が継続していた時点Ｔ３以降の場合は、デジタルＰＬＬ回路２００からの制御電圧を用いた動作のままである。
【００７７】
図２において、Ｔ３’は、経過時間ΔＴが予め設定された時間内であり、Ａ／Ｄ変換器４からの出力３５と前置ホールドされたデジタル制御電圧出力信号４３が同レベルになった時点を示す。
【００７８】
図２のＴ３’以降の実線で示す「Ａ／Ｄ出力３５選択による制御電圧３７」は、Ａ／Ｄ変換器４からの出力３５と前置ホールドされたデジタル制御電圧出力信号４３が同レベルになって、Ａ／Ｄ変換器４からの出力３５に切り替わったことを意味する。
【００７９】
一方、図２のＴ３は、経過時間ΔＴが予め設定された時間を越えてデジタルＰＬＬ２００の動作によるデジタル制御電圧出力信号４３が前置ホールドされていた値と同レベルになった時点を示す。
【００８０】
図２のＴ３以降の実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」は、Ｔ３以降はデジタルＰＬＬ回路２００の動作によるデジタル制御電圧出力信号４３による、先の外部リファレンス信号３１の異常発生時点のＴ１でデジタル制御電圧出力信号４３選択による制御電圧３７のまま継続される。
【００８１】
このように、外部リファレンス信号３１が正常に復帰して異常が終了したときの制御は、セレクタ５においてＡ／Ｄ変換器４からの出力３５かデジタル制御電圧出力信号４３を選択することで、セレクタ５からのデジタル制御電圧出力信号３６、Ｄ／Ａ変換器６からの制御電圧３７を通して電圧制御発振器（ＶＣＯ）７が制御される。
【００８２】
なお、外部リファレンス信号３１が正常に復帰した際の動作として、図２示される位相比較時間Ｔ４につき、説明しておく。
【００８３】
前述したように、外部リファレンス信号３１が正常に復帰して異常が終了したときの制御は、異常が終了したＴ２時点でデジタルＰＬＬ回路２００が動作を開始する。
【００８４】
そのため、デジタルＰＬＬ回路２００の動作によるデジタル制御電圧出力信号４３を外部リファレンス３１による同期制御に戻す際に、内部フレーム信号４１の位置によっては、装置出力信号の同期が飛ぶことによりＳＦＮが破綻する場合がある。
【００８５】
そのため、デジタル位相比較器１３で検出した基準信号４０の位相と内部フレーム信号４１の位相の差がなくなるまでセレクタ５の切り戻しを行わないようにする必要がある。
【００８６】
そして、内部フレーム信号４１が基準信号４０に対して位相差がなくなった位相比較時間Ｔ４の時点で、実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」から「Ａ／Ｄ出力３５選択による制御電圧３７」に切戻しを行うように制御している。
【００８７】
このようにして、本発明のＰＬＬ回路は、外部リファレンス信号３１の異常発生、異常中、異常からの復帰においても信号の破綻、瞬断等なしに運用を継続することが可能となる。
【００８８】
次に、デジタルＰＬＬ回路２００の動作について説明する。
入力ＴＳ信号３９は揺らぎをもって入力されることがある。このため、フレーム信号検出回路１０で検出したフレーム信号は、検出位置が揺らいで検出される。
【００８９】
このため、デジッタ・基準信号生成回路１１では、入力されるフレーム信号の検出位置の平均をとりジッタ吸収を行ったうえで基準信号４０を生成する。
【００９０】
また、基準信号４０をトリガとして、ＣＬＫ３８を使用して内部フレーム生成回路１２により内部フレーム信号４１を生成する。
【００９１】
デジタル位相比較器１３では、基準信号４０と内部フレーム信号４１の位相比較を行い、比較結果をデジタルデータとして出力する。位相比較のタイミングは５００ｍｓに一度のタイミングで行われる。
【００９２】
なお、デジタルＰＬＬ回路２００は、基準信号４０と内部フレーム信号４１の位相比較をデジタル位相比較器１３で行い位相同期を行っているのは勿論であることに加えて、外部リファレンス信号３１の異常からの復帰時に、内部フレーム信号４１が基準信号４０に対して位相差がなくなる時点(図２における位相比較による位相差がなくなったＴ４の時点）まで外部リファレンス信号３１への切戻しを行わないように制御している。
【００９３】
そのため、異常発生、異常中、異常からの復帰においても信号の破綻、瞬断等なしに運用を継続することが可能となる。
【００９４】
デジタルＰＬＬ回路２００におけるデジタル位相比較の方法としては、２つの方法がある。
【００９５】
第１の位相比較を、図３を参照して説明する。
【００９６】
図３は、カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
本図３の第１の位相比較の動作の目的は、外部からの入力ＴＳ信号３９から作成された基準信号４０をカウンタ２１１のリセット信号Ｒｓｅｔとして生成し、カウンタ２１１の基準ホールド信号の値と、内部１０ＭＨｚＣｌｋでカウントし、カウンタ２１２の内部ホールド信号の値を比較器２１４で比較し、基準となるタイミングで値を比較し内部カウンタ２１２でカウントしたカウンタ２１２の内部ホールド信号の値が、基準信号４０でリセットＲｓｅｔされるカウンタ２１１の基準ホールド信号の値よりよりも大きかった場合は、位相同期回路の制御電圧３７を下げる方向に動作し、逆の場合は位相同期回路の制御電圧３７を上げる方向に動作させる。
【００９７】
第１の位相比較の動作を説明すると、
カウンタ２１１は、外部からの入力ＴＳ信号３９から作成された基準信号４０がＲｓｅｔ端子にリセット信号として入力されるとカウンタ２１１はリセットされ、２７ＭＨｚＣｌｋでカウントアップするカウンタ２１１である。
【００９８】
また、基準信号４０が入力されたタイミングでホールドしたカウンタ２１１の基準ホールド信号の値が、比較器２１４に入力される。
【００９９】
カウンタ２１２は位相同期回路の装置内部で使用している１０ＭＨｚＣｌｋで動作するカウンタ２１２である。デコーダ２１３は、カウンタ２１２のプレカウント信号の値が定められたの値になったときにカウンタ２１２にリセット信号Ｒｓｅｔとしてカウンタリセット信号を出す。
【０１００】
カウンタ２１２はデコーダ２１３からカウンタリセット信号がカウンタ２１２のリセット信号Ｒｓｅｔとして出力されたタイミングでカウンタ２１２の値をホールドし、内部ホールド信号として比較器２１４に出力する。
【０１０１】
また、カウンタ２１５は初期状態で設定されたリセットのタイミングでリセットを行うカウンタ２１５で、そのカウンタ２１５の値がデジタルデータとして出力され図１の制御電圧生成回路１４に入力され位相同期回路の制御電圧３７が生成される。
【０１０２】
比較器２１４では、カウンタ２１１から入力された基準ホールド信号およびカウンタ２１２から入力された内部ホールド信号の値を１０ＭＨｚでカウントした場合の値で比較しカウンタ２１２からの内部ホールド信号の値がカウンタ２１１からの基準ホールド信号の値よりも大きかった場合は、カウンタ２１５のリセットタイミングを下げるようにアップダウン制御を行い。
【０１０３】
また、逆にカウンタ２１２からの内部ホールド信号の値がカウンタ２１１からの基準ホールド信号値よりも小さかった場合は、カウンタ２１５のリセットタイミングを上げるにアップダウン制御を行う。
【０１０４】
カウンタ２１５から出力されるデジタルデータの値によって図１の制御電圧生成回路１４から出力される制御電圧３７を制御し、図１の電圧制御発振器７から出力されるＣＬＫの周波数を制御する。
【０１０５】
次に、第２の位相比較を、図４を参照して説明する。
【０１０６】
図４は、カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【０１０７】
第２の位相比較の動作を説明すると、
カウンタ２２２は、アラーム信号３２がアラームでない場合は、基準信号４０がカウンタ２２２のＲｓｅｔ端子に入力されることによりリセットされる。
【０１０８】
カウンタ２２２のプレカウント信号の値はデコーダ２２３に入力される。デコーダ２２３は、基準信号４０の周期で決まる値（定められた値）でカウンタ２２２をリセットするカウンタリセット信号を出力する。また、プレリセット信号のタイミングを中心のとしたゲート信号（本実施の形態では、仮に２μｓの幅のパルスとする）を生成する。
【０１０９】
また、カウンタ２２５は初期状態で設定されたリセットのタイミングでリセットを行うカウンタ２２５で、そのカウンタ２２５の値がデジタルデータとして出力され図１の制御電圧生成回路１４に入力され位相同期回路の制御電圧３７が生成される。
【０１１０】
アラーム信号３２がアクティブ（異常発生）した場合には、カウンタ２２２は基準信号４０では、リセットされなくなり、カウンタ２２２は、デコーダ２２３から出力されるプレリセット信号にのみによりリセットされる。
【０１１１】
比較器２２４では、デコーダ２２３から出力されるゲート信号と、基準信号４０の位相を比較し、基準信号４０がゲート信号の範囲内にある場合は比較器２２４から、カウンタ２２５に対してのアップダウン制御は行わない。このため、カウンタ２２５から出力されるデジタルデータは変化しない。
【０１１２】
基準信号４０がゲート信号下側（−１μｓ）から外れた場合は、カウンタ２２５に対してアップ制御が掛かり図１の制御電圧生成回路１４に対して図１の電圧制御発振器７に対して周波数を上げる方向に制御する。
【０１１３】
基準信号４０がゲート信号上側（＋１μｓ）から外れた場合は、カウンタ２２５に対してダウン制御が掛かり図１の制御電圧生成回路１４に対して図１の電圧制御発振器７に対して周波数を下げる方向に制御する。
【０１１４】
基準信号４０がゲート信号内に戻った場合は、カウンタ２２５に対してアップダウン制御は停止する。
【０１１５】
以上第１と第２の位相比較の動作の違いは、第１の位相比較のようにカウンタをそれぞれ待たせて値を比較するか、第２の位相比較のようにカウンタは一つで、外部から入力される基準信号のタイミングと内部で生成したゲート信号の位相関係を見て比較するかの違いで、第２の位相比較はある程度周波数誤差による、位相の流れが生じてもそれを許容する方式になっている。
【０１１６】
次に「制御電圧の推測による電圧制御」について、図５を参照して説明する。
【０１１７】
「制御電圧の推測による電圧制御」とは、外部リファレンス信号３１が正常に供給されていた時点の制御電圧を監視し、外部リファレンス信号３１の異常を検出した場合には、それ以前の動作から推測した制御電圧を生成して電圧制御発振器（ＶＣＯ）７の周波数精度を保つ制御機能である。
【０１１８】
図５は本発明のＰＬＬ回路の制御電圧の推測による電圧制御の時間的な関係を示す推移図である。
【０１１９】
これは、図５の包囲枠で囲まれた部分に示す「正常時トレースする制御電圧の動作状態Ａ」の、正常時に動作しているデジタル制御電圧出力信号４３対応の制御電圧３７をＣＰＵ１５にてトレースし記憶しておき、異常時には、正常時に記憶しておいた制御電圧の動作状態Ａを元にして制御電圧３７を推測制御するものである。
【０１２０】
ＣＰＵ１５は、制御電圧生成回路１４のデジタル制御電圧出力信号４４およびＡ／Ｄ変換器４の出力３５を監視し、外部リファレンス３９が正常な場合の電圧制御発振器（ＶＣＯ）７の制御電圧３７を常時トレースしている（図５の包囲枠で囲まれた部分に示す「正常時トレースする制御電圧の動作状態Ａ」の、長波線で示される「正常時に動作しているデジタル制御電圧出力信号４３対応の制御電圧３７」）。
【０１２１】
このトレースにより、制御電圧３７の外部リファレンス３９に対する変化の傾向を計算により推測する（図５の１点長鎖線で示される「正常時トレースし計算により求めた推測の制御電圧３７」）。
【０１２２】
外部リファレンス３１の異常が検出された場合には、前述のように、制御電圧３７を生成する基準となる信号を、Ａ／Ｄ変換器４の出力３５から制御電圧生成回路１４のデジタル制御電圧出力信号４３にセレクタ５において切替える。このときＣＰＵ１５は、制御電圧の動きをトレースすることにより推測したデジタル制御電圧出力信号４３制御用のデジタルデータ出力４５を制御電圧生成回路１４に入力する。
【０１２３】
これにより、ＣＰＵ１５の計算により求めた推測の制御電圧３７により電圧制御発振器（ＶＣＯ）７の出力周波数が制御される。図５に点線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」がこの状態を示す。
【０１２４】
なお、このＣＰＵ１５の計算により求めた推測の制御電圧３７は、前述したように、外部リファレンス３１の異常継続時間に応じて、図５のＴ３’またはＴ３の時点まで出力される。
【０１２５】
これにより、本セレクタ５による切替えの動作を実施することによる効果として、外部リファレンス３１の異常検出時のＡ／Ｄ変換器４の出力３５に基づいて前置ホールドした場合よりも（図５に示す異常発生時Ｔ１における前値ホールドとする場合の制御電圧３７)、周波数制度のずれを小さくすることが出来る。
【０１２６】
その理由は、前値ホールドとする場合の制御電圧３７は異常が発生する直前のＡ／Ｄ変換器４の出力３５に基づくものであるのに対し、正常時の動作を継続的にトレースして推測した値を使用する点で、より正常時の状態に近似できるからである。
【０１２７】
次に、外部リファレンス３１が異常から復帰した場合(図５における異常終了の時間Ｔ２時点）、すぐに外部リファレンス３１による同期制御に戻した場合、内部フレーム信号４１の位置によっては、装置出力信号の同期が飛ぶことによりＳＦＮが破綻する場合がある。
【０１２８】
このため、デジタル位相比較器１３で検出した基準信号４０の位相と内部フレーム信号４１の位相の差がなくなるまでセレクタ５の切り戻しを行わない。
【０１２９】
本復帰時の動作を実施することによる効果として、異常からの復帰時に、内部フレーム信号４１が基準信号４０に対して位相差がなくなった時点(図５における位相比較による位相差がなくなった位相比較時間Ｔ４の時点）、で切戻しを行うように制御しているため(図５における位相比較時間Ｔ４の時点で、実線で示す「デジタル制御電圧出力信号４３選択による制御電圧３７」から「Ａ／Ｄ出力３５選択による制御電圧３７」）、異常発生、異常中、異常からの復帰においても早く、信号の破綻、瞬断等なしに運用を継続することが可能となる。
【０１３０】
その理由は、正常に復帰時の動作において、前値ホールド時の場合に比べて、異常が終了してからの復旧動作が、トレースにより求めた推測の制御電圧３７を元に制御されていることにより、より正常時の動作に早く収斂するからである。
【０１３１】
次に本発明の第２の実施の形態につき説明する。
入力ＴＳ信号３９のデータには、ＭＰＥＧ信号をデコードする場合に必要とされるタイムスタンプが埋め込まれている。
【０１３２】
このため、このタイムスタンプ信号と装置内部で２７ＭＨｚのＣＬＫでカウントアップするカウンタ値を比較し、値が常に同じになるように制御を行い、この結果を１０ＭＨｚ電圧制御発振器（ＶＣＯ）７への制御電圧３７の生成に使用することで１０ＭＨｚＣＬＫ３８の周波数精度を保つ制御方法がある。
【０１３３】
これまでの説明において、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）７への制御電圧３７を制御電圧として全て説明したが、制御電圧３７の代わりに、Ａ／Ｄ変換器からの出力３５、制御電圧生成回路１４からのデジタル制御電圧出力信号４３、およびセレクタからのデジタル制御電圧出力信号３６等で置き換え制御電圧によるＰＬＬ回路の制御を行うことは同等である。
【産業上の利用可能性】
【０１３４】
地上デジタル放送分野、リファレンス同期を使用した同期システム。
【図面の簡単な説明】
【０１３５】
【図１】本発明のＰＬＬ回路の構成を示す構成図である。
【図２】本発明のＰＬＬ回路のＤ／Ａ変換器の制御電圧出力のアラーム発生時の時間的な関係を示す推移図である。
【図３】カウント値により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【図４】ゲート信号により電圧制御を実施する本発明のデジタルＰＬＬ回路のデジタル位相比較器の構成図である。
【図５】本発明のＰＬＬ回路の制御電圧の推測による電圧制御の時間的な関係を示す推移図である。
【符号の説明】
【０１３６】
１，２ 分周器
３ 位相比較器
４ Ａ／Ｄ変換器
５ セレクタ
６ Ｄ／Ａ変換器
７ 電圧制御発振器（ＶＣＯ）
８ 検波器
９ 制御電圧切替回路
１０ フレーム信号検出器回路
１１ デジッタ・基準信号生成回路
１２ 内部フレーム信号生成回路
１３ デジタル位相比較器
１４ 制御電圧生成回路
１５ ＣＰＵ
３１ 外部リファレンス信号
３２ アラーム信号
３３ 第１の制御電圧切替信号
３４ 第２の制御電圧切替信号
３５ 出力
３６ デジタル制御電圧出力信号
３７ 制御電圧出力
３８ クロック（ＣＬＫ）
３９ 入力ＴＳ信号
４０ 基準信号
４１ 内部フレーム信号
４３，４４ デジタル制御電圧出力信号
４５ デジタルデータ出力
１００ アナログＰＬＬ回路
２００ デジタルＰＬＬ回路
【特許請求の範囲】
【請求項１】
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路。
【請求項２】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，または請求項４記載のＰＬＬ回路。
【請求項６】
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【請求項７】
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【請求項８】
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項９】
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１０】
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１１】
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１２】
ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路。
【請求項１３】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１４】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１５】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１６】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１７】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，または請求項１６記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１８】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，または１７記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１９】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，または１７記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２０】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２１】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２２】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２３】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２４】
ＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２５】
請求項１３から請求項２３の外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラム。
【請求項２６】
ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラム。
【請求項１】
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路。
【請求項２】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，または請求項４記載のＰＬＬ回路。
【請求項６】
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【請求項７】
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，または５記載のＰＬＬ回路。
【請求項８】
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項９】
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１０】
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１１】
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１，２，３，４，５，６，または７記載のＰＬＬ回路。
【請求項１２】
ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路。
【請求項１３】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部リファレンス信号である外部同期クロックに位相同期するアナログＰＬＬ回路と、入力ＴＳ信号から検出したフレーム同期信号を元に位相同期するデジタルＰＬＬ回路と、前記外部同期クロックのエラーを検出し、エラーの状況により、前記アナログＰＬＬ回路および前記デジタルＰＬＬ回路の電圧制御発振器に供給する制御電圧を制御するための制御信号を生成する検出回路とを備え、前記外部同期クロックが正常時は前記アナログＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御し、外部同期クロックのエラーを前記検出回路で検出した時は、前記入力ＴＳ信号から検出した前記フレーム同期信号を参照し、前記デジタルＰＬＬ回路により前記電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１４】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになったことにより、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧に切り替えることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１５】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以内であれば、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１６】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、アナログＰＬＬ回路における電圧制御発振器に供給する制御電圧レベルとデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧レベルが同一レベルになった時点が、エラー発生から予め決められた経過時間以上であれば、電圧制御発振器に供給する制御電圧をデジタルＰＬＬ回路からの電圧制御発振器に供給する制御電圧のままとすることを特徴とする請求項１３記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１７】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックのエラー終了後、デジタルＰＬＬ回路において、入力ＴＳ信号から検出したフレーム同期信号の基準信号と内部フレーム信号の位相をデジタル位相比較器により比較し、位相が一致したことにより、電圧制御発振器に供給する制御電圧をアナログＰＬＬ回路からの電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，または請求項１６記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１８】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と内部フレーム信号の位相を、カウンタにより比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，または１７記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項１９】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
デジタル位相比較器によりフレーム同期信号の基準信号と、基準信号の周期で決まる値でカウンタをリセットする信号を出力し、リセット信号のタイミングを中心のとしたゲート信号を生成するデコーダから出力されるゲート信号の位相を比較し、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，または１７記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２０】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
外部同期クロックの正常時の電圧制御発振器に供給する制御電圧をトレースし記録しておくことにより、外部同期クロックのエラーを検出回路で検出した時、トレースし記録しておいた制御電圧を元に、電圧制御発振器に供給する制御電圧を生成することを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２１】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２２】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の特定時間の１個の制御電圧を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２３】
外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、
正常時予め決められた一定時間毎にトレースし記録しておいた制御電圧を元に、一定時間毎にトレースし記録しておいた制御電圧の複数個の制御電圧の平均値を、電圧制御発振器に供給する制御電圧とすることを特徴とする請求項１３，１４，１５，１６，１７，１８，または１９記載のＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２４】
ＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法であって、ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧を制御することを特徴とするＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法。
【請求項２５】
請求項１３から請求項２３の外部リファレンス信号である外部同期クロックの異常時におけるＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラム。
【請求項２６】
ＭＰＥＧ信号をデコードするタイムスタンプが埋め込まれている入力ＴＳ信号のタイムスタンプ信号と装置内部のＣＬＫでカウントアップするカウンタ値を比較し、値が同じになるように電圧制御発振器に供給する制御電圧の制御方法の処理をコンピュータに実行させるためのＰＬＬ回路の電圧制御発振器に供給する制御電圧の制御用プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１４１５８３（Ｐ２００８−１４１５８３Ａ）
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願番号】特願２００６−３２７０５９（Ｐ２００６−３２７０５９）
【出願日】平成１８年１２月４日（２００６．１２．４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２０年６月１９日（２００８．６．１９）
【国際特許分類】
【出願日】平成１８年１２月４日（２００６．１２．４）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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