アナログメモリ回路及びビデオ信号処理装置
【課題】ビデオ信号等の高周波信号の処理に適したアナログメモリ回路を提供する。
【解決手段】サンプリングされた入力信号を電荷として保持するキャパシタＣと、サンプリング時においてキャパシタＣに入力信号を供給してキャパシタＣに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時においてキャパシタＣの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを切り替えるスイッチング素子Ｔｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂとを備えたメモリ単位５２を含むアナログメモリ回路４２により上記課題を解決することができる。
【解決手段】サンプリングされた入力信号を電荷として保持するキャパシタＣと、サンプリング時においてキャパシタＣに入力信号を供給してキャパシタＣに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時においてキャパシタＣの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを切り替えるスイッチング素子Ｔｉａ，Ｔｉｂ，Ｔｏａ，Ｔｏｂとを備えたメモリ単位５２を含むアナログメモリ回路４２により上記課題を解決することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、優れた高周波特性を有するアナログメモリ回路及びビデオ信号処理装置に関する。
【背景技術】
【０００２】
特許文献１に開示されているように、コンポジット信号と呼ばれる輝度信号（Ｙ）、色差信号（Ｃ）及び同期信号（Ｓｙｎｃ）が重畳されたビデオ信号をＲＧＢ信号等に変換するビデオ信号処理装置が広く用いられている。
【０００３】
図８に、従来のビデオ信号処理装置の構成を示す。アンテナ１０で受信された電波からチューナ１２によって所望のチャンネルのビデオ信号が選択され、ＳＡＷフィルタ１４及び中間周波数変換回路１６で処理された後、Ｙ／Ｃ分離回路１８において輝度信号（Ｙ）＋同期信号（Ｓｙｎｃ）と色差信号（Ｃ）とに分離され、信号処理回路２０において輪郭補正等の後処理を経た後にブラウン管２２に画像として表示される。
【０００４】
輝度信号（Ｙ）はコンポジット信号の直流成分で表される。また、色差信号（Ｃ）は、図９に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号（Ｙ）に重畳されている。
【０００５】
したがって、連続する２水平ラインの輝度信号（Ｙ）の相関が強い場合、図１０に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって輝度信号（Ｙ）のみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって色差信号（Ｃ）のみを抽出するバンドパス・フィルタを構成することができる。すなわち、ビデオ信号を遅延させるためのメモリ回路と加算回路／減算回路とによってＹ／Ｃ分離回路１８を構成することができる。
【０００６】
一方、連続する２水平ラインの輝度信号（Ｙ）の相関が弱い場合、２水平ラインのビデオ信号を加算又は減算するだけでは輝度信号（Ｙ）と色差信号（Ｃ）とを分離することができない。そこで、一般的に、抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離が行われる。トラップ・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。トラップ・フィルタによって、ビデオ信号から輝度信号（Ｙ）及び同期信号（Ｓｙｎｃ）が分離されて出力される。バンドパス・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。バンドパス・フィルタによって、ビデオ信号から色差信号（Ｃ）のみが分離されて出力される。
【０００７】
このように、輝度信号（Ｙ）の相関に基づいてＹ／Ｃ分離の処理を切り替えるためには、基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）又は１つ後の水平ラインのビデオ信号（Ｈ２）との相関を調べる必要がある。例えば、メモリ回路を備えた比較回路を設けることによって、ビデオ信号Ｈ０〜Ｈ２をメモリ回路に保持し、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関、を調査し、その結果に応じてＹ／Ｃ分離回路を切り替えて処理を施すことができる。
【０００８】
【特許文献１】特開２００３−３２７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
Ｙ／Ｃ分離回路及び比較回路に用いられるメモリ回路としては、キャパシタとスイッチとによって構成されるアナログメモリ回路を適用することができる。アナログメモリ回路は、入力信号の強度に応じた電荷を複数のキャパシタに順次蓄積させることによって、入力信号をサンプリングして記憶する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、量子化による誤差が発生しない利点がある。
【００１０】
ビデオ信号のように高周波成分を含む信号を処理するアナログメモリ回路は、ダイナミックレンジが広く、信号処理速度が高速であることが望まれる。また、回路の寄生容量が高くなると周波数特性が低下するので、処理対象となる信号に対して寄生容量の影響が少ないことが好ましい。
【００１１】
そこで、本発明は、これらの要件を満足するアナログメモリ回路及びビデオ信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、サンプリングされた入力信号を電荷として保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路である。
【００１３】
このように、入力信号をサンプリングしたサンプリング値を電荷として保持したキャパシタを出力時においてオペアンプの反転出力端子及び出力端子にそれぞれ接続させることによって、オペアンプの反転出力端子と出力端子との間にキャパシタの端子電圧が印加され、オペアンプからキャパシタの端子電圧に略等しい電圧が出力される。このようなアナログメモリ回路を用いることによって、入力信号の電圧値をキャパシタにアナログ値として保存（記憶）させることができる。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点を得られる。
【００１４】
また、電圧オペアンプ形のアナログメモリ回路を用いた場合に比べて処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。また、電荷転送型のアナログメモリ回路を用いた場合に比べて信号処理速度が高速であるアナログメモリ回路を提供することができる。
【００１５】
具体的には、前記メモリ単位を複数備え、前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることによってアナログメモリ回路を構成することができる。
【００１６】
このようなアナログメモリ回路は、遅延されたビデオ信号を用いてビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路を備えたビデオ信号処理装置に適用することができる。すなわち、ビデオ信号のような高周波の信号を処理する際に本発明のアナログメモリ回路は有用である。
【発明の効果】
【００１７】
本発明によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。本発明におけるアナログメモリ回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Ｙ／Ｃ分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態におけるビデオ信号処理装置１００は、図１に示すように、アンテナ１０、チューナ１２、ＳＡＷフィルタ１４、中間周波数変換回路１６、メモリ回路３０、比較回路３２、Ｙ／Ｃ分離回路３４、信号処理回路２０及びブラウン管２２を含んで構成される。ビデオ信号処理装置１００において、従来のビデオ信号処理装置と同等の構成要素には図８と同一の符号を付して示して説明を省略する。
【００１９】
メモリ回路３０は、中間周波数変換回路１６から出力されたビデオ信号を受けて、複数の水平ラインに相当するビデオ信号を所定の遅延時間保持し、その後、比較回路３２及びＹ／Ｃ分離回路３４へ出力する。本実施の形態では、比較回路３２において基準となる水平ラインのビデオ信号Ｈ１とその１つ前の水平ラインのビデオ信号Ｈ０又は１つ後の水平ラインのビデオ信号Ｈ２との相関を調べるものとする。Ｙ／Ｃ分離回路３４では、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関に基づいて加算回路／減算回路を用いたフィルタ又はＣＲフィルタを切り替えてＹ／Ｃ処理を施す。
【００２０】
メモリ回路３０は、スイッチング素子及びキャパシタを含んでなるメモリ単位を複数備えたアナログメモリ回路を備える。メモリ回路３０では、アナログメモリ回路を直列に接続し、各アナログメモリ回路においてビデオ信号を所定の遅延時間（水平同期期間の整数倍の時間）だけ遅延させて複数の水平ラインのビデオ信号を出力する。すなわち、メモリ回路３０は、ビデオ信号の遅延回路として用られる。
【００２１】
例えば、メモリ回路３０は、図２に示すように、基準の水平ラインのビデオ信号Ｈ１を保持及び出力するためのアナログメモリ回路４２−１、基準より１つ前の水平ラインのビデオ信号Ｈ２を保持及び出力するためのアナログメモリ回路４２−２を含んで構成される。アナログメモリ回路４２−１，４２−２は直列に接続される。中間周波数変換回路１６から出力されたビデオ信号は第１段目のアナログメモリ回路４２−１に入力される。なお、比較回路３２においてさらに多数の水平ラインのビデオ信号間の相関関係を調査する場合にはアナログメモリ回路４２の数を増加させればよい。
【００２２】
具体的には、アナログメモリ回路４２−１，４２−２の各々は、図３に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。メモリ単位５２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、アナログメモリ回路４２−１〜４２−ｎの各々にｍ＝９１１個のメモリ単位５２が設けられる。これによって、アナログメモリ回路４２−１，４２−２のそれぞれに１水平ライン分のビデオ信号をサンプリングして保持することができる。
【００２３】
オペアンプ５０ａの反転入力端子と出力端子とは短絡される。オペアンプ５０ａは、その非反転入力端子に中間周波数変換回路１６から出力されるビデオ信号を受けて、ビデオ信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。
【００２４】
メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
【００２５】
メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子若しくはオペアンプ５０ｂの出力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地する、オペアンプ５０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。
【００２６】
メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。
【００２７】
シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中からビデオ信号を記憶させる単位とビデオ信号を出力させる単位とを順に選択するために設けられる。メモリ単位５２−１〜５２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。すなわち、フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００２８】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００２９】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。
【００３０】
中間周波数変換回路１６からシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ５０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されているビデオ信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されているビデオ信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００３１】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００３２】
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。
【００３３】
シフトレジスタ５４の段数及びメモリ単位５２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力させることができる。
【００３４】
メモリ回路３０では、図２に示すように、アナログメモリ回路４２−１の出力をアナログメモリ回路４２−２へ入力することによって、アナログメモリ回路４２−１，４２−２からそれぞれ基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）が出力される。これらのビデオ信号（Ｈ０，Ｈ１）と併せて基準の１つ後の水平ラインのビデオ信号（Ｈ２）が比較回路３２及びＹ／Ｃ分離回路３４に入力される。
【００３５】
このように、メモリ回路３０にアナログメモリ回路４２−１，４２−２を適用することによって、ビデオ信号の電圧値をキャパシタ５２ｃにアナログ値として保存する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点がある。
【００３６】
アナログメモリ回路４２−１，４２−２の各々は、図４に示すように、オペアンプ６０ａ，６０ｂ、複数のメモリ単位６２−１〜６２−ｍ及びシフトレジスタ６４を含む回路として構成することもできる。図４に示すアナログメモリ回路４２は、電圧オペアンプ型と呼ばれる回路である。上記と同様に、メモリ単位６２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００３７】
メモリ単位６２−１〜６２−ｍの各々は、キャパシタと、オペアンプ６０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの端子電圧をオペアンプ６０ｂへ伝達するためのスイッチング素子とを含んで構成される。
【００３８】
メモリ単位６２−１を例に説明する。メモリ単位６２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ６０ａの出力端子若しくはオペアンプ６０ｂの非反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ６０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ６０ｂの非反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。
【００３９】
メモリ単位６２−２〜６２−ｍもメモリ単位６２−１と同様の構成を有する。メモリ単位６２−１のトランジスタＴｉａのゲートは、次段のメモリ単位６２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位６２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位６２−（ｉ＋１）に接続される。
【００４０】
シフトレジスタ６４は、図３のシフトレジスタ５４と同様に、メモリ単位６２−１〜６２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００４１】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位６２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位６２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位６２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位６２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位６２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００４２】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ６４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位６２−１〜６２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００４３】
中間周波数変換回路１６からシフトレジスタ６４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ６０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−１のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−１のキャパシタＣに蓄積される。すなわち、メモリ単位６２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−２のトランジスタＴｏａが導通状態となり、メモリ単位６２−２のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。オペアンプ６０ｂの出力端子と反転入力端子とは短絡されているので、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００４４】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−２のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−２のキャパシタＣに蓄積される。すなわち、メモリ単位６２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−３のトランジスタＴｏａが導通状態となり、メモリ単位６２−３のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。これによって、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００４５】
以下、同様にクロックパルスが入力される度にシフトレジスタ６４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位６２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位６２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。
【００４６】
シフトレジスタ６４の段数及びメモリ単位６２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００４７】
ただし、電圧オペアンプ型のアナログメモリ回路４２では、図５に示すように、メモリ単位６２の段数が増加するにつれて、出力側のオペアンプ６０ｂの非反転入力端子は比較的大容量の寄生容量Ｃｐの影響を受けることになる。寄生容量Ｃｐは、アナログメモリ回路４２における周波数特性を低下させる。したがって、ビデオ信号のように回路の高周波特性の影響を受け易い信号を扱う場合には、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、寄生容量Ｃｐの影響を受け難く、ダイナミックレンジが広く、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００４８】
アナログメモリ回路４２−１，４２−２の各々は、図６に示すように、オペアンプ７０ａ，７０ｂ、複数のメモリ単位７２−１〜７２−ｍ、シフトレジスタ７４、転送キャパシタ７６、切替スイッチ７８、出力キャパシタ８０及びオペアンプ８２を含む回路として構成することもできる。図６に示すアナログメモリ回路４２は、電荷転送型と呼ばれる回路である。上記と同様に、メモリ単位７２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００４９】
メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ７０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタに蓄積された電荷を転送キャパシタ７６へ転送するためのスイッチング素子とを含んで構成される。
【００５０】
メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ７０ａの出力端子若しくはオペアンプ７０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ７０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ７０ｂの反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。
【００５１】
メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａのゲートは、次段のメモリ単位７２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。
【００５２】
オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６と切替スイッチ７８が並列に接続される。さらに、オペアンプ７０ｂの出力端子は、切替スイッチ７８を介してオペアンプ８２の非反転入力端子に接続される。切替スイッチ７８は、転送キャパシタ７６の両端を短絡する状態、又は、オペアンプ７０ｂの出力端子とオペアンプ８２の非反転入力端子を接続する状態を排他的に切り替える。また、オペアンプ８２の非反転入力端子は出力キャパシタ８０を介して接地され、オペアンプ８２の反転入力端子にはオペアンプ８２の出力端子が接続される。
【００５３】
シフトレジスタ７４は、図３のシフトレジスタ５４と同様に、メモリ単位７２−１〜７２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００５４】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位７２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位７２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位７２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位７２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位７２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００５５】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ７４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００５６】
中間周波数変換回路１６からシフトレジスタ７４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ７０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−２のトランジスタＴｏａが導通状態となり、メモリ単位７２−２のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−２のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６の両端間の電圧が印加される。オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ８０の反転出力端子と出力端子とは短絡されているので、メモリ単位７２−２のキャパシタＣの端子電圧と略等しい電圧がオペアンプ８２の出力端子から出力される。転送キャパシタ７６に転送された電荷は、切替スイッチ７８を切り替えて転送キャパシタ７６の両端を短絡することによってリセットすることができる。
【００５７】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａが導通状態となり、メモリ単位７２−３のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−３のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送されることによって、オペアンプ８２の出力端子からその端子電圧と等しい電圧が出力される。
【００５８】
以下、同様にクロックパルスが入力される度にシフトレジスタ７４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていた電荷が転送キャパシタ７６に転送されて、ビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。
【００５９】
シフトレジスタ７４の段数及びメモリ単位７２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００６０】
ただし、電荷転送型のアナログメモリ回路４２では、各メモリ単位７２のキャパシタＣと転送キャパシタ７６との容量比によって出力電圧が決定される。したがって、メモリ単位７２毎のキャパシタＣのばらつきがアナログメモリ回路４２からの出力電圧とキャパシタＣの端子電圧とのずれの原因となる。一方、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２に含まれるキャパシタＣが出力側のオペアンプ５０ｂに直接接続されるので、キャパシタＣのばらつきの影響を受けない。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、ダイナミックレンジが広いビデオ信号処理装置１００を提供することができる。
【００６１】
また、電荷転送型のアナログメモリ回路４２では、メモリ単位７２のキャパシタＣへの電荷の蓄積、メモリ単位７２のキャパシタＣから転送キャパシタ７６への電荷の転送、及び、転送キャパシタ７６の電荷の放電、のステップを行う必要がある。これに対して、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２のキャパシタＣへの電荷の蓄積、及び、オペアンプ５０ｂへのキャパシタＣの接続、のステップを行うのみでよい。したがって、図３に示す回路構成のアナログメモリ回路４２におけるメモリへの書き込み及び読み出しに掛かる時間は電荷転送型のアナログメモリ回路４２よりも短縮できる。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００６２】
比較回路３２は、メモリ回路３０から複数の水平ライン分のビデオ信号を受けて、ビデオ信号の水平ライン間の相関を調査する。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２、を受けて、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関を調査する。ビデオ信号Ｈ１とビデオ信号Ｈ０との相関関係は数式（１）に示す共分散Ｓ０１によって評価することができる。同様に、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関関係は数式（２）に示す共分散Ｓ２１によって評価することができる。ここで、Ｈ０（ｉ）はビデオ信号Ｈ０のｉ番目のサンプリング値、Ｈ１（ｉ）はビデオ信号Ｈ１のｉ番目のサンプリング値、Ｈ２（ｉ）はビデオ信号Ｈ２のｉ番目のサンプリング値、Ｈ０ａｖｅはビデオ信号Ｈ０の平均値、Ｈ１ａｖｅはビデオ信号Ｈ１の平均値、Ｈ２ａｖｅはビデオ信号Ｈ２の平均値、１水平ライン当たりのｍはサンプリング数である。
【００６３】
【数１】
【００６４】
比較回路３２は、共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１が所定の閾値Ｔ２１より小さい場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１が所定の閾値Ｔ２１以上である場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１も所定の閾値Ｔ２１以上である場合には、共分散Ｓ０１と共分散Ｓ２１とを比較してより相関が高いビデオ信号のペアの加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。また、共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１も所定の閾値Ｔ２１よりも小さい場合には、ビデオ信号Ｈ１に対して抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離を行うように制御信号をＹ／Ｃ分離回路３４へ出力する。
【００６５】
Ｙ／Ｃ分離回路３４は、図７に示すように、加減算フィルタ回路９０、ＣＲフィルタ回路９２を含んで構成される。Ｙ／Ｃ分離回路３４は、メモリ回路３０から複数の水平ライン分のビデオ信号及び比較回路３２からの制御信号を受けて、制御信号の指示内容に応じて加減算フィルタ回路９０及びＣＲフィルタ回路９２のいずれか一方を選択してビデオ信号のＹ／Ｃ分離を行う。
【００６６】
加減算フィルタ回路９０には、メモリ回路３０から複数の水平ラインのビデオ信号が入力される。本実施の形態では、比較回路３２と同様に、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２が入力される。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ０を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ０を減算することによって色差信号（Ｃ）を抽出する。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ２を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ２を減算することによって色差信号（Ｃ）を抽出する。
【００６７】
なお、選択回路９０ａは、ビデオ信号Ｈ０，Ｈ１，Ｈ２からいずれか２つを選択して加算回路９０ｂ及び減算回路９０ｃに入力する回路である。選択回路９０ａは、周知のスイッチング回路により構成することができる。加算回路９０ｂは、選択回路９０ａにおいて選択されたビデオ信号を加算して出力する回路である。減算回路９０ｃは、選択回路９０ａにおいて選択されたビデオ信号を減算して出力する回路である。これら加算回路９０ｂ及び減算回路９０ｃは周知の回路構成により実現することができる。
【００６８】
ＣＲフィルタ回路９２には、トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂを含んで構成される。ＮＴＳＣ方式のビデオ信号に対しては、トラップ・フィルタ９２ａは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。また、バンドパス・フィルタ９２ｂは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂは、抵抗、容量、オペアンプ等を適宜組み合わせることによって構成することができる。
【００６９】
ＣＲフィルタ回路９２には、メモリ回路３０から基準の水平ラインのビデオ信号が入力される。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１が入力される。ＣＲフィルタ回路９２は、比較回路３２からビデオ信号Ｈ１に対してＣＲフィルタを用いてＹ／Ｃ分離処理を行うように指示する制御信号を受けると、トラップ・フィルタをビデオ信号Ｈ１に対して適用することによって輝度信号（Ｙ）を抽出して出力する。また、バンドパス・フィルタをビデオ信号Ｈ１に対して適用することによって色差信号（Ｃ）を抽出して出力する。
【００７０】
このように分離された輝度信号（Ｙ）及び色差信号（Ｃ）には信号処理回路２０において輪郭補正等の後処理が行われた後、ブラウン管２２に画像として表示される。
【００７１】
以上のように、本実施の形態によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるメモリ回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるアナログメモリ回路の構成例を示す回路図である。
【図４】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図５】本発明の実施の形態におけるアナログメモリ回路における寄生容量の影響を説明する図である。
【図６】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図７】本発明の実施の形態におけるＹ／Ｃ分離回路の構成を示すブロック図である。
【図８】従来のビデオ信号処理装置の構成を示すブロック図である。
【図９】ビデオ信号の色差信号（Ｃ）の特性を説明する図である。
【図１０】コムフィルタの構成を示す図である。
【符号の説明】
【００７３】
１０ アンテナ、１２ チューナ、１４ フィルタ、１６ 中間周波数変換回路、１８ 分離回路、２０ 信号処理回路、２２ ブラウン管、３０ メモリ回路、３２ 比較回路、３４ Ｙ／Ｃ分離回路、４２ アナログメモリ回路、５０ａ，５０ｂ オペアンプ、５２ｃ キャパシタ、５２ メモリ単位、５４ シフトレジスタ、６０ａ，６０ｂ オペアンプ、６２ メモリ単位、６４ シフトレジスタ、７０ａ，７０ｂ オペアンプ、７０ａ オペアンプ、７２ メモリ単位、７４ シフトレジスタ、７６ 転送キャパシタ、７８ 切替スイッチ、８０ 出力キャパシタ、８２ オペアンプ、９０ 加減算フィルタ回路、９０ａ 選択回路、９０ｂ 加算回路、９０ｃ 減算回路、９２ ＣＲフィルタ回路、９２ａ トラップ・フィルタ、９２ｂ バンドパス・フィルタ、１００ ビデオ信号処理装置。
【技術分野】
【０００１】
本発明は、優れた高周波特性を有するアナログメモリ回路及びビデオ信号処理装置に関する。
【背景技術】
【０００２】
特許文献１に開示されているように、コンポジット信号と呼ばれる輝度信号（Ｙ）、色差信号（Ｃ）及び同期信号（Ｓｙｎｃ）が重畳されたビデオ信号をＲＧＢ信号等に変換するビデオ信号処理装置が広く用いられている。
【０００３】
図８に、従来のビデオ信号処理装置の構成を示す。アンテナ１０で受信された電波からチューナ１２によって所望のチャンネルのビデオ信号が選択され、ＳＡＷフィルタ１４及び中間周波数変換回路１６で処理された後、Ｙ／Ｃ分離回路１８において輝度信号（Ｙ）＋同期信号（Ｓｙｎｃ）と色差信号（Ｃ）とに分離され、信号処理回路２０において輪郭補正等の後処理を経た後にブラウン管２２に画像として表示される。
【０００４】
輝度信号（Ｙ）はコンポジット信号の直流成分で表される。また、色差信号（Ｃ）は、図９に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号（Ｙ）に重畳されている。
【０００５】
したがって、連続する２水平ラインの輝度信号（Ｙ）の相関が強い場合、図１０に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって輝度信号（Ｙ）のみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって色差信号（Ｃ）のみを抽出するバンドパス・フィルタを構成することができる。すなわち、ビデオ信号を遅延させるためのメモリ回路と加算回路／減算回路とによってＹ／Ｃ分離回路１８を構成することができる。
【０００６】
一方、連続する２水平ラインの輝度信号（Ｙ）の相関が弱い場合、２水平ラインのビデオ信号を加算又は減算するだけでは輝度信号（Ｙ）と色差信号（Ｃ）とを分離することができない。そこで、一般的に、抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離が行われる。トラップ・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。トラップ・フィルタによって、ビデオ信号から輝度信号（Ｙ）及び同期信号（Ｓｙｎｃ）が分離されて出力される。バンドパス・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。バンドパス・フィルタによって、ビデオ信号から色差信号（Ｃ）のみが分離されて出力される。
【０００７】
このように、輝度信号（Ｙ）の相関に基づいてＹ／Ｃ分離の処理を切り替えるためには、基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）又は１つ後の水平ラインのビデオ信号（Ｈ２）との相関を調べる必要がある。例えば、メモリ回路を備えた比較回路を設けることによって、ビデオ信号Ｈ０〜Ｈ２をメモリ回路に保持し、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関、を調査し、その結果に応じてＹ／Ｃ分離回路を切り替えて処理を施すことができる。
【０００８】
【特許文献１】特開２００３−３２７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
Ｙ／Ｃ分離回路及び比較回路に用いられるメモリ回路としては、キャパシタとスイッチとによって構成されるアナログメモリ回路を適用することができる。アナログメモリ回路は、入力信号の強度に応じた電荷を複数のキャパシタに順次蓄積させることによって、入力信号をサンプリングして記憶する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、量子化による誤差が発生しない利点がある。
【００１０】
ビデオ信号のように高周波成分を含む信号を処理するアナログメモリ回路は、ダイナミックレンジが広く、信号処理速度が高速であることが望まれる。また、回路の寄生容量が高くなると周波数特性が低下するので、処理対象となる信号に対して寄生容量の影響が少ないことが好ましい。
【００１１】
そこで、本発明は、これらの要件を満足するアナログメモリ回路及びビデオ信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、サンプリングされた入力信号を電荷として保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路である。
【００１３】
このように、入力信号をサンプリングしたサンプリング値を電荷として保持したキャパシタを出力時においてオペアンプの反転出力端子及び出力端子にそれぞれ接続させることによって、オペアンプの反転出力端子と出力端子との間にキャパシタの端子電圧が印加され、オペアンプからキャパシタの端子電圧に略等しい電圧が出力される。このようなアナログメモリ回路を用いることによって、入力信号の電圧値をキャパシタにアナログ値として保存（記憶）させることができる。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点を得られる。
【００１４】
また、電圧オペアンプ形のアナログメモリ回路を用いた場合に比べて処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。また、電荷転送型のアナログメモリ回路を用いた場合に比べて信号処理速度が高速であるアナログメモリ回路を提供することができる。
【００１５】
具体的には、前記メモリ単位を複数備え、前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることによってアナログメモリ回路を構成することができる。
【００１６】
このようなアナログメモリ回路は、遅延されたビデオ信号を用いてビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路を備えたビデオ信号処理装置に適用することができる。すなわち、ビデオ信号のような高周波の信号を処理する際に本発明のアナログメモリ回路は有用である。
【発明の効果】
【００１７】
本発明によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。本発明におけるアナログメモリ回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Ｙ／Ｃ分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態におけるビデオ信号処理装置１００は、図１に示すように、アンテナ１０、チューナ１２、ＳＡＷフィルタ１４、中間周波数変換回路１６、メモリ回路３０、比較回路３２、Ｙ／Ｃ分離回路３４、信号処理回路２０及びブラウン管２２を含んで構成される。ビデオ信号処理装置１００において、従来のビデオ信号処理装置と同等の構成要素には図８と同一の符号を付して示して説明を省略する。
【００１９】
メモリ回路３０は、中間周波数変換回路１６から出力されたビデオ信号を受けて、複数の水平ラインに相当するビデオ信号を所定の遅延時間保持し、その後、比較回路３２及びＹ／Ｃ分離回路３４へ出力する。本実施の形態では、比較回路３２において基準となる水平ラインのビデオ信号Ｈ１とその１つ前の水平ラインのビデオ信号Ｈ０又は１つ後の水平ラインのビデオ信号Ｈ２との相関を調べるものとする。Ｙ／Ｃ分離回路３４では、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関に基づいて加算回路／減算回路を用いたフィルタ又はＣＲフィルタを切り替えてＹ／Ｃ処理を施す。
【００２０】
メモリ回路３０は、スイッチング素子及びキャパシタを含んでなるメモリ単位を複数備えたアナログメモリ回路を備える。メモリ回路３０では、アナログメモリ回路を直列に接続し、各アナログメモリ回路においてビデオ信号を所定の遅延時間（水平同期期間の整数倍の時間）だけ遅延させて複数の水平ラインのビデオ信号を出力する。すなわち、メモリ回路３０は、ビデオ信号の遅延回路として用られる。
【００２１】
例えば、メモリ回路３０は、図２に示すように、基準の水平ラインのビデオ信号Ｈ１を保持及び出力するためのアナログメモリ回路４２−１、基準より１つ前の水平ラインのビデオ信号Ｈ２を保持及び出力するためのアナログメモリ回路４２−２を含んで構成される。アナログメモリ回路４２−１，４２−２は直列に接続される。中間周波数変換回路１６から出力されたビデオ信号は第１段目のアナログメモリ回路４２−１に入力される。なお、比較回路３２においてさらに多数の水平ラインのビデオ信号間の相関関係を調査する場合にはアナログメモリ回路４２の数を増加させればよい。
【００２２】
具体的には、アナログメモリ回路４２−１，４２−２の各々は、図３に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。メモリ単位５２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、アナログメモリ回路４２−１〜４２−ｎの各々にｍ＝９１１個のメモリ単位５２が設けられる。これによって、アナログメモリ回路４２−１，４２−２のそれぞれに１水平ライン分のビデオ信号をサンプリングして保持することができる。
【００２３】
オペアンプ５０ａの反転入力端子と出力端子とは短絡される。オペアンプ５０ａは、その非反転入力端子に中間周波数変換回路１６から出力されるビデオ信号を受けて、ビデオ信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。
【００２４】
メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
【００２５】
メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子若しくはオペアンプ５０ｂの出力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地する、オペアンプ５０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。
【００２６】
メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。
【００２７】
シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中からビデオ信号を記憶させる単位とビデオ信号を出力させる単位とを順に選択するために設けられる。メモリ単位５２−１〜５２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。すなわち、フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００２８】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００２９】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。
【００３０】
中間周波数変換回路１６からシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ５０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されているビデオ信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されているビデオ信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００３１】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００３２】
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。
【００３３】
シフトレジスタ５４の段数及びメモリ単位５２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力させることができる。
【００３４】
メモリ回路３０では、図２に示すように、アナログメモリ回路４２−１の出力をアナログメモリ回路４２−２へ入力することによって、アナログメモリ回路４２−１，４２−２からそれぞれ基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）が出力される。これらのビデオ信号（Ｈ０，Ｈ１）と併せて基準の１つ後の水平ラインのビデオ信号（Ｈ２）が比較回路３２及びＹ／Ｃ分離回路３４に入力される。
【００３５】
このように、メモリ回路３０にアナログメモリ回路４２−１，４２−２を適用することによって、ビデオ信号の電圧値をキャパシタ５２ｃにアナログ値として保存する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点がある。
【００３６】
アナログメモリ回路４２−１，４２−２の各々は、図４に示すように、オペアンプ６０ａ，６０ｂ、複数のメモリ単位６２−１〜６２−ｍ及びシフトレジスタ６４を含む回路として構成することもできる。図４に示すアナログメモリ回路４２は、電圧オペアンプ型と呼ばれる回路である。上記と同様に、メモリ単位６２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００３７】
メモリ単位６２−１〜６２−ｍの各々は、キャパシタと、オペアンプ６０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの端子電圧をオペアンプ６０ｂへ伝達するためのスイッチング素子とを含んで構成される。
【００３８】
メモリ単位６２−１を例に説明する。メモリ単位６２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ６０ａの出力端子若しくはオペアンプ６０ｂの非反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ６０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ６０ｂの非反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。
【００３９】
メモリ単位６２−２〜６２−ｍもメモリ単位６２−１と同様の構成を有する。メモリ単位６２−１のトランジスタＴｉａのゲートは、次段のメモリ単位６２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位６２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位６２−（ｉ＋１）に接続される。
【００４０】
シフトレジスタ６４は、図３のシフトレジスタ５４と同様に、メモリ単位６２−１〜６２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００４１】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位６２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位６２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位６２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位６２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位６２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００４２】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ６４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位６２−１〜６２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００４３】
中間周波数変換回路１６からシフトレジスタ６４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ６０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−１のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−１のキャパシタＣに蓄積される。すなわち、メモリ単位６２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−２のトランジスタＴｏａが導通状態となり、メモリ単位６２−２のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。オペアンプ６０ｂの出力端子と反転入力端子とは短絡されているので、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００４４】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−２のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−２のキャパシタＣに蓄積される。すなわち、メモリ単位６２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−３のトランジスタＴｏａが導通状態となり、メモリ単位６２−３のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。これによって、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。
【００４５】
以下、同様にクロックパルスが入力される度にシフトレジスタ６４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位６２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位６２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。
【００４６】
シフトレジスタ６４の段数及びメモリ単位６２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００４７】
ただし、電圧オペアンプ型のアナログメモリ回路４２では、図５に示すように、メモリ単位６２の段数が増加するにつれて、出力側のオペアンプ６０ｂの非反転入力端子は比較的大容量の寄生容量Ｃｐの影響を受けることになる。寄生容量Ｃｐは、アナログメモリ回路４２における周波数特性を低下させる。したがって、ビデオ信号のように回路の高周波特性の影響を受け易い信号を扱う場合には、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、寄生容量Ｃｐの影響を受け難く、ダイナミックレンジが広く、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００４８】
アナログメモリ回路４２−１，４２−２の各々は、図６に示すように、オペアンプ７０ａ，７０ｂ、複数のメモリ単位７２−１〜７２−ｍ、シフトレジスタ７４、転送キャパシタ７６、切替スイッチ７８、出力キャパシタ８０及びオペアンプ８２を含む回路として構成することもできる。図６に示すアナログメモリ回路４２は、電荷転送型と呼ばれる回路である。上記と同様に、メモリ単位７２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。
【００４９】
メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ７０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタに蓄積された電荷を転送キャパシタ７６へ転送するためのスイッチング素子とを含んで構成される。
【００５０】
メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ７０ａの出力端子若しくはオペアンプ７０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ７０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ７０ｂの反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。
【００５１】
メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａのゲートは、次段のメモリ単位７２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。
【００５２】
オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６と切替スイッチ７８が並列に接続される。さらに、オペアンプ７０ｂの出力端子は、切替スイッチ７８を介してオペアンプ８２の非反転入力端子に接続される。切替スイッチ７８は、転送キャパシタ７６の両端を短絡する状態、又は、オペアンプ７０ｂの出力端子とオペアンプ８２の非反転入力端子を接続する状態を排他的に切り替える。また、オペアンプ８２の非反転入力端子は出力キャパシタ８０を介して接地され、オペアンプ８２の反転入力端子にはオペアンプ８２の出力端子が接続される。
【００５３】
シフトレジスタ７４は、図３のシフトレジスタ５４と同様に、メモリ単位７２−１〜７２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。
【００５４】
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位７２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位７２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位７２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位７２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位７２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。
【００５５】
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ７４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。
【００５６】
中間周波数変換回路１６からシフトレジスタ７４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ７０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−２のトランジスタＴｏａが導通状態となり、メモリ単位７２−２のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−２のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６の両端間の電圧が印加される。オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ８０の反転出力端子と出力端子とは短絡されているので、メモリ単位７２−２のキャパシタＣの端子電圧と略等しい電圧がオペアンプ８２の出力端子から出力される。転送キャパシタ７６に転送された電荷は、切替スイッチ７８を切り替えて転送キャパシタ７６の両端を短絡することによってリセットすることができる。
【００５７】
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａが導通状態となり、メモリ単位７２−３のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−３のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送されることによって、オペアンプ８２の出力端子からその端子電圧と等しい電圧が出力される。
【００５８】
以下、同様にクロックパルスが入力される度にシフトレジスタ７４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていた電荷が転送キャパシタ７６に転送されて、ビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。
【００５９】
シフトレジスタ７４の段数及びメモリ単位７２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
【００６０】
ただし、電荷転送型のアナログメモリ回路４２では、各メモリ単位７２のキャパシタＣと転送キャパシタ７６との容量比によって出力電圧が決定される。したがって、メモリ単位７２毎のキャパシタＣのばらつきがアナログメモリ回路４２からの出力電圧とキャパシタＣの端子電圧とのずれの原因となる。一方、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２に含まれるキャパシタＣが出力側のオペアンプ５０ｂに直接接続されるので、キャパシタＣのばらつきの影響を受けない。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、ダイナミックレンジが広いビデオ信号処理装置１００を提供することができる。
【００６１】
また、電荷転送型のアナログメモリ回路４２では、メモリ単位７２のキャパシタＣへの電荷の蓄積、メモリ単位７２のキャパシタＣから転送キャパシタ７６への電荷の転送、及び、転送キャパシタ７６の電荷の放電、のステップを行う必要がある。これに対して、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２のキャパシタＣへの電荷の蓄積、及び、オペアンプ５０ｂへのキャパシタＣの接続、のステップを行うのみでよい。したがって、図３に示す回路構成のアナログメモリ回路４２におけるメモリへの書き込み及び読み出しに掛かる時間は電荷転送型のアナログメモリ回路４２よりも短縮できる。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。
【００６２】
比較回路３２は、メモリ回路３０から複数の水平ライン分のビデオ信号を受けて、ビデオ信号の水平ライン間の相関を調査する。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２、を受けて、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関を調査する。ビデオ信号Ｈ１とビデオ信号Ｈ０との相関関係は数式（１）に示す共分散Ｓ０１によって評価することができる。同様に、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関関係は数式（２）に示す共分散Ｓ２１によって評価することができる。ここで、Ｈ０（ｉ）はビデオ信号Ｈ０のｉ番目のサンプリング値、Ｈ１（ｉ）はビデオ信号Ｈ１のｉ番目のサンプリング値、Ｈ２（ｉ）はビデオ信号Ｈ２のｉ番目のサンプリング値、Ｈ０ａｖｅはビデオ信号Ｈ０の平均値、Ｈ１ａｖｅはビデオ信号Ｈ１の平均値、Ｈ２ａｖｅはビデオ信号Ｈ２の平均値、１水平ライン当たりのｍはサンプリング数である。
【００６３】
【数１】
【００６４】
比較回路３２は、共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１が所定の閾値Ｔ２１より小さい場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１が所定の閾値Ｔ２１以上である場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１も所定の閾値Ｔ２１以上である場合には、共分散Ｓ０１と共分散Ｓ２１とを比較してより相関が高いビデオ信号のペアの加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。また、共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１も所定の閾値Ｔ２１よりも小さい場合には、ビデオ信号Ｈ１に対して抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離を行うように制御信号をＹ／Ｃ分離回路３４へ出力する。
【００６５】
Ｙ／Ｃ分離回路３４は、図７に示すように、加減算フィルタ回路９０、ＣＲフィルタ回路９２を含んで構成される。Ｙ／Ｃ分離回路３４は、メモリ回路３０から複数の水平ライン分のビデオ信号及び比較回路３２からの制御信号を受けて、制御信号の指示内容に応じて加減算フィルタ回路９０及びＣＲフィルタ回路９２のいずれか一方を選択してビデオ信号のＹ／Ｃ分離を行う。
【００６６】
加減算フィルタ回路９０には、メモリ回路３０から複数の水平ラインのビデオ信号が入力される。本実施の形態では、比較回路３２と同様に、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２が入力される。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ０を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ０を減算することによって色差信号（Ｃ）を抽出する。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ２を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ２を減算することによって色差信号（Ｃ）を抽出する。
【００６７】
なお、選択回路９０ａは、ビデオ信号Ｈ０，Ｈ１，Ｈ２からいずれか２つを選択して加算回路９０ｂ及び減算回路９０ｃに入力する回路である。選択回路９０ａは、周知のスイッチング回路により構成することができる。加算回路９０ｂは、選択回路９０ａにおいて選択されたビデオ信号を加算して出力する回路である。減算回路９０ｃは、選択回路９０ａにおいて選択されたビデオ信号を減算して出力する回路である。これら加算回路９０ｂ及び減算回路９０ｃは周知の回路構成により実現することができる。
【００６８】
ＣＲフィルタ回路９２には、トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂを含んで構成される。ＮＴＳＣ方式のビデオ信号に対しては、トラップ・フィルタ９２ａは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。また、バンドパス・フィルタ９２ｂは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂは、抵抗、容量、オペアンプ等を適宜組み合わせることによって構成することができる。
【００６９】
ＣＲフィルタ回路９２には、メモリ回路３０から基準の水平ラインのビデオ信号が入力される。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１が入力される。ＣＲフィルタ回路９２は、比較回路３２からビデオ信号Ｈ１に対してＣＲフィルタを用いてＹ／Ｃ分離処理を行うように指示する制御信号を受けると、トラップ・フィルタをビデオ信号Ｈ１に対して適用することによって輝度信号（Ｙ）を抽出して出力する。また、バンドパス・フィルタをビデオ信号Ｈ１に対して適用することによって色差信号（Ｃ）を抽出して出力する。
【００７０】
このように分離された輝度信号（Ｙ）及び色差信号（Ｃ）には信号処理回路２０において輪郭補正等の後処理が行われた後、ブラウン管２２に画像として表示される。
【００７１】
以上のように、本実施の形態によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるメモリ回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるアナログメモリ回路の構成例を示す回路図である。
【図４】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図５】本発明の実施の形態におけるアナログメモリ回路における寄生容量の影響を説明する図である。
【図６】本発明の実施の形態におけるアナログメモリ回路の構成の別例を示す回路図である。
【図７】本発明の実施の形態におけるＹ／Ｃ分離回路の構成を示すブロック図である。
【図８】従来のビデオ信号処理装置の構成を示すブロック図である。
【図９】ビデオ信号の色差信号（Ｃ）の特性を説明する図である。
【図１０】コムフィルタの構成を示す図である。
【符号の説明】
【００７３】
１０ アンテナ、１２ チューナ、１４ フィルタ、１６ 中間周波数変換回路、１８ 分離回路、２０ 信号処理回路、２２ ブラウン管、３０ メモリ回路、３２ 比較回路、３４ Ｙ／Ｃ分離回路、４２ アナログメモリ回路、５０ａ，５０ｂ オペアンプ、５２ｃ キャパシタ、５２ メモリ単位、５４ シフトレジスタ、６０ａ，６０ｂ オペアンプ、６２ メモリ単位、６４ シフトレジスタ、７０ａ，７０ｂ オペアンプ、７０ａ オペアンプ、７２ メモリ単位、７４ シフトレジスタ、７６ 転送キャパシタ、７８ 切替スイッチ、８０ 出力キャパシタ、８２ オペアンプ、９０ 加減算フィルタ回路、９０ａ 選択回路、９０ｂ 加算回路、９０ｃ 減算回路、９２ ＣＲフィルタ回路、９２ａ トラップ・フィルタ、９２ｂ バンドパス・フィルタ、１００ ビデオ信号処理装置。
【特許請求の範囲】
【請求項１】
入力信号のサンプリング値に対応する電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路。
【請求項２】
請求項１に記載のアナログメモリ回路において、
前記メモリ単位を複数備え、
前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を前記第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を前記第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることを特徴とするアナログメモリ回路。
【請求項３】
請求項１又は２に記載のアナログメモリ回路と、
前記アナログメモリ回路によって遅延されたビデオ信号を用いて、ビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路と、
を備えることを特徴とするビデオ信号処理装置。
【請求項１】
入力信号のサンプリング値に対応する電荷を保持するためのキャパシタと、
サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路。
【請求項２】
請求項１に記載のアナログメモリ回路において、
前記メモリ単位を複数備え、
前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を前記第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を前記第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることを特徴とするアナログメモリ回路。
【請求項３】
請求項１又は２に記載のアナログメモリ回路と、
前記アナログメモリ回路によって遅延されたビデオ信号を用いて、ビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路と、
を備えることを特徴とするビデオ信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−３６８７２（Ｐ２００７−３６８７２Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２１９３７４（Ｐ２００５−２１９３７４）
【出願日】平成１７年７月２８日（２００５．７．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２８日（２００５．７．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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