インダクタ対の磁気結合を利用したシリアルデータ伝送装置
【課題】 低消費電力化とＥＭＩの低減を同時に実現できる高速シリアルデータ伝送装置を提供する。
【解決手段】 送信回路１１を第１半導体チップ内に集積してなる第１半導体集積回路１０と受信回路２１を第２半導体チップ内に集積してなる第２半導体集積回路２０を備え、第１半導体集積回路１０と第２半導体集積回路２０が伝送線路３を介して相互に接続されてなるシリアルデータ伝送装置１であって、送信回路１１と伝送線路３間が送信側インダクタ対１２、１３の電磁結合によって、受信回路２１と伝送線路３間が受信側インダクタ対２２、２３の電磁結合によって、夫々非接触に接続している。
【解決手段】 送信回路１１を第１半導体チップ内に集積してなる第１半導体集積回路１０と受信回路２１を第２半導体チップ内に集積してなる第２半導体集積回路２０を備え、第１半導体集積回路１０と第２半導体集積回路２０が伝送線路３を介して相互に接続されてなるシリアルデータ伝送装置１であって、送信回路１１と伝送線路３間が送信側インダクタ対１２、１３の電磁結合によって、受信回路２１と伝送線路３間が受信側インダクタ対２２、２３の電磁結合によって、夫々非接触に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルデータ伝送装置に関し、特にインダクタ対の磁気結合を利用することで、低消費電力及び電磁干渉（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）の低減を同時に実現できるシリアルデータ伝送装置に関する。
【背景技術】
【０００２】
数１００Ｍｂｐｓから１Ｇｂｐｓ程度までの伝送速度で、且つ、低消費電力分野向けのシリアルインタフェースの規格にＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：小振幅差動信号、例えば特許文献１参照）がある。そのブロック図を図１０に示す。ＬＶＤＳでは、送信回路のドライバ回路５０で差動伝送線路５３上の電流の向きを切り替えて送信信号を作る。受信回路５１では、差動伝送線路５３の終端抵抗を用いて電流−電圧変換を行って、受信信号を得る。従って、受信信号の感度に相当する伝達インピーダンスは終端抵抗そのものであり、感度を上げて低消費電力化を狙うには、終端抵抗を大きくする必要がある。
【０００３】
一方、伝送線路による高速信号伝送では、反射による誤り率の低下を抑えるため、伝送線路の特性インピーダンスと終端抵抗を整合させる必要がある。そのため、終端抵抗の上限は伝送線路の特性インピーダンスで制限される。プリント配線基板上の伝送線路の特性インピーダンスは、マイクロストリップ等の構造から２００Ω程度が上限である。一方、差動信号伝送はＥＭＩ低減に有効とされるが、それは、伝送線路の構造において差動線路間が密に結合している場合に限られる。大きな特性インピーダンスを得るためには、差動線路間を離して疎にしなければならず、結果としてＥＭＩを劣化させる。ＥＭＩの低減には、差動線路間をより密にすることが重要であるが、これは特性インピーダンスの低下につながり、ＬＶＤＳのような終端抵抗で伝達インピーダンス、即ち受信感度が定まる装置構成の場合、低消費電力化とＥＭＩの低減は相反する要求である。
【０００４】
【特許文献１】米国特許第５４７１４９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、ＬＶＤＳ方式で原理的に生じる低消費電力化とＥＭＩの低減に関するトレードオフを解消する。即ち、本発明は、低消費電力化とＥＭＩの低減を同時に実現できる高速シリアルデータ伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明に係るシリアルデータ伝送装置は、送信回路を第１半導体チップ内に集積してなる第１半導体集積回路と受信回路を第２半導体チップ内に集積してなる第２半導体集積回路を備え、前記第１半導体集積回路と前記第２半導体集積回路が伝送線路を介して相互に接続されてなるシリアルデータ伝送装置であって、前記受信回路と前記伝送線路間が受信側インダクタ対の電磁結合によって非接触に接続していることを第１の特徴とする。
【０００７】
尚、上記第１の特徴のシリアルデータ伝送装置は、好ましくは、前記受信側インダクタ対が前記第２半導体チップ内に形成され構成されているか、或いは、前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成され構成されている。
【０００８】
上記第１の特徴のシリアルデータ伝送装置は、更に、前記送信回路と前記伝送線路間が送信側インダクタ対の電磁結合によって非接触に接続していることを第２の特徴とする。
【０００９】
尚、上記第２の特徴のシリアルデータ伝送装置は、好ましくは、前記送信側インダクタ対が前記第１半導体チップ内に形成され、前記受信側インダクタ対が前記第２半導体チップ内に形成され構成されているか、或いは、前記送信側インダクタ対の１次側インダクタが前記第１半導体チップ内に形成され、前記送信側インダクタ対の２次側インダクタが前記第１半導体集積回路のパッケージ基板または前記第１半導体集積回路を搭載するプリント配線基板上に形成され、前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成され構成されている。
【００１０】
上記第２の特徴のシリアルデータ伝送装置は、更に、前記送信回路側から前記送信側インダクタ対の自己共振による減衰振動パルスを利用して前記伝送線路に送信信号を出力することを第３の特徴とする。更に、当該第３の特徴のシリアルデータ伝送装置において、前記送信回路から前記送信側インダクタ対の１次側インダクタに入力される電流パルスの立ち上がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち上がり時ピークと、前記電流パルスの立ち下がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち下がり時ピークが同極性で重なり合って前記送信信号の信号振幅が増大するように、前記送信パルスのパルス幅が設定されていることが好ましい。
【００１１】
上記第２または第３の特徴のシリアルデータ伝送装置は、更に、前記第１半導体チップ内と前記第２半導体チップ内の夫々に、前記送信回路と前記受信回路が切り替え動作可能に集積されてなり、前記第１半導体集積回路と前記第２半導体集積回路が夫々、送受信回路として機能することを第４の特徴とする。
【００１２】
上記何れかの特徴のシリアルデータ伝送装置は、更に、前記受信回路が、前記伝送線路の受信端に接続する前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりエッジまたは立ち下がりエッジを検出して単安定な受信検出パルスを発生する回路を備え、タイミングクロックなしに受信信号を非同期検出することを第５の特徴とする。更に、当該第５の特徴のシリアルデータ伝送装置において、前記受信回路が、前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりまたは立ち下がりエッジを検出した後、前記受信側インダクタ対の前記受信回路側に接続する１次側インダクタの両端を前記受信検出パルスの発生期間中に一時的に短絡して符号間干渉を抑制する回路を備えることが好ましい。
【発明の効果】
【００１３】
ＬＶＤＳ方式では、入力インピーダンスと伝達インピーダンスが等しいために、低消費電力化とＥＭＩの低減の両立が困難であった。上記何れかの特徴のシリアルデータ伝送装置によれば、少なくとも受信回路と伝送線路間が、受信側インダクタ対の電磁結合により非接触に結合しているので、入力インピーダンスと伝達インピーダンスを独立に設計できるため、低消費電力化とＥＭＩの低減を同時に実現できる。即ち、ＥＭＩの低減のため入力インピーダンスを低く保ったまま、受信感度を上げるべく伝達インピーダンスを大きくすることができる。
【００１４】
また、ＬＶＤＳでは電源から直流的に送信電流が流れているが、更に、送信回路と伝送線路間も送信側インダクタ対の電磁結合により非接触に結合することで、電源からの送信電流はパルス的に流れ、且つ、パルス幅も短いため、平均電源電流を極めて小さくできる。また、送信側インダクタ対は同相差動変換器としても動作しており、その同相除去比は非常に大きい。そのため、ＥＭＩが生じるもうひとつの原因である同相信号が伝送線路上に伝わることがなく、ＥＭＩ低減に非常に有効である。加えて、非接触接続のため、ＩＣチップに静電気破壊防止回路（ＥＳＤ保護回路）が必要なく、広帯域化が実現できる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係るシリアルデータ伝送装置（適宜、「本発明装置」と称する）の一実施形態における構成及び動作について、図面を参照して説明する。
【００１６】
図１に、本発明装置の概略の構成例を模式的に示す。図１に示すように、本発明装置１は、プリント配線基板２上の離間した位置に夫々フリップチップ実装された第１半導体集積回路１０と第２半導体集積回路２０を備え、第１半導体集積回路１０と第２半導体集積回路２０が、プリント配線基板２上に形成された２本のストリップ線路からなる伝送線路３を介して相互に接続されて構成される。
【００１７】
また、図２に、本発明装置１の概略のブロック構成を模式的に示す。図２に示すように、第１半導体集積回路１０は、シリアルデータの送信回路１１と１対の送信側インダクタ対（トランス）１２、１３を共通の第１半導体チップ内に集積して構成されている。また、第２半導体集積回路２０は、シリアルデータの受信回路２１と１対の受信側インダクタ対（トランス）２２、２３を共通の第２半導体チップ内に集積して構成されている。送信側インダクタ対の１次側インダクタ１２は送信回路１１に接続し、送信側インダクタ対の２次側インダクタ１３は第１半導体チップの２つの電極パッド１４、１５に接続し、当該２つの電極パッド１４、１５が夫々伝送線路３の送信側の２つの終端部とフリップチップ実装により電気的に接続している。また、受信側インダクタ対の１次側インダクタ２２は受信回路２１に接続し、受信側インダクタ対の２次側インダクタ２３は第２半導体チップの２つの電極パッド２４、２５に接続し、当該２つの電極パッド２４、２５が夫々伝送線路３の受信側の２つの終端部とフリップチップ実装により電気的に接続している。これにより、送信回路１１と伝送線路３間が送信側インダクタ対１２、１３の電磁結合（トランス結合）によって、受信回路２１と伝送線路３間が受信側インダクタ対２２、２３の電磁結合（トランス結合）によって非接触に接続している。これにより、本発明装置１によって第１半導体集積回路１０と第２半導体集積回路２０間のポイント−ポイント接続のチップ間伝送網が構築される。
【００１８】
送信側インダクタ対１２、１３と受信側インダクタ対２２、２３は、夫々第１半導体チップと第２半導体チップにおいて夫々の金属配線層を用いて形成される。図３に示すように、例えば、多層金属配線を利用する場合には、送信側インダクタ対の２次側インダクタ１３が最上層の金属配線を用いて開ループ或いはスパイラル状に形成され、送信側インダクタ対の１次側インダクタ１２が最上層より下位の１層以上の金属配線を用いて、２次側インダクタ１３の下方に開ループ或いはスパイラル状に形成される。受信側インダクタ対２２、２３についても送信側インダクタ対１２、１３と同様に形成される。このように半導体チップの金属配線層を用いて形成された各インダクタ対は、半導体製造技術による加工精度で実現できるため、インダクタ素子としての再現性が良く、また、１次側と２次側インダクタ間に１に近い理想的な結合係数が得られる。
【００１９】
図４に、第１半導体集積回路１０の送信回路１１の回路構成例を、送信側インダクタ対１２、１３の等価回路とともに示す。図４中のＣとＲは、１次側インダクタ１２の寄生容量、寄生抵抗であり、インダクタンスＬと寄生抵抗Ｒと寄生容量Ｃの直並列回路によって１次側インダクタ１２の等価回路が表される。１次側インダクタ１２の一方端１２ａは電源に接続され、他方端１２ｂはスイッチとして動作するＮＭＯＳＦＥＴ１６を介して接地される。ＮＭＯＳＦＥＴ１６をオンオフすることで、１次側インダクタ１２に流れる電流を制御する。
【００２０】
ＮＭＯＳＦＥＴ１６のゲート端子１７に入力する送信パルスＶｉｎを図５上段の電圧波形で制御した場合を考える。１次側及び２次側の自己インダクタンスを夫々Ｌ１、Ｌ２とする。Ｌ２＝Ｌ１／ｎ２（ｎは巻き線比、ｎ＞５程度）を実現すると、ＮＭＯＳＦＥＴ１６をオンした場合の１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）は、以下の数１で表される。
【００２１】
【数１】
【００２２】
但し、Ｅ、Ｒ、Ｒｏｎ、ｔは、夫々、電源電圧、１次側インダクタ１２の寄生抵抗、ＮＭＯＳＦＥＴ１６のオン抵抗、時間を表す。１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）の電流波形を図５中段に示す。図５中段に示すように、ＮＭＯＳＦＥＴ１６をオンすると、１次側インダクタ電流ｉ１Ｔ（ｔ）は時間ｔの経過とともにＥ／（Ｒ＋Ｒｏｎ）で表される電流値に飽和する。引き続き、ＭＯＳＦＥＴ８をオフすると、２次側インダクタ１３に流れる電流ｉ２Ｔ（ｔ）は、以下の数２で表される。
【００２３】
【数２】
【００２４】
但し、ｋ、ＲＴＬ、Ｃ、ｔｏｆｆは、夫々、送信側インダクタ対１２、１３間の結合係数、伝送線路３の特性インピーダンス、１次側インダクタ１２の寄生容量、ＮＭＯＳＦＥＴ１６がオフした時刻を表す。２次側インダクタ電流ｉ２Ｔ（ｔ）の電流波形を図５下段に示す。図５下段に示すように、２次側インダクタ１３に誘導される電流は減衰振動波形であり、その周波数ω０は１次側インダクタ１２の自己共振周波数に等しい。
【００２５】
また、以上の解析から１次側インダクタ電流ｉ１Ｔ（ｔ）は飽和電流値Ｅ／（Ｒ＋Ｒｏｎ）に達すれば十分であり、言い換えれば、飽和電流値に達した以降に電源から供給される電力は伝送線路３上には伝達されず、ＮＭＯＳＦＥＴ１６のオン抵抗及び１次側インダクタ１２の寄生抵抗Ｒで無駄に消費される。電力効率を考えると、飽和電流値に達するまでの短パルスでＮＭＯＳＦＥＴ１６のゲート電圧を制御することで、電流が流れる時間を小さくして、消費電力を抑えることができる。
【００２６】
更に、図６に示すように、ＮＭＯＳＦＥＴ１６のゲート端子１７に入力する送信パルスＶｉｎ（図６上段）のパルス幅を共振周波数の周期の１／２に設定し、送信パルスＶｉｎの立ち上がり時と立ち下がり時（つまり、１次側インダクタ電流ｉ１Ｔ（ｔ）の立ち上がり時と立ち下がり時）における２次側インダクタ１３の端子間の減衰振動パルスＶ２Ｔ（図６下段）の電圧波形の同極性のピークを重ね合わせることにより、大きな信号振幅を得ることができる。つまり、立ち上がり時ピークと立ち下がり時ピークの重ね合わせにより、送信側インダクタ対に流れる電流を抑えたまま伝送線路３の受信端での受信信号振幅を大きくできるため、低消費電力化が図れる。尚、図６中段には、２次側インダクタ電流ｉ２Ｔ（ｔ）を示す。
【００２７】
図７に、受信側インダクタ対２２、２３の等価回路を示す。送信側インダクタ対と同様に、図７中のＣとＲは、１次側インダクタ２２の寄生容量、寄生抵抗であり、インダクタンスＬと寄生抵抗Ｒと寄生容量Ｃの直並列回路によって１次側インダクタ２２の等価回路が表される。巻き線比ｎ、受信側インダクタ対２２、２３間の結合係数ｋ、及び、各回路定数Ｌ，Ｃ，Ｒは、送信側インダクタ対と同じである場合を想定する。電流源１２は伝送線路３上を伝播してきた電流パルスｉＴＬをモデル化している。解析を簡単にするため電流パルスｉＴＬをステップパルスで近似すると、１次側インダクタ２２の両端（オープン端）に生じる受信電圧Ｖ１Ｒ（ｔ）は、以下の数３で表される。
【００２８】
【数３】
【００２９】
送信側インダクタ対の１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）と受信側インダクタ対の１次側インダクタ２２に生じる受信電圧波形Ｖ１Ｒ（ｔ）の振幅比が等価的な伝達インピーダンスＺｅｑである。以上の結果から、この伝達インピーダンスＺｅｑを導出すると、以下の数４に示すようになる。
【００３０】
【数４】
【００３１】
一方、図８に示す受信側インダクタ対２２、２３の伝送線路３側から見た入力インピーダンスＺｉｎは、以下の数５に示すようになる。
【００３２】
【数５】
【００３３】
尚、入力インピーダンスＺｉｎに虚数部を生じるが、数５の第２式で表される係数ｍを大きく設計することで、実数部に対する相対値を小さくできる。以上のように、本発明装置では、受信感度である伝達インピーダンスＺｅｑと入力インピーダンスＺｉｎを独立に設計可能である。
【００３４】
送信側及び受信側インダクタ対の等価回路における上記の各パラメータ値は電磁界シミュレータを用いることによって解析することができる。受信側インダクタ対の入力インピーダンスＺｉｎが自己共振周波数ω０上で、Ｒ＋ｊＸ＝３８＋１５ｊ［Ω］であるような伝送回路のシミュレーション結果を、図９の左列に示す。伝送線路３はプリント配線基板２上の長さ３０ｃｍの差動伝送線路をモデル化している。図９左列の最上段から順番に、送信回路１１のＮＭＯＳＦＥＴ１６のゲート入力信号（送信パルス）Ｖｉｎ、送信側インダクタ対の１次側インダクタ電流ｉ１Ｔ（ｔ）、送信側インダクタ対の２次側インダクタ電流ｉ２Ｔ（ｔ）、受信側インダクタ対の１次側での受信電圧波形Ｖ１Ｒ（ｔ）を表す。シミュレーション結果から伝達インピーダンスＺｅｑは２００Ωであり、入力インピーダンスＺｉｎと伝達インピーダンスＺｅｑが独立に実現されていることがわかる。即ち、入力インピーダンスが３８Ωとなり、伝達インピーダンスが２００Ωとなる。従って、伝送線路３の特性インピーダンスを３８Ωと小さく設定でき、差動線路間を密に接近させＥＭＩを低く抑えることができる。一方、受信感度である伝達インピーダンスは２００Ωと大きく、送信電流を小さく抑えても、大きな受信電圧信号が得られるため、低消費電力化も同時に実現できる。
【００３５】
図９左列の受信電圧波形Ｖ１Ｒ（ｔ）に注目すると、最大振幅に比して、０．３倍程度の反射波形が生じている。減衰振動パルスの振動周波数上でインピーダンス整合しているが、減衰振動パルスのパワースペクトラムが広がりを持つので、整合条件は完全には満たされていないためである。反射信号を抑えるには、図９右列の上部の回路図に示すように、数Ω程度の抵抗を直列に挿入する。このような低抵抗は、２次側インダクタ２３と電極パッド２４、２５間に形成する配線抵抗によって容易に実現できる。５Ωの抵抗を挿入した場合のシミュレーション結果を図９右列の各段に示す。伝達インピーダンスＺｅｑは１６０Ωに低下するが、反射信号は０．１倍未満に抑制されている。
【００３６】
１Ｇｂｐｓの伝送速度を仮定した場合のＬＶＤＳと本発明装置１の送信回路１１が必要とする平均電源電流の比較を行う。先のシミュレーションから、本発明装置１における送信パルスを含む１ｎｓの時間範囲で電源電流を平均化すると、０．４ｍＡであった。即ち、１Ｇｂｐｓの伝送速度では、送信回路は平均０．４ｍＡの電源電流を必要とする。これに対して、ＬＶＤＳの規格では、最も小さい場合でも、送信回路は３．５ｍＡの電源電流が必要である。一方、受信電圧信号に注目すると、ＬＶＤＳの場合は３．５ｍＡの送信電流に対して ３５０ｍＶである。図９に示すように、本発明装置１では、明らかに３５０ｍＶ以上の振幅が得られているにも拘らず、送信電流は９分の１に低減できている。本発明装置１では、送信電流は送信側インダクタ対の１次側インダクタに流れる電流であり、図９に示すように、この電流はパルス幅０．２５ｎｓのパルス電流である。伝達インピーダンスは２００Ωであり、ＬＶＤＳの規格である１００Ωに対して２倍の改善に留まるが、ＬＶＤＳの送信電流が直流的に常に流れているのに対して、本発明装置１ではパルス幅０．２５ｎｓのパルス電流を１ｎｓの時間範囲で平均化できるため、全体として９分の１に低減できる。
【００３７】
次に、ＥＭＩについてＬＶＤＳと本発明装置１の比較を行う。図１０に示すようなＬＶＤＳのドライバ回路５０を駆動するためには、相補的にゲートを制御する差動制御信号５２が必要である。図１１に示すように、これらの差動制御信号にペア内スキューが生じる、或いは、エッジレートが不揃いになると差動伝送線路上に同相信号が重畳する。差動伝送線路上の同相信号は大きな遠方電磁界を生じさせ、ＥＭＩを劣化させる。本発明装置１の場合、図４に示すように、送信回路１１の制御信号（入力パルスＶｉｎ）はシングルエンドであり、原理的にペア内スキューやエッジレートの不揃いが生じない。斯かるシングルエンドのドライバにも拘らず、伝送線路３上に同相信号が重畳しないのは、送信側インダクタ対が同相差動変換器として動作しており、更に、その同相除去比が極めて大きいからである。即ち、本発明装置１はＥＭＩを劣化させる同相信号の除去能力が高く、ＥＭＩ低減に大きな効果がある。
【００３８】
次に、第２半導体集積回路２０の受信回路２１の回路構成例とその回路動作について説明する。
【００３９】
受信側インダクタ対２２，２３を介して受信回路２１に入力される受信電圧波形は数ＧＨｚの振動減衰波形である。従って、図１２に示すように、通常のラッチ・コンパレータ５４で信号検出を行う場合、タイミング精度は、伝送速度とは無関係に減衰振動波形の周波数で定まり、タイミングクロックに対するタイミング余裕Ｔｍが狭くタイミング設計は非常に難しい。そこで、本実施形態では、信号検出にタイミングクロックを必要としない非同期検出法を導入する。即ち、受信回路２１を図１３に示す回路構成とし、受信した減衰振動パルスをタイミングクロックなしに電源電圧レベルの振幅のパルス列に再生する。
【００４０】
以下、図１３に示す受信回路２１の回路動作を説明する。動作時の各節点の電圧波形を図１４に示す。受信側インダクタ対の１次側インダクタ２２の一方端を接地すると、他方端に中心電位０Ｖの減衰振動パルスＶ１Ｒが励起される。この減衰振動パルスＶ１Ｒを、コンデンサＣｃ、抵抗Ｒｏ、及び、バイアス回路３０によってレベルシフトして、中心電位がＶｂｎの振動波形Ｖ３Ｒ（図１４上段）をＮＭＯＳＦＥＴ３１のゲート端子に入力する。図１５に、バイアス回路３０の回路構成例を示す。図１５に示すバイアス回路３０の出力Ｂｉａｓ−ｐが抵抗Ｒｏに接続している。尚、図１５中のＰＭＯＳＦＥＴ３７は、バイアス動作中はオフしている。
【００４１】
図１３の受信回路２１において、ＮＭＯＳＦＥＴ３１のドレイン端子にＰＭＯＳＦＥＴ３３のドレイン端子が接続して中間ノードＮ１となり、ＮＭＯＳＦＥＴ３１のソース端子を接地し、ＰＭＯＳＦＥＴ３３のソース端子を電源に接続して、中間ノードＮ１をダイナミックに充放電されるノードとする。中間ノードＮ１が電源電圧ＶＤＤに充電されている場合に、ＮＭＯＳＦＥＴ３１のゲート端子に入力する振動波形Ｖ３ＲによってＮＭＯＳＦＥＴ３１が導通して、中間ノードＮ１が接地電圧（０Ｖ）まで放電される。中間ノードＮ１の当該電源電圧ＶＤＤから接地電圧までの電圧遷移が２段のインバータで構成される遅延回路３２を介して一定時間遅延してＰＭＯＳＦＥＴ３３のゲート端子に伝達する（図１４中段の電圧パルスＶ４Ｒ）。そうすると、ＰＭＯＳＦＥＴ３３が導通して、再び中間ノードＮ１が電源電圧ＶＤＤに充電される。以上の自己プリチャージ動作により受信した減衰振動パルスＶ１Ｒを、例えばノードＮ２において電源電圧レベルの振幅の電圧パルスＶ５Ｒとして再生できる（図１４下段）。
【００４２】
図１３に示す受信回路２１において、符号間干渉を抑制するために受信した振動波形Ｖ１Ｒの減衰率が大きくなるように、中間ノードＮ１の放電により上記自己プリチャージ動作を開始した後、受信側インダクタ対の１次側インダクタ２２の両端を短絡することで保持している電磁エネルギーを開放する。具体的には、１次側インダクタ２２の両端に接続するＮＭＯＳＦＥＴ３４のゲート端子に再生された電圧パルスＶ５Ｒと同相のパルス信号を例えばノードＮ３から入力する。
【００４３】
ここで、図１３のＮＭＯＳＦＥＴ３１のリーク電流により中間ノードＮ１が徐々に放電して、振動波形Ｖ３Ｒを誤検出して電圧パルスＶ５Ｒを発生する虞がある。従って、本実施形態では、例えば図１６に示すようなリーク電流補償回路３５を中間ノードＮ１に接続して、当該リーク電流による放電を防止している。
【００４４】
また、本発明装置１では、送信回路１１と伝送線路３間及び受信回路２１と伝送線路３間がインダクタ対によるトランス結合であるため、シリアルデータの伝送はパルス伝送が基本となる。図１３に示すように、送信回路１１のＮＭＯＳＦＥＴ１６のゲート端子１７に入力する前に、ＮＲＺ信号をパルス変換回路１８でパルス信号に変換する。図１７に示すように、パルス変換回路１８は、ＮＲＺ信号が立ち上がり時に２回、立ち下がり時に１回、夫々短パルスを出力する。図１８に、当該パルス信号に変換する回路構成例を示す。
【００４５】
一方、受信回路２１側では、再生したパルス信号Ｖ５ＲをＮＲＺ信号ＶＮＲＺに変換するために逆変換回路３６を設けている。図１９に示すように、逆変換回路３６では、パルス信号Ｖ５Ｒにおいて短パルスが２回連続する場合に高レベルを出力し、１回だけの場合に低レベルを出力する。斯かる逆変換処理により送信時のＮＲＺ信号が再現できる。図２０に、再生したパルス信号Ｖ５ＲをＮＲＺ信号ＶＮＲＺに逆変換する回路構成例を示す。
【００４６】
次に、本発明に係るシリアルデータ伝送装置の別実施形態について説明する。
【００４７】
〈１〉上記実施形態では、図２に示すように、送信側インダクタ対１２、１３と受信側インダクタ対２２、２３は、夫々の半導体チップ内に１次側と２次側の両方のインダクタを形成する構成を例示したが、各インダクタ対の伝送線路３と接続する２次側インダクタを夫々、半導体チップ外に取り出して形成するようにしても構わない。
【００４８】
例えば、図２１に模式的に示すように、各２次側インダクタ１３，２３を、夫々プリント配線基板２上に形成する。ここで、２次側インダクタ１３，２３の各一方端を１本の伝送線路３に接続し、各他方端を夫々接地するようにしても良い。尚、送信側インダクタ対の１次側インダクタ１２は、送信回路１１とともに第１半導体チップ内に集積し、受信側インダクタ対の１次側インダクタ２２は、受信回路２１とともに第２半導体チップ内に集積する。つまり、第１半導体集積回路１０は、シリアルデータの送信回路１１と送信側インダクタ対の１次側インダクタ１２を共通の第１半導体チップ内に集積して構成され、第２半導体集積回路２０は、シリアルデータの受信回路２１と受信側インダクタ対の１次側インダクタ２２を共通の第２半導体チップ内に集積して構成されている。第１半導体集積回路１０と第２半導体集積回路２０は、夫々プリント配線基板２上に、フリップチップ実装または接着剤等で貼付されるが、このとき、送信側インダクタ対の第１半導体チップ側の１次側インダクタ１２とプリント配線基板２側の２次側インダクタ１３が対向して重なり合うように位置合わせし、受信側インダクタ対の第２半導体チップ側の１次側インダクタ２２とプリント配線基板２側の２次側インダクタ２３が対向して重なり合うように位置合わせする。
【００４９】
本別実施形態では、フリップチップ実装で必要なバンプ形成やバンプ・パッド間の接合が、少なくとも伝送線路３に対して不要となるため、実装作業が簡単化できる。
【００５０】
更に、第１半導体集積回路１０と第２半導体集積回路２０を個別のパッケージに実装してからプリント配線基板２上に搭載するようにしてもよい。この場合には、各２次側インダクタ１３，２３を、夫々のパッケージ基板に上記要領で形成するようにしても構わない。
【００５１】
〈２〉上記実施形態では、第１半導体集積回路１０内に送信回路１１に設け、第２半導体集積回路２０内に受信回路２１を設け、第１半導体集積回路１０側から第２半導体集積回路２０に伝送線路３を介して一方向にシリアルデータ伝送する場合を想定したが、送信回路１１と受信回路２１を一体化した送受信回路４０を、第１半導体集積回路１０と第２半導体集積回路２０内に夫々集積するのも好ましい。これにより、第１半導体集積回路１０と第２半導体集積回路２０間で双方向のシリアルデータ伝送が可能となる。
【００５２】
具体的には、図２２に示すように、送受信回路４０内に、ＰＭＯＳＦＥＴ４１を１次側インダクタＬの一方端と電源の間に追加し、送信回路部分と受信回路部分を切り替えて活性化させる切り替え信号Ｔｘ／Ｒｘを用いて、ＰＭＯＳＦＥＴ４１とパルス変換回路１８を切り替え信号Ｔｘ／Ｒｘで送信動作時にのみ活性化させ、バイアス回路３０を切り替え信号Ｔｘ／Ｒｘで受信動作時にのみ活性化させる構成とすることで、送信回路部分と受信回路部分を切り替え動作可能に構成する。図２２中の１次側インダクタＬは、送信回路１１として機能する場合は、送信側インダクタ対の１次側インダクタ１２となり、受信回路２１として機能する場合は、受信側インダクタ対の１次側インダクタ２２となる。尚、送信回路１１と受信回路２１を一体化して送受信回路４０とする回路構成は、図２２に示す回路構成に限定されるものではない。
【００５３】
〈３〉上記実施形態では、送信回路１１と伝送線路３間、及び、受信回路２１と伝送線路３間の両方をインダクタ対によるトランス結合で非接触接続としたが、図２３に示すように、受信回路２１と伝送線路３間だけをトランス結合による非接触接続とし、送信回路１１と伝送線路３間はＬＶＤＳのように電流を直接切り替える方式にすることも可能である。
【００５４】
〈４〉上記実施形態では、伝送線路３は、プリント配線基板２上に形成されたストリップ線路を想定したが、ストリップ線路に限定されるものではなく、例えば同軸ケーブルであっても構わない。
【産業上の利用可能性】
【００５５】
本発明に係るシリアルデータ伝送装置は、プリント配線基板上のストリップ線路や同軸線路等の伝送線路で結合された半導体集積回路間の高速シリアルデータ伝送に利用でき、特に、高速性とともに、低消費電力化とＥＭＩの低減に有効である。従って、低消費電力化と同時にＥＭＩの低減が重要な携帯電話等では、装置内の大容量データ伝送、例えば画像データ伝送等に対して大いに有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明装置の一実施形態における概略の構成例を模式的に示す断面図
【図２】本発明装置の一実施形態における概略のブロック構成図
【図３】本発明装置で使用するインダクタ対の概略の構成例を模式的に示す図
【図４】本発明装置で使用する送信回路の回路構成例を示す回路図
【図５】図４に示す送信回路における送信パルスの電圧波形、送信側インダクタ対の１次側インダクタと２次側インダクタの各電流波形の一例を示す波形図
【図６】図４に示す送信回路における送信パルス幅の調整前後における、送信パルスの電圧波形、送信側インダクタ対の２次側インダクタの電圧波形と電流波形の一例を示す波形図
【図７】本発明装置で使用する受信側インダクタ対と伝送線路の受信端における等価回路を示す回路図
【図８】本発明装置で使用する受信側インダクタ対の入力インピーダンスを説明するための回路図
【図９】本発明装置によるシリアルデータ伝送のシミュレーションによる送信パルス電圧、送信側インダクタ対の１次側インダクタ電流と２次側インダクタ電流、受信側インダクタ対の１次側での受信電圧を、反射信号抑制措置の前後において夫々示す波形図
【図１０】従来のＬＶＤＳ方式の概略構成を示すブロック図
【図１１】図１０に示すＬＶＤＳ方式における同相信号発生の原因を説明する模式図
【図１２】従来のラッチ・コンパレータを用いたデータ検出を説明するブロック図とタイミング波形図
【図１３】本発明装置の一実施形態における非同期検出とＮＲＺ信号をパルス信号に変換して送受信可能な回路構成例を模式的に示す回路ブロック図
【図１４】図１３に示す受信回路の受信動作時の各節点の電圧波形図
【図１５】図１３に示す受信回路で使用するバイアス回路の回路構成例を示す回路図
【図１６】図１３に示す受信回路で使用するリーク電流補償回路の回路構成例を示す回路図
【図１７】本発明装置の送信回路に入力するＮＲＺ信号を短パルス列に変換する様子を示す波形図
【図１８】本発明装置の送信回路に入力するＮＲＺ信号を短パルス列に変換するパルス変換回路の回路構成例を示す回路図
【図１９】本発明装置の受信回路で再生された短パルス列をＮＲＺ信号に逆変換して再現する様子を示す波形図
【図２０】本発明装置の受信回路で再生された短パルス列をＮＲＺ信号に変換する逆変換回路の回路構成例を示す回路図
【図２１】本発明装置の別実施形態における概略の構成例を模式的に示すブロック図
【図２２】本発明装置の送信回路と受信回路を一体化した送受信回路の回路構成例を模式的に示す回路図
【図２３】ＬＶＤＳ送信回路を利用した本発明装置の別実施形態を示す概略のブロック構成図
【符号の説明】
【００５７】
１： 本発明に係るシリアルデータ伝送装置
２： プリント配線基板
３： 伝送線路
１２： 伝送される電流パルスをモデル化した電流源
１０： 第１半導体集積回路
１１： 送信回路
１２： 送信側インダクタ対の１次側インダクタ
１２ａ： 送信側インダクタ対の１次側インダクタの一方端
１２ｂ： 送信側インダクタ対の１次側インダクタの他方端
１３： 送信側インダクタ対の２次側インダクタ
１４： 第１半導体チップの電極パッド
１５： 第１半導体チップの電極パッド
１６： 送信回路の駆動用ＮＭＯＳＦＥＴ
１７： 送信回路のＮＭＯＳＦＥＴのゲート端子
１８： パルス変換回路
２０： 第２半導体集積回路
２１： 受信回路
２２： 受信側インダクタ対の１次側インダクタ
２３： 受信側インダクタ対の２次側インダクタ
２４： 第２半導体チップの電極パッド
２５： 第２半導体チップの電極パッド
３０： バイアス回路
３１： 受信回路の受信電圧波形検出用のＮＭＯＳＦＥＴ
３２： 受信回路の自己プリチャージ動作用の遅延回路
３３： 受信回路の自己プリチャージ動作用のＰＭＯＳＦＥＴ
３４： 符号間干渉を抑制するためのＮＭＯＳＦＥＴ
３５： リーク電流補償回路
３６： 逆変換回路
３７： バイアス回路内のモード切替用のＰＭＯＳＦＥＴ
４０： 送受信回路
４１： 送受信回路の送受信を切替用のＰＭＯＳＦＥＴ
５０： ＬＶＤＳのドライバ回路
５１： ＬＶＤＳの受信回路
５２： ＬＶＤＳの差動制御信号
５３： 差動伝送線路
５４： ラッチ・コンパレータ
Ｂｉａｓ−ｎ： バイアス回路の中間電圧出力
Ｂｉａｓ−ｐ： バイアス回路の中間電圧出力
Ｃ： １次側インダクタの寄生容量
Ｃｃ： 受信回路のレベルシフト用コンデンサ
Ｉ１Ｔ： 送信側インダクタ対の１次側インダクタ電流
Ｉ２Ｔ： 送信側インダクタ対の２次側インダクタ電流
Ｌ： １次側インダクタのインダクタンス
Ｎ１〜Ｎ３： 受信回路内のノード
Ｒ： １次側インダクタの寄生抵抗
Ｒｏ： 受信回路のレベルシフト用抵抗
Ｔｍ： タイミング余裕
Ｔｘ／Ｒｘ： 切り替え信号
ＶＤＤ： 電源電圧
Ｖｉｎ： 送信パルス
Ｖ２Ｔ： 送信側インダクタ対の２次側インダクタの端子間に生じる減衰振動パルス
Ｖ１Ｒ： 受信側インダクタ対の１次側インダクタの端子間に生じる受信電圧
Ｖ３Ｒ： レベルシフト後の受信電圧
Ｖ４Ｒ： 自己プリチャージを起動する電圧パルス
Ｖ５Ｒ： 再現された電圧パルス
ＶＮＲＺ： 再生されたＮＲＺ信号
【技術分野】
【０００１】
本発明は、高速シリアルデータ伝送装置に関し、特にインダクタ対の磁気結合を利用することで、低消費電力及び電磁干渉（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）の低減を同時に実現できるシリアルデータ伝送装置に関する。
【背景技術】
【０００２】
数１００Ｍｂｐｓから１Ｇｂｐｓ程度までの伝送速度で、且つ、低消費電力分野向けのシリアルインタフェースの規格にＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：小振幅差動信号、例えば特許文献１参照）がある。そのブロック図を図１０に示す。ＬＶＤＳでは、送信回路のドライバ回路５０で差動伝送線路５３上の電流の向きを切り替えて送信信号を作る。受信回路５１では、差動伝送線路５３の終端抵抗を用いて電流−電圧変換を行って、受信信号を得る。従って、受信信号の感度に相当する伝達インピーダンスは終端抵抗そのものであり、感度を上げて低消費電力化を狙うには、終端抵抗を大きくする必要がある。
【０００３】
一方、伝送線路による高速信号伝送では、反射による誤り率の低下を抑えるため、伝送線路の特性インピーダンスと終端抵抗を整合させる必要がある。そのため、終端抵抗の上限は伝送線路の特性インピーダンスで制限される。プリント配線基板上の伝送線路の特性インピーダンスは、マイクロストリップ等の構造から２００Ω程度が上限である。一方、差動信号伝送はＥＭＩ低減に有効とされるが、それは、伝送線路の構造において差動線路間が密に結合している場合に限られる。大きな特性インピーダンスを得るためには、差動線路間を離して疎にしなければならず、結果としてＥＭＩを劣化させる。ＥＭＩの低減には、差動線路間をより密にすることが重要であるが、これは特性インピーダンスの低下につながり、ＬＶＤＳのような終端抵抗で伝達インピーダンス、即ち受信感度が定まる装置構成の場合、低消費電力化とＥＭＩの低減は相反する要求である。
【０００４】
【特許文献１】米国特許第５４７１４９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、ＬＶＤＳ方式で原理的に生じる低消費電力化とＥＭＩの低減に関するトレードオフを解消する。即ち、本発明は、低消費電力化とＥＭＩの低減を同時に実現できる高速シリアルデータ伝送装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明に係るシリアルデータ伝送装置は、送信回路を第１半導体チップ内に集積してなる第１半導体集積回路と受信回路を第２半導体チップ内に集積してなる第２半導体集積回路を備え、前記第１半導体集積回路と前記第２半導体集積回路が伝送線路を介して相互に接続されてなるシリアルデータ伝送装置であって、前記受信回路と前記伝送線路間が受信側インダクタ対の電磁結合によって非接触に接続していることを第１の特徴とする。
【０００７】
尚、上記第１の特徴のシリアルデータ伝送装置は、好ましくは、前記受信側インダクタ対が前記第２半導体チップ内に形成され構成されているか、或いは、前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成され構成されている。
【０００８】
上記第１の特徴のシリアルデータ伝送装置は、更に、前記送信回路と前記伝送線路間が送信側インダクタ対の電磁結合によって非接触に接続していることを第２の特徴とする。
【０００９】
尚、上記第２の特徴のシリアルデータ伝送装置は、好ましくは、前記送信側インダクタ対が前記第１半導体チップ内に形成され、前記受信側インダクタ対が前記第２半導体チップ内に形成され構成されているか、或いは、前記送信側インダクタ対の１次側インダクタが前記第１半導体チップ内に形成され、前記送信側インダクタ対の２次側インダクタが前記第１半導体集積回路のパッケージ基板または前記第１半導体集積回路を搭載するプリント配線基板上に形成され、前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成され構成されている。
【００１０】
上記第２の特徴のシリアルデータ伝送装置は、更に、前記送信回路側から前記送信側インダクタ対の自己共振による減衰振動パルスを利用して前記伝送線路に送信信号を出力することを第３の特徴とする。更に、当該第３の特徴のシリアルデータ伝送装置において、前記送信回路から前記送信側インダクタ対の１次側インダクタに入力される電流パルスの立ち上がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち上がり時ピークと、前記電流パルスの立ち下がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち下がり時ピークが同極性で重なり合って前記送信信号の信号振幅が増大するように、前記送信パルスのパルス幅が設定されていることが好ましい。
【００１１】
上記第２または第３の特徴のシリアルデータ伝送装置は、更に、前記第１半導体チップ内と前記第２半導体チップ内の夫々に、前記送信回路と前記受信回路が切り替え動作可能に集積されてなり、前記第１半導体集積回路と前記第２半導体集積回路が夫々、送受信回路として機能することを第４の特徴とする。
【００１２】
上記何れかの特徴のシリアルデータ伝送装置は、更に、前記受信回路が、前記伝送線路の受信端に接続する前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりエッジまたは立ち下がりエッジを検出して単安定な受信検出パルスを発生する回路を備え、タイミングクロックなしに受信信号を非同期検出することを第５の特徴とする。更に、当該第５の特徴のシリアルデータ伝送装置において、前記受信回路が、前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりまたは立ち下がりエッジを検出した後、前記受信側インダクタ対の前記受信回路側に接続する１次側インダクタの両端を前記受信検出パルスの発生期間中に一時的に短絡して符号間干渉を抑制する回路を備えることが好ましい。
【発明の効果】
【００１３】
ＬＶＤＳ方式では、入力インピーダンスと伝達インピーダンスが等しいために、低消費電力化とＥＭＩの低減の両立が困難であった。上記何れかの特徴のシリアルデータ伝送装置によれば、少なくとも受信回路と伝送線路間が、受信側インダクタ対の電磁結合により非接触に結合しているので、入力インピーダンスと伝達インピーダンスを独立に設計できるため、低消費電力化とＥＭＩの低減を同時に実現できる。即ち、ＥＭＩの低減のため入力インピーダンスを低く保ったまま、受信感度を上げるべく伝達インピーダンスを大きくすることができる。
【００１４】
また、ＬＶＤＳでは電源から直流的に送信電流が流れているが、更に、送信回路と伝送線路間も送信側インダクタ対の電磁結合により非接触に結合することで、電源からの送信電流はパルス的に流れ、且つ、パルス幅も短いため、平均電源電流を極めて小さくできる。また、送信側インダクタ対は同相差動変換器としても動作しており、その同相除去比は非常に大きい。そのため、ＥＭＩが生じるもうひとつの原因である同相信号が伝送線路上に伝わることがなく、ＥＭＩ低減に非常に有効である。加えて、非接触接続のため、ＩＣチップに静電気破壊防止回路（ＥＳＤ保護回路）が必要なく、広帯域化が実現できる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係るシリアルデータ伝送装置（適宜、「本発明装置」と称する）の一実施形態における構成及び動作について、図面を参照して説明する。
【００１６】
図１に、本発明装置の概略の構成例を模式的に示す。図１に示すように、本発明装置１は、プリント配線基板２上の離間した位置に夫々フリップチップ実装された第１半導体集積回路１０と第２半導体集積回路２０を備え、第１半導体集積回路１０と第２半導体集積回路２０が、プリント配線基板２上に形成された２本のストリップ線路からなる伝送線路３を介して相互に接続されて構成される。
【００１７】
また、図２に、本発明装置１の概略のブロック構成を模式的に示す。図２に示すように、第１半導体集積回路１０は、シリアルデータの送信回路１１と１対の送信側インダクタ対（トランス）１２、１３を共通の第１半導体チップ内に集積して構成されている。また、第２半導体集積回路２０は、シリアルデータの受信回路２１と１対の受信側インダクタ対（トランス）２２、２３を共通の第２半導体チップ内に集積して構成されている。送信側インダクタ対の１次側インダクタ１２は送信回路１１に接続し、送信側インダクタ対の２次側インダクタ１３は第１半導体チップの２つの電極パッド１４、１５に接続し、当該２つの電極パッド１４、１５が夫々伝送線路３の送信側の２つの終端部とフリップチップ実装により電気的に接続している。また、受信側インダクタ対の１次側インダクタ２２は受信回路２１に接続し、受信側インダクタ対の２次側インダクタ２３は第２半導体チップの２つの電極パッド２４、２５に接続し、当該２つの電極パッド２４、２５が夫々伝送線路３の受信側の２つの終端部とフリップチップ実装により電気的に接続している。これにより、送信回路１１と伝送線路３間が送信側インダクタ対１２、１３の電磁結合（トランス結合）によって、受信回路２１と伝送線路３間が受信側インダクタ対２２、２３の電磁結合（トランス結合）によって非接触に接続している。これにより、本発明装置１によって第１半導体集積回路１０と第２半導体集積回路２０間のポイント−ポイント接続のチップ間伝送網が構築される。
【００１８】
送信側インダクタ対１２、１３と受信側インダクタ対２２、２３は、夫々第１半導体チップと第２半導体チップにおいて夫々の金属配線層を用いて形成される。図３に示すように、例えば、多層金属配線を利用する場合には、送信側インダクタ対の２次側インダクタ１３が最上層の金属配線を用いて開ループ或いはスパイラル状に形成され、送信側インダクタ対の１次側インダクタ１２が最上層より下位の１層以上の金属配線を用いて、２次側インダクタ１３の下方に開ループ或いはスパイラル状に形成される。受信側インダクタ対２２、２３についても送信側インダクタ対１２、１３と同様に形成される。このように半導体チップの金属配線層を用いて形成された各インダクタ対は、半導体製造技術による加工精度で実現できるため、インダクタ素子としての再現性が良く、また、１次側と２次側インダクタ間に１に近い理想的な結合係数が得られる。
【００１９】
図４に、第１半導体集積回路１０の送信回路１１の回路構成例を、送信側インダクタ対１２、１３の等価回路とともに示す。図４中のＣとＲは、１次側インダクタ１２の寄生容量、寄生抵抗であり、インダクタンスＬと寄生抵抗Ｒと寄生容量Ｃの直並列回路によって１次側インダクタ１２の等価回路が表される。１次側インダクタ１２の一方端１２ａは電源に接続され、他方端１２ｂはスイッチとして動作するＮＭＯＳＦＥＴ１６を介して接地される。ＮＭＯＳＦＥＴ１６をオンオフすることで、１次側インダクタ１２に流れる電流を制御する。
【００２０】
ＮＭＯＳＦＥＴ１６のゲート端子１７に入力する送信パルスＶｉｎを図５上段の電圧波形で制御した場合を考える。１次側及び２次側の自己インダクタンスを夫々Ｌ１、Ｌ２とする。Ｌ２＝Ｌ１／ｎ２（ｎは巻き線比、ｎ＞５程度）を実現すると、ＮＭＯＳＦＥＴ１６をオンした場合の１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）は、以下の数１で表される。
【００２１】
【数１】
【００２２】
但し、Ｅ、Ｒ、Ｒｏｎ、ｔは、夫々、電源電圧、１次側インダクタ１２の寄生抵抗、ＮＭＯＳＦＥＴ１６のオン抵抗、時間を表す。１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）の電流波形を図５中段に示す。図５中段に示すように、ＮＭＯＳＦＥＴ１６をオンすると、１次側インダクタ電流ｉ１Ｔ（ｔ）は時間ｔの経過とともにＥ／（Ｒ＋Ｒｏｎ）で表される電流値に飽和する。引き続き、ＭＯＳＦＥＴ８をオフすると、２次側インダクタ１３に流れる電流ｉ２Ｔ（ｔ）は、以下の数２で表される。
【００２３】
【数２】
【００２４】
但し、ｋ、ＲＴＬ、Ｃ、ｔｏｆｆは、夫々、送信側インダクタ対１２、１３間の結合係数、伝送線路３の特性インピーダンス、１次側インダクタ１２の寄生容量、ＮＭＯＳＦＥＴ１６がオフした時刻を表す。２次側インダクタ電流ｉ２Ｔ（ｔ）の電流波形を図５下段に示す。図５下段に示すように、２次側インダクタ１３に誘導される電流は減衰振動波形であり、その周波数ω０は１次側インダクタ１２の自己共振周波数に等しい。
【００２５】
また、以上の解析から１次側インダクタ電流ｉ１Ｔ（ｔ）は飽和電流値Ｅ／（Ｒ＋Ｒｏｎ）に達すれば十分であり、言い換えれば、飽和電流値に達した以降に電源から供給される電力は伝送線路３上には伝達されず、ＮＭＯＳＦＥＴ１６のオン抵抗及び１次側インダクタ１２の寄生抵抗Ｒで無駄に消費される。電力効率を考えると、飽和電流値に達するまでの短パルスでＮＭＯＳＦＥＴ１６のゲート電圧を制御することで、電流が流れる時間を小さくして、消費電力を抑えることができる。
【００２６】
更に、図６に示すように、ＮＭＯＳＦＥＴ１６のゲート端子１７に入力する送信パルスＶｉｎ（図６上段）のパルス幅を共振周波数の周期の１／２に設定し、送信パルスＶｉｎの立ち上がり時と立ち下がり時（つまり、１次側インダクタ電流ｉ１Ｔ（ｔ）の立ち上がり時と立ち下がり時）における２次側インダクタ１３の端子間の減衰振動パルスＶ２Ｔ（図６下段）の電圧波形の同極性のピークを重ね合わせることにより、大きな信号振幅を得ることができる。つまり、立ち上がり時ピークと立ち下がり時ピークの重ね合わせにより、送信側インダクタ対に流れる電流を抑えたまま伝送線路３の受信端での受信信号振幅を大きくできるため、低消費電力化が図れる。尚、図６中段には、２次側インダクタ電流ｉ２Ｔ（ｔ）を示す。
【００２７】
図７に、受信側インダクタ対２２、２３の等価回路を示す。送信側インダクタ対と同様に、図７中のＣとＲは、１次側インダクタ２２の寄生容量、寄生抵抗であり、インダクタンスＬと寄生抵抗Ｒと寄生容量Ｃの直並列回路によって１次側インダクタ２２の等価回路が表される。巻き線比ｎ、受信側インダクタ対２２、２３間の結合係数ｋ、及び、各回路定数Ｌ，Ｃ，Ｒは、送信側インダクタ対と同じである場合を想定する。電流源１２は伝送線路３上を伝播してきた電流パルスｉＴＬをモデル化している。解析を簡単にするため電流パルスｉＴＬをステップパルスで近似すると、１次側インダクタ２２の両端（オープン端）に生じる受信電圧Ｖ１Ｒ（ｔ）は、以下の数３で表される。
【００２８】
【数３】
【００２９】
送信側インダクタ対の１次側インダクタ１２に流れる電流ｉ１Ｔ（ｔ）と受信側インダクタ対の１次側インダクタ２２に生じる受信電圧波形Ｖ１Ｒ（ｔ）の振幅比が等価的な伝達インピーダンスＺｅｑである。以上の結果から、この伝達インピーダンスＺｅｑを導出すると、以下の数４に示すようになる。
【００３０】
【数４】
【００３１】
一方、図８に示す受信側インダクタ対２２、２３の伝送線路３側から見た入力インピーダンスＺｉｎは、以下の数５に示すようになる。
【００３２】
【数５】
【００３３】
尚、入力インピーダンスＺｉｎに虚数部を生じるが、数５の第２式で表される係数ｍを大きく設計することで、実数部に対する相対値を小さくできる。以上のように、本発明装置では、受信感度である伝達インピーダンスＺｅｑと入力インピーダンスＺｉｎを独立に設計可能である。
【００３４】
送信側及び受信側インダクタ対の等価回路における上記の各パラメータ値は電磁界シミュレータを用いることによって解析することができる。受信側インダクタ対の入力インピーダンスＺｉｎが自己共振周波数ω０上で、Ｒ＋ｊＸ＝３８＋１５ｊ［Ω］であるような伝送回路のシミュレーション結果を、図９の左列に示す。伝送線路３はプリント配線基板２上の長さ３０ｃｍの差動伝送線路をモデル化している。図９左列の最上段から順番に、送信回路１１のＮＭＯＳＦＥＴ１６のゲート入力信号（送信パルス）Ｖｉｎ、送信側インダクタ対の１次側インダクタ電流ｉ１Ｔ（ｔ）、送信側インダクタ対の２次側インダクタ電流ｉ２Ｔ（ｔ）、受信側インダクタ対の１次側での受信電圧波形Ｖ１Ｒ（ｔ）を表す。シミュレーション結果から伝達インピーダンスＺｅｑは２００Ωであり、入力インピーダンスＺｉｎと伝達インピーダンスＺｅｑが独立に実現されていることがわかる。即ち、入力インピーダンスが３８Ωとなり、伝達インピーダンスが２００Ωとなる。従って、伝送線路３の特性インピーダンスを３８Ωと小さく設定でき、差動線路間を密に接近させＥＭＩを低く抑えることができる。一方、受信感度である伝達インピーダンスは２００Ωと大きく、送信電流を小さく抑えても、大きな受信電圧信号が得られるため、低消費電力化も同時に実現できる。
【００３５】
図９左列の受信電圧波形Ｖ１Ｒ（ｔ）に注目すると、最大振幅に比して、０．３倍程度の反射波形が生じている。減衰振動パルスの振動周波数上でインピーダンス整合しているが、減衰振動パルスのパワースペクトラムが広がりを持つので、整合条件は完全には満たされていないためである。反射信号を抑えるには、図９右列の上部の回路図に示すように、数Ω程度の抵抗を直列に挿入する。このような低抵抗は、２次側インダクタ２３と電極パッド２４、２５間に形成する配線抵抗によって容易に実現できる。５Ωの抵抗を挿入した場合のシミュレーション結果を図９右列の各段に示す。伝達インピーダンスＺｅｑは１６０Ωに低下するが、反射信号は０．１倍未満に抑制されている。
【００３６】
１Ｇｂｐｓの伝送速度を仮定した場合のＬＶＤＳと本発明装置１の送信回路１１が必要とする平均電源電流の比較を行う。先のシミュレーションから、本発明装置１における送信パルスを含む１ｎｓの時間範囲で電源電流を平均化すると、０．４ｍＡであった。即ち、１Ｇｂｐｓの伝送速度では、送信回路は平均０．４ｍＡの電源電流を必要とする。これに対して、ＬＶＤＳの規格では、最も小さい場合でも、送信回路は３．５ｍＡの電源電流が必要である。一方、受信電圧信号に注目すると、ＬＶＤＳの場合は３．５ｍＡの送信電流に対して ３５０ｍＶである。図９に示すように、本発明装置１では、明らかに３５０ｍＶ以上の振幅が得られているにも拘らず、送信電流は９分の１に低減できている。本発明装置１では、送信電流は送信側インダクタ対の１次側インダクタに流れる電流であり、図９に示すように、この電流はパルス幅０．２５ｎｓのパルス電流である。伝達インピーダンスは２００Ωであり、ＬＶＤＳの規格である１００Ωに対して２倍の改善に留まるが、ＬＶＤＳの送信電流が直流的に常に流れているのに対して、本発明装置１ではパルス幅０．２５ｎｓのパルス電流を１ｎｓの時間範囲で平均化できるため、全体として９分の１に低減できる。
【００３７】
次に、ＥＭＩについてＬＶＤＳと本発明装置１の比較を行う。図１０に示すようなＬＶＤＳのドライバ回路５０を駆動するためには、相補的にゲートを制御する差動制御信号５２が必要である。図１１に示すように、これらの差動制御信号にペア内スキューが生じる、或いは、エッジレートが不揃いになると差動伝送線路上に同相信号が重畳する。差動伝送線路上の同相信号は大きな遠方電磁界を生じさせ、ＥＭＩを劣化させる。本発明装置１の場合、図４に示すように、送信回路１１の制御信号（入力パルスＶｉｎ）はシングルエンドであり、原理的にペア内スキューやエッジレートの不揃いが生じない。斯かるシングルエンドのドライバにも拘らず、伝送線路３上に同相信号が重畳しないのは、送信側インダクタ対が同相差動変換器として動作しており、更に、その同相除去比が極めて大きいからである。即ち、本発明装置１はＥＭＩを劣化させる同相信号の除去能力が高く、ＥＭＩ低減に大きな効果がある。
【００３８】
次に、第２半導体集積回路２０の受信回路２１の回路構成例とその回路動作について説明する。
【００３９】
受信側インダクタ対２２，２３を介して受信回路２１に入力される受信電圧波形は数ＧＨｚの振動減衰波形である。従って、図１２に示すように、通常のラッチ・コンパレータ５４で信号検出を行う場合、タイミング精度は、伝送速度とは無関係に減衰振動波形の周波数で定まり、タイミングクロックに対するタイミング余裕Ｔｍが狭くタイミング設計は非常に難しい。そこで、本実施形態では、信号検出にタイミングクロックを必要としない非同期検出法を導入する。即ち、受信回路２１を図１３に示す回路構成とし、受信した減衰振動パルスをタイミングクロックなしに電源電圧レベルの振幅のパルス列に再生する。
【００４０】
以下、図１３に示す受信回路２１の回路動作を説明する。動作時の各節点の電圧波形を図１４に示す。受信側インダクタ対の１次側インダクタ２２の一方端を接地すると、他方端に中心電位０Ｖの減衰振動パルスＶ１Ｒが励起される。この減衰振動パルスＶ１Ｒを、コンデンサＣｃ、抵抗Ｒｏ、及び、バイアス回路３０によってレベルシフトして、中心電位がＶｂｎの振動波形Ｖ３Ｒ（図１４上段）をＮＭＯＳＦＥＴ３１のゲート端子に入力する。図１５に、バイアス回路３０の回路構成例を示す。図１５に示すバイアス回路３０の出力Ｂｉａｓ−ｐが抵抗Ｒｏに接続している。尚、図１５中のＰＭＯＳＦＥＴ３７は、バイアス動作中はオフしている。
【００４１】
図１３の受信回路２１において、ＮＭＯＳＦＥＴ３１のドレイン端子にＰＭＯＳＦＥＴ３３のドレイン端子が接続して中間ノードＮ１となり、ＮＭＯＳＦＥＴ３１のソース端子を接地し、ＰＭＯＳＦＥＴ３３のソース端子を電源に接続して、中間ノードＮ１をダイナミックに充放電されるノードとする。中間ノードＮ１が電源電圧ＶＤＤに充電されている場合に、ＮＭＯＳＦＥＴ３１のゲート端子に入力する振動波形Ｖ３ＲによってＮＭＯＳＦＥＴ３１が導通して、中間ノードＮ１が接地電圧（０Ｖ）まで放電される。中間ノードＮ１の当該電源電圧ＶＤＤから接地電圧までの電圧遷移が２段のインバータで構成される遅延回路３２を介して一定時間遅延してＰＭＯＳＦＥＴ３３のゲート端子に伝達する（図１４中段の電圧パルスＶ４Ｒ）。そうすると、ＰＭＯＳＦＥＴ３３が導通して、再び中間ノードＮ１が電源電圧ＶＤＤに充電される。以上の自己プリチャージ動作により受信した減衰振動パルスＶ１Ｒを、例えばノードＮ２において電源電圧レベルの振幅の電圧パルスＶ５Ｒとして再生できる（図１４下段）。
【００４２】
図１３に示す受信回路２１において、符号間干渉を抑制するために受信した振動波形Ｖ１Ｒの減衰率が大きくなるように、中間ノードＮ１の放電により上記自己プリチャージ動作を開始した後、受信側インダクタ対の１次側インダクタ２２の両端を短絡することで保持している電磁エネルギーを開放する。具体的には、１次側インダクタ２２の両端に接続するＮＭＯＳＦＥＴ３４のゲート端子に再生された電圧パルスＶ５Ｒと同相のパルス信号を例えばノードＮ３から入力する。
【００４３】
ここで、図１３のＮＭＯＳＦＥＴ３１のリーク電流により中間ノードＮ１が徐々に放電して、振動波形Ｖ３Ｒを誤検出して電圧パルスＶ５Ｒを発生する虞がある。従って、本実施形態では、例えば図１６に示すようなリーク電流補償回路３５を中間ノードＮ１に接続して、当該リーク電流による放電を防止している。
【００４４】
また、本発明装置１では、送信回路１１と伝送線路３間及び受信回路２１と伝送線路３間がインダクタ対によるトランス結合であるため、シリアルデータの伝送はパルス伝送が基本となる。図１３に示すように、送信回路１１のＮＭＯＳＦＥＴ１６のゲート端子１７に入力する前に、ＮＲＺ信号をパルス変換回路１８でパルス信号に変換する。図１７に示すように、パルス変換回路１８は、ＮＲＺ信号が立ち上がり時に２回、立ち下がり時に１回、夫々短パルスを出力する。図１８に、当該パルス信号に変換する回路構成例を示す。
【００４５】
一方、受信回路２１側では、再生したパルス信号Ｖ５ＲをＮＲＺ信号ＶＮＲＺに変換するために逆変換回路３６を設けている。図１９に示すように、逆変換回路３６では、パルス信号Ｖ５Ｒにおいて短パルスが２回連続する場合に高レベルを出力し、１回だけの場合に低レベルを出力する。斯かる逆変換処理により送信時のＮＲＺ信号が再現できる。図２０に、再生したパルス信号Ｖ５ＲをＮＲＺ信号ＶＮＲＺに逆変換する回路構成例を示す。
【００４６】
次に、本発明に係るシリアルデータ伝送装置の別実施形態について説明する。
【００４７】
〈１〉上記実施形態では、図２に示すように、送信側インダクタ対１２、１３と受信側インダクタ対２２、２３は、夫々の半導体チップ内に１次側と２次側の両方のインダクタを形成する構成を例示したが、各インダクタ対の伝送線路３と接続する２次側インダクタを夫々、半導体チップ外に取り出して形成するようにしても構わない。
【００４８】
例えば、図２１に模式的に示すように、各２次側インダクタ１３，２３を、夫々プリント配線基板２上に形成する。ここで、２次側インダクタ１３，２３の各一方端を１本の伝送線路３に接続し、各他方端を夫々接地するようにしても良い。尚、送信側インダクタ対の１次側インダクタ１２は、送信回路１１とともに第１半導体チップ内に集積し、受信側インダクタ対の１次側インダクタ２２は、受信回路２１とともに第２半導体チップ内に集積する。つまり、第１半導体集積回路１０は、シリアルデータの送信回路１１と送信側インダクタ対の１次側インダクタ１２を共通の第１半導体チップ内に集積して構成され、第２半導体集積回路２０は、シリアルデータの受信回路２１と受信側インダクタ対の１次側インダクタ２２を共通の第２半導体チップ内に集積して構成されている。第１半導体集積回路１０と第２半導体集積回路２０は、夫々プリント配線基板２上に、フリップチップ実装または接着剤等で貼付されるが、このとき、送信側インダクタ対の第１半導体チップ側の１次側インダクタ１２とプリント配線基板２側の２次側インダクタ１３が対向して重なり合うように位置合わせし、受信側インダクタ対の第２半導体チップ側の１次側インダクタ２２とプリント配線基板２側の２次側インダクタ２３が対向して重なり合うように位置合わせする。
【００４９】
本別実施形態では、フリップチップ実装で必要なバンプ形成やバンプ・パッド間の接合が、少なくとも伝送線路３に対して不要となるため、実装作業が簡単化できる。
【００５０】
更に、第１半導体集積回路１０と第２半導体集積回路２０を個別のパッケージに実装してからプリント配線基板２上に搭載するようにしてもよい。この場合には、各２次側インダクタ１３，２３を、夫々のパッケージ基板に上記要領で形成するようにしても構わない。
【００５１】
〈２〉上記実施形態では、第１半導体集積回路１０内に送信回路１１に設け、第２半導体集積回路２０内に受信回路２１を設け、第１半導体集積回路１０側から第２半導体集積回路２０に伝送線路３を介して一方向にシリアルデータ伝送する場合を想定したが、送信回路１１と受信回路２１を一体化した送受信回路４０を、第１半導体集積回路１０と第２半導体集積回路２０内に夫々集積するのも好ましい。これにより、第１半導体集積回路１０と第２半導体集積回路２０間で双方向のシリアルデータ伝送が可能となる。
【００５２】
具体的には、図２２に示すように、送受信回路４０内に、ＰＭＯＳＦＥＴ４１を１次側インダクタＬの一方端と電源の間に追加し、送信回路部分と受信回路部分を切り替えて活性化させる切り替え信号Ｔｘ／Ｒｘを用いて、ＰＭＯＳＦＥＴ４１とパルス変換回路１８を切り替え信号Ｔｘ／Ｒｘで送信動作時にのみ活性化させ、バイアス回路３０を切り替え信号Ｔｘ／Ｒｘで受信動作時にのみ活性化させる構成とすることで、送信回路部分と受信回路部分を切り替え動作可能に構成する。図２２中の１次側インダクタＬは、送信回路１１として機能する場合は、送信側インダクタ対の１次側インダクタ１２となり、受信回路２１として機能する場合は、受信側インダクタ対の１次側インダクタ２２となる。尚、送信回路１１と受信回路２１を一体化して送受信回路４０とする回路構成は、図２２に示す回路構成に限定されるものではない。
【００５３】
〈３〉上記実施形態では、送信回路１１と伝送線路３間、及び、受信回路２１と伝送線路３間の両方をインダクタ対によるトランス結合で非接触接続としたが、図２３に示すように、受信回路２１と伝送線路３間だけをトランス結合による非接触接続とし、送信回路１１と伝送線路３間はＬＶＤＳのように電流を直接切り替える方式にすることも可能である。
【００５４】
〈４〉上記実施形態では、伝送線路３は、プリント配線基板２上に形成されたストリップ線路を想定したが、ストリップ線路に限定されるものではなく、例えば同軸ケーブルであっても構わない。
【産業上の利用可能性】
【００５５】
本発明に係るシリアルデータ伝送装置は、プリント配線基板上のストリップ線路や同軸線路等の伝送線路で結合された半導体集積回路間の高速シリアルデータ伝送に利用でき、特に、高速性とともに、低消費電力化とＥＭＩの低減に有効である。従って、低消費電力化と同時にＥＭＩの低減が重要な携帯電話等では、装置内の大容量データ伝送、例えば画像データ伝送等に対して大いに有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明装置の一実施形態における概略の構成例を模式的に示す断面図
【図２】本発明装置の一実施形態における概略のブロック構成図
【図３】本発明装置で使用するインダクタ対の概略の構成例を模式的に示す図
【図４】本発明装置で使用する送信回路の回路構成例を示す回路図
【図５】図４に示す送信回路における送信パルスの電圧波形、送信側インダクタ対の１次側インダクタと２次側インダクタの各電流波形の一例を示す波形図
【図６】図４に示す送信回路における送信パルス幅の調整前後における、送信パルスの電圧波形、送信側インダクタ対の２次側インダクタの電圧波形と電流波形の一例を示す波形図
【図７】本発明装置で使用する受信側インダクタ対と伝送線路の受信端における等価回路を示す回路図
【図８】本発明装置で使用する受信側インダクタ対の入力インピーダンスを説明するための回路図
【図９】本発明装置によるシリアルデータ伝送のシミュレーションによる送信パルス電圧、送信側インダクタ対の１次側インダクタ電流と２次側インダクタ電流、受信側インダクタ対の１次側での受信電圧を、反射信号抑制措置の前後において夫々示す波形図
【図１０】従来のＬＶＤＳ方式の概略構成を示すブロック図
【図１１】図１０に示すＬＶＤＳ方式における同相信号発生の原因を説明する模式図
【図１２】従来のラッチ・コンパレータを用いたデータ検出を説明するブロック図とタイミング波形図
【図１３】本発明装置の一実施形態における非同期検出とＮＲＺ信号をパルス信号に変換して送受信可能な回路構成例を模式的に示す回路ブロック図
【図１４】図１３に示す受信回路の受信動作時の各節点の電圧波形図
【図１５】図１３に示す受信回路で使用するバイアス回路の回路構成例を示す回路図
【図１６】図１３に示す受信回路で使用するリーク電流補償回路の回路構成例を示す回路図
【図１７】本発明装置の送信回路に入力するＮＲＺ信号を短パルス列に変換する様子を示す波形図
【図１８】本発明装置の送信回路に入力するＮＲＺ信号を短パルス列に変換するパルス変換回路の回路構成例を示す回路図
【図１９】本発明装置の受信回路で再生された短パルス列をＮＲＺ信号に逆変換して再現する様子を示す波形図
【図２０】本発明装置の受信回路で再生された短パルス列をＮＲＺ信号に変換する逆変換回路の回路構成例を示す回路図
【図２１】本発明装置の別実施形態における概略の構成例を模式的に示すブロック図
【図２２】本発明装置の送信回路と受信回路を一体化した送受信回路の回路構成例を模式的に示す回路図
【図２３】ＬＶＤＳ送信回路を利用した本発明装置の別実施形態を示す概略のブロック構成図
【符号の説明】
【００５７】
１： 本発明に係るシリアルデータ伝送装置
２： プリント配線基板
３： 伝送線路
１２： 伝送される電流パルスをモデル化した電流源
１０： 第１半導体集積回路
１１： 送信回路
１２： 送信側インダクタ対の１次側インダクタ
１２ａ： 送信側インダクタ対の１次側インダクタの一方端
１２ｂ： 送信側インダクタ対の１次側インダクタの他方端
１３： 送信側インダクタ対の２次側インダクタ
１４： 第１半導体チップの電極パッド
１５： 第１半導体チップの電極パッド
１６： 送信回路の駆動用ＮＭＯＳＦＥＴ
１７： 送信回路のＮＭＯＳＦＥＴのゲート端子
１８： パルス変換回路
２０： 第２半導体集積回路
２１： 受信回路
２２： 受信側インダクタ対の１次側インダクタ
２３： 受信側インダクタ対の２次側インダクタ
２４： 第２半導体チップの電極パッド
２５： 第２半導体チップの電極パッド
３０： バイアス回路
３１： 受信回路の受信電圧波形検出用のＮＭＯＳＦＥＴ
３２： 受信回路の自己プリチャージ動作用の遅延回路
３３： 受信回路の自己プリチャージ動作用のＰＭＯＳＦＥＴ
３４： 符号間干渉を抑制するためのＮＭＯＳＦＥＴ
３５： リーク電流補償回路
３６： 逆変換回路
３７： バイアス回路内のモード切替用のＰＭＯＳＦＥＴ
４０： 送受信回路
４１： 送受信回路の送受信を切替用のＰＭＯＳＦＥＴ
５０： ＬＶＤＳのドライバ回路
５１： ＬＶＤＳの受信回路
５２： ＬＶＤＳの差動制御信号
５３： 差動伝送線路
５４： ラッチ・コンパレータ
Ｂｉａｓ−ｎ： バイアス回路の中間電圧出力
Ｂｉａｓ−ｐ： バイアス回路の中間電圧出力
Ｃ： １次側インダクタの寄生容量
Ｃｃ： 受信回路のレベルシフト用コンデンサ
Ｉ１Ｔ： 送信側インダクタ対の１次側インダクタ電流
Ｉ２Ｔ： 送信側インダクタ対の２次側インダクタ電流
Ｌ： １次側インダクタのインダクタンス
Ｎ１〜Ｎ３： 受信回路内のノード
Ｒ： １次側インダクタの寄生抵抗
Ｒｏ： 受信回路のレベルシフト用抵抗
Ｔｍ： タイミング余裕
Ｔｘ／Ｒｘ： 切り替え信号
ＶＤＤ： 電源電圧
Ｖｉｎ： 送信パルス
Ｖ２Ｔ： 送信側インダクタ対の２次側インダクタの端子間に生じる減衰振動パルス
Ｖ１Ｒ： 受信側インダクタ対の１次側インダクタの端子間に生じる受信電圧
Ｖ３Ｒ： レベルシフト後の受信電圧
Ｖ４Ｒ： 自己プリチャージを起動する電圧パルス
Ｖ５Ｒ： 再現された電圧パルス
ＶＮＲＺ： 再生されたＮＲＺ信号
【特許請求の範囲】
【請求項１】
送信回路を第１半導体チップ内に集積してなる第１半導体集積回路と受信回路を第２半導体チップ内に集積してなる第２半導体集積回路を備え、前記第１半導体集積回路と前記第２半導体集積回路が伝送線路を介して相互に接続されてなるシリアルデータ伝送装置であって、
前記受信回路と前記伝送線路間が受信側インダクタ対の電磁結合によって非接触に接続していることを特徴とするシリアルデータ伝送装置。
【請求項２】
前記受信側インダクタ対が前記第２半導体チップ内に形成されていることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項３】
前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項４】
前記送信回路と前記伝送線路間が送信側インダクタ対の電磁結合によって非接触に接続していることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項５】
前記送信側インダクタ対が前記第１半導体チップ内に形成され、前記受信側インダクタ対が前記第２半導体チップ内に形成されていることを特徴とする請求項４に記載のシリアルデータ伝送装置。
【請求項６】
前記送信側インダクタ対の１次側インダクタが前記第１半導体チップ内に形成され、前記送信側インダクタ対の２次側インダクタが前記第１半導体集積回路のパッケージ基板または前記第１半導体集積回路を搭載するプリント配線基板上に形成され、
前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項５に記載のシリアルデータ伝送装置。
【請求項７】
前記送信回路側から前記送信側インダクタ対の自己共振による減衰振動パルスを利用して前記伝送線路に送信信号を出力することを特徴とする請求項４〜６の何れか１項に記載のシリアルデータ伝送装置。
【請求項８】
前記送信回路から前記送信側インダクタ対の１次側インダクタに入力される電流パルスの立ち上がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち上がり時ピークと、前記電流パルスの立ち下がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち下がり時ピークが同極性で重なり合って前記送信信号の信号振幅が増大するように、前記送信パルスのパルス幅が設定されていることを特徴とする請求項７に記載のシリアルデータ伝送装置。
【請求項９】
前記第１半導体チップ内と前記第２半導体チップ内の夫々に、前記送信回路と前記受信回路が切り替え動作可能に集積されてなり、
前記第１半導体集積回路と前記第２半導体集積回路が夫々、送受信回路として機能することを特徴とする請求項４〜８の何れか１項に記載のシリアルデータ伝送装置。
【請求項１０】
前記受信回路が、前記伝送線路から前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりエッジまたは立ち下がりエッジを検出して単安定な受信検出パルスを発生する回路を備え、タイミングクロックなしに受信信号を非同期検出することを特徴とする請求項１〜９の何れか１項に記載のシリアルデータ伝送装置。
【請求項１１】
前記受信回路が、前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりまたは立ち下がりエッジを検出した後、前記受信側インダクタ対の前記受信回路側に接続する１次側インダクタの両端を前記受信検出パルスの発生期間中に一時的に短絡して符号間干渉を抑制する回路を備えることを特徴とする請求項１０に記載のシリアルデータ伝送装置。
【請求項１】
送信回路を第１半導体チップ内に集積してなる第１半導体集積回路と受信回路を第２半導体チップ内に集積してなる第２半導体集積回路を備え、前記第１半導体集積回路と前記第２半導体集積回路が伝送線路を介して相互に接続されてなるシリアルデータ伝送装置であって、
前記受信回路と前記伝送線路間が受信側インダクタ対の電磁結合によって非接触に接続していることを特徴とするシリアルデータ伝送装置。
【請求項２】
前記受信側インダクタ対が前記第２半導体チップ内に形成されていることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項３】
前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項４】
前記送信回路と前記伝送線路間が送信側インダクタ対の電磁結合によって非接触に接続していることを特徴とする請求項１に記載のシリアルデータ伝送装置。
【請求項５】
前記送信側インダクタ対が前記第１半導体チップ内に形成され、前記受信側インダクタ対が前記第２半導体チップ内に形成されていることを特徴とする請求項４に記載のシリアルデータ伝送装置。
【請求項６】
前記送信側インダクタ対の１次側インダクタが前記第１半導体チップ内に形成され、前記送信側インダクタ対の２次側インダクタが前記第１半導体集積回路のパッケージ基板または前記第１半導体集積回路を搭載するプリント配線基板上に形成され、
前記受信側インダクタ対の１次側インダクタが前記第２半導体チップ内に形成され、前記受信側インダクタ対の２次側インダクタが前記第２半導体集積回路のパッケージ基板または前記第２半導体集積回路を搭載するプリント配線基板上に形成されていることを特徴とする請求項５に記載のシリアルデータ伝送装置。
【請求項７】
前記送信回路側から前記送信側インダクタ対の自己共振による減衰振動パルスを利用して前記伝送線路に送信信号を出力することを特徴とする請求項４〜６の何れか１項に記載のシリアルデータ伝送装置。
【請求項８】
前記送信回路から前記送信側インダクタ対の１次側インダクタに入力される電流パルスの立ち上がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち上がり時ピークと、前記電流パルスの立ち下がり時における前記送信側インダクタ対の２次側インダクタで発生する前記減衰振動パルスの立ち下がり時ピークが同極性で重なり合って前記送信信号の信号振幅が増大するように、前記送信パルスのパルス幅が設定されていることを特徴とする請求項７に記載のシリアルデータ伝送装置。
【請求項９】
前記第１半導体チップ内と前記第２半導体チップ内の夫々に、前記送信回路と前記受信回路が切り替え動作可能に集積されてなり、
前記第１半導体集積回路と前記第２半導体集積回路が夫々、送受信回路として機能することを特徴とする請求項４〜８の何れか１項に記載のシリアルデータ伝送装置。
【請求項１０】
前記受信回路が、前記伝送線路から前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりエッジまたは立ち下がりエッジを検出して単安定な受信検出パルスを発生する回路を備え、タイミングクロックなしに受信信号を非同期検出することを特徴とする請求項１〜９の何れか１項に記載のシリアルデータ伝送装置。
【請求項１１】
前記受信回路が、前記受信側インダクタ対を介して受信した減衰振動パルスの立ち上がりまたは立ち下がりエッジを検出した後、前記受信側インダクタ対の前記受信回路側に接続する１次側インダクタの両端を前記受信検出パルスの発生期間中に一時的に短絡して符号間干渉を抑制する回路を備えることを特徴とする請求項１０に記載のシリアルデータ伝送装置。
【図１】
【図２】
【図７】
【図８】
【図１０】
【図１１】
【図１３】
【図１５】
【図１６】
【図１８】
【図２０】
【図２１】
【図２２】
【図２３】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１２】
【図１４】
【図１７】
【図１９】
【図２】
【図７】
【図８】
【図１０】
【図１１】
【図１３】
【図１５】
【図１６】
【図１８】
【図２０】
【図２１】
【図２２】
【図２３】
【図３】
【図４】
【図５】
【図６】
【図９】
【図１２】
【図１４】
【図１７】
【図１９】
【公開番号】特開２００８−１１３０９３（Ｐ２００８−１１３０９３Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００６−２９３３３８（Ｐ２００６−２９３３３８）
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 発行者名：社団法人 電子情報通信学会 刊行物名：電子情報通信学会技術研究報告 巻数：Ｖｏｌ．１０６ 号数：Ｎｏ．２０７ 発行年月日：平成１８年８月１０日
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 発行者名：社団法人 電子情報通信学会 刊行物名：電子情報通信学会技術研究報告 巻数：Ｖｏｌ．１０６ 号数：Ｎｏ．２０７ 発行年月日：平成１８年８月１０日
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
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