インダクタ
【課題】 電源要求値に応じられるインダクタンスと結合係数の調整幅が広い、カップリング方式を用いるＤＣ−ＤＣコンバータに好適なインダクタを提供する。
【解決手段】 ２つのＩ型磁性コア７ａ、７ｄにより、導体７ｂを複数本挟み込み、導体７ｂを挟んだことにより形成される、２つのＩ型磁性コア間の空隙に、Ｉ型磁性コアに用いた磁性材料とは異なる透磁率を有する磁性粉末を含有してなる磁性接着剤７ｇ、７ｈ、７ｉを介して接合し構成する。
【解決手段】 ２つのＩ型磁性コア７ａ、７ｄにより、導体７ｂを複数本挟み込み、導体７ｂを挟んだことにより形成される、２つのＩ型磁性コア間の空隙に、Ｉ型磁性コアに用いた磁性材料とは異なる透磁率を有する磁性粉末を含有してなる磁性接着剤７ｇ、７ｈ、７ｉを介して接合し構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の電源回路を構成するインダクタに関し、特にＤＣ−ＤＣコンバータに好適なインダクタに関するものである。
【背景技術】
【０００２】
近年、ＣＰＵなどの大規模集積回路（以下、ＬＳＩと表記）は、低電圧大電流化が進み、素子に必要となる所要電流が数十アンペアにまで達するようになるとともに、小型で低背の電源回路が求められている。大電流化により素子の大型化は避けられないため、電流を２系統に分散させた電力変換の後、合成することで出力を取り出すマルチフェーズ方式が電源方式の主流として使われてきた。
【０００３】
以下、マルチフェーズ方式について、出力２０Ａの２フェーズのＤＣ−ＤＣコンバータを用いた場合を例に説明する。
【０００４】
図１は、マルチフェーズ方式を説明する図で、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）はその波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形１ｈは電界効果トランジスタ１ｃのゲート電圧の波形を示し、波形１ｉは電界効果トランジスタ１ｅのゲート電圧の波形を示し、波形１ｊは、インダクタ１ａの電流の波形を示し、波形１ｋはインダクタ１ｂの波形を示し、波形１ｌはマルチフェーズ方式における合成電流波形を示す。
【０００５】
入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ（以下、ＦＥＴとも表記）１ｃ、１ｄ、およびインダクタ１ａで構成される第１の系統と、電界効果トランジスタ１ｅ、１ｆとインダクタ１ｂで構成される第２の系統の、２系統の回路によって各々電力変換を行い、変換された電流を合成し、平滑コンデンサ１ｇに入力することで直流の出力を得る。
【０００６】
ここで図１（ｂ）の波形図上段に示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは互いに半周期ずらして行われるため、下段に示したように、波形１ｊと波形１ｋを合成することにより、平滑コンデンサにはスイッチング周波数の、２倍の三角波、すなわち波形１ｌが入力されることになる。
【０００７】
マルチフェーズ方式ではＦＥＴ、インダクタ、平滑コンデンサに流れる電流の負荷を各々低減させることができるが、平滑コンデンサ以外の部品点数がフェーズ数だけ増加することになるために実装面積が増大し、また製造コストも増大するという問題がある。また、近年は消費電力の低減も求められるようになり、軽負荷時には電流の軽減、即ち消費電力の抑制が図られるが、結果として軽負荷状態から高負荷状態への切り替わりに伴う電流変動への追従性であるトランジェントレスポンスが重要になってきた。
【０００８】
なお、電流の追従性が悪い場合は、瞬時的な電圧降下を引き起こし、低電圧駆動が進んでいるＬＳＩの誤作動原因となる。
従って、トランジェントレスポンスは、低電圧化が進んでいる電源技術においても、重要な要素となっている。
【０００９】
これに対応した電源方式として、カップリング方式がある。この方式に用いられるインダクタは、複数のコイルがある値で結合された１つのインダクタで駆動される。これに使用されるインダクタを特にカップリングインダクタと呼ぶ。
【００１０】
図２はカップリング方式を説明する図で、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は、その波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形２ｈは電界効果トランジスタ２ｃのゲート電圧の波形を示し、波形２ｉは電界効果トランジスタ２ｅのゲート電圧の波形を示し、波形２ｊは、インダクタ２ａの電流の波形を示し、波形２ｋはインダクタ２ｂの波形を示し、波形２ｌはカップリング方式における合成電流波形を示す。
【００１１】
出力２０Ａ、２フェーズのカップリングインダクタを用いたＤＣ−ＤＣコンバータを用いて説明する。入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ２ｃ、２ｄ、インダクタ２ａに入力される第１の系統と、電界効果トランジスタ２ｅ、２ｆ、インダクタ２ｂに入力する第２の系統とする。ここで、インダクタ２ａおよび２ｂは便宜上、２つの異なるインダクタのように表記したが、実際は、２つのコイルを有する1つのインダクタ、すなわちカップリングインダクタである。該インダクタにおいて、分流された電流は合成され、平滑コンデンサ２ｇを経由して直流の出力を得る。ここで波形図に波形２ｈおよび波形２ｉとして示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは、マルチフェーズ方式と同じく互いに半周期ずらして行われる。
【００１２】
しかし、このように２つのコイルを持つカップリングインダクタは、各々のコイルが磁気的に特定の値で結合しているため、一方のコイルに電流が流れている際、他方のコイルにも相互誘導により電流が流れる。すなわち、波形２ｊで示した電流が流れると、波形２ｋで示した電流が流れる。その結果、カップリングインダクタを通過し、平滑コンデンサ２ｇに流れる電流波形２ｌが、スイッチング周波数の２倍となり平滑コンデンサ２ｇに入力される。このような電源方式は例えば、非特許文献１に開示されている。
【００１３】
このように、カップリング式ＤＣ−ＤＣコンバータに使われるインダクタは、平滑用途のインダクタのように単一のコイルではなく、分割数に応じた複数のコイルを内蔵し、各々のコイルを、電源要求に応じた結合係数に調整する必要がある。従って、自己インダクタンスだけではなく、相互インダクタンスやリーケージインダクタンスの調整が重要になる。
【００１４】
また、近年、低電圧化に伴う電圧制御の安定化を図るため、配線の短縮、即ち回路の小型化と、スィッチング周波数の高周波化が進み、インダクタには、１００ｎＨ以下の低いインダクタンスと小型化が求められている。
【００１５】
図３は、従来のインダクタを説明する図で、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視図を示す。２つの導電巻コイル３ｂ、３ｅを、絶縁材３ｃを挟んで重ね合わせるように配置し、外層として、磁性コア３ａ、３ｆを装着し、インダクタを構成している。絶縁材３ｃの厚みを調整することにより、結合係数を調整している。このようなインダクタは、例えば、特許文献１に開示されている。
【００１６】
図４は、従来の他のインダクタを説明する断面図である。柱状の磁性コア４ａに貫通口を設けて導体４ｂを配置しインダクタを構成している。スリット４ｃのようにギャップを設けることにより、インダクタンスを調整する。
【００１７】
図５は、従来の他のインダクタを説明する断面図である。断面Ｅ型の磁性コア５ｆに貫通口を設けて導体５ｅを配置しインダクタを構成している。板状の低い透磁率を有する磁性体５ｄを取り付けることによりインダクタンスを調整する。これらのインダクタは、例えば、特許文献２に開示されている。
【００１８】
図６は、従来の他のインダクタを説明する断面図である。Ｅ型磁性コア６ａとＩ型磁性コア６ｂを組み合わせ、Ｅ型磁性コア６ａの磁脚の間を貫通するように導体６ｃを配置し、Ｅ型磁性コア６ａの脚部にギャップ６ｄを設けている。ギャップ６ｄを調整することによりインダクタンスと結合係数を調整する。このようなインダクタは例えば、非特許文献１に開示されている。
【００１９】
【非特許文献１】Pit-Leong Wong, Peng Xu, Bo Yang, and Fred C. Lee, IEEE TRANSACTIONS ON POWER ELECTRONICS,VOL.16 NO.4 P.499-507, 2001 ,Performance Improvements of Interleaving VRMs With Coupling Inductors
【特許文献１】特開２００５−１２９５８８号公報
【特許文献２】特開２００５−１８３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図３に示したインダクタは、導電巻コイルを使用しているため、大電流対応に求められる直流抵抗の低減が図れず、損失が大きい。また、結合係数が高くなりやすいのでリーケージインダクタンスが低くなり、その結果、負荷変動時における電流の立ち上がりが急峻になり、電流のオーバーシュートが大きくなる。
【００２１】
一方、リーケージインダクタンスを高くするには、コイル間の絶縁材を厚くし、コイル間の距離を広げる必要がある。しかしながら、このように構成すると、インダクタ全体が大きくなり、小型、低背化の要求を満たさない。
【００２２】
図４に示したインダクタは磁性コア４ａに後加工でスリット４ｃを施す必要があるが、低背化により磁性コア４ａの肉厚は薄く、破損しやすいため、歩留まりが極めて悪くなり、結果としてコストが増加する。また、磁性コア４ａの外脚部にのみギャップを施すために、結合係数は低く、結果としてリーケージインダクタンスは高くなり、トランジェントレスポンスなどが悪くなる問題が生じる。
【００２３】
図５に示したインダクタも、同様に結合係数が低いという問題がある。
【００２４】
図６に示したインダクタは、中磁脚部のギャップを調整し、インダクタンスと結合係数を調整するが、電源の高周波数化が進み、求められるインダクタンスが低下してきているため、ギャップは１００μｍ以下と微小になっている。このように微小なギャップを形成するために、製造におけるバラツキが大きくなり、歩留まり悪化、コスト増加の問題が生じている。
【００２５】
従って、本発明の目的は、カップリング方式を用いるＤＣ−ＤＣコンバータに使用されるインダクタにおける上記の問題を解決し、低電圧、大電流、高周波駆動に対応しながらも、小型で安価なインダクタを提供することである。
【課題を解決するための手段】
【００２６】
本発明は、板状の断面がＩ型のＩ型磁性コアを２つ用いて構成されるカップリング方式のインダクタに関する。
【００２７】
本発明のインダクタは、２つのＩ型磁性コアにより、帯状の導体を複数本挟み込み、導体を挟んだことにより形成される、２つのＩ型磁性コア間の空隙に、磁性粉末を含有してなる磁性体層を介して接合し構成する。このとき、磁性体層には、Ｉ型磁性コアに用いた磁性材料とは異なる透磁率を有する磁性粉末を選択して用い、インダクタ全体のインダクタンスおよび結合係数を微調整する。
【００２８】
２つのＩ型磁性コアと複数の導体によって生じた複数の空隙のすべてに同一の透磁率を有する磁性体層を設けても良い。
【００２９】
２つのＩ型磁性コアと複数の導体によって生じた複数の空隙のうち、少なくとも１つの空隙に第１の透磁率を有する磁性体層を設け、他の空隙には第２の透磁率を有する磁性体層を設けても良い。
【００３０】
前記、複数の磁性体層の、透磁率の種類、組み合わせ、配置は、目的とするインダクタンスおよび結合係数を得るものであれば、どのように設定しても良い。
【００３１】
帯状の導体は、２フェーズ対応の場合は、２本必要であるが、対応するフェーズ数によって何本用いても良い。実用上は、２本以上１０本以下が好ましい。
【００３２】
導体の厚みは、２つのＩ型コア間の幅、すなわち空隙幅を決定し、インダクタ全体のインダクタンスおよび結合係数に影響するので、磁性体層の透磁率とともに適宜選択するのがよい。
【００３３】
導体の両端部は、２つのＩ型磁性コア間から、外部に引き出し、端部を例えばコの字形状に折り曲げ加工するなどして外部端子とするのが好ましい。外部端子の形状は一般的な形状であればいずれでも良い。
【００３４】
Ｉ型磁性コアの一方には、一体型の端子台を設けても良い。小型、低背化のためには、端子台を用いないのが好ましい。
【００３５】
Ｉ型磁性コアは、一般的なＭｎ−Ｚｎフェライトや、Ｎｉ−Ｚｎフェライトを用いるのが良い。上述の端子台を用いない構成とする場合は、Ｎｉ−Ｚｎフェライトを用いるのが好ましい。
【００３６】
磁性体層は、Ｉ型磁性コアを接着するよう磁性接着剤を塗布、硬化して形成するのが好ましい。
【００３７】
磁性接着剤は、例えばエポキシ樹脂、フェノール樹脂、アクリル樹脂、シリコーン樹脂のような一般的に用いられる接着剤用の樹脂に、Ｍｎ−Ｚｎ系やＮｉ−Ｚｎ系などのフェライト粉末、アモルファス粉末、Ｆｅ系磁性合金粉末などの軟磁性粉末を混練して得るのが良い。
【００３８】
本発明によれば、２つの板状のＩ型磁性コアで、複数の導体を挟み、前記導体の両端部は、前記Ｉ型磁性コアの外部に引き出されて端子を形成してなるインダクタであって、前記Ｉ型磁性コアと前記導体によって形成された複数の空隙の少なくとも１以上に、前記Ｉ型磁性コアの透磁率と異なる、固有の透磁率を有する磁性体層が配されてなることを特徴とするインダクタが得られる。
【００３９】
本発明によれば、前記固有の透磁率は、前記空隙毎に異なる２種類以上の値を有することを特徴とするインダクタが得られる。
【００４０】
本発明によれば、前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とするインダクタが得られる。
【００４１】
本発明によれば、前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とするインダクタが得られる。
【発明の効果】
【００４２】
上記構成とすることにより、Ｉ型磁性コアの透磁率や、導体の厚さ、すなわち空隙幅によって決定されるインダクタ全体のインダクタンスや結合係数を、簡便な手段によって調整した、小型、低背で高周波化対応のインダクタの提供が可能となった。
【００４３】
すなわち、複雑な形状であるＥ型磁性コアを用いないので、製造が容易であるとともに、Ｅ型磁性コアの脚部を削る、シートを挿入する等の複雑かつ調整が困難なギャップ形成手段を用いないので、精度よく所望のギャップを形成することが可能となり、工数およびコストの削減をも実現した。
【発明を実施するための最良の形態】
【００４４】
本発明によるインダクタは、２つのＩ型磁性コアを少なくとも２つ以上の導体を挟んで組み合わせることで空隙部を形成し、樹脂と磁性粉を混練した磁性接着剤を空隙部に配することにより、必要なインダクタンスと結合係数に調整する。
【００４５】
従来のように、Ｅ型磁性コアの脚部を削ることでギャップを形成する工法や、シートを挟み込むことによるギャップ形成する工法とは異なり、加工工数や部材点数を増やすことなく、最小構成に磁性接着剤を組み合わせることにより必要なインダクタを形作るため、コストを削減することが出来るとともに、電源の高周波駆動に対応した低いインダクタンスで小型な製品を作ることも容易とすることが出来る。
【００４６】
２つのＩ型磁性コアを挟み合わせる最小構成ながらも、形成される空隙部に、磁性粉末と樹脂からなる磁性接着剤の配合比率を調整し注入することで、カップリング方式の電源要求に応じて幅広くインダクタンスや結合係数を調整することができる。
【００４７】
コイルとなる導体部は巻線することなく磁性コア間の間隙に挿入し、端部を例えばコの字状に折り曲げて直接実装端子とする構造を採用することにより、カップリングインダクタとして機能するため、大電流化に対応した低直流抵抗を実現し、電源効率に大きく寄与する。
【実施例】
【００４８】
本発明を実施するための最良の形態を、図面および実施例を用いて詳細に説明する。
【００４９】
図７は、本発明のインダクタを説明する図で、図７（ａ）は分解斜視図、図７（ｂ）は完成品の斜視図、図７（ｃ）は完成品の断面図であり、導体７ｂの長さ方向に直交する方向の断面を示す。２つのＩ型磁性コア７ａおよび７ｄで、導体７ｂを挟み込んで重ね合わせ、導体７ｂの厚みにより生じる空隙部に、磁性接着剤７ｇ、７ｈ、７ｉを配し、接着してインダクタを構成する。
【００５０】
導体７ｂの両端は、実装端子７ｆとして機能するよう、Ｉ型磁性コア７ａおよび７ｄと重ね合わせた後、コの字状に曲げ加工を施す。
【００５１】
Ｎｉ−Ｚｎ系フェライト粉末をプレス、焼結して得た２つのＩ型磁性コアと、２本の導体および磁性接着剤を用意し、図７に示したインダクタを得た。なお、Ｉ型磁性コア７ａは面積５×５ｍｍ2で厚みが０．９ｍｍのものを使用し、導体７ｂは幅が１ｍｍで、厚みは０．１４ｍｍから０．０６ｍｍのものを各々使用し、磁性接着剤７ｇ、７ｈ、７ｉは、エポキシ樹脂に平均粒径１２μmのアモルファス系金属磁性粉末を混入し、透磁率が１．５から１０のものを各々使用した。
【００５２】
（実施例１）
導体７ｂの厚みを０．１ｍｍ、磁性接着剤７ｈの透磁率を１．５、磁性接着剤７ｇ及び７ｉの透磁率を１０、８、６、４、２としたインダクタの自己インダクタンスと結合係数を得た。
【００５３】
（実施例２）
導体７ｂの厚みを０．１ｍｍ、磁性接着剤７ｇ及び７ｉの透磁率を３、磁性接着剤７ｈの透磁率を５、４、３、２、１としたインダクタの自己インダクタンスと結合係数を得た。
【００５４】
（実施例３）
磁性接着剤７ｇ及び７ｉの透磁率を８、磁性接着剤７ｈの透磁率を４、導体７ｂの厚みを０．１４ｍｍ、０．１２ｍｍ、０．１０ｍｍ、０．０８ｍｍ、０．０６ｍｍとしたときの自己インダクタンスと結合係数を得た。
【００５５】
図８は、磁性体層の透磁率変化に対する自己インダクタンスの変化を示すグラフであり、グラフ８ａは実施例１によるインダクタの測定値、グラフ８ｂは実施例２の測定値、グラフ８ｃは実施例３による測定値を示す。なお、図中のＫ値は、測定した自己インダクタンスＬｓとリーケージインダクタンスＬｋから式（１）を用いて算出した結合係数を示す。
【００５６】
Ｋ＝（Ｌｓ−Ｌｋ）／Ｌｓ・・・・・・・・（１）
【００５７】
グラフ８ａ、８ｂから磁性体層の透磁率を調整することで、インダクタンスおよび結合係数を増減可能なことがわかる。
【００５８】
また、グラフ８ｃから、導体の厚みの変化、すなわち空隙幅による、インダクタンスおよび結合係数の変化を、磁性体層の透磁率を調整することで補填可能なことがわかる。
【００５９】
以上より、本発明によるインダクタは、導体の厚み、磁性接着剤の透磁率と位置を変化させることで、電源要求に応じた特性の幅広い調整が可能になる。また、従来技術のように加工工数や部品点数を増やすことなく、安価なインダクタの製造が可能となった。
【００６０】
以上、図面および実施例を用いて、この発明を説明したが、この発明は、これらに限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更があっても本発明に含まれる。すなわち、当業者であれば、当然なしえるであろう各種変形、修正もまた本発明に含まれる。
【産業上の利用可能性】
【００６１】
本発明のカップリングインダクタを用いることにより、カップリング方式を用いる、パーソナルコンピュータをはじめとする各種小型電子機器電源を低価格で提供することができる。
【図面の簡単な説明】
【００６２】
【図１】マルチフェーズ方式を示す図、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）は波形図。
【図２】カップリング方式を示す図、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は波形図。
【図３】従来のインダクタを説明する図、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視。
【図４】従来のインダクタを説明する断面図。
【図５】従来のインダクタを説明する断面図。
【図６】従来のインダクタを説明する断面図。
【図７】本発明のインダクタを説明する図、図７（ａ）は分解斜視図、図７（ｂ）は完成品の外観斜視図、図７（ｃ）は完成品の断面図。
【図８】磁性体層の透磁率変化に対する自己インダクタンスの変化を示すグラフ。
【符号の説明】
【００６３】
１ａ、１ｂ、２ａ、２ｂ、３ｇ インダクタ
１ｃ、１ｄ、１ｅ、１ｆ、２ｃ、２ｄ、２ｅ、２ｆ 電界効果トランジスタ
１ｇ、２ｇ 平滑コンデンサ
１ｈ、１ｉ、１ｊ、１ｋ、１ｌ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌ 波形
３ａ、３ｆ、４ａ、５ｆ 磁性コア
３ｂ、３ｅ 導電巻コイル
３ｃ 絶縁材
４ｂ、５ｅ、６ｃ、７ｂ、７ｊ 導体
４ｃ スリット
５ｄ 磁性体
６ａ Ｅ型磁性コア
６ｂ、７ａ、７ｄ Ｉ型磁性コア
６ｄ ギャップ
７ｇ、７ｈ、７ｉ 磁性接着剤
７ｆ 実装端子
８ａ、８ｂ、８ｃ グラフ
Ｋ 結合係数
【技術分野】
【０００１】
本発明は、電子機器の電源回路を構成するインダクタに関し、特にＤＣ−ＤＣコンバータに好適なインダクタに関するものである。
【背景技術】
【０００２】
近年、ＣＰＵなどの大規模集積回路（以下、ＬＳＩと表記）は、低電圧大電流化が進み、素子に必要となる所要電流が数十アンペアにまで達するようになるとともに、小型で低背の電源回路が求められている。大電流化により素子の大型化は避けられないため、電流を２系統に分散させた電力変換の後、合成することで出力を取り出すマルチフェーズ方式が電源方式の主流として使われてきた。
【０００３】
以下、マルチフェーズ方式について、出力２０Ａの２フェーズのＤＣ−ＤＣコンバータを用いた場合を例に説明する。
【０００４】
図１は、マルチフェーズ方式を説明する図で、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）はその波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形１ｈは電界効果トランジスタ１ｃのゲート電圧の波形を示し、波形１ｉは電界効果トランジスタ１ｅのゲート電圧の波形を示し、波形１ｊは、インダクタ１ａの電流の波形を示し、波形１ｋはインダクタ１ｂの波形を示し、波形１ｌはマルチフェーズ方式における合成電流波形を示す。
【０００５】
入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ（以下、ＦＥＴとも表記）１ｃ、１ｄ、およびインダクタ１ａで構成される第１の系統と、電界効果トランジスタ１ｅ、１ｆとインダクタ１ｂで構成される第２の系統の、２系統の回路によって各々電力変換を行い、変換された電流を合成し、平滑コンデンサ１ｇに入力することで直流の出力を得る。
【０００６】
ここで図１（ｂ）の波形図上段に示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは互いに半周期ずらして行われるため、下段に示したように、波形１ｊと波形１ｋを合成することにより、平滑コンデンサにはスイッチング周波数の、２倍の三角波、すなわち波形１ｌが入力されることになる。
【０００７】
マルチフェーズ方式ではＦＥＴ、インダクタ、平滑コンデンサに流れる電流の負荷を各々低減させることができるが、平滑コンデンサ以外の部品点数がフェーズ数だけ増加することになるために実装面積が増大し、また製造コストも増大するという問題がある。また、近年は消費電力の低減も求められるようになり、軽負荷時には電流の軽減、即ち消費電力の抑制が図られるが、結果として軽負荷状態から高負荷状態への切り替わりに伴う電流変動への追従性であるトランジェントレスポンスが重要になってきた。
【０００８】
なお、電流の追従性が悪い場合は、瞬時的な電圧降下を引き起こし、低電圧駆動が進んでいるＬＳＩの誤作動原因となる。
従って、トランジェントレスポンスは、低電圧化が進んでいる電源技術においても、重要な要素となっている。
【０００９】
これに対応した電源方式として、カップリング方式がある。この方式に用いられるインダクタは、複数のコイルがある値で結合された１つのインダクタで駆動される。これに使用されるインダクタを特にカップリングインダクタと呼ぶ。
【００１０】
図２はカップリング方式を説明する図で、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は、その波形図を示す。なお、波形図上段は電圧波形を示し、横軸は時間、縦軸は電圧を示している。また、波形図下段は電流波形を示し、横軸は時間、縦軸は電流を示している。また、波形２ｈは電界効果トランジスタ２ｃのゲート電圧の波形を示し、波形２ｉは電界効果トランジスタ２ｅのゲート電圧の波形を示し、波形２ｊは、インダクタ２ａの電流の波形を示し、波形２ｋはインダクタ２ｂの波形を示し、波形２ｌはカップリング方式における合成電流波形を示す。
【００１１】
出力２０Ａ、２フェーズのカップリングインダクタを用いたＤＣ−ＤＣコンバータを用いて説明する。入力された電流を２つに分流させ、１０Ａの容量を持つ電界効果トランジスタ２ｃ、２ｄ、インダクタ２ａに入力される第１の系統と、電界効果トランジスタ２ｅ、２ｆ、インダクタ２ｂに入力する第２の系統とする。ここで、インダクタ２ａおよび２ｂは便宜上、２つの異なるインダクタのように表記したが、実際は、２つのコイルを有する1つのインダクタ、すなわちカップリングインダクタである。該インダクタにおいて、分流された電流は合成され、平滑コンデンサ２ｇを経由して直流の出力を得る。ここで波形図に波形２ｈおよび波形２ｉとして示したように、各々のＦＥＴにおけるＯＮとＯＦＦのタイミングは、マルチフェーズ方式と同じく互いに半周期ずらして行われる。
【００１２】
しかし、このように２つのコイルを持つカップリングインダクタは、各々のコイルが磁気的に特定の値で結合しているため、一方のコイルに電流が流れている際、他方のコイルにも相互誘導により電流が流れる。すなわち、波形２ｊで示した電流が流れると、波形２ｋで示した電流が流れる。その結果、カップリングインダクタを通過し、平滑コンデンサ２ｇに流れる電流波形２ｌが、スイッチング周波数の２倍となり平滑コンデンサ２ｇに入力される。このような電源方式は例えば、非特許文献１に開示されている。
【００１３】
このように、カップリング式ＤＣ−ＤＣコンバータに使われるインダクタは、平滑用途のインダクタのように単一のコイルではなく、分割数に応じた複数のコイルを内蔵し、各々のコイルを、電源要求に応じた結合係数に調整する必要がある。従って、自己インダクタンスだけではなく、相互インダクタンスやリーケージインダクタンスの調整が重要になる。
【００１４】
また、近年、低電圧化に伴う電圧制御の安定化を図るため、配線の短縮、即ち回路の小型化と、スィッチング周波数の高周波化が進み、インダクタには、１００ｎＨ以下の低いインダクタンスと小型化が求められている。
【００１５】
図３は、従来のインダクタを説明する図で、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視図を示す。２つの導電巻コイル３ｂ、３ｅを、絶縁材３ｃを挟んで重ね合わせるように配置し、外層として、磁性コア３ａ、３ｆを装着し、インダクタを構成している。絶縁材３ｃの厚みを調整することにより、結合係数を調整している。このようなインダクタは、例えば、特許文献１に開示されている。
【００１６】
図４は、従来の他のインダクタを説明する断面図である。柱状の磁性コア４ａに貫通口を設けて導体４ｂを配置しインダクタを構成している。スリット４ｃのようにギャップを設けることにより、インダクタンスを調整する。
【００１７】
図５は、従来の他のインダクタを説明する断面図である。断面Ｅ型の磁性コア５ｆに貫通口を設けて導体５ｅを配置しインダクタを構成している。板状の低い透磁率を有する磁性体５ｄを取り付けることによりインダクタンスを調整する。これらのインダクタは、例えば、特許文献２に開示されている。
【００１８】
図６は、従来の他のインダクタを説明する断面図である。Ｅ型磁性コア６ａとＩ型磁性コア６ｂを組み合わせ、Ｅ型磁性コア６ａの磁脚の間を貫通するように導体６ｃを配置し、Ｅ型磁性コア６ａの脚部にギャップ６ｄを設けている。ギャップ６ｄを調整することによりインダクタンスと結合係数を調整する。このようなインダクタは例えば、非特許文献１に開示されている。
【００１９】
【非特許文献１】Pit-Leong Wong, Peng Xu, Bo Yang, and Fred C. Lee, IEEE TRANSACTIONS ON POWER ELECTRONICS,VOL.16 NO.4 P.499-507, 2001 ,Performance Improvements of Interleaving VRMs With Coupling Inductors
【特許文献１】特開２００５−１２９５８８号公報
【特許文献２】特開２００５−１８３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図３に示したインダクタは、導電巻コイルを使用しているため、大電流対応に求められる直流抵抗の低減が図れず、損失が大きい。また、結合係数が高くなりやすいのでリーケージインダクタンスが低くなり、その結果、負荷変動時における電流の立ち上がりが急峻になり、電流のオーバーシュートが大きくなる。
【００２１】
一方、リーケージインダクタンスを高くするには、コイル間の絶縁材を厚くし、コイル間の距離を広げる必要がある。しかしながら、このように構成すると、インダクタ全体が大きくなり、小型、低背化の要求を満たさない。
【００２２】
図４に示したインダクタは磁性コア４ａに後加工でスリット４ｃを施す必要があるが、低背化により磁性コア４ａの肉厚は薄く、破損しやすいため、歩留まりが極めて悪くなり、結果としてコストが増加する。また、磁性コア４ａの外脚部にのみギャップを施すために、結合係数は低く、結果としてリーケージインダクタンスは高くなり、トランジェントレスポンスなどが悪くなる問題が生じる。
【００２３】
図５に示したインダクタも、同様に結合係数が低いという問題がある。
【００２４】
図６に示したインダクタは、中磁脚部のギャップを調整し、インダクタンスと結合係数を調整するが、電源の高周波数化が進み、求められるインダクタンスが低下してきているため、ギャップは１００μｍ以下と微小になっている。このように微小なギャップを形成するために、製造におけるバラツキが大きくなり、歩留まり悪化、コスト増加の問題が生じている。
【００２５】
従って、本発明の目的は、カップリング方式を用いるＤＣ−ＤＣコンバータに使用されるインダクタにおける上記の問題を解決し、低電圧、大電流、高周波駆動に対応しながらも、小型で安価なインダクタを提供することである。
【課題を解決するための手段】
【００２６】
本発明は、板状の断面がＩ型のＩ型磁性コアを２つ用いて構成されるカップリング方式のインダクタに関する。
【００２７】
本発明のインダクタは、２つのＩ型磁性コアにより、帯状の導体を複数本挟み込み、導体を挟んだことにより形成される、２つのＩ型磁性コア間の空隙に、磁性粉末を含有してなる磁性体層を介して接合し構成する。このとき、磁性体層には、Ｉ型磁性コアに用いた磁性材料とは異なる透磁率を有する磁性粉末を選択して用い、インダクタ全体のインダクタンスおよび結合係数を微調整する。
【００２８】
２つのＩ型磁性コアと複数の導体によって生じた複数の空隙のすべてに同一の透磁率を有する磁性体層を設けても良い。
【００２９】
２つのＩ型磁性コアと複数の導体によって生じた複数の空隙のうち、少なくとも１つの空隙に第１の透磁率を有する磁性体層を設け、他の空隙には第２の透磁率を有する磁性体層を設けても良い。
【００３０】
前記、複数の磁性体層の、透磁率の種類、組み合わせ、配置は、目的とするインダクタンスおよび結合係数を得るものであれば、どのように設定しても良い。
【００３１】
帯状の導体は、２フェーズ対応の場合は、２本必要であるが、対応するフェーズ数によって何本用いても良い。実用上は、２本以上１０本以下が好ましい。
【００３２】
導体の厚みは、２つのＩ型コア間の幅、すなわち空隙幅を決定し、インダクタ全体のインダクタンスおよび結合係数に影響するので、磁性体層の透磁率とともに適宜選択するのがよい。
【００３３】
導体の両端部は、２つのＩ型磁性コア間から、外部に引き出し、端部を例えばコの字形状に折り曲げ加工するなどして外部端子とするのが好ましい。外部端子の形状は一般的な形状であればいずれでも良い。
【００３４】
Ｉ型磁性コアの一方には、一体型の端子台を設けても良い。小型、低背化のためには、端子台を用いないのが好ましい。
【００３５】
Ｉ型磁性コアは、一般的なＭｎ−Ｚｎフェライトや、Ｎｉ−Ｚｎフェライトを用いるのが良い。上述の端子台を用いない構成とする場合は、Ｎｉ−Ｚｎフェライトを用いるのが好ましい。
【００３６】
磁性体層は、Ｉ型磁性コアを接着するよう磁性接着剤を塗布、硬化して形成するのが好ましい。
【００３７】
磁性接着剤は、例えばエポキシ樹脂、フェノール樹脂、アクリル樹脂、シリコーン樹脂のような一般的に用いられる接着剤用の樹脂に、Ｍｎ−Ｚｎ系やＮｉ−Ｚｎ系などのフェライト粉末、アモルファス粉末、Ｆｅ系磁性合金粉末などの軟磁性粉末を混練して得るのが良い。
【００３８】
本発明によれば、２つの板状のＩ型磁性コアで、複数の導体を挟み、前記導体の両端部は、前記Ｉ型磁性コアの外部に引き出されて端子を形成してなるインダクタであって、前記Ｉ型磁性コアと前記導体によって形成された複数の空隙の少なくとも１以上に、前記Ｉ型磁性コアの透磁率と異なる、固有の透磁率を有する磁性体層が配されてなることを特徴とするインダクタが得られる。
【００３９】
本発明によれば、前記固有の透磁率は、前記空隙毎に異なる２種類以上の値を有することを特徴とするインダクタが得られる。
【００４０】
本発明によれば、前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とするインダクタが得られる。
【００４１】
本発明によれば、前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とするインダクタが得られる。
【発明の効果】
【００４２】
上記構成とすることにより、Ｉ型磁性コアの透磁率や、導体の厚さ、すなわち空隙幅によって決定されるインダクタ全体のインダクタンスや結合係数を、簡便な手段によって調整した、小型、低背で高周波化対応のインダクタの提供が可能となった。
【００４３】
すなわち、複雑な形状であるＥ型磁性コアを用いないので、製造が容易であるとともに、Ｅ型磁性コアの脚部を削る、シートを挿入する等の複雑かつ調整が困難なギャップ形成手段を用いないので、精度よく所望のギャップを形成することが可能となり、工数およびコストの削減をも実現した。
【発明を実施するための最良の形態】
【００４４】
本発明によるインダクタは、２つのＩ型磁性コアを少なくとも２つ以上の導体を挟んで組み合わせることで空隙部を形成し、樹脂と磁性粉を混練した磁性接着剤を空隙部に配することにより、必要なインダクタンスと結合係数に調整する。
【００４５】
従来のように、Ｅ型磁性コアの脚部を削ることでギャップを形成する工法や、シートを挟み込むことによるギャップ形成する工法とは異なり、加工工数や部材点数を増やすことなく、最小構成に磁性接着剤を組み合わせることにより必要なインダクタを形作るため、コストを削減することが出来るとともに、電源の高周波駆動に対応した低いインダクタンスで小型な製品を作ることも容易とすることが出来る。
【００４６】
２つのＩ型磁性コアを挟み合わせる最小構成ながらも、形成される空隙部に、磁性粉末と樹脂からなる磁性接着剤の配合比率を調整し注入することで、カップリング方式の電源要求に応じて幅広くインダクタンスや結合係数を調整することができる。
【００４７】
コイルとなる導体部は巻線することなく磁性コア間の間隙に挿入し、端部を例えばコの字状に折り曲げて直接実装端子とする構造を採用することにより、カップリングインダクタとして機能するため、大電流化に対応した低直流抵抗を実現し、電源効率に大きく寄与する。
【実施例】
【００４８】
本発明を実施するための最良の形態を、図面および実施例を用いて詳細に説明する。
【００４９】
図７は、本発明のインダクタを説明する図で、図７（ａ）は分解斜視図、図７（ｂ）は完成品の斜視図、図７（ｃ）は完成品の断面図であり、導体７ｂの長さ方向に直交する方向の断面を示す。２つのＩ型磁性コア７ａおよび７ｄで、導体７ｂを挟み込んで重ね合わせ、導体７ｂの厚みにより生じる空隙部に、磁性接着剤７ｇ、７ｈ、７ｉを配し、接着してインダクタを構成する。
【００５０】
導体７ｂの両端は、実装端子７ｆとして機能するよう、Ｉ型磁性コア７ａおよび７ｄと重ね合わせた後、コの字状に曲げ加工を施す。
【００５１】
Ｎｉ−Ｚｎ系フェライト粉末をプレス、焼結して得た２つのＩ型磁性コアと、２本の導体および磁性接着剤を用意し、図７に示したインダクタを得た。なお、Ｉ型磁性コア７ａは面積５×５ｍｍ2で厚みが０．９ｍｍのものを使用し、導体７ｂは幅が１ｍｍで、厚みは０．１４ｍｍから０．０６ｍｍのものを各々使用し、磁性接着剤７ｇ、７ｈ、７ｉは、エポキシ樹脂に平均粒径１２μmのアモルファス系金属磁性粉末を混入し、透磁率が１．５から１０のものを各々使用した。
【００５２】
（実施例１）
導体７ｂの厚みを０．１ｍｍ、磁性接着剤７ｈの透磁率を１．５、磁性接着剤７ｇ及び７ｉの透磁率を１０、８、６、４、２としたインダクタの自己インダクタンスと結合係数を得た。
【００５３】
（実施例２）
導体７ｂの厚みを０．１ｍｍ、磁性接着剤７ｇ及び７ｉの透磁率を３、磁性接着剤７ｈの透磁率を５、４、３、２、１としたインダクタの自己インダクタンスと結合係数を得た。
【００５４】
（実施例３）
磁性接着剤７ｇ及び７ｉの透磁率を８、磁性接着剤７ｈの透磁率を４、導体７ｂの厚みを０．１４ｍｍ、０．１２ｍｍ、０．１０ｍｍ、０．０８ｍｍ、０．０６ｍｍとしたときの自己インダクタンスと結合係数を得た。
【００５５】
図８は、磁性体層の透磁率変化に対する自己インダクタンスの変化を示すグラフであり、グラフ８ａは実施例１によるインダクタの測定値、グラフ８ｂは実施例２の測定値、グラフ８ｃは実施例３による測定値を示す。なお、図中のＫ値は、測定した自己インダクタンスＬｓとリーケージインダクタンスＬｋから式（１）を用いて算出した結合係数を示す。
【００５６】
Ｋ＝（Ｌｓ−Ｌｋ）／Ｌｓ・・・・・・・・（１）
【００５７】
グラフ８ａ、８ｂから磁性体層の透磁率を調整することで、インダクタンスおよび結合係数を増減可能なことがわかる。
【００５８】
また、グラフ８ｃから、導体の厚みの変化、すなわち空隙幅による、インダクタンスおよび結合係数の変化を、磁性体層の透磁率を調整することで補填可能なことがわかる。
【００５９】
以上より、本発明によるインダクタは、導体の厚み、磁性接着剤の透磁率と位置を変化させることで、電源要求に応じた特性の幅広い調整が可能になる。また、従来技術のように加工工数や部品点数を増やすことなく、安価なインダクタの製造が可能となった。
【００６０】
以上、図面および実施例を用いて、この発明を説明したが、この発明は、これらに限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更があっても本発明に含まれる。すなわち、当業者であれば、当然なしえるであろう各種変形、修正もまた本発明に含まれる。
【産業上の利用可能性】
【００６１】
本発明のカップリングインダクタを用いることにより、カップリング方式を用いる、パーソナルコンピュータをはじめとする各種小型電子機器電源を低価格で提供することができる。
【図面の簡単な説明】
【００６２】
【図１】マルチフェーズ方式を示す図、図１（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図１（ｂ）は波形図。
【図２】カップリング方式を示す図、図２（ａ）は２フェーズのＤＣ−ＤＣコンバータの回路図、図２（ｂ）は波形図。
【図３】従来のインダクタを説明する図、図３（ａ）は分解斜視図、図３（ｂ）は外観斜視。
【図４】従来のインダクタを説明する断面図。
【図５】従来のインダクタを説明する断面図。
【図６】従来のインダクタを説明する断面図。
【図７】本発明のインダクタを説明する図、図７（ａ）は分解斜視図、図７（ｂ）は完成品の外観斜視図、図７（ｃ）は完成品の断面図。
【図８】磁性体層の透磁率変化に対する自己インダクタンスの変化を示すグラフ。
【符号の説明】
【００６３】
１ａ、１ｂ、２ａ、２ｂ、３ｇ インダクタ
１ｃ、１ｄ、１ｅ、１ｆ、２ｃ、２ｄ、２ｅ、２ｆ 電界効果トランジスタ
１ｇ、２ｇ 平滑コンデンサ
１ｈ、１ｉ、１ｊ、１ｋ、１ｌ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌ 波形
３ａ、３ｆ、４ａ、５ｆ 磁性コア
３ｂ、３ｅ 導電巻コイル
３ｃ 絶縁材
４ｂ、５ｅ、６ｃ、７ｂ、７ｊ 導体
４ｃ スリット
５ｄ 磁性体
６ａ Ｅ型磁性コア
６ｂ、７ａ、７ｄ Ｉ型磁性コア
６ｄ ギャップ
７ｇ、７ｈ、７ｉ 磁性接着剤
７ｆ 実装端子
８ａ、８ｂ、８ｃ グラフ
Ｋ 結合係数
【特許請求の範囲】
【請求項１】
２つの板状のＩ型磁性コアで、複数の導体を挟み、前記導体の両端部は、前記Ｉ型磁性コアの外部に引き出されて端子を形成してなるインダクタであって、前記Ｉ型磁性コアと前記導体によって形成された空隙に、前記Ｉ型磁性コアの透磁率と異なる、固有の透磁率を有する磁性体層が配されてなることを特徴とするインダクタ。
【請求項２】
前記固有の透磁率は、前記空隙毎に異なる２種類以上の値を有することを特徴とする請求項１記載のインダクタ。
【請求項３】
前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とする請求項１または２記載のインダクタ。
【請求項４】
前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とする請求項１ないし３のいずれかに記載のインダクタ。
【請求項１】
２つの板状のＩ型磁性コアで、複数の導体を挟み、前記導体の両端部は、前記Ｉ型磁性コアの外部に引き出されて端子を形成してなるインダクタであって、前記Ｉ型磁性コアと前記導体によって形成された空隙に、前記Ｉ型磁性コアの透磁率と異なる、固有の透磁率を有する磁性体層が配されてなることを特徴とするインダクタ。
【請求項２】
前記固有の透磁率は、前記空隙毎に異なる２種類以上の値を有することを特徴とする請求項１記載のインダクタ。
【請求項３】
前記磁性体層は、磁性粉末と樹脂を混入した磁性接着剤を塗布、硬化して形成してなることを特徴とする請求項１または２記載のインダクタ。
【請求項４】
前記磁性体層は、磁性粉末を全体の４０体積％以下（０を含まず）含有することを特徴とする請求項１ないし３のいずれかに記載のインダクタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１２９９３７（Ｐ２００９−１２９９３７Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００７−２９９９６７（Ｐ２００７−２９９９６７）
【出願日】平成１９年１１月２０日（２００７．１１．２０）
【出願人】（０００１３４２５７）ＮＥＣトーキン株式会社 (1,832)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１９年１１月２０日（２００７．１１．２０）
【出願人】（０００１３４２５７）ＮＥＣトーキン株式会社 (1,832)
【Ｆターム（参考）】
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