キャパシタおよびその製造方法並びにキャパシタユニット
【課題】 所望の静電容量を確保し易いキャパシタ及びその製造方法並びにキャパシタユニットを提供する。
【解決手段】
第1の電極層9と、第1の電極層9の表面上に積層された導電性の第1の凸部14aと、第1の凸部14aの表面及び第1の電極層9の表面に成膜された第1の誘電体層6と、第1の誘電体層6を介して第1の凸部14a及び第1の電極層9に重なるように設けられた第2の電極層7と、を備えるキャパシタ1Aを製造可能な構成を有している。
【解決手段】
第1の電極層9と、第1の電極層9の表面上に積層された導電性の第1の凸部14aと、第1の凸部14aの表面及び第1の電極層9の表面に成膜された第1の誘電体層6と、第1の誘電体層6を介して第1の凸部14a及び第1の電極層9に重なるように設けられた第2の電極層7と、を備えるキャパシタ1Aを製造可能な構成を有している。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電容量により電荷を保持し、また放出する受動素子であるキャパシタおよびその製造方法並びにキャパシタユニットに関する。
【背景技術】
【0002】
電子機器の精密化などにより、電子機器に用いられるチップコンデンサなどのキャパシタの小型化、大容量化の強い要請がある。そこで、近年では、チップコンデンサの薄層化、多層化を図ると共に、粒子サイズでの超微細化を図って小型化、大容量化を可能にする技術の開発が進められている。
【0003】
また、DRAMについても、DRAMセルの細分化などに伴い、小型化、大容量化が進められている。DRAMセルの場合、例えば、NMOSトランジスタ領域においてP型シリコン基板にゲートトレンチを形成し、ゲートトレンチの内壁面に絶縁膜を形成した後、その上にゲート電極を形成して製造する方法がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
DRAMセルの製造技術では、P型シリコン基板に絶縁膜を形成するためにチップコンデンサとしての適用は困難である。さらに、DRAMセルでは、P型シリコン基板にゲートトレンチを形成して絶縁膜を形成するので、この技術を誘電体層の形成に利用したとしても、ゲートトレンチの深さは基板の厚さに依存し、所望の静電容量の確保が困難である。
【0005】
本発明は、上記課題を解決するためになされたもので、所望の静電容量を確保し易いキャパシタ及びその製造方法並びにキャパシタユニットを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係るキャパシタは、第1の電極層と、第1の電極層の表面上に積層された導電性の第1の凸部と、第1の凸部の表面及び第1の電極層の表面に成膜された第1の誘電体層と、第1の誘電体層を介して第1の凸部及び第1の電極層に重なるように設けられた第2の電極層と、を備える。
【0007】
このキャパシタでは、第1の電極層の表面上に第1の凸部が設けられており、第1の凸部の表面と第1の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第1の凸部は、第1の電極層の表面上に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により高周波特性を良好にできる。
【0008】
さらに、第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0009】
さらに、第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0010】
さらに、本発明に係るキャパシタは、第2の電極層の表面上に積層された導電性の第2の凸部と、第2の凸部の表面及び第2の電極層の表面に成膜された第2の誘電体層と、第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように設けられた第3の電極層と、を備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
【0011】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0012】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0013】
また、本発明は、以下の(1)〜(4)に示す各工程を有するキャパシタの製造方法を提供する。
(1)第1の電極層を形成する工程と、
(2)第1の電極層の表面上に導電性材料を積層して第1の凸部を形成する工程と、
(3)第1の凸部の表面及び第1の電極層の表面に絶縁膜を成膜して第1の誘電体層を形成する工程と、
(4)第1の誘電体層を介して第1の凸部及び前記第1の電極層に重なるように導電性材料を積層して第2の電極層を形成する工程。
【0014】
このキャパシタの製造方法によれば、第1の電極層の表面上に第1の凸部を形成し、第1の凸部の表面と第1の電極層の表面とに誘電体層を形成する。従って、平坦な誘電体層に比べて誘電体層の表面積が大きなキャパシタを製造できる。さらに、この製造方法では、誘電体層を形成するための第1の凸部を、第1の電極層の表面上に積層して形成するため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利なキャパシタを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタを製造できる。
【0015】
さらに、第1の誘電体層を形成する工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
【0016】
さらに、上記の絶縁材料は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0017】
さらに、第1の誘電体層を形成する工程において、第1の凸部の表面及び第1の電極層の表面にTa膜を成膜し、Ta膜の表面を陽極酸化すると好適である。
【0018】
さらに、本発明は、以下の(5)〜(7)に示す各工程を更に備えるキャパシタの製造方法を提供する。
(5)第2の電極層の表面上に導電性材料を積層して第2の凸部を形成する工程と、
(6)第2の凸部の表面及び第2の電極層の表面に絶縁材料を成膜して第2の誘電体層を形成する工程と、
(7)第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように導電性材料を積層して第3の電極層を形成する工程。
【0019】
このキャパシタの製造方法によれば、誘電体層が重なっているキャパシタを製造でき、誘電体層の複層化によって静電容量を拡大させ易いキャパシタを製造できる。
【0020】
さらに、上記のキャパシタ製造方法では、第1の誘電体層を形成する工程及び第2の誘電体層を形成する工程の少なくとも一方の工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
【0021】
さらに、上記の絶縁材料は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0022】
さらに、第1の誘電体層を形成する工程及び第2の誘電体層を形成する工程の少なくとも一方の工程において、第1の凸部の表面及び第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化すると好適である。
【0023】
また、複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、複数のキャパシタのうち、一のキャパシタは、第1の電極層と、第1の電極層の表面上に積層された導電性の第1の凸部と、第1の凸部の表面及び第1の電極層の表面に成膜された第1の誘電体層と、第1の誘電体層を介して第1の凸部及び第1の電極層に重なるように設けられた第2の電極層と、を備えることを特徴とする。
【0024】
このキャパシタユニットに用いられるキャパシタは、第1の電極層の表面上に第1の凸部が設けられており、第1の凸部の表面と第1の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第1の凸部は、第1の電極層の表面上に積層されているため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により、高周波特性を良好にできる。
【0025】
さらに、第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0026】
さらに、第1の誘電体層は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0027】
さらに、一のキャパシタは、第2の電極層の表面上に積層された導電性の第2の凸部と、第2の凸部の表面及び第2の電極層の表面に成膜された第2の誘電体層と、第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように設けられた第3の電極層と、を更に備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
【0028】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0029】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【発明の効果】
【0030】
本発明によれば、所望の静電容量を確保し易いキャパシタ並びにキャパシタユニットを提供することができる。
【図面の簡単な説明】
【0031】
【図1】第1実施形態に係るキャパシタの断面図である。
【図2】図1のII―II線に沿った断面図である。
【図3】本発明に係るキャパシタの製造方法の一工程における断面図である。
【図4】図3の後続の工程における断面図である。
【図5】図4の後続の工程における断面図である。
【図6】第2実施形態に係るキャパシタの製造工程の一工程における断面図である。
【図7】図6の後続の工程を示し、第2実施形態に係るキャパシタの断面図である。
【図8】第3実施形態に係るキャパシタの製造工程の一工程における断面図である。
【図9】図8の後続の工程における断面図である。
【図10】図9の後続の工程における断面図である。
【図11】図10の後続の工程における断面図である。
【図12】図11の後続の工程における断面図である。
【図13】図12の後続の工程における断面図である。
【図14】第4実施形態に係るキャパシタの断面図である。
【図15】本発明に係るキャパシタユニットを示し、キャパシタンスブリッジの概略を示す回路図である。
【発明を実施するための形態】
【0032】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
(キャパシタの構造)
【0033】
まず、図1及び図2を参照して、本発明の第1実施形態に係るキャパシタについて説明する。ここで、図1は、第1実施形態に係るキャパシタの断面図であり、図2は、図1のII−II線に沿った断面図である。
【0034】
キャパシタ1Aは、基板3上に設けられた第1電極部5と、第1電極部5の上面(表面)に成膜された誘電体層6と、誘電体層6を挟むようにして第1電極部5の上側に設けられた第2電極部7と、を備えている。キャパシタ1Aは、誘電体層6の静電容量により電荷を蓄えたり、放出したりする受動素子である。
【0035】
第1電極部5は、平坦な基板3上に積層された底面電極層9と、底面電極層9の上面(表面)に積層された中間電極層10と、中間電極層10の上面に設けられた電極パッド接続部11と、を備える。底面電極層9は、第1の電極層に相当する。
【0036】
底面電極層9は、導電性の金属材料、例えばCuやNiなどからなる被膜であり、めっき法によって形成される。また、電極パッド接続部11は、導電性の金属材料、例えばCuやNiなどからなり、中間電極層10の上面の端に設けられ、電極パッド12が取り付けられている。
【0037】
中間電極層10は、底面電極層9の上面に積層された導電性の金属材料、例えばCuやNiなどからなり、電極パッド接続部11に接続された下部通電領域13と、誘電体層6によって覆われた下部凹凸領域14とを有する。下部凹凸領域14には、底面電極層9の一部を露出させる複数の隙間15(図3参照)が形成されており、下部凹凸領域14は、隙間15を挟むようにして立設された複数の壁部14aを有する。壁部14aは、上端が下端よりも縮径したテーパ状になっている。壁部14aは、第1の凸部に相当する。
【0038】
壁部14aの周面(表面)及び隙間15の底から露出する底面電極層9の上面(表面)には、電気的な絶縁材料、例えば、Al2O3などの絶縁材料からなる被膜(絶縁膜)によって誘電体層6が成膜されている。誘電体層6は、下部凹凸領域14の外側である下部通電領域13の一部及び基板3上にも広がっており、下部凹凸領域14の外側に設けられた誘電体層6の上面には、Al2O3膜17が形成されている。なお、誘電体層6としては、CuやNiなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層6としての絶縁膜は、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層6は、第1の誘電体層に相当する。
【0039】
第2電極部7は、導電性の金属材料、例えばCuやNiなどからなり、めっき法によって形成される。第2電極部7は、電極パッド18が取り付けられる上部通電領域19と、下部凹凸領域14に重なるように配置された上部凹凸領域20と、を備える。第2電極部7は、第2の電極層に相当する。
【0040】
上部通電領域19は、誘電体層6及びAl2O3膜17を介して基板3上に設けられている。上部凹凸領域20は、下部凹凸領域14に形成された隙間15を埋めるように形成されており、凹凸状の誘電体層6を介して、下部凹凸領域14の壁部14a及び底面電極層9に重なるように設けられている。
【0041】
以上のキャパシタ1Aでは、底面電極層9の上面に複数の壁部14aが設けられており、壁部14aの周面及び底面電極層9の上面に誘電体層6が成膜されている。さらに、第2電極部7は、誘電体層6を介して壁部14a及び底面電極層9に重なるように設けられている。従って、キャパシタ1Aによれば、平坦な誘電体層に比べて誘電体層6の表面積は大きくなる。さらに、壁部14aは、底面電極層9の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。
(キャパシタの製造方法)
【0042】
次に、上述の図3〜図5を参照して、キャパシタ1Aの製造方法について説明する。ここで、図3〜図5は、製造方法の各工程における断面図である。
【0043】
本実施の形態に係る製造方法では、まず、図3に示されるように、基板3の上に図示しないシード電極層を形成し、めっき法によって基板3上にCuやNiなどからなる底面電極層9を形成する(第1の工程)。第1の工程は、第1の電極層を形成する工程に相当する。
【0044】
次に、底面電極層9の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層9の上面に中間電極層10に対応する所定の形状、例えば、下部凹凸領域14に対応した形状に露出させるレジストパターンを形成する。そして、そのレジストパターンをマスクにして、めっき法によって底面電極層9の上面にCuまたはNiなどの導電性の金属材料を積層して中間電極層10を形成する(第2の工程)。特に、第2の工程では、下部凹凸領域14の複数の壁部14aを形成する。この場合に形成される壁部14aの肉厚d1は1.5μm程度であり、高さd2は5.0μm程度である。また、隣接の壁部14a同士の隙間15の幅d3は2.0μm程度である。その後、中間電極層10を形成するために利用したレジストパターンを除去する。第2の工程は、第1の凸部を形成する工程に相当する。
【0045】
次に、中間電極層10にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、誘電体層6に対応する所定の形状に露出させるレジストパターンを形成する。次に、アトミックレイヤー法によってCVD−Al2O3膜からなる誘電体層6を、レジストパターンで被覆されていない部分に300〜1000Å成膜し、その後にレジストパターンを除去する(第3の工程)。誘電体層6としての絶縁膜は、CVD法によって成膜することもできる。誘電体層6としての絶縁膜は、Al2O3の他に、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。第3の工程は、第1の誘電体層を形成する工程に相当する。なお、誘電体層6の成膜後には、中間電極層10の外側の所定の領域にスパッタ法によってAl2O3膜17を形成し、その後、Al2O3膜17を形成するために利用されたレジストパターンを除去する。
【0046】
次に、中間電極層10の上面にコンタクトホールを形成するためのレジストパターンを形成した後に、IBE(Ion Beam Etching)によってコンタクトホールを形成する(第4の工程)。
【0047】
次に、誘電体層6及び誘電体層6の外側に広がっている中間電極層10及びAl2O3膜17上にスパッタ法によってシード電極膜(図示せず)を形成する。その後、シード電極膜の上にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第2電極部7に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第2電極部7を形成する(第5の工程)。第2電極部7は、誘電体層6を介して中間電極層10の壁部14a及び底面電極層9に重なるように形成される。第5の工程は、第2の電極層を形成する工程に相当する。
【0048】
なお、この積層によって中間電極層10の下部通電領域13の上部にも導体部が形成され、この導体部によって電極パッド接続部11が形成される。電極パッド接続部11は、中間電極層10に通電可能に接続されている。なお、電極パッド接続部11と第2電極部7とは、絶縁膜を介して絶縁されている。
【0049】
その後、電極パッド接続部11に電極パッド12を取り付け、第2電極部7の上部通電領域19に電極パッド18を取り付けることで、キャパシタ1Aが製造される。
【0050】
上記製造方法によって、平坦な誘電体層に比べて表面積の大きな誘電体層6を備えるキャパシタ1Aを製造できる。さらに、この製造方法では、誘電体層6を形成するための壁部14aを、底面電極層9の上面に積層して形成するため、トレンチを形成する場合に比べて表面積を拡大させ易く、静電容量の拡大に有利なキャパシタ1Aを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタ1Aを製造できる。
【0051】
次に、図7を参照して本発明の第2実施形態に係るキャパシタについて説明する。キャパシタ1Bは、下層部31と上層部32とに分かれており、下層部31は、第1実施形態に係るキャパシタ1Aと同様の構成を備えている。従って、下層部31についてはキャパシタ1Aと同一の符号を記して説明を省略する。
【0052】
上層部32は、下層部31の第2電極部7の上面に積層された第3電極部33と、第3電極部33の上面に成膜された誘電体層35と、誘電体層35を挟むようにして第3電極部33の上側に設けられた第4電極部36と、を備えている。キャパシタ1Bは、下層部31の誘電体層6及び上層部32の誘電体層35の静電容量により電荷を蓄えたり、放出したりする受動素子である。キャパシタ1Bは、下層部31の誘電体層6に加えて上層部32にも誘電体層35を形成して複層化を実現しており、静電容量の拡大を図っている。
【0053】
第3電極部33は、第2電極部7の上面に積層された導電性の金属材料、例えばCuやNiなどからなり、電極パッド接続部11に接続された下部通電領域37と、誘電体層35に覆われた下部凹凸領域38とを有する。下部凹凸領域38には、第2電極部10の一部を露出させる複数の隙間39(図6参照)が形成されており、下部凹凸領域38は、隙間39を挟むようにして立設された複数の壁部38aを有する。壁部38aは、上端が下端よりも縮径したテーパ状になっている。壁部38aは、第2の凸部に相当する。
【0054】
壁部38aの周面(表面)及び隙間39の底から露出する第2電極部7の上面(表面)には、電気的な絶縁材料、例えば、Al2O3の絶縁膜が誘電体層35として成膜されている。誘電体層35は、コンタクトホール内に設けられたAl2O3膜21によって誘電体層6に接続している。誘電体層35は、下部凹凸領域38の外側にも広がっており、下部凹凸領域38の外側の上部誘電体層6の上面には、Al2O3膜41が形成されている。なお、誘電体層35としては、CuやNiなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層35としての絶縁膜は、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層35は、第2の誘電体層に相当する。
【0055】
第4電極部36は、導電性の金属材料、例えばCuやNiなどからなり、めっき法によって形成される。第4電極部36は、電極パッド18が取り付けられる上部通電領域43と、下部凹凸領域38に重なるように配置された上部凹凸領域44と、を備える。第4電極部36は、第3の電極層に相当する。
【0056】
上部凹凸領域44は、下部凹凸領域38に形成された隙間39を埋めるように形成されており、凹凸状の誘電体層35を介して、下部凹凸領域38の壁部38a及び第2電極部7に重なるように設けられている。
【0057】
以上のキャパシタ1Bによれば、下層部31の誘電体層6に加えて、上層部32にも誘電体層35を形成するために、誘電体層6と誘電体層35とを重ねるように設けることができ、複層化によって静電容量の拡大を実現できる。
【0058】
次に、上述の図6及び図7を参照して、第2実施形態に係るキャパシタ1Bの製造方法について説明する。ここで、図6及び図7は、製造方法の各工程における断面図である。なお、キャパシタ1Bは、上記第1〜第5の工程の後に、別の工程を実施することで製造されるため、図3〜図5に示される第1〜第5の各工程の説明は省略する。
【0059】
第2電極部7(図5参照)を形成した後に、図6に示されるように、第2電極部7の表面にスパッタ法によってシード電極層45を形成する。次に、シード電極層45にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第3電極部33に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を積層し、その後にレジストパターンを除去する。次に、図7に示されるように、IBEによって隙間39の底で露出しているシード電極層45を削除する(第6の工程)。この工程によって、第3電極部33の下部凹凸領域部38が形成され、第2電極部7の上面に積層された複数の壁部38aが形成される。第6の工程は、第2の凸部を形成する工程に相当する。
【0060】
次に、壁部38aの周面(表面)と第2電極部7の上面、すなわち下部凹凸領域部38の上面に、アトミックレイヤー法によってCVD−Al2O3膜からなる誘電体層35を300〜1000Å成膜する(第7の工程)。誘電体層35としての絶縁膜は、CVD法によって成膜することもできる。誘電体層35としての絶縁膜は、Al2O3の他に、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。なお、誘電体層35を成膜した後に、所定の領域にスパッタ法によってAl2O3膜41を形成する。第7の工程は、第2の誘電体層を形成する工程に相当する。
【0061】
次に、スパッタ法によってシード電極層を形成した後、誘電体層35の上面に所定のフォトマスクを用いたパターニングを行い、第4電極部36に対応する所定の形状を露出させるレジストパターンを形成する。その後、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を被覆し、第4電極部36を形成する(第8の工程)。第4電極部36は、壁部38a及び第2電極部7に重なるように形成される。第8の工程は、第3の電極層を形成する工程に相当する。
【0062】
その後、第4電極部36に電極パッド12を取り付け、第3電極部33に電極パッド18を取り付けることでキャパシタ1Bを製造する。
【0063】
以上の方法により、下層部31の誘電体層6に加えて、上層部32にも誘電体層35を形成し、誘電体層6と誘電体層35とを重ねるように設けることができ、誘電体層6、誘電体層35の複層化による静電容量の拡大を実現できるキャパシタ1Bを製造できる。
【0064】
次に、上述の図8〜図13を参照して、第3実施形態に係るキャパシタ1Cの製造方法について説明する。ここで、図8〜図13は、製造方法の各工程における断面図である。
【0065】
本実施の形態に係る製造方法では、まず、図8に示されるように、基板61の上に図示しないシード電極層を形成し、めっき法によって基板61上にCuからなる底面電極層62を形成する(第1の工程)。第1の工程は、第1の電極層を形成する工程に相当する。その後、底面電極層62の上面にフォトレジスト63を塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層62の上面に中間電極層65に対応する所定の形状に露出させるレジストパターンを形成する。
【0066】
その後、図9に示されるように、そのレジストパターンをマスクにして、めっき法によって底面電極層62の上面にCuなどの導電性の金属材料を積層して中間電極層65を形成する(第2の工程)。特に、第2の工程では、中間電極層65に凹凸形状を形成するための複数の壁部65aを形成する。その後、中間電極層65を形成するために利用したレジストパターンを除去する。壁部65aは、第1の凸部に相当する。その後、図10に示されるように、中間電極層65の複数の壁部65aをテーパ状にするためのIBE(IonBeam Etching)を施す(第3の工程)。第2及び第3の工程は、第1の凸部を形成する工程に相当する。
【0067】
次に、図11に示されるように、中間電極層65の複数の壁部65aの表面及び壁部65aで被覆されていない底面電極層62の表面にアトミックレイヤー法によって、400Å程度のTa膜66を成膜し、さらに、図12に示されるように、Ta膜66の表面を陽極酸化またはプラズマ酸化して、100Å〜400Å程度のTa2O5の陽極酸化膜67を形成する(第4の工程)。第4の工程によって、Ta膜66と陽極酸化膜67との二層構造の誘電体層68(第1の誘電体層)を形成する。第4の工程は、第1の誘電体層を形成する工程に相当する。なお、Ta膜66の成膜はCVD法によって行うこともできる。
【0068】
次に、誘電体層68の表面にめっき法によってCuからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第2電極部69(第2の電極層)を形成する(第5の工程)。第2電極部69は、誘電体層68を介して壁部65a及び底面電極層62に重なるように形成されている。第5の工程は、第2の電極層を形成する工程に相当する。
【0069】
以上の方法により、キャパシタ1Cを製造できる。キャパシタ1Cによれば、平坦な誘電体層に比べて誘電体層68の表面積は大きくなる。さらに、壁部65aは、底面電極層62の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。特に、キャパシタ1Cでは、Ta膜と、Ta膜上に形成されたTa2O5の陽極酸化膜とからなる二層構造の誘電体層68を備えるため、高い誘電率を実現できる。
【0070】
次に、上述の図14を参照して、第4実施形態に係るキャパシタ1Dについて説明する。キャパシタ1Dは、下層部81と上層部82とに分かれており、下層部81は、第3実施形態に係るキャパシタ1Cと同様の構成を備えている。従って、下層部81についてはキャパシタ1Cと同一の符号を記して説明を省略する。以下、キャパシタ1Dの製造方法及びその構造について説明する。
【0071】
キャパシタ1Dを製造する際には、まず、キャパシタ1Cを製造する場合と同様の第1〜第5の工程を行って下層部81を形成する。その後、下層部81の第2電極部69の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第2電極部69の上面に第3電極部71に対応する所定の形状に露出させるレジストパターンを形成する。そのレジストパターンをマスクにして、めっき法によって第2電極部69の上面にCuなどの導電性の金属材料を積層して第3電極部71を形成する(第6の工程)。特に、第6の工程では、第3電極部71に凹凸形状を形成するための複数の壁部71aを形成する。壁部71aは、第2の凸部に相当する。その後、第3電極部71を形成するために利用したレジストパターンを除去する。その後、第3電極部71の複数の壁部71aをテーパ状にするためのIBE(Ion Beam Etching)を施す(第7の工程)。第6及び第7の工程は、第2の凸部を形成する工程に相当する。
【0072】
次に、第3電極部71の複数の壁部71aの表面及び壁部71aで被覆されていない第2電極部69の表面にアトミックレイヤー法によってTa膜72を成膜し、さらに、Ta膜72の表面を陽極酸化またはプラズマ酸化して、100Å〜400Å程度のTa2O5の陽極酸化膜73を形成する(第8の工程)。第8の工程によって、Ta膜72と陽極酸化膜73との二層構造の誘電体層74(第2の誘電体層)を形成する。第8の工程は、第2の誘電体層を形成する工程に相当する。なお、Ta膜72の成膜はCVD法によって行うこともできる。
【0073】
次に、誘電体層74の表面にめっき法によってCuからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第4電極部75(第3の電極層)を形成する(第9の工程)。第4電極部75は、誘電体層74を介して壁部71a及び第2電極部69に重なるように形成されている。第9の工程は、第3の電極層を形成する工程に相当する。
【0074】
以上の製造方法によって、下層部81と上層部82とを備えた二層構造のキャパシタ1Dが製造される。キャパシタ1Dによれば、下層部81の誘電体層68に加えて、上層部82にも誘電体層74を形成し、誘電体層68と誘電体層74とを重ねるように設けることができ、誘電体層68、誘電体層74の複層化による静電容量の拡大を実現できる。
【0075】
本発明に係るキャパシタについて、第1〜第4の実施形態に係るキャパシタ1A,1B,1C,1Dを例にして説明した。しかしながら、本発明に係るキャパシタは、この例に限定されない。例えば、キャパシタ1Bの上層部32に代えて、キャパシタ1Dの上層部82を適用してもよい。逆に、キャパシタ1Dの上層部82に代えて、キャパシタ1Bの上層部32を適用してもよい。
(キャパシタユニット)
【0076】
次に、図15を参照してキャパシタユニットについて説明する。キャパシタユニット51は、第1実施形態に係るキャパシタ1Aを用いてキャパシタンスブリッジを形成する。なお、キャパシタユニット51は、第2実施形態に係るキャパシタ1B、第3実施形態に係るキャパシタ1C及び第4実施形態に係るキャパシタ1Dを用いてキャパシタンスブリッジを形成するようにしてもよい。
【0077】
キャパシタユニット51は、キャパシタ1A、誘電体損がきわめて小さく静電容量の値が周波数によって変化しない可変コンデンサ52、第一の抵抗器53、第2の抵抗器54、低周波発信器55、ディジタルマルチメータ56などを有し、これらの構成部品をブリッジ接続し、キャパシタ1Aの静電容量の変化を検出するようにブリッジ回路を構成して各種のセンサなどに利用される。
【0078】
以上のキャパシタユニット51ではキャパシタ1Aを用いるため、平坦な誘電体層に比べて誘電体層6の表面積は大きくなる。さらに、壁部14aが形成された中間電極層10は、底面電極層9に被覆された金属材料からなるため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、中間電極層10は導電性の金属材料からなるため、高い高周波特性を維持できる。
【符号の説明】
【0079】
1A,1B…キャパシタ、6…誘電体層(第1の誘電体層)、7…第2電極部(第2の電極層)、9…底面電極層(第1の電極層)、14a…壁部(第1の凸部)、35…誘電体層(第2の誘電体層)、36…第4電極部(第3の電極層)、38a…壁部(第2の凸部)、51…キャパシタユニット、71a…壁部(第2の凸部)、74…誘電体層(第2の誘電体層)、75…第4電極部(第3の電極層)。
【技術分野】
【0001】
本発明は、静電容量により電荷を保持し、また放出する受動素子であるキャパシタおよびその製造方法並びにキャパシタユニットに関する。
【背景技術】
【0002】
電子機器の精密化などにより、電子機器に用いられるチップコンデンサなどのキャパシタの小型化、大容量化の強い要請がある。そこで、近年では、チップコンデンサの薄層化、多層化を図ると共に、粒子サイズでの超微細化を図って小型化、大容量化を可能にする技術の開発が進められている。
【0003】
また、DRAMについても、DRAMセルの細分化などに伴い、小型化、大容量化が進められている。DRAMセルの場合、例えば、NMOSトランジスタ領域においてP型シリコン基板にゲートトレンチを形成し、ゲートトレンチの内壁面に絶縁膜を形成した後、その上にゲート電極を形成して製造する方法がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
DRAMセルの製造技術では、P型シリコン基板に絶縁膜を形成するためにチップコンデンサとしての適用は困難である。さらに、DRAMセルでは、P型シリコン基板にゲートトレンチを形成して絶縁膜を形成するので、この技術を誘電体層の形成に利用したとしても、ゲートトレンチの深さは基板の厚さに依存し、所望の静電容量の確保が困難である。
【0005】
本発明は、上記課題を解決するためになされたもので、所望の静電容量を確保し易いキャパシタ及びその製造方法並びにキャパシタユニットを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明に係るキャパシタは、第1の電極層と、第1の電極層の表面上に積層された導電性の第1の凸部と、第1の凸部の表面及び第1の電極層の表面に成膜された第1の誘電体層と、第1の誘電体層を介して第1の凸部及び第1の電極層に重なるように設けられた第2の電極層と、を備える。
【0007】
このキャパシタでは、第1の電極層の表面上に第1の凸部が設けられており、第1の凸部の表面と第1の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第1の凸部は、第1の電極層の表面上に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により高周波特性を良好にできる。
【0008】
さらに、第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0009】
さらに、第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0010】
さらに、本発明に係るキャパシタは、第2の電極層の表面上に積層された導電性の第2の凸部と、第2の凸部の表面及び第2の電極層の表面に成膜された第2の誘電体層と、第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように設けられた第3の電極層と、を備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
【0011】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0012】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0013】
また、本発明は、以下の(1)〜(4)に示す各工程を有するキャパシタの製造方法を提供する。
(1)第1の電極層を形成する工程と、
(2)第1の電極層の表面上に導電性材料を積層して第1の凸部を形成する工程と、
(3)第1の凸部の表面及び第1の電極層の表面に絶縁膜を成膜して第1の誘電体層を形成する工程と、
(4)第1の誘電体層を介して第1の凸部及び前記第1の電極層に重なるように導電性材料を積層して第2の電極層を形成する工程。
【0014】
このキャパシタの製造方法によれば、第1の電極層の表面上に第1の凸部を形成し、第1の凸部の表面と第1の電極層の表面とに誘電体層を形成する。従って、平坦な誘電体層に比べて誘電体層の表面積が大きなキャパシタを製造できる。さらに、この製造方法では、誘電体層を形成するための第1の凸部を、第1の電極層の表面上に積層して形成するため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利なキャパシタを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタを製造できる。
【0015】
さらに、第1の誘電体層を形成する工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
【0016】
さらに、上記の絶縁材料は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0017】
さらに、第1の誘電体層を形成する工程において、第1の凸部の表面及び第1の電極層の表面にTa膜を成膜し、Ta膜の表面を陽極酸化すると好適である。
【0018】
さらに、本発明は、以下の(5)〜(7)に示す各工程を更に備えるキャパシタの製造方法を提供する。
(5)第2の電極層の表面上に導電性材料を積層して第2の凸部を形成する工程と、
(6)第2の凸部の表面及び第2の電極層の表面に絶縁材料を成膜して第2の誘電体層を形成する工程と、
(7)第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように導電性材料を積層して第3の電極層を形成する工程。
【0019】
このキャパシタの製造方法によれば、誘電体層が重なっているキャパシタを製造でき、誘電体層の複層化によって静電容量を拡大させ易いキャパシタを製造できる。
【0020】
さらに、上記のキャパシタ製造方法では、第1の誘電体層を形成する工程及び第2の誘電体層を形成する工程の少なくとも一方の工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜すると好適である。
【0021】
さらに、上記の絶縁材料は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0022】
さらに、第1の誘電体層を形成する工程及び第2の誘電体層を形成する工程の少なくとも一方の工程において、第1の凸部の表面及び第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化すると好適である。
【0023】
また、複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、複数のキャパシタのうち、一のキャパシタは、第1の電極層と、第1の電極層の表面上に積層された導電性の第1の凸部と、第1の凸部の表面及び第1の電極層の表面に成膜された第1の誘電体層と、第1の誘電体層を介して第1の凸部及び第1の電極層に重なるように設けられた第2の電極層と、を備えることを特徴とする。
【0024】
このキャパシタユニットに用いられるキャパシタは、第1の電極層の表面上に第1の凸部が設けられており、第1の凸部の表面と第1の電極層の表面とに誘電体層が設けられている。従って、平坦な誘電体層に比べて誘電体層の表面積は大きくなる。さらに、誘電体層を形成するための第1の凸部は、第1の電極層の表面上に積層されているため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、静電容量の拡大により、高周波特性を良好にできる。
【0025】
さらに、第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0026】
さらに、第1の誘電体層は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【0027】
さらに、一のキャパシタは、第2の電極層の表面上に積層された導電性の第2の凸部と、第2の凸部の表面及び第2の電極層の表面に成膜された第2の誘電体層と、第2の誘電体層を介して第2の凸部及び第2の電極層に重なるように設けられた第3の電極層と、を更に備えると好適である。このような構成では、誘電体層を重ねるように設けることができ、複層化によって静電容量を拡大できる。
【0028】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなると好適である。
【0029】
さらに、第1の誘電体層及び第2の誘電体層の少なくとも一方は、Ta膜と、Ta膜上に形成された陽極酸化膜とを含む多層構造であると好適である。
【発明の効果】
【0030】
本発明によれば、所望の静電容量を確保し易いキャパシタ並びにキャパシタユニットを提供することができる。
【図面の簡単な説明】
【0031】
【図1】第1実施形態に係るキャパシタの断面図である。
【図2】図1のII―II線に沿った断面図である。
【図3】本発明に係るキャパシタの製造方法の一工程における断面図である。
【図4】図3の後続の工程における断面図である。
【図5】図4の後続の工程における断面図である。
【図6】第2実施形態に係るキャパシタの製造工程の一工程における断面図である。
【図7】図6の後続の工程を示し、第2実施形態に係るキャパシタの断面図である。
【図8】第3実施形態に係るキャパシタの製造工程の一工程における断面図である。
【図9】図8の後続の工程における断面図である。
【図10】図9の後続の工程における断面図である。
【図11】図10の後続の工程における断面図である。
【図12】図11の後続の工程における断面図である。
【図13】図12の後続の工程における断面図である。
【図14】第4実施形態に係るキャパシタの断面図である。
【図15】本発明に係るキャパシタユニットを示し、キャパシタンスブリッジの概略を示す回路図である。
【発明を実施するための形態】
【0032】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
(キャパシタの構造)
【0033】
まず、図1及び図2を参照して、本発明の第1実施形態に係るキャパシタについて説明する。ここで、図1は、第1実施形態に係るキャパシタの断面図であり、図2は、図1のII−II線に沿った断面図である。
【0034】
キャパシタ1Aは、基板3上に設けられた第1電極部5と、第1電極部5の上面(表面)に成膜された誘電体層6と、誘電体層6を挟むようにして第1電極部5の上側に設けられた第2電極部7と、を備えている。キャパシタ1Aは、誘電体層6の静電容量により電荷を蓄えたり、放出したりする受動素子である。
【0035】
第1電極部5は、平坦な基板3上に積層された底面電極層9と、底面電極層9の上面(表面)に積層された中間電極層10と、中間電極層10の上面に設けられた電極パッド接続部11と、を備える。底面電極層9は、第1の電極層に相当する。
【0036】
底面電極層9は、導電性の金属材料、例えばCuやNiなどからなる被膜であり、めっき法によって形成される。また、電極パッド接続部11は、導電性の金属材料、例えばCuやNiなどからなり、中間電極層10の上面の端に設けられ、電極パッド12が取り付けられている。
【0037】
中間電極層10は、底面電極層9の上面に積層された導電性の金属材料、例えばCuやNiなどからなり、電極パッド接続部11に接続された下部通電領域13と、誘電体層6によって覆われた下部凹凸領域14とを有する。下部凹凸領域14には、底面電極層9の一部を露出させる複数の隙間15(図3参照)が形成されており、下部凹凸領域14は、隙間15を挟むようにして立設された複数の壁部14aを有する。壁部14aは、上端が下端よりも縮径したテーパ状になっている。壁部14aは、第1の凸部に相当する。
【0038】
壁部14aの周面(表面)及び隙間15の底から露出する底面電極層9の上面(表面)には、電気的な絶縁材料、例えば、Al2O3などの絶縁材料からなる被膜(絶縁膜)によって誘電体層6が成膜されている。誘電体層6は、下部凹凸領域14の外側である下部通電領域13の一部及び基板3上にも広がっており、下部凹凸領域14の外側に設けられた誘電体層6の上面には、Al2O3膜17が形成されている。なお、誘電体層6としては、CuやNiなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層6としての絶縁膜は、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層6は、第1の誘電体層に相当する。
【0039】
第2電極部7は、導電性の金属材料、例えばCuやNiなどからなり、めっき法によって形成される。第2電極部7は、電極パッド18が取り付けられる上部通電領域19と、下部凹凸領域14に重なるように配置された上部凹凸領域20と、を備える。第2電極部7は、第2の電極層に相当する。
【0040】
上部通電領域19は、誘電体層6及びAl2O3膜17を介して基板3上に設けられている。上部凹凸領域20は、下部凹凸領域14に形成された隙間15を埋めるように形成されており、凹凸状の誘電体層6を介して、下部凹凸領域14の壁部14a及び底面電極層9に重なるように設けられている。
【0041】
以上のキャパシタ1Aでは、底面電極層9の上面に複数の壁部14aが設けられており、壁部14aの周面及び底面電極層9の上面に誘電体層6が成膜されている。さらに、第2電極部7は、誘電体層6を介して壁部14a及び底面電極層9に重なるように設けられている。従って、キャパシタ1Aによれば、平坦な誘電体層に比べて誘電体層6の表面積は大きくなる。さらに、壁部14aは、底面電極層9の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。
(キャパシタの製造方法)
【0042】
次に、上述の図3〜図5を参照して、キャパシタ1Aの製造方法について説明する。ここで、図3〜図5は、製造方法の各工程における断面図である。
【0043】
本実施の形態に係る製造方法では、まず、図3に示されるように、基板3の上に図示しないシード電極層を形成し、めっき法によって基板3上にCuやNiなどからなる底面電極層9を形成する(第1の工程)。第1の工程は、第1の電極層を形成する工程に相当する。
【0044】
次に、底面電極層9の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層9の上面に中間電極層10に対応する所定の形状、例えば、下部凹凸領域14に対応した形状に露出させるレジストパターンを形成する。そして、そのレジストパターンをマスクにして、めっき法によって底面電極層9の上面にCuまたはNiなどの導電性の金属材料を積層して中間電極層10を形成する(第2の工程)。特に、第2の工程では、下部凹凸領域14の複数の壁部14aを形成する。この場合に形成される壁部14aの肉厚d1は1.5μm程度であり、高さd2は5.0μm程度である。また、隣接の壁部14a同士の隙間15の幅d3は2.0μm程度である。その後、中間電極層10を形成するために利用したレジストパターンを除去する。第2の工程は、第1の凸部を形成する工程に相当する。
【0045】
次に、中間電極層10にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、誘電体層6に対応する所定の形状に露出させるレジストパターンを形成する。次に、アトミックレイヤー法によってCVD−Al2O3膜からなる誘電体層6を、レジストパターンで被覆されていない部分に300〜1000Å成膜し、その後にレジストパターンを除去する(第3の工程)。誘電体層6としての絶縁膜は、CVD法によって成膜することもできる。誘電体層6としての絶縁膜は、Al2O3の他に、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。第3の工程は、第1の誘電体層を形成する工程に相当する。なお、誘電体層6の成膜後には、中間電極層10の外側の所定の領域にスパッタ法によってAl2O3膜17を形成し、その後、Al2O3膜17を形成するために利用されたレジストパターンを除去する。
【0046】
次に、中間電極層10の上面にコンタクトホールを形成するためのレジストパターンを形成した後に、IBE(Ion Beam Etching)によってコンタクトホールを形成する(第4の工程)。
【0047】
次に、誘電体層6及び誘電体層6の外側に広がっている中間電極層10及びAl2O3膜17上にスパッタ法によってシード電極膜(図示せず)を形成する。その後、シード電極膜の上にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第2電極部7に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第2電極部7を形成する(第5の工程)。第2電極部7は、誘電体層6を介して中間電極層10の壁部14a及び底面電極層9に重なるように形成される。第5の工程は、第2の電極層を形成する工程に相当する。
【0048】
なお、この積層によって中間電極層10の下部通電領域13の上部にも導体部が形成され、この導体部によって電極パッド接続部11が形成される。電極パッド接続部11は、中間電極層10に通電可能に接続されている。なお、電極パッド接続部11と第2電極部7とは、絶縁膜を介して絶縁されている。
【0049】
その後、電極パッド接続部11に電極パッド12を取り付け、第2電極部7の上部通電領域19に電極パッド18を取り付けることで、キャパシタ1Aが製造される。
【0050】
上記製造方法によって、平坦な誘電体層に比べて表面積の大きな誘電体層6を備えるキャパシタ1Aを製造できる。さらに、この製造方法では、誘電体層6を形成するための壁部14aを、底面電極層9の上面に積層して形成するため、トレンチを形成する場合に比べて表面積を拡大させ易く、静電容量の拡大に有利なキャパシタ1Aを製造できる。さらに、静電容量の拡大により、良好な高周波特性を有するキャパシタ1Aを製造できる。
【0051】
次に、図7を参照して本発明の第2実施形態に係るキャパシタについて説明する。キャパシタ1Bは、下層部31と上層部32とに分かれており、下層部31は、第1実施形態に係るキャパシタ1Aと同様の構成を備えている。従って、下層部31についてはキャパシタ1Aと同一の符号を記して説明を省略する。
【0052】
上層部32は、下層部31の第2電極部7の上面に積層された第3電極部33と、第3電極部33の上面に成膜された誘電体層35と、誘電体層35を挟むようにして第3電極部33の上側に設けられた第4電極部36と、を備えている。キャパシタ1Bは、下層部31の誘電体層6及び上層部32の誘電体層35の静電容量により電荷を蓄えたり、放出したりする受動素子である。キャパシタ1Bは、下層部31の誘電体層6に加えて上層部32にも誘電体層35を形成して複層化を実現しており、静電容量の拡大を図っている。
【0053】
第3電極部33は、第2電極部7の上面に積層された導電性の金属材料、例えばCuやNiなどからなり、電極パッド接続部11に接続された下部通電領域37と、誘電体層35に覆われた下部凹凸領域38とを有する。下部凹凸領域38には、第2電極部10の一部を露出させる複数の隙間39(図6参照)が形成されており、下部凹凸領域38は、隙間39を挟むようにして立設された複数の壁部38aを有する。壁部38aは、上端が下端よりも縮径したテーパ状になっている。壁部38aは、第2の凸部に相当する。
【0054】
壁部38aの周面(表面)及び隙間39の底から露出する第2電極部7の上面(表面)には、電気的な絶縁材料、例えば、Al2O3の絶縁膜が誘電体層35として成膜されている。誘電体層35は、コンタクトホール内に設けられたAl2O3膜21によって誘電体層6に接続している。誘電体層35は、下部凹凸領域38の外側にも広がっており、下部凹凸領域38の外側の上部誘電体層6の上面には、Al2O3膜41が形成されている。なお、誘電体層35としては、CuやNiなどの導電性材料を酸化させた酸化被膜によって形成することもできる。また、誘電体層35としての絶縁膜は、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。誘電体層35は、第2の誘電体層に相当する。
【0055】
第4電極部36は、導電性の金属材料、例えばCuやNiなどからなり、めっき法によって形成される。第4電極部36は、電極パッド18が取り付けられる上部通電領域43と、下部凹凸領域38に重なるように配置された上部凹凸領域44と、を備える。第4電極部36は、第3の電極層に相当する。
【0056】
上部凹凸領域44は、下部凹凸領域38に形成された隙間39を埋めるように形成されており、凹凸状の誘電体層35を介して、下部凹凸領域38の壁部38a及び第2電極部7に重なるように設けられている。
【0057】
以上のキャパシタ1Bによれば、下層部31の誘電体層6に加えて、上層部32にも誘電体層35を形成するために、誘電体層6と誘電体層35とを重ねるように設けることができ、複層化によって静電容量の拡大を実現できる。
【0058】
次に、上述の図6及び図7を参照して、第2実施形態に係るキャパシタ1Bの製造方法について説明する。ここで、図6及び図7は、製造方法の各工程における断面図である。なお、キャパシタ1Bは、上記第1〜第5の工程の後に、別の工程を実施することで製造されるため、図3〜図5に示される第1〜第5の各工程の説明は省略する。
【0059】
第2電極部7(図5参照)を形成した後に、図6に示されるように、第2電極部7の表面にスパッタ法によってシード電極層45を形成する。次に、シード電極層45にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第3電極部33に対応する所定の形状を露出させるレジストパターンを形成する。次に、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を積層し、その後にレジストパターンを除去する。次に、図7に示されるように、IBEによって隙間39の底で露出しているシード電極層45を削除する(第6の工程)。この工程によって、第3電極部33の下部凹凸領域部38が形成され、第2電極部7の上面に積層された複数の壁部38aが形成される。第6の工程は、第2の凸部を形成する工程に相当する。
【0060】
次に、壁部38aの周面(表面)と第2電極部7の上面、すなわち下部凹凸領域部38の上面に、アトミックレイヤー法によってCVD−Al2O3膜からなる誘電体層35を300〜1000Å成膜する(第7の工程)。誘電体層35としての絶縁膜は、CVD法によって成膜することもできる。誘電体層35としての絶縁膜は、Al2O3の他に、SiO2、チタンオキサイド(TiO2)、SiC、タンタルオキサイド(Ta2O5)、ハフニウムオキサイド(HfO2)、BaTiO3などであってもよく、特に、ハフニウムオキサイドが好ましい。なお、誘電体層35を成膜した後に、所定の領域にスパッタ法によってAl2O3膜41を形成する。第7の工程は、第2の誘電体層を形成する工程に相当する。
【0061】
次に、スパッタ法によってシード電極層を形成した後、誘電体層35の上面に所定のフォトマスクを用いたパターニングを行い、第4電極部36に対応する所定の形状を露出させるレジストパターンを形成する。その後、レジストパターンで被覆されていない部分にめっき法によってCuまたはNiからなる導電性の金属材料を被覆し、第4電極部36を形成する(第8の工程)。第4電極部36は、壁部38a及び第2電極部7に重なるように形成される。第8の工程は、第3の電極層を形成する工程に相当する。
【0062】
その後、第4電極部36に電極パッド12を取り付け、第3電極部33に電極パッド18を取り付けることでキャパシタ1Bを製造する。
【0063】
以上の方法により、下層部31の誘電体層6に加えて、上層部32にも誘電体層35を形成し、誘電体層6と誘電体層35とを重ねるように設けることができ、誘電体層6、誘電体層35の複層化による静電容量の拡大を実現できるキャパシタ1Bを製造できる。
【0064】
次に、上述の図8〜図13を参照して、第3実施形態に係るキャパシタ1Cの製造方法について説明する。ここで、図8〜図13は、製造方法の各工程における断面図である。
【0065】
本実施の形態に係る製造方法では、まず、図8に示されるように、基板61の上に図示しないシード電極層を形成し、めっき法によって基板61上にCuからなる底面電極層62を形成する(第1の工程)。第1の工程は、第1の電極層を形成する工程に相当する。その後、底面電極層62の上面にフォトレジスト63を塗布した上で、所定のフォトマスクを用いたパターニングを行い、底面電極層62の上面に中間電極層65に対応する所定の形状に露出させるレジストパターンを形成する。
【0066】
その後、図9に示されるように、そのレジストパターンをマスクにして、めっき法によって底面電極層62の上面にCuなどの導電性の金属材料を積層して中間電極層65を形成する(第2の工程)。特に、第2の工程では、中間電極層65に凹凸形状を形成するための複数の壁部65aを形成する。その後、中間電極層65を形成するために利用したレジストパターンを除去する。壁部65aは、第1の凸部に相当する。その後、図10に示されるように、中間電極層65の複数の壁部65aをテーパ状にするためのIBE(IonBeam Etching)を施す(第3の工程)。第2及び第3の工程は、第1の凸部を形成する工程に相当する。
【0067】
次に、図11に示されるように、中間電極層65の複数の壁部65aの表面及び壁部65aで被覆されていない底面電極層62の表面にアトミックレイヤー法によって、400Å程度のTa膜66を成膜し、さらに、図12に示されるように、Ta膜66の表面を陽極酸化またはプラズマ酸化して、100Å〜400Å程度のTa2O5の陽極酸化膜67を形成する(第4の工程)。第4の工程によって、Ta膜66と陽極酸化膜67との二層構造の誘電体層68(第1の誘電体層)を形成する。第4の工程は、第1の誘電体層を形成する工程に相当する。なお、Ta膜66の成膜はCVD法によって行うこともできる。
【0068】
次に、誘電体層68の表面にめっき法によってCuからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第2電極部69(第2の電極層)を形成する(第5の工程)。第2電極部69は、誘電体層68を介して壁部65a及び底面電極層62に重なるように形成されている。第5の工程は、第2の電極層を形成する工程に相当する。
【0069】
以上の方法により、キャパシタ1Cを製造できる。キャパシタ1Cによれば、平坦な誘電体層に比べて誘電体層68の表面積は大きくなる。さらに、壁部65aは、底面電極層62の上面に積層されているため、トレンチを形成する場合に比べて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに静電容量の拡大により高周波特性を良好にできる。特に、キャパシタ1Cでは、Ta膜と、Ta膜上に形成されたTa2O5の陽極酸化膜とからなる二層構造の誘電体層68を備えるため、高い誘電率を実現できる。
【0070】
次に、上述の図14を参照して、第4実施形態に係るキャパシタ1Dについて説明する。キャパシタ1Dは、下層部81と上層部82とに分かれており、下層部81は、第3実施形態に係るキャパシタ1Cと同様の構成を備えている。従って、下層部81についてはキャパシタ1Cと同一の符号を記して説明を省略する。以下、キャパシタ1Dの製造方法及びその構造について説明する。
【0071】
キャパシタ1Dを製造する際には、まず、キャパシタ1Cを製造する場合と同様の第1〜第5の工程を行って下層部81を形成する。その後、下層部81の第2電極部69の上面にフォトレジストを塗布した上で、所定のフォトマスクを用いたパターニングを行い、第2電極部69の上面に第3電極部71に対応する所定の形状に露出させるレジストパターンを形成する。そのレジストパターンをマスクにして、めっき法によって第2電極部69の上面にCuなどの導電性の金属材料を積層して第3電極部71を形成する(第6の工程)。特に、第6の工程では、第3電極部71に凹凸形状を形成するための複数の壁部71aを形成する。壁部71aは、第2の凸部に相当する。その後、第3電極部71を形成するために利用したレジストパターンを除去する。その後、第3電極部71の複数の壁部71aをテーパ状にするためのIBE(Ion Beam Etching)を施す(第7の工程)。第6及び第7の工程は、第2の凸部を形成する工程に相当する。
【0072】
次に、第3電極部71の複数の壁部71aの表面及び壁部71aで被覆されていない第2電極部69の表面にアトミックレイヤー法によってTa膜72を成膜し、さらに、Ta膜72の表面を陽極酸化またはプラズマ酸化して、100Å〜400Å程度のTa2O5の陽極酸化膜73を形成する(第8の工程)。第8の工程によって、Ta膜72と陽極酸化膜73との二層構造の誘電体層74(第2の誘電体層)を形成する。第8の工程は、第2の誘電体層を形成する工程に相当する。なお、Ta膜72の成膜はCVD法によって行うこともできる。
【0073】
次に、誘電体層74の表面にめっき法によってCuからなる導電性の金属材料を積層し、5.0〜7.0μm程度の肉厚の第4電極部75(第3の電極層)を形成する(第9の工程)。第4電極部75は、誘電体層74を介して壁部71a及び第2電極部69に重なるように形成されている。第9の工程は、第3の電極層を形成する工程に相当する。
【0074】
以上の製造方法によって、下層部81と上層部82とを備えた二層構造のキャパシタ1Dが製造される。キャパシタ1Dによれば、下層部81の誘電体層68に加えて、上層部82にも誘電体層74を形成し、誘電体層68と誘電体層74とを重ねるように設けることができ、誘電体層68、誘電体層74の複層化による静電容量の拡大を実現できる。
【0075】
本発明に係るキャパシタについて、第1〜第4の実施形態に係るキャパシタ1A,1B,1C,1Dを例にして説明した。しかしながら、本発明に係るキャパシタは、この例に限定されない。例えば、キャパシタ1Bの上層部32に代えて、キャパシタ1Dの上層部82を適用してもよい。逆に、キャパシタ1Dの上層部82に代えて、キャパシタ1Bの上層部32を適用してもよい。
(キャパシタユニット)
【0076】
次に、図15を参照してキャパシタユニットについて説明する。キャパシタユニット51は、第1実施形態に係るキャパシタ1Aを用いてキャパシタンスブリッジを形成する。なお、キャパシタユニット51は、第2実施形態に係るキャパシタ1B、第3実施形態に係るキャパシタ1C及び第4実施形態に係るキャパシタ1Dを用いてキャパシタンスブリッジを形成するようにしてもよい。
【0077】
キャパシタユニット51は、キャパシタ1A、誘電体損がきわめて小さく静電容量の値が周波数によって変化しない可変コンデンサ52、第一の抵抗器53、第2の抵抗器54、低周波発信器55、ディジタルマルチメータ56などを有し、これらの構成部品をブリッジ接続し、キャパシタ1Aの静電容量の変化を検出するようにブリッジ回路を構成して各種のセンサなどに利用される。
【0078】
以上のキャパシタユニット51ではキャパシタ1Aを用いるため、平坦な誘電体層に比べて誘電体層6の表面積は大きくなる。さらに、壁部14aが形成された中間電極層10は、底面電極層9に被覆された金属材料からなるため、トレンチを形成する場合にくらべて、表面積を拡大させ易く、静電容量の拡大に有利である。さらに、中間電極層10は導電性の金属材料からなるため、高い高周波特性を維持できる。
【符号の説明】
【0079】
1A,1B…キャパシタ、6…誘電体層(第1の誘電体層)、7…第2電極部(第2の電極層)、9…底面電極層(第1の電極層)、14a…壁部(第1の凸部)、35…誘電体層(第2の誘電体層)、36…第4電極部(第3の電極層)、38a…壁部(第2の凸部)、51…キャパシタユニット、71a…壁部(第2の凸部)、74…誘電体層(第2の誘電体層)、75…第4電極部(第3の電極層)。
【特許請求の範囲】
【請求項1】
第1の電極層と、
前記第1の電極層の表面上に積層された導電性の第1の凸部と、
前記第1の凸部の表面及び前記第1の電極層の表面に成膜された第1の誘電体層と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように設けられた第2の電極層と、を備えるキャパシタ。
【請求項2】
前記第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項1記載のキャパシタ。
【請求項3】
前記第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項1記載のキャパシタ。
【請求項4】
前記第2の電極層の表面上に積層された導電性の第2の凸部と、
前記第2の凸部の表面及び前記第2の電極層の表面に成膜された第2の誘電体層と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように設けられた第3の電極層と、を更に備える、請求項1記載のキャパシタ。
【請求項5】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項4記載のキャパシタ。
【請求項6】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項4記載のキャパシタ。
【請求項7】
第1の電極層を形成する工程と、
前記第1の電極層の表面上に導電性材料を積層して第1の凸部を形成する工程と、
前記第1の凸部の表面及び前記第1の電極層の表面に絶縁膜を成膜して第1の誘電体層を形成する工程と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように導電性材料を積層して第2の電極層を形成する工程と、を備えるキャパシタの製造方法。
【請求項8】
前記第1の誘電体層を形成する工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項7記載のキャパシタの製造方法。
【請求項9】
前記絶縁膜は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項7記載のキャパシタの製造方法。
【請求項10】
前記第1の誘電体層を形成する工程において、前記第1の凸部の表面及び前記第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化する、請求項7記載のキャパシタの製造方法。
【請求項11】
前記第2の電極層の表面上に導電性材料を積層して第2の凸部を形成する工程と、
前記第2の凸部の表面及び前記第2の電極層の表面に絶縁膜を成膜して第2の誘電体層を形成する工程と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように導電性材料を積層して第3の電極層を形成する工程と、を更に備える、請求項7記載のキャパシタの製造方法。
【請求項12】
前記第1の誘電体層を形成する工程及び前記第2の誘電体層を形成する工程の少なくとも一方の工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項11記載のキャパシタの製造方法。
【請求項13】
前記絶縁膜は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項11記載のキャパシタの製造方法。
【請求項14】
前記第1の誘電体層を形成する工程及び前記第2の誘電体層を形成する工程の少なくとも一方の工程において、前記第1の凸部の表面及び前記第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化する、請求項11記載のキャパシタの製造方法。
【請求項15】
複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、
複数の前記キャパシタのうち、一の前記キャパシタは、
第1の電極層と、
前記第1の電極層の表面上に積層された導電性の第1の凸部と、
前記第1の凸部の表面及び前記第1の電極層の表面に成膜された第1の誘電体層と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように設けられた第2の電極層と、を備えるキャパシタユニット。
【請求項16】
前記第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項15記載のキャパシタユニット。
【請求項17】
前記第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項15記載のキャパシタユニット。
【請求項18】
前記一のキャパシタは、
前記第2の電極層の表面上に積層された導電性の第2の凸部と、
前記第2の凸部の表面及び前記第2の電極層の表面に成膜された第2の誘電体層と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように設けられた第3の電極層と、を更に備える請求項15記載のキャパシタユニット。
【請求項19】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項18記載のキャパシタユニット。
【請求項20】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項18記載のキャパシタユニット。
【請求項1】
第1の電極層と、
前記第1の電極層の表面上に積層された導電性の第1の凸部と、
前記第1の凸部の表面及び前記第1の電極層の表面に成膜された第1の誘電体層と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように設けられた第2の電極層と、を備えるキャパシタ。
【請求項2】
前記第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項1記載のキャパシタ。
【請求項3】
前記第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項1記載のキャパシタ。
【請求項4】
前記第2の電極層の表面上に積層された導電性の第2の凸部と、
前記第2の凸部の表面及び前記第2の電極層の表面に成膜された第2の誘電体層と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように設けられた第3の電極層と、を更に備える、請求項1記載のキャパシタ。
【請求項5】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項4記載のキャパシタ。
【請求項6】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項4記載のキャパシタ。
【請求項7】
第1の電極層を形成する工程と、
前記第1の電極層の表面上に導電性材料を積層して第1の凸部を形成する工程と、
前記第1の凸部の表面及び前記第1の電極層の表面に絶縁膜を成膜して第1の誘電体層を形成する工程と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように導電性材料を積層して第2の電極層を形成する工程と、を備えるキャパシタの製造方法。
【請求項8】
前記第1の誘電体層を形成する工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項7記載のキャパシタの製造方法。
【請求項9】
前記絶縁膜は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項7記載のキャパシタの製造方法。
【請求項10】
前記第1の誘電体層を形成する工程において、前記第1の凸部の表面及び前記第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化する、請求項7記載のキャパシタの製造方法。
【請求項11】
前記第2の電極層の表面上に導電性材料を積層して第2の凸部を形成する工程と、
前記第2の凸部の表面及び前記第2の電極層の表面に絶縁膜を成膜して第2の誘電体層を形成する工程と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように導電性材料を積層して第3の電極層を形成する工程と、を更に備える、請求項7記載のキャパシタの製造方法。
【請求項12】
前記第1の誘電体層を形成する工程及び前記第2の誘電体層を形成する工程の少なくとも一方の工程において、CVD法またはアトミックレイヤー法によって前記絶縁膜を成膜する、請求項11記載のキャパシタの製造方法。
【請求項13】
前記絶縁膜は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項11記載のキャパシタの製造方法。
【請求項14】
前記第1の誘電体層を形成する工程及び前記第2の誘電体層を形成する工程の少なくとも一方の工程において、前記第1の凸部の表面及び前記第1の電極層の表面にTa膜を成膜し、前記Ta膜の表面を陽極酸化する、請求項11記載のキャパシタの製造方法。
【請求項15】
複数のキャパシタを用いてブリッジ回路を形成したキャパシタユニットであって、
複数の前記キャパシタのうち、一の前記キャパシタは、
第1の電極層と、
前記第1の電極層の表面上に積層された導電性の第1の凸部と、
前記第1の凸部の表面及び前記第1の電極層の表面に成膜された第1の誘電体層と、
前記第1の誘電体層を介して前記第1の凸部及び前記第1の電極層に重なるように設けられた第2の電極層と、を備えるキャパシタユニット。
【請求項16】
前記第1の誘電体層は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項15記載のキャパシタユニット。
【請求項17】
前記第1の誘電体層は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項15記載のキャパシタユニット。
【請求項18】
前記一のキャパシタは、
前記第2の電極層の表面上に積層された導電性の第2の凸部と、
前記第2の凸部の表面及び前記第2の電極層の表面に成膜された第2の誘電体層と、
前記第2の誘電体層を介して前記第2の凸部及び前記第2の電極層に重なるように設けられた第3の電極層と、を更に備える請求項15記載のキャパシタユニット。
【請求項19】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Al2O3、SiO2、チタンオキサイド、SiC、タンタルオキサイド、ハフニウムオキサイド及びBaTiO3の少なくとも一つからなる、請求項18記載のキャパシタユニット。
【請求項20】
前記第1の誘電体層及び前記第2の誘電体層の少なくとも一方は、Ta膜と、前記Ta膜上に形成された陽極酸化膜とを含む多層構造である、請求項18記載のキャパシタユニット。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−65902(P2013−65902A)
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願番号】特願2013−3588(P2013−3588)
【出願日】平成25年1月11日(2013.1.11)
【分割の表示】特願2008−155932(P2008−155932)の分割
【原出願日】平成20年6月13日(2008.6.13)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
【公開日】平成25年4月11日(2013.4.11)
【国際特許分類】
【出願日】平成25年1月11日(2013.1.11)
【分割の表示】特願2008−155932(P2008−155932)の分割
【原出願日】平成20年6月13日(2008.6.13)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
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