キャパシタ充電制御回路
【課題】等しい抵抗値の抵抗によって分圧回路を構成することができ、また回路構成の簡易な並列モニタ回路を提供する。
【解決手段】複数のキャパシタ２６ａ、２６ｂ、…が直列に接続され、各キャパシタには並列モニタ回路２５ａ、２５ｂ、…のバイパス素子３２が並列に接続される。Ｄ−Ａコンバータ２３からは一定電圧ずつ異なる複数の電圧Ｖａが順次出力され、この電圧Ｖａは複数の並列モニタ回路に入力される。各キャパシタは、電圧Ｖａで決まるモニタ電圧によりも充電電圧が高くなるとバイパス素子を通じて放電し、所定のモニタ電圧に保持される。
【解決手段】複数のキャパシタ２６ａ、２６ｂ、…が直列に接続され、各キャパシタには並列モニタ回路２５ａ、２５ｂ、…のバイパス素子３２が並列に接続される。Ｄ−Ａコンバータ２３からは一定電圧ずつ異なる複数の電圧Ｖａが順次出力され、この電圧Ｖａは複数の並列モニタ回路に入力される。各キャパシタは、電圧Ｖａで決まるモニタ電圧によりも充電電圧が高くなるとバイパス素子を通じて放電し、所定のモニタ電圧に保持される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続された複数のキャパシタの各々に均等に充電するためのキャパシタ充電制御回路に関する。
【背景技術】
【０００２】
２次電池が充電に時間が掛かるのに対し、電気二重層キャパシタは急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できる（エネルギー密度が高い）という２次電池には無い特徴がある。しかし、電気二重層キャパシタは定格電圧が３.０Ｖ程度と低いため、通常複数の電気二重層キャパシタを直列に接続してより大きな電圧を確保している。
【０００３】
このように電気二重層キャパシタを複数直列接続した大容量キャパシタを充電する際には、各電気二重層キャパシタの容量差や自己充電、自己放電などによって生ずる各キャパシタ毎の充電電圧の不均一が問題となる。
【０００４】
この対策には通常、並列モニタ回路と呼ばれる充電均一化回路が用いられている。例えば、特許文献１に開示のキャパシタ充電監視制御装置では、直列に接続された各電気二重層キャパシタにそれぞれ並列モニタ回路を設けておき、電気二重層キャパシタの電圧（電気二重層キャパシタの両端間電圧）が所定のモニタ電圧に達したら、そのキャパシタの充電電流を並列モニタ回路のバイパストランジスタでバイパスさせることにより電気二重層キャパシタの電圧を所定のモニタ電圧値に保持するようにしている。そして、充電初期に各電気二重層キャパシタの電圧を一旦モニタ電圧に揃えて初期化し、各電気二重層キャパシタの電圧が所定のモニタ電圧に揃ってから各電気二重層キャパシタを満充電させるようにし、満充電時の充電バラツキを少なくしている。
【０００５】
しかしながら、特許文献１に記載の並列モニタ回路のように、初期化時のモニタ電圧が１つでは様々な条件に応じた細かな制御ができないため、満充電を検出して充電を停止したときにおける各キャパシタの充電状態のバラツキが大きかった。
【０００６】
そのため、特許文献２に開示された並列モニタ回路では、モニタ電圧を複数段に設定し、各電気二重層キャパシタの電圧があるモニタ電圧で揃ったら、さらに大きなモニタ電圧まで充電を行なって各電気二重層キャパシタのモニタ電圧を揃えるようにし、各電気二重層キャパシタの電圧を次第に大きなモニタ電圧に揃えながら満充電電圧まで充電させるようにしている。
【０００７】
図１は特許文献２に開示されているモニタ電圧生成回路を示す回路図である。このモニタ電圧生成回路では、エミッタに抵抗Ｒ１、Ｒ２、…を接続されたバイパストランジスタＱ１、Ｑ２、…を各電気二重層キャパシタ（以下、単にキャパシタという。）Ｃ１、Ｃ２、…に並列接続し、キャパシタＣ１に電源Ｖｄｄが接続されている。また、破線で囲まれた部分が各キャパシタＣ１、Ｃ２、…の並列モニタ回路ＰＭ１、ＰＭ２、…となっている。並列モニタ回路ＰＭ１、ＰＭ２、…はいずれも同じ構成となっているので、以下では並列モニタ回路ＰＭ１について説明する。
【０００８】
並列モニタ回路ＰＭ１は、電圧設定回路ＶＳ１、コンパレータＣＭＰ１１、コンパレータＣＭＰ１２、基準電圧Ｖｒ１、出力制御回路ＯＣ１、バイパスドライブトランジスタＭ１を有しており、端子Ｃｅｌ１１とＣｅｌ１２がキャパシタＣ１の両端に接続され、端子Ｏｕｔ１がバイパストランジスタＱ１のベースに接続されている。
【０００９】
電圧設定回路ＶＳ１の両端にはキャパシタＣ１の両端間電圧（以下、キャパシタ電圧という。）が加わっており、その出力ＶＳｏ１はキャパシタ電圧に比例した電圧を出力し、その比例定数は制御回路により設定される。
【００１０】
コンパレータＣＭＰ１２は、電圧設定回路ＶＳ１の出力ＶＳｏ１と基準電圧Ｖｒ１とを比較し、出力ＶＳｏ１が基準電圧Ｖｒ１よりも大きくなるとハイレベルを出力する。よって、キャパシタＣ１が充電されてキャパシタ電圧が高くなると、それに比例して出力ＶＳｏ１が増加し、キャパシタ電圧がある値に達すると出力ＶＳｏ１が基準電圧Ｖｒ１に達する。出力ＶＳｏ１が基準電圧Ｖｒ１になると、コンパレータＣＭＰ１２の出力がハイレベルに切り換わり、バイパスドライブトランジスタＭ１をオンにする（出力制御回路ＯＣ１は、ＥＮＩＮ１がアクティブのとき導通状態となる。）。こうしてバイパスドライブトランジスタＭ１がオンになると、バイパストランジスタＱ１がオンになってキャパシタＣ１が放電され、キャパシタ電圧がある値に保持される。
【００１１】
なお、コンパレータＣＭＰ１１は、キャパシタＣ１の過放電による低電圧を監視し、低電圧になるとキャパシタＣ１の放電を停止するものである。
【００１２】
図２は電圧設定回路ＶＳ１の構成を示す回路図である。デコーダＤｅＣは４ビットの入力ＲＣ１ａ〜ＲＣ１ｄ（図１のＲＣ１）の値に応じて出力ＯＵＴ１〜ＯＵＴ１６のいずれか１つの出力をハイレベルとし、他の出力をローレベルとする。出力ＯＵＴ１Ｂ〜ＯＵＴ１６Ｂはそれぞれ、出力ＯＵＴ１〜ＯＵＴ１６と反対のレベルとなる。分圧用の抵抗ｒ０、ｒ１、…ｒ１８は直列に接続されており、抵抗ｒ０の上端は端子Ｃｅｌ１１に接続し、抵抗ｒ１８の下端はＮＭＯＳトランジスタＭ１ａを介して端子Ｃｅｌ１２に接続している。この端子Ｃｅｌ１１とＣｅｌ１２間の電圧はキャパシタＣ１の電圧である。
【００１３】
アナログスイッチ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタによって構成されている。）ＡＳＷ１〜ＡＳＷ１５は、それぞれの制御端子ＡＳＧをデコーダＤｅＣの出力ＯＵＴ１〜ＯＵＴ１５に接続し、制御端子ＡＳＧＢをデコーダＤｅＣの出力ＯＵＴ１Ｂ〜ＯＵＴ１５Ｂに接続している。また、アナログスイッチＡＳＷ１〜ＡＳＷ１５の端子ＩＮはいずれも抵抗ｒ０とｒ１の中点に接続し、各端子ＯＵＴは抵抗ｒ１とｒ２の中点、抵抗ｒ２とｒ３の中点、…、抵抗ｒ１５とｒ１６の中点に接続している。アナログスイッチＡＳＷ１〜ＡＳＷ１５は、制御端子ＡＳＧがハイレベルでＡＳＧＢがローレベルのときに端子ＩＮ−ＯＵＴ間が導通状態となり、抵抗ｒ１、ｒ１〜ｒ２、…、ｒ１〜ｒ１５をショートさせるものである。
【００１４】
電圧設定回路ＶＳ１は、キャパシタＣ１の満充電電圧を２.７Ｖとしたとき、入力ＲＣ１ａ〜ＲＣ１ｄの値に応じて、１.３Ｖ〜２.７Ｖまで０.１Ｖ刻みでキャパシタＣ１のモニタ電圧を変化させられるようにしている。すなわち、アナログスイッチＡＳＷ１がオンのときにはモニタ電圧は１.３Ｖとなり、アナログスイッチＡＳＷ２がオンのときにはモニタ電圧は１.４Ｖとなり、アナログスイッチＡＳＷ３〜ＡＳＷ１４を順次オンに切り換えていくことによってモニタ電圧が０.１Ｖずつ大きくなり、アナログスイッチＡＳＷ１５がオンになるとモニタ電圧は満充電電圧２.７Ｖとなる。
【００１５】
なお、キャパシタＣ１のモニタ電圧は絶対精度が要求されるので、抵抗ｒ１６と並列に接続されたヒューズ素子Ｆ１をトリミングすることによってモニタ電圧を変えられるようにしている。また、インバータＩＮＶ１、アナログスイッチＡＳＷ１６及び抵抗ｒ１７は、コンパレータＣＭＰ１２をヒステリシス動作させるものである。
【００１６】
しかして、このモニタ電圧生成回路では、充電開始時には、それぞれの並列モニタ回路ＰＭ１、ＰＭ２、…のアナログスイッチＡＳＷ１をオンにしてモニタ電圧を１.３Ｖに設定し、各キャパシタＣ１、Ｃ２、…に充電する。１.３Ｖに達したキャパシタはバイパストランジスタがオンとなって放電するのでモニタ電圧１.３Ｖに保持される。こうして全てのキャパシタＣ１、Ｃ２、…のキャパシタ電圧が１.３Ｖに達したことを検知すると、制御回路は入力ＲＣ１ａ〜ＲＣ１ｄの値を変化させてそれぞれの並列モニタ回路ＰＭ１、ＰＭ２、…のアナログスイッチＡＳＷ２をオンにしてモニタ電圧を１.４Ｖに設定し、各キャパシタＣ１、Ｃ２、…に充電する。１.４Ｖに達したキャパシタはバイパストランジスタがオンとなって放電するのでモニタ電圧１.４Ｖに保持される。こうして全てのキャパシタＣ１、Ｃ２、…のキャパシタ電圧が１.４Ｖに達したことを検知すると、制御回路はモニタ電圧を１.５Ｖに引き上げる。このようにして、複数のキャパシタＣ１、Ｃ２、…のキャパシタ電圧を各々同一のモニタ電圧となるように揃えながら０.１Ｖずつ満充電電圧２.７Ｖまで昇圧させていくので、このモニタ電圧生成回路によれば複数のキャパシタＣ１、Ｃ２、…の充電完了時の充電レベルを均一に揃えることができる。
【００１７】
【特許文献１】特許第３３１３６４７号公報
【特許文献２】特開２００５−２８７１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
電気二重層キャパシタの充電電圧を揃えながら順次昇圧させるためのモニタ電圧は等間隔で昇圧させる必要がある。しかし、特許文献２に開示されたようなモニタ電圧生成回路では、分圧側でモニタ電圧を調整しているため、分圧用の抵抗ｒ０〜ｒ１５を同じ値に揃えることができず、それぞれ独自の値を持つ。半導体集積回路では、抵抗の相対ペア精度を上げるためには、各抵抗の形状、幅、長さを揃える必要があるが、各抵抗ｒ０〜ｒ１５の値が異なることで各抵抗値の精度バラツキが大きくなり、モニタ電圧の精度を得にくいという問題があった。
【００１９】
しかも、特許文献２のモニタ電圧生成回路では、各並列モニタ回路毎に分圧用の抵抗ｒ０〜ｒ１８が必要となるので、抵抗作製に手間が掛かると共に並列モニタ回路間での抵抗値も揃えなければならず、抵抗作製の困難度が高かった。そのため、特許文献２のような構造では、モニタ電圧生成回路ないし並列モニタ回路の歩留りが低下していた。
【００２０】
なお、特許文献２の段落００２５には、「抵抗ｒ１〜ｒ１５の抵抗値を全て同じ抵抗値に設定すると、アナログスイッチＡＳＷ１〜ＡＳＷ１５のオン／オフによって設定されるモニタ電圧の隣り合った電圧差を均等にすることができる。例えば、モニタ電圧を１.３Ｖから２.７Ｖまで０.１Ｖ刻みに設定可能である。」という記載が見られる。しかし、この電圧設定回路では、アナログスイッチＡＳＷ１〜ＡＳＷ１５によって抵抗ｒ１〜ｒｎ（ｎ＝１〜１５）をショートさせるよう構成されているので、抵抗ｒ１〜ｒ１５の各抵抗値を等しくした場合にはモニタ電圧が等間隔で変化せず、モニタ電圧を等間隔（例えば、０.１Ｖ刻み）で変化させようとすれば、各抵抗ｒ１〜ｒ１５の抵抗値は互いに異なったものとなる。すなわち、モニタ電圧を低い側から順にＶｍ１、Ｖｍ２、…Ｖｍ１５とすれば、
Ｖｍ１＝〔１＋ｒ０／（ｒ２＋ｒ３＋…ｒ１８）〕Ｖｒ１
Ｖｍ２＝〔１＋ｒ０／（ｒ３＋ｒ４＋…ｒ１８）〕Ｖｒ１
…
Ｖｍ１５＝〔１＋ｒ０／（ｒ１６＋ｒ１７＋ｒ１８）〕Ｖｒ１
となるので、モニタ電圧を等間隔で変化させるためには、
ｒ２／〔（ｒ３＋ｒ４＋…ｒ１８）（ｒ２＋ｒ３＋…ｒ１８）〕
＝ｒ３／〔（ｒ４＋ｒ５＋…ｒ１８）（ｒ３＋ｒ４＋…ｒ１８）〕
…
＝ｒ１５／〔（ｒ１６＋ｒ１７＋ｒ１８）（ｒ１５＋ｒ１６＋ｒ１７＋ｒ１８）〕
を満たさねばならず、抵抗ｒ１〜ｒ１５は同じ値にはならず、独自の値をとる。
【００２１】
また、特許文献２に開示された発明にあっては、各並列モニタ回路毎に複数個のアナログスイッチＡＳＷ１〜ＡＳＷ１６が必要となるので、全体としては並列モニタ回路数×デコーダの出力ビット数だけのアナログスイッチが必要となり、多数のアナログスイッチを作製しなければならなかった。さらに、基準電圧Ｖｒ１、Ｖｒ２、…も各並列モニタ回路毎に必要となっていた。そのため、特許文献２のモニタ電圧生成回路では、構成要素が多く、構造が複雑となっていた。
【００２２】
本発明は、このような技術的課題に鑑みてなされたもので、その目的とするところは、等しい抵抗値の抵抗によって分圧回路を構成することができ、また回路構成の簡易なキャパシタ充電制御回路を提供することにある。
【課題を解決するための手段】
【００２３】
このような目的を達成するために、本発明の第１のキャパシタ充電制御回路は、直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値未満であれば前記バイパス素子を遮断状態に保ち、前記キャパシタの充電電圧が前記所定電圧値を超えると前記バイパス素子を通じて前記キャパシタを放電させることによって前記キャパシタの充電電圧を一定に保持することを特徴としている。
【００２４】
かかる第１のキャパシタ充電制御回路によれば、１つの制御電圧設定手段で発生した制御電圧を複数のバイパス素子制御手段に入力することができるので、複数レベルの制御電圧を発生させるための制御電圧設定手段を複数のバイパス素子制御手段に対して共用化することができ、キャパシタ充電制御回路の構成を簡略化することができる。また、１つの制御電圧設定手段で制御電圧を発生させているので、複数のバイパス素子制御手段にそれぞれ制御電圧設定手段を設ける場合のようにバイパス素子制御手段毎に制御電圧のバラツキが発生する恐れがなく、キャパシタ充電制御回路の動作精度を向上させることができる。
【００２５】
また、本発明の第２のキャパシタ充電制御回路は、直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値の近傍にある場合には、前記キャパシタの充電電圧が上昇するに従って前記バイパス素子を通じて前記キャパシタから放電される電流量を次第に増加させることによって前記キャパシタの充電電圧を一定に保持することを特徴としている。
【００２６】
かかる第２のキャパシタ充電制御回路によれば、１つの制御電圧設定手段で発生した制御電圧を複数のバイパス素子制御手段に入力することができるので、複数レベルの制御電圧を発生させるための制御電圧設定手段を複数のバイパス素子制御手段に対して共用化することができ、キャパシタ充電制御回路の構成を簡略化することができる。また、１つの制御電圧設定手段で制御電圧を発生させているので、複数のバイパス素子制御手段にそれぞれ制御電圧設定手段を設ける場合のようにバイパス素子制御手段毎に制御電圧のバラツキが発生する恐れがなく、キャパシタ充電制御回路の動作精度を向上させることができる。さらに、バイパス素子制御手段をアナログ動作（アンプ動作）させているので、キャパシタの充電電圧にリップル等が発生しにくく、充電動作が安定する。
【００２７】
本発明の第１又は第２のキャパシタ充電制御回路のある実施態様においては、前記制御電圧設定手段が、抵抗値の等しい複数の抵抗を含む分圧回路と前記分圧回路からの電圧取出位置を変化させて制御電圧を切り換えるための切り換え手段とを有し、前記電圧設定手段により制御電圧を変化させて前記所定電圧値を等間隔で変化させるようにしている。かかる実施態様によれば、等間隔で所定電圧値を発生させるために分圧回路の抵抗値を等しくすることができるので、分圧回路を構成する抵抗の幅や形状を等しくすることができ、抵抗作製時のペアバラツキを低減でき、キャパシタ充電制御回路の動作精度を向上させることができる。
【００２８】
本発明のキャパシタ充電制御回路の別な実施態様は、前記バイパス素子制御手段がそれぞれ、制御電圧設定手段の制御電圧に比例した電流を生成する電圧−電流変換回路と、前記電圧−電流変換回路の電流に比例した電圧を生成して前記所定電圧値を出力する電流−電圧変換回路と、前記所定電圧値と前記キャパシタの充電電圧を比較して前記バイパス素子を制御するバイパス素子駆動回路とによって構成することができる。
【００２９】
上記別な実施態様においては、前記電流−電圧変換回路が、当該回路から出力される所定電圧値を微調整するためのトリミング抵抗を有していることが望ましい。トリミング抵抗を有していれば、各バイパス素子制御手段における所定電圧値をトリミング抵抗のトリミングによって微調整することができ、各バイパス素子制御手段の間における所定電圧値のバラツキを小さくできる。
【００３０】
また、上記別な実施態様においては、前記電圧−電流変換回路を対応する各キャパシタの一方の極に接続してもよい。かかる構成によれば、電圧−電流変換回路を電流源として用いてキャパシタに充電させることができる。
【００３１】
なお、本発明における前記課題を解決するための手段は、以上説明した構成要素を適宜組み合せた特徴を有するものであり、本発明はかかる構成要素の組合せによる多くのバリエーションを可能とするものである。
【発明を実施するための最良の形態】
【００３２】
（実施形態１）
図３は本発明の実施形態１にかかるキャパシタ充電制御回路２１の構成を示すブロック図である。このキャパシタ充電制御回路２１は、基準電圧発生回路２２、Ｄ−Ａコンバータ２３（制御電圧設定手段）、デコーダ２４、複数の並列モニタ回路２５ａ、２５ｂ、…（バイパス素子制御手段）、複数の電気二重層キャパシタ（以下、キャパシタという。）２６ａ、２６ｂ、…よりなる。
【００３３】
基準電圧発生回路２２は所定の直流基準電圧（バンドギャップ基準電圧）Ｖｂｇを生成し、Ｄ−Ａコンバータ２３に基準電圧Ｖｂｇを供給する。デコーダ２４は、制御回路から出力されたＮビットの入力信号（２値デジタル信号）２７をデコードし、２Ｎ通りの制御信号をＤ−Ａコンバータ２３に出力し、Ｄ−Ａコンバータ２３を制御する。Ｄ−Ａコンバータ２３は、デコーダ２４からの制御信号に応じて異なる電圧を出力するものであり、デコーダ２４からの制御信号の値に応じて一定電圧ずつ異なる２Ｎ乗とおりのレベルの電圧Ｖａ（例えば、１.２Ｖから２.７Ｖまで０.１Ｖ刻みの電圧）のうちいずれかを各々の並列モニタ回路２５ａ、２５ｂ、…へ出力する。
【００３４】
電気二重層キャパシタ２６ａ、２６ｂ、…は、非常に表面積の大きな導体（例えば、活性炭）を用いたものであり、内部抵抗は多少犠牲にしてエネルギー密度を高くしたものである。
【００３５】
並列モニタ回路２５ａ、２５ｂ、…は、電圧−電流変換回路（定電流源）２８ａ、２８ｂ、…、電流−電圧変換回路２９ａ、２９ｂ、…、キャパシタ電圧分圧回路３０ａ、３０ｂ、…、バイパス素子駆動回路３１ａ、３１ｂ、…、バイパス素子３２ａ、３２ｂ、…によって構成されている。これらの並列モニタ回路２５ａ、２５ｂ、…は、いずれも同じ構成を有しているので、以下においては、並列モニタ回路２５ａについてのみ説明する。
【００３６】
電圧−電流変換回路２８ａは、Ｄ−Ａコンバータ２３から出力された制御電圧Ｖａを、制御電圧Ｖａに比例した電流に変換する。この電圧−電流変換回路２８ａはキャパシタ２６ａに接続されており、電流供給ライン３３ａを通してキャパシタ２６ａに電流を供給する定電流源となっている。
【００３７】
電流−電圧変換回路２９ａは、電圧−電流変換回路２８ａにより変換された電流を再び電圧に戻して比較電圧Ｖｂを生成し、この比例電圧Ｖｂをバイパス素子駆動回路３１ａに入力する。ただし、電流電圧変換回路２９ａで再生成される比較電圧Ｖｂは、キャパシタ２６ａと縦列に接続されているキャパシタ２６ｂとの間の電圧を基準とする電圧である。また、電流電圧変換回路２９ａはトリミング抵抗を有しており、トリミング抵抗をトリミングすることにより電圧値を微調整することができる。
【００３８】
キャパシタ電圧分圧回路３０ａには、キャパシタ２６ａの両端間電圧Ｖｃ１（キャパシタ２６ａの下側電極を基準とした上側電極の電圧であって、図４の回路ではＶｃ１＜０となる。）が印加されており、キャパシタ電圧分圧回路３０ａはこのキャパシタ電圧Ｖｃ１を分圧した検知電圧ｋＶｃ１をバイパス素子駆動回路３１に入力する。
【００３９】
バイパス素子駆動回路３１ａには電流電圧変換回路２９ａからの比較信号Ｖｂとキャパシタ電圧分圧回路３０ａからの検知電圧ｋＶｃ１とが入力されており、検知電圧｜ｋＶｃ１｜が比較信号｜Ｖｂ｜よりも小さいときにはバイパス素子駆動回路３１はオフとなっており、検知電圧｜ｋＶｃ１｜が比較信号｜Ｖｂ｜よりも大きくなるとバイパス素子駆動回路３１がオンとなる。
【００４０】
バイパス素子３２ａはキャパシタ２６ａの両端に接続されており、バイパス素子駆動回路３１ａがオフのときにはバイパス素子３２ａは遮断状態となっているが、バイパス素子駆動回路３１ａがオンになるとバイパス素子３２ａが導通してキャパシタ２６ａが放電する。
【００４１】
従って、この並列モニタ回路２５ａにあっては、キャパシタ２６ａの充電を開始したとき、キャパシタ２６ａのキャパシタ電圧Ｖｃ１が｜Ｖｂ／ｋ｜に達したときにバイパス素子３２ａが導通状態となる。その結果、キャパシタ２６ａが放電することにより、キャパシタ２６ａの電圧Ｖｃ１が一定電圧（モニタ電圧）Ｖｃ１／ｋに保持される。また、比較電圧Ｖｂは、入力信号２７によって段階的に変化させることができる。
【００４２】
各並列モニタ回路２５ａ、２５ｂ、…が上記のような動作を行なうので、キャパシタ充電制御回路２１が入力信号２７によって各並列モニタ回路２５ａ、２５ｂ、…を同じモニタ電圧に設定すると、各並列モニタ回路２５ａ、２５ｂ、…のうちモニタ電圧に達したものは当該モニタ電圧に保持されるので、各並列モニタ回路２５ａ、２５ｂ、…は同じキャパシタ電圧（モニタ電圧）に揃う。そして、制御回路（図示せず）が、すべてのキャパシタ２６ａ、２６ｂ、…がモニタ電圧に達したことを検知すると、入力信号２７を変化させてモニタ電圧を一段大きくする。こうして、各キャパシタ２６ａ、２６ｂ、…はモニタ電圧に揃えられながら次第に昇圧し、最終的に満充電電圧まで充填されるので、各キャパシタ２６ａ、２６ｂ、…は満充電時のバラツキが小さくなって均一に充電される。
【００４３】
図４は実施形態１によるキャパシタ充電制御回路２１を具体化した回路を示す回路図である。基準電圧発生回路２２は、電源Ｖｄｄから電力を供給されており、一定の基準電圧Ｖｂｇを出力している。
【００４４】
Ｄ−Ａコンバータ２３は、直列に接続された複数の抵抗Ｒ１、Ｒ２１、Ｒ２２、…、Ｒ２ｎ、Ｒ３（ｎは整数）とバックゲートをアース接続した複数のＭＯＳ４１ａ、４１ｂ、…、４１ｎ＋１からなる。直列に接続された抵抗Ｒ１、Ｒ２１、…、Ｒ３は、上端に基準電圧発生回路２２が接続されていて基準電圧Ｖｂｇが印加されており、下端は接地されている。各ＭＯＳ４１ａ、４１ｂ、…、４１ｎ＋１は、抵抗Ｒ１とＲ２１の中点、Ｒ２１とＲ２２の中点、…、Ｒ２ｎとＲ３の中点にそれぞれドレンを接続され、他端をＤ−Ａコンバータ２３の出力端で１点に結合され、それぞれのゲートにデコーダ２４の各出力（各ビット）を接続されている。
【００４５】
制御回路５２からはＮビットの入力信号２７が入力され、この入力信号２７はデコーダ２４で２Ｎビットの信号にデコードして出力される。デコーダ２４でデコードされた２Ｎビットの信号は、いずれかも１つのビットが１（ハイレベル）で他のビットが０（ローレベル）となっている。
【００４６】
各ＭＯＳ４１ａ、４１ｂ、…のゲートには、デコーダ２４でデコードされた信号の各ビットが接続されているので、ＭＯＳ４１ａ、４１ｂ、…はデコーダ２４からの信号によりいずれか１つだけがオンになり、他はいずれもオフに保たれる。よって、Ｄ−Ａコンバータ２３の出力端には、オンになったＮＭＯＳのドレインがつながっている箇所の電圧が取り出される。具体的には、抵抗Ｒ２１、Ｒ２２、…、Ｒ２ｎの値は等しく（抵抗値も同じ記号で表わす。）、
Ｒ２１＝Ｒ２２＝Ｒ２３＝…＝Ｒ２ｎ
となっており、オンにするＭＯＳ４１ａ、４１ｂ、…を切り換えるとＤ−Ａコンバータ２３の出力端には一定電圧ずつ異なる制御電圧Ｖａのうちいずれかの電圧が取り出される。
【００４７】
従って、基準電圧をＶｂｇ、Ｒtot＝Ｒ１＋Ｒ２１＋Ｒ２２＋…＋Ｒ２ｎ＋Ｒ３、オンになったＮＭＯＳのドレインがつながっている抵抗間中点と接地点との間の抵抗の合成抵抗値をＲνとすれば、Ｄ−Ａコンバータ２３からの制御電圧Ｖａは、次式で表わされる。
Ｖａ＝（Ｒν／Ｒtot）×Ｖｂｇ （数式１）
【００４８】
例えば、Ｄ−Ａコンバータ２３の出力端から１.２Ｖから２.７Ｖまで０.１Ｖ刻みで制御電圧Ｖａが出力される場合には、ＭＯＳ４１ａのみをオンにした場合にはＲ１とＲ２１の中点の電圧２.７Ｖが取り出され、ＭＯＳ４１ｂのみをオンにした場合にはＲ２１とＲ２２の中点の電圧２.６Ｖが取り出され、さらに、ＭＯＳ４１ｎのみをオンにした場合にはＲ２ｎ−１とＲ２ｎの中点の電圧１.３Ｖが取り出され、ＭＯＳ４１ｎ＋１のみをオンにした場合にはＲ２ｎとＲ３の中点の電圧１.２Ｖが取り出される。
【００４９】
Ｄ−Ａコンバータ２３の出力端は複数に分岐されており、複数の並列モニタ回路２５ａ、２５ｂ、…のそれぞれの入力には、Ｄ−Ａコンバータ２３から同一の制御電圧Ｖａが入力される。また、キャパシタ２６ａ、２６ｂ、…は異極どうしをつないで直列に接続されており、各並列モニタ回路２５ａ、２５ｂ、…の出力端はそれぞれのキャパシタ２６ａ、２６ｂ、…の両端に接続されている。なお、各並列モニタ回路２５ａ、２５ｂ、…は同じ構成を有しているので、以下においては１つの並列モニタ回路２５ａだけを説明するが、その説明は他の並列モニタ回路２５ｂ、２５ｃ、…にも当てはまる。
【００５０】
並列モニタ回路２５ａは、前記のように電圧−電流変換回路２８ａ、電流−電圧変換回路２９ａ、キャパシタ電圧分圧回路３０ａ、バイパス素子駆動回路３１ａ、バイパス素子３２ａによって構成されている。電圧−電流変換回路２８ａは、コンパレータ４２、ＮＭＯＳ４３、抵抗４４よりなる。コンパレータ４２の出力はＮＭＯＳ４３のゲートに接続され、ＮＭＯＳ４３のソースには抵抗４４の一端が接続され、抵抗４４の他端は接地されている。また、ＮＭＯＳ４３のソースがコンパレータ４２の反転入力に接続されていて、コンパレータ４２には負帰還が掛けられている。コンパレータ４２の非反転入力にはＤ−Ａコンバータ２３の制御電圧Ｖａが印加され、ＮＭＯＳ４３のドレインは電流電圧変換回路２９ａに接続されている。よって、抵抗４４の上端の電圧がＶａとなるので、抵抗４４の抵抗値をＲ４とすれば、ＮＭＯＳ４３及び抵抗４４には、定電流Ｉ４＝Ｖａ／Ｒ４が流れる。この定電流Ｉ４の電流値は、前記数式１を用いれば、
Ｉ４＝（Ｒν／Ｒtot）×Ｖｂｇ／Ｒ４ （数式２）
と表わされる。
【００５１】
このように電圧−電流変換回路２８ａ、２８ｂ、…としてＶＩアンプを用いているので、電圧−電流変換回路２８ａ、２８ｂ、…の出力インピーダンスが低くなり、出力依存性をなくして各キャパシタ２６ａ、２６ｂ、…に同じ電流を流すことができる。なお、部品点数を減らすために、各並列モニタ回路２５ａ、２５ｂ、…の電圧−電流変換回路を共用化して１つにすることも可能である。
【００５２】
電流−電圧変換回路２９ａは、カレントミラー回路４５、抵抗４６、トリミング抵抗４７によって構成されている。カレントミラー回路４５を構成する一方のＰＮＰトランジスタは、コレクタが電圧−電流変換回路２８のＮＭＯＳ４３のドレインにつながっているので、カレントミラー回路４５を構成する２つのＰＮＰトランジスタにはＩ４の電流が流れる。カレントミラー回路４５を構成する他方のＰＮＰトランジスタのコレクタはバイパス素子駆動回路３１ａのコンパレータ５０の反転入力に接続され、当該反転入力と電流供給ライン３３ｂとの間には抵抗４６とトリミング抵抗４７を直列に接続したものが挿入されているので、抵抗４６の抵抗値をＲ５、トリミング抵抗４７の抵抗値をＲtrimとすると、コンパレータ５０の反転入力には電流−電圧変換回路２９ａから電圧Ｉ４×（Ｒ５＋Ｒtrim）が比較電圧Ｖrefとして入力される。この比較電圧Ｖrefは、上記数式２を用いれば、次式のように表わされる。
Ｖref＝Ｖｂｇ×（Ｒν／Ｒtot）（Ｒ５＋Ｒtrim）／Ｒ４ （数式３）
【００５３】
なお、トリミング抵抗４７はレーザーでトリミングすることによって抵抗値Ｒtrimを微調整し、比較電圧Ｖrefを調整することができるので、各並列モニタ回路２５ａ、２５ｂ、…毎のオフセットをキャンセルすることができる。
【００５４】
また、カレントミラー回路４５を構成する２つのトランジスタのエミッタは、電流供給ライン３３ａを通じてキャパシタ２６ａにつながっているので、電流−電圧変換回路２９ａを通じて定電流源（電圧−電流変換回路２８ａ）からキャパシタ２６ａに充電することができる。
【００５５】
キャパシタ電圧分圧回路３０ａは、直列に接続された抵抗４８、４９によって構成されている。キャパシタ電圧分圧回路３０は、キャパシタ２６と並列となるように、キャパシタ２６の両端に接続されており、抵抗４８、４９の中点はバイパス素子駆動回路３１ａのコンパレータ５０の非反転入力に接続されている。従って、キャパシタ２６ａの両端間電圧をＶｃ１、抵抗４８の抵抗値をＲ７、抵抗４９の抵抗値をＲ８とすれば、抵抗４８と４９の中点における検知電圧Ｖｉは、
Ｖｉ＝Ｖｃ１×Ｒ８／（Ｒ７＋Ｒ８） （数式４）
となり、この検知電圧Ｖｉがコンパレータ５０の非反転入力に入力される。
【００５６】
バイパス素子駆動回路３１ａは、１つのコンパレータ５０（アンプでもよい。）によって構成されている。コンパレータ５０の反転入力端子には上記数式３で表わされる比較電圧Ｖrefが入力され、非反転入力には上記数式４で表わされる検知電圧Ｖｉが入力されている。また、バイパス素子３２ａとしてはＮＭＯＳ５１が用いられており、ＮＭＯＳ５１はキャパシタ２６ａと並列となるようにしてキャパシタ２６ａの両端に接続されている。そして、ＮＭＯＳ５１は、コンパレータ５０の出力がハイレベルのときにオンとなってソース−ドレイン間が導通状態となり、コンパレータ５０の出力がローレベルのときにオフとなってソース−ドレイン間が遮断状態となるように構成されている。
【００５７】
従って、この並列モニタ回路２５ａにあっては、検知電圧Ｖｉが比較電圧Ｖrefよりも低いときにはコンパレータ５０の出力がローレベルとなり、ＮＭＯＳ５１がオフ状態に保たれているので、キャパシタ２６は電圧−電流変換回路２８ａにより充電される。こうしてキャパシタ２６ａが充填されて検知電圧Ｖｉが比較電圧Ｖrefに達すると、コンパレータ５０の出力がハイレベルとなり、ＮＭＯＳ５１がオン状態となり、キャパシタ２６ａはＮＭＯＳ５１（バイパス素子３２ａ）を通じて放電し、キャパシタ２６ａの充電電圧が保持される。
【００５８】
上記数式３及び数式４を参照して言い換えると、キャパシタ２６ａの充電電圧Ｖｃ１が、
Ｖｍ＝Ｖｂｇ(Ｒν／Ｒtot)(Ｒ５＋Ｒtrim)(Ｒ７＋Ｒ８)／(Ｒ４×Ｒ８)
＝Ｖａ(Ｒ５＋Ｒtrim)(Ｒ７＋Ｒ８)／(Ｒ４×Ｒ８) （数式５）
に達すると、バイパス素子３２ａがオンとなってキャパシタ２６ａが放電を開始し、キャパシタ２６ａの充電電圧Ｖｃ１がＶｍに保持される。
【００５９】
上記モニタ電圧Ｖｍと制御電圧Ｖａとの比は、各抵抗値によって任意に定めることができるが、必要に応じて定めた各段のモニタ電圧Ｖｍに対して制御電圧Ｖａ＝Ｖｍ／３となるように定めるのが望ましい。
【００６０】
制御回路５２は、デコーダ２４に入力信号２７を出力すると共に各キャパシタ２６ａ、２６ｂ、…のキャパシタ電圧Ｖｃ１、Ｖｃ２、…を監視している。制御回路は、充電開始時には上記モニタ電圧が最も小さな値Ｖｍ１となるように入力信号２７を出力してＭＯＳ４１ｎ＋１のみをオンにする。ＭＯＳ４１ｎ＋１がオンになると、各キャパシタ２６ａ、２６ｂ、…が充電を開始し、モニタ電圧Ｖｍ１に達したキャパシタは放電して充電電圧をＶｍ１に維持する。
【００６１】
こうして、すべてのキャパシタ２６ａ、２６ｂ、…の充電電圧Ｖｃ１、Ｖｃ２、…がモニタ電圧Ｖｍ１に達したことを検知すると、制御回路５２は入力信号２７を変化させてＭＯＳ４１ｎのみをオンにし、一段大きなモニタ電圧Ｖｍ２を設定する。こうしてキャパシタ充電制御回路２１は、各キャパシタ２６ａ、２６ｂ、…の充電電圧Ｖｃ１、Ｖｃ２、…を順次モニタ電圧Ｖｍ１→Ｖｍ２→Ｖｍ３…となるように充電電圧を揃えながら順次満充電電圧まで充電するので、各キャパシタ２６ａ、２６ｂ、…を均一に充電させることが可能になる。
【００６２】
さらに、本発明のキャパシタ充電制御回路２１にあっては、モニタ電圧を切り換えるための分圧抵抗Ｒ１、Ｒ２１、…、Ｒ３（モニタ電圧設定手段）を並列モニタ回路２５ａ、２５ｂ、…よりも前段に設けているので、モニタ電圧設定手段を各並列モニタ回路２５ａ、２５ｂ、…で共用化でき、抵抗作製の手間を軽減でき、抵抗作製を簡略にすることができる。
【００６３】
また、分圧抵抗から各電圧値を取り出すためのスイッチング手段も、並列モニタ回路毎に必要とせず、またＮＭＯＳを用いることができるので、全体としてスイッチング手段の数を減らすことができ、構成部品を少なくして構造を簡略化することができる。
【００６４】
また、上記数式５から分かるように、モニタ電圧を等間隔に変化させるようにした場合、上記分圧抵抗Ｒ２１、Ｒ２２、…、Ｒ２ｎを等しい抵抗値にすることができるので、分圧抵抗Ｒ２１〜Ｒ２ｎの形状、幅、長さを揃えて抵抗の相対ペア精度を上げることができ、これらの抵抗値を均一化してモニタ電圧の精度を得ることができる。
【００６５】
このキャパシタ充電制御回路２１では、電圧−電流変換回路２８として電圧依存性のないＶＩアンプを用いているので、カレントミラー回路４５に入力される電流が各並列モニタ回路２５ａ、２５ｂ、…で同じになり、並列モニタ回路２５ａ、２５ｂ、…毎における比較電圧Ｖrefの電圧依存性が等しくなる。また、抵抗４４と抵抗４６を同じ抵抗（種類、幅）で構成することができるので、比較電圧Ｖrefのバラツキ要因はカレントミラー回路４５のミラー比バラツキが支配的となる。このミラー比バラツキは、ＰＮＰミラー回路で構成される場合、バラツキ要因としてはｈfeとＶce電圧依存であるが、ｈfeばらつきによるコレクタ電流変化は１／ｈfeになるため微小である。さらに、Ｄ−Ａコンバータ２３の各出力電圧に対して、電圧依存性の少なき１：１の比較電圧Ｖrefを生成することができる。その結果、本発明においては、比較電圧Ｖrefは、このような電圧−電流変換と電流−電圧変換を用いることで、各並列モニタ回路２５ａ、２５ｂ、…について電圧依存性がなく、バラツキの小さいキャパシタ電圧を得ることができる。
【００６６】
なお、直列に接続された複数個のキャパシタに充電するためのキャパシタ充電制御回路としては、図５に示すような差動アンプを用いたものも考えられる。このキャパシタ充電制御回路６１では、出力電圧が可変となったＤ−Ａコンバータ６２の出力を分岐させ、各並列モニタ回路６３ａ、６３ｂ、６３ｃに接続している。各並列モニタ回路６３ａ、６３ｂ、６３ｃは同じ構成を有しており、各並列モニタ回路６３ａ、６３ｂ、６３ｃの出力間にそれぞれキャパシタ７２ａ、７２ｂ、７２ｃが接続されている。
【００６７】
各並列モニタ回路６３ａ、６３ｂ、６３ｃは、負帰還抵抗６７を有する差動アンプ６４を入力段に有しており、差動アンプ６４の非反転入力端子には拡散抵抗６５を介してＤ−Ａコンバータ６２の出力が接続されている。また、差動アンプ６４の反転入力端子は、拡散抵抗６６を介してアースされている。
【００６８】
差動アンプ６４の出力は、バイパス素子駆動回路であるコンパレータ６８の非反転入力端子に接続されている。また、各並列モニタ回路６３ａ、６３ｂ、６３ｃでは各キャパシタ７２ａ、７２ｂ、７２ｃの両端間電圧を分圧抵抗６９、７０で分圧し、その分圧された電圧をコンパレータ６８の反転入力端子に接続している。
【００６９】
バイパス素子であるＮＭＯＳ７１は各キャパシタ７２ａ、７２ｂ、７２ｃと並列となるようにしてキャパシタ７２ａ、７２ｂ、７２ｃの両端に接続されている。そして、コンパレータ６８の出力がＮＭＯＳ７１のゲートに接続されている。
【００７０】
並列モニタ回路６３ａ、６３ｂ、６３ｃの出力側は図４に示した本発明の並列モニタ回路２５ａ、２５ｂ、…と同じ構成となっているが、出力段に差動アンプ６４を用いている点で並列モニタ回路２５ａ、２５ｂ、…と異なっている。
【００７１】
このようなキャパシタ充電制御回路６１でも、Ｄ−Ａコンバータ６２の出力電圧を段階的に大きくすることにより、各キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧を揃えながら段階的に大きくして行くことができる。
【００７２】
しかしながら、このような差動アンプを用いたキャパシタ充電制御回路６１では、拡散抵抗６５、６６の抵抗値のバイアス依存性のため、差動アンプ６４の出力電圧ＶＲ５がばらつき、その結果、各キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧にもばらつきが発生するという問題がある。拡散抵抗の抵抗値のバイアス依存性とは、拡散抵抗の両端の電圧をＶＨ、ＶＬ（但し、ＶＨ＞ＶＬ）とするとき、その拡散抵抗の抵抗値Ｒが、図６に示すように、
バイアス電圧 ΔＶＲ＝（ＶＨ−ＶＬ）／２
の大きさによって変化する現象である。
【００７３】
例えば、図５に示すように、分圧抵抗６９の抵抗値を１０００ｋΩ、分圧抵抗７０の抵抗値を５００ｋΩとし、Ｄ−Ａコンバータ６２の出力電圧を１Ｖとしたときに各キャパシタ７２ａ、７２ｂ、７２ｃの両端間電圧が３Ｖになるとする。この場合、分圧抵抗６９、７０によって分圧された中点電圧（コンパレータ６８の反転入力端子電圧）は、並列モニタ回路６３ａ、６３ｂ、６３ｃでそれぞれ７Ｖ、４Ｖ、１Ｖとなるので、並列モニタ回路６３ａ、６３ｂ、６３ｃの各コンパレータ６８の出力電圧ＶＲ５はそれぞれ７Ｖ、４Ｖ、１Ｖとなっている。各並列モニタ回路６３ａ、６３ｂ、６３ｃの差動アンプ６４の増幅率がいずれも２であるとすると、並列モニタ回路６３ａのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに３.５Ｖとなり、並列モニタ回路６３ｂのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに２Ｖとなり、並列モニタ回路６３ｃのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに０.５Ｖとなる。
【００７４】
従って、並列モニタ回路６３ａでは、拡散抵抗６６のバイアス電圧ΔＶＲ＝３.５Ｖ／２＝１.７５Ｖとなり、拡散抵抗６５のバイアス電圧ΔＶＲ＝（３.５Ｖ−１Ｖ）／２＝１.２５Ｖとなる。また、並列モニタ回路６３ｂでは、拡散抵抗６６のバイアス電圧ΔＶＲ＝２Ｖ／２＝１Ｖとなり、拡散抵抗６５のバイアス電圧ΔＶＲ＝（２Ｖ−１Ｖ）／２＝０.５Ｖとなる。このため、並列モニタ回路６３ａでも並列モニタ回路６３ｂでも、拡散抵抗６５と拡散抵抗６６を等しい抵抗値となるように形成してあっても、バイアス電圧ΔＶＲが異なることによって抵抗値が異なったものとなり、コンパレータ６８の出力電圧ＶＲ５が変動してキャパシタの充電電圧もばらつくことになる。また、キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧を段階的に高くしていく際に、Ｄ−Ａコンバータ６２からの入力電圧が高くなっていくと、それに伴って拡散抵抗６５、６６のバイアス電圧がさらに変動するので、各差動アンプ６４の出力電圧を高精度に生成することができない。特に、充電電圧を大きくするためにキャパシタのセル数を大きくするにつれ、この不具合は顕著になる。
【００７５】
これに対し、本発明にかかるキャパシタ充電制御回路２１では、このような問題は生じない。
【００７６】
（実施形態２）
次に、実施形態２のキャパシタ充電制御回路を説明する。実施形態２のキャパシタ充電制御回路も、実施形態１のキャパシタ充電制御回路２１と同様な構成を有しているので、図示を省略し、実施形態１と異なる部分だけを説明する。実施形態１では、バイパス素子駆動回路３１ａ、３１ｂ、…としてコンパレータ５０を用いたが、実施形態２ではバイパス素子駆動回路３１ａ、３１ｂ、…としてアナログ動作するオペアンプを用いる。そして、検知電圧Ｖｉが比較電圧Ｖrefに近づき、あるいは比較電圧Ｖrefを超えると、オペアンプの出力電流が次第に大きくなってバイパス素子３２ａ、３２ｂ、…に流れる放電電流が次第に増加し、キャパシタの充電電圧が所定のモニタ電圧と等しいところで安定するようにしている。
【００７７】
このようにすればバイパス素子３２ａ、３２ｂ、…に流れる放電電流が滑らかに変化するので、キャパシタの充電電圧にリップル等が発生せず、キャパシタ充電制御回路の動作が安定する。
【図面の簡単な説明】
【００７８】
【図１】図１は、従来例（特許文献２）のモニタ電圧生成回路を示す回路図である。
【図２】図２は、上記モニタ電圧生成回路に用いられている電圧設定回路の構成を示す回路図である。
【図３】図３は、本発明の実施形態によるモニタ電圧生成回路を示すブロック図である。
【図４】図４は、本発明の実施形態によるモニタ電圧生成回路を示す具体回路図である。
【図５】図５は、差動アンプを用いたキャパシタ充電制御回路を示す回路図である。
【図６】図６は、拡散抵抗の抵抗値のバイアス依存性を説明する模式図である。
【符号の説明】
【００７９】
２１ キャパシタ充電制御回路
２２ 基準電圧発生回路
２３ Ｄ−Ａコンバータ
２４ デコーダ
２５ａ、２５ｂ、… 並列モニタ回路
２６ａ、２６ｂ、… キャパシタ
２７ 入力信号
２８ａ、２８ｂ、… 電圧−電流変換回路
２９ａ、２９ｂ、… 電流−電圧変換回路
３０ａ、３０ｂ、… キャパシタ電圧分圧回路
３１ａ、３１ｂ、… バイパス素子駆動回路
３２ａ、３２ｂ、… バイパス素子
３３ａ、３３ｂ、… 電流供給ライン
４１ａ、４１ｂ、… ＭＯＳ
４２ コンパレータ
４３ ＮＭＯＳ
４４ 抵抗
４５ カレントミラー回路
４６ 抵抗
４７ トリミング抵抗
４８、４９ 抵抗
５０ コンパレータ
５１ ＮＭＯＳ
【技術分野】
【０００１】
本発明は、直列接続された複数のキャパシタの各々に均等に充電するためのキャパシタ充電制御回路に関する。
【背景技術】
【０００２】
２次電池が充電に時間が掛かるのに対し、電気二重層キャパシタは急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できる（エネルギー密度が高い）という２次電池には無い特徴がある。しかし、電気二重層キャパシタは定格電圧が３.０Ｖ程度と低いため、通常複数の電気二重層キャパシタを直列に接続してより大きな電圧を確保している。
【０００３】
このように電気二重層キャパシタを複数直列接続した大容量キャパシタを充電する際には、各電気二重層キャパシタの容量差や自己充電、自己放電などによって生ずる各キャパシタ毎の充電電圧の不均一が問題となる。
【０００４】
この対策には通常、並列モニタ回路と呼ばれる充電均一化回路が用いられている。例えば、特許文献１に開示のキャパシタ充電監視制御装置では、直列に接続された各電気二重層キャパシタにそれぞれ並列モニタ回路を設けておき、電気二重層キャパシタの電圧（電気二重層キャパシタの両端間電圧）が所定のモニタ電圧に達したら、そのキャパシタの充電電流を並列モニタ回路のバイパストランジスタでバイパスさせることにより電気二重層キャパシタの電圧を所定のモニタ電圧値に保持するようにしている。そして、充電初期に各電気二重層キャパシタの電圧を一旦モニタ電圧に揃えて初期化し、各電気二重層キャパシタの電圧が所定のモニタ電圧に揃ってから各電気二重層キャパシタを満充電させるようにし、満充電時の充電バラツキを少なくしている。
【０００５】
しかしながら、特許文献１に記載の並列モニタ回路のように、初期化時のモニタ電圧が１つでは様々な条件に応じた細かな制御ができないため、満充電を検出して充電を停止したときにおける各キャパシタの充電状態のバラツキが大きかった。
【０００６】
そのため、特許文献２に開示された並列モニタ回路では、モニタ電圧を複数段に設定し、各電気二重層キャパシタの電圧があるモニタ電圧で揃ったら、さらに大きなモニタ電圧まで充電を行なって各電気二重層キャパシタのモニタ電圧を揃えるようにし、各電気二重層キャパシタの電圧を次第に大きなモニタ電圧に揃えながら満充電電圧まで充電させるようにしている。
【０００７】
図１は特許文献２に開示されているモニタ電圧生成回路を示す回路図である。このモニタ電圧生成回路では、エミッタに抵抗Ｒ１、Ｒ２、…を接続されたバイパストランジスタＱ１、Ｑ２、…を各電気二重層キャパシタ（以下、単にキャパシタという。）Ｃ１、Ｃ２、…に並列接続し、キャパシタＣ１に電源Ｖｄｄが接続されている。また、破線で囲まれた部分が各キャパシタＣ１、Ｃ２、…の並列モニタ回路ＰＭ１、ＰＭ２、…となっている。並列モニタ回路ＰＭ１、ＰＭ２、…はいずれも同じ構成となっているので、以下では並列モニタ回路ＰＭ１について説明する。
【０００８】
並列モニタ回路ＰＭ１は、電圧設定回路ＶＳ１、コンパレータＣＭＰ１１、コンパレータＣＭＰ１２、基準電圧Ｖｒ１、出力制御回路ＯＣ１、バイパスドライブトランジスタＭ１を有しており、端子Ｃｅｌ１１とＣｅｌ１２がキャパシタＣ１の両端に接続され、端子Ｏｕｔ１がバイパストランジスタＱ１のベースに接続されている。
【０００９】
電圧設定回路ＶＳ１の両端にはキャパシタＣ１の両端間電圧（以下、キャパシタ電圧という。）が加わっており、その出力ＶＳｏ１はキャパシタ電圧に比例した電圧を出力し、その比例定数は制御回路により設定される。
【００１０】
コンパレータＣＭＰ１２は、電圧設定回路ＶＳ１の出力ＶＳｏ１と基準電圧Ｖｒ１とを比較し、出力ＶＳｏ１が基準電圧Ｖｒ１よりも大きくなるとハイレベルを出力する。よって、キャパシタＣ１が充電されてキャパシタ電圧が高くなると、それに比例して出力ＶＳｏ１が増加し、キャパシタ電圧がある値に達すると出力ＶＳｏ１が基準電圧Ｖｒ１に達する。出力ＶＳｏ１が基準電圧Ｖｒ１になると、コンパレータＣＭＰ１２の出力がハイレベルに切り換わり、バイパスドライブトランジスタＭ１をオンにする（出力制御回路ＯＣ１は、ＥＮＩＮ１がアクティブのとき導通状態となる。）。こうしてバイパスドライブトランジスタＭ１がオンになると、バイパストランジスタＱ１がオンになってキャパシタＣ１が放電され、キャパシタ電圧がある値に保持される。
【００１１】
なお、コンパレータＣＭＰ１１は、キャパシタＣ１の過放電による低電圧を監視し、低電圧になるとキャパシタＣ１の放電を停止するものである。
【００１２】
図２は電圧設定回路ＶＳ１の構成を示す回路図である。デコーダＤｅＣは４ビットの入力ＲＣ１ａ〜ＲＣ１ｄ（図１のＲＣ１）の値に応じて出力ＯＵＴ１〜ＯＵＴ１６のいずれか１つの出力をハイレベルとし、他の出力をローレベルとする。出力ＯＵＴ１Ｂ〜ＯＵＴ１６Ｂはそれぞれ、出力ＯＵＴ１〜ＯＵＴ１６と反対のレベルとなる。分圧用の抵抗ｒ０、ｒ１、…ｒ１８は直列に接続されており、抵抗ｒ０の上端は端子Ｃｅｌ１１に接続し、抵抗ｒ１８の下端はＮＭＯＳトランジスタＭ１ａを介して端子Ｃｅｌ１２に接続している。この端子Ｃｅｌ１１とＣｅｌ１２間の電圧はキャパシタＣ１の電圧である。
【００１３】
アナログスイッチ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタによって構成されている。）ＡＳＷ１〜ＡＳＷ１５は、それぞれの制御端子ＡＳＧをデコーダＤｅＣの出力ＯＵＴ１〜ＯＵＴ１５に接続し、制御端子ＡＳＧＢをデコーダＤｅＣの出力ＯＵＴ１Ｂ〜ＯＵＴ１５Ｂに接続している。また、アナログスイッチＡＳＷ１〜ＡＳＷ１５の端子ＩＮはいずれも抵抗ｒ０とｒ１の中点に接続し、各端子ＯＵＴは抵抗ｒ１とｒ２の中点、抵抗ｒ２とｒ３の中点、…、抵抗ｒ１５とｒ１６の中点に接続している。アナログスイッチＡＳＷ１〜ＡＳＷ１５は、制御端子ＡＳＧがハイレベルでＡＳＧＢがローレベルのときに端子ＩＮ−ＯＵＴ間が導通状態となり、抵抗ｒ１、ｒ１〜ｒ２、…、ｒ１〜ｒ１５をショートさせるものである。
【００１４】
電圧設定回路ＶＳ１は、キャパシタＣ１の満充電電圧を２.７Ｖとしたとき、入力ＲＣ１ａ〜ＲＣ１ｄの値に応じて、１.３Ｖ〜２.７Ｖまで０.１Ｖ刻みでキャパシタＣ１のモニタ電圧を変化させられるようにしている。すなわち、アナログスイッチＡＳＷ１がオンのときにはモニタ電圧は１.３Ｖとなり、アナログスイッチＡＳＷ２がオンのときにはモニタ電圧は１.４Ｖとなり、アナログスイッチＡＳＷ３〜ＡＳＷ１４を順次オンに切り換えていくことによってモニタ電圧が０.１Ｖずつ大きくなり、アナログスイッチＡＳＷ１５がオンになるとモニタ電圧は満充電電圧２.７Ｖとなる。
【００１５】
なお、キャパシタＣ１のモニタ電圧は絶対精度が要求されるので、抵抗ｒ１６と並列に接続されたヒューズ素子Ｆ１をトリミングすることによってモニタ電圧を変えられるようにしている。また、インバータＩＮＶ１、アナログスイッチＡＳＷ１６及び抵抗ｒ１７は、コンパレータＣＭＰ１２をヒステリシス動作させるものである。
【００１６】
しかして、このモニタ電圧生成回路では、充電開始時には、それぞれの並列モニタ回路ＰＭ１、ＰＭ２、…のアナログスイッチＡＳＷ１をオンにしてモニタ電圧を１.３Ｖに設定し、各キャパシタＣ１、Ｃ２、…に充電する。１.３Ｖに達したキャパシタはバイパストランジスタがオンとなって放電するのでモニタ電圧１.３Ｖに保持される。こうして全てのキャパシタＣ１、Ｃ２、…のキャパシタ電圧が１.３Ｖに達したことを検知すると、制御回路は入力ＲＣ１ａ〜ＲＣ１ｄの値を変化させてそれぞれの並列モニタ回路ＰＭ１、ＰＭ２、…のアナログスイッチＡＳＷ２をオンにしてモニタ電圧を１.４Ｖに設定し、各キャパシタＣ１、Ｃ２、…に充電する。１.４Ｖに達したキャパシタはバイパストランジスタがオンとなって放電するのでモニタ電圧１.４Ｖに保持される。こうして全てのキャパシタＣ１、Ｃ２、…のキャパシタ電圧が１.４Ｖに達したことを検知すると、制御回路はモニタ電圧を１.５Ｖに引き上げる。このようにして、複数のキャパシタＣ１、Ｃ２、…のキャパシタ電圧を各々同一のモニタ電圧となるように揃えながら０.１Ｖずつ満充電電圧２.７Ｖまで昇圧させていくので、このモニタ電圧生成回路によれば複数のキャパシタＣ１、Ｃ２、…の充電完了時の充電レベルを均一に揃えることができる。
【００１７】
【特許文献１】特許第３３１３６４７号公報
【特許文献２】特開２００５−２８７１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
電気二重層キャパシタの充電電圧を揃えながら順次昇圧させるためのモニタ電圧は等間隔で昇圧させる必要がある。しかし、特許文献２に開示されたようなモニタ電圧生成回路では、分圧側でモニタ電圧を調整しているため、分圧用の抵抗ｒ０〜ｒ１５を同じ値に揃えることができず、それぞれ独自の値を持つ。半導体集積回路では、抵抗の相対ペア精度を上げるためには、各抵抗の形状、幅、長さを揃える必要があるが、各抵抗ｒ０〜ｒ１５の値が異なることで各抵抗値の精度バラツキが大きくなり、モニタ電圧の精度を得にくいという問題があった。
【００１９】
しかも、特許文献２のモニタ電圧生成回路では、各並列モニタ回路毎に分圧用の抵抗ｒ０〜ｒ１８が必要となるので、抵抗作製に手間が掛かると共に並列モニタ回路間での抵抗値も揃えなければならず、抵抗作製の困難度が高かった。そのため、特許文献２のような構造では、モニタ電圧生成回路ないし並列モニタ回路の歩留りが低下していた。
【００２０】
なお、特許文献２の段落００２５には、「抵抗ｒ１〜ｒ１５の抵抗値を全て同じ抵抗値に設定すると、アナログスイッチＡＳＷ１〜ＡＳＷ１５のオン／オフによって設定されるモニタ電圧の隣り合った電圧差を均等にすることができる。例えば、モニタ電圧を１.３Ｖから２.７Ｖまで０.１Ｖ刻みに設定可能である。」という記載が見られる。しかし、この電圧設定回路では、アナログスイッチＡＳＷ１〜ＡＳＷ１５によって抵抗ｒ１〜ｒｎ（ｎ＝１〜１５）をショートさせるよう構成されているので、抵抗ｒ１〜ｒ１５の各抵抗値を等しくした場合にはモニタ電圧が等間隔で変化せず、モニタ電圧を等間隔（例えば、０.１Ｖ刻み）で変化させようとすれば、各抵抗ｒ１〜ｒ１５の抵抗値は互いに異なったものとなる。すなわち、モニタ電圧を低い側から順にＶｍ１、Ｖｍ２、…Ｖｍ１５とすれば、
Ｖｍ１＝〔１＋ｒ０／（ｒ２＋ｒ３＋…ｒ１８）〕Ｖｒ１
Ｖｍ２＝〔１＋ｒ０／（ｒ３＋ｒ４＋…ｒ１８）〕Ｖｒ１
…
Ｖｍ１５＝〔１＋ｒ０／（ｒ１６＋ｒ１７＋ｒ１８）〕Ｖｒ１
となるので、モニタ電圧を等間隔で変化させるためには、
ｒ２／〔（ｒ３＋ｒ４＋…ｒ１８）（ｒ２＋ｒ３＋…ｒ１８）〕
＝ｒ３／〔（ｒ４＋ｒ５＋…ｒ１８）（ｒ３＋ｒ４＋…ｒ１８）〕
…
＝ｒ１５／〔（ｒ１６＋ｒ１７＋ｒ１８）（ｒ１５＋ｒ１６＋ｒ１７＋ｒ１８）〕
を満たさねばならず、抵抗ｒ１〜ｒ１５は同じ値にはならず、独自の値をとる。
【００２１】
また、特許文献２に開示された発明にあっては、各並列モニタ回路毎に複数個のアナログスイッチＡＳＷ１〜ＡＳＷ１６が必要となるので、全体としては並列モニタ回路数×デコーダの出力ビット数だけのアナログスイッチが必要となり、多数のアナログスイッチを作製しなければならなかった。さらに、基準電圧Ｖｒ１、Ｖｒ２、…も各並列モニタ回路毎に必要となっていた。そのため、特許文献２のモニタ電圧生成回路では、構成要素が多く、構造が複雑となっていた。
【００２２】
本発明は、このような技術的課題に鑑みてなされたもので、その目的とするところは、等しい抵抗値の抵抗によって分圧回路を構成することができ、また回路構成の簡易なキャパシタ充電制御回路を提供することにある。
【課題を解決するための手段】
【００２３】
このような目的を達成するために、本発明の第１のキャパシタ充電制御回路は、直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値未満であれば前記バイパス素子を遮断状態に保ち、前記キャパシタの充電電圧が前記所定電圧値を超えると前記バイパス素子を通じて前記キャパシタを放電させることによって前記キャパシタの充電電圧を一定に保持することを特徴としている。
【００２４】
かかる第１のキャパシタ充電制御回路によれば、１つの制御電圧設定手段で発生した制御電圧を複数のバイパス素子制御手段に入力することができるので、複数レベルの制御電圧を発生させるための制御電圧設定手段を複数のバイパス素子制御手段に対して共用化することができ、キャパシタ充電制御回路の構成を簡略化することができる。また、１つの制御電圧設定手段で制御電圧を発生させているので、複数のバイパス素子制御手段にそれぞれ制御電圧設定手段を設ける場合のようにバイパス素子制御手段毎に制御電圧のバラツキが発生する恐れがなく、キャパシタ充電制御回路の動作精度を向上させることができる。
【００２５】
また、本発明の第２のキャパシタ充電制御回路は、直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値の近傍にある場合には、前記キャパシタの充電電圧が上昇するに従って前記バイパス素子を通じて前記キャパシタから放電される電流量を次第に増加させることによって前記キャパシタの充電電圧を一定に保持することを特徴としている。
【００２６】
かかる第２のキャパシタ充電制御回路によれば、１つの制御電圧設定手段で発生した制御電圧を複数のバイパス素子制御手段に入力することができるので、複数レベルの制御電圧を発生させるための制御電圧設定手段を複数のバイパス素子制御手段に対して共用化することができ、キャパシタ充電制御回路の構成を簡略化することができる。また、１つの制御電圧設定手段で制御電圧を発生させているので、複数のバイパス素子制御手段にそれぞれ制御電圧設定手段を設ける場合のようにバイパス素子制御手段毎に制御電圧のバラツキが発生する恐れがなく、キャパシタ充電制御回路の動作精度を向上させることができる。さらに、バイパス素子制御手段をアナログ動作（アンプ動作）させているので、キャパシタの充電電圧にリップル等が発生しにくく、充電動作が安定する。
【００２７】
本発明の第１又は第２のキャパシタ充電制御回路のある実施態様においては、前記制御電圧設定手段が、抵抗値の等しい複数の抵抗を含む分圧回路と前記分圧回路からの電圧取出位置を変化させて制御電圧を切り換えるための切り換え手段とを有し、前記電圧設定手段により制御電圧を変化させて前記所定電圧値を等間隔で変化させるようにしている。かかる実施態様によれば、等間隔で所定電圧値を発生させるために分圧回路の抵抗値を等しくすることができるので、分圧回路を構成する抵抗の幅や形状を等しくすることができ、抵抗作製時のペアバラツキを低減でき、キャパシタ充電制御回路の動作精度を向上させることができる。
【００２８】
本発明のキャパシタ充電制御回路の別な実施態様は、前記バイパス素子制御手段がそれぞれ、制御電圧設定手段の制御電圧に比例した電流を生成する電圧−電流変換回路と、前記電圧−電流変換回路の電流に比例した電圧を生成して前記所定電圧値を出力する電流−電圧変換回路と、前記所定電圧値と前記キャパシタの充電電圧を比較して前記バイパス素子を制御するバイパス素子駆動回路とによって構成することができる。
【００２９】
上記別な実施態様においては、前記電流−電圧変換回路が、当該回路から出力される所定電圧値を微調整するためのトリミング抵抗を有していることが望ましい。トリミング抵抗を有していれば、各バイパス素子制御手段における所定電圧値をトリミング抵抗のトリミングによって微調整することができ、各バイパス素子制御手段の間における所定電圧値のバラツキを小さくできる。
【００３０】
また、上記別な実施態様においては、前記電圧−電流変換回路を対応する各キャパシタの一方の極に接続してもよい。かかる構成によれば、電圧−電流変換回路を電流源として用いてキャパシタに充電させることができる。
【００３１】
なお、本発明における前記課題を解決するための手段は、以上説明した構成要素を適宜組み合せた特徴を有するものであり、本発明はかかる構成要素の組合せによる多くのバリエーションを可能とするものである。
【発明を実施するための最良の形態】
【００３２】
（実施形態１）
図３は本発明の実施形態１にかかるキャパシタ充電制御回路２１の構成を示すブロック図である。このキャパシタ充電制御回路２１は、基準電圧発生回路２２、Ｄ−Ａコンバータ２３（制御電圧設定手段）、デコーダ２４、複数の並列モニタ回路２５ａ、２５ｂ、…（バイパス素子制御手段）、複数の電気二重層キャパシタ（以下、キャパシタという。）２６ａ、２６ｂ、…よりなる。
【００３３】
基準電圧発生回路２２は所定の直流基準電圧（バンドギャップ基準電圧）Ｖｂｇを生成し、Ｄ−Ａコンバータ２３に基準電圧Ｖｂｇを供給する。デコーダ２４は、制御回路から出力されたＮビットの入力信号（２値デジタル信号）２７をデコードし、２Ｎ通りの制御信号をＤ−Ａコンバータ２３に出力し、Ｄ−Ａコンバータ２３を制御する。Ｄ−Ａコンバータ２３は、デコーダ２４からの制御信号に応じて異なる電圧を出力するものであり、デコーダ２４からの制御信号の値に応じて一定電圧ずつ異なる２Ｎ乗とおりのレベルの電圧Ｖａ（例えば、１.２Ｖから２.７Ｖまで０.１Ｖ刻みの電圧）のうちいずれかを各々の並列モニタ回路２５ａ、２５ｂ、…へ出力する。
【００３４】
電気二重層キャパシタ２６ａ、２６ｂ、…は、非常に表面積の大きな導体（例えば、活性炭）を用いたものであり、内部抵抗は多少犠牲にしてエネルギー密度を高くしたものである。
【００３５】
並列モニタ回路２５ａ、２５ｂ、…は、電圧−電流変換回路（定電流源）２８ａ、２８ｂ、…、電流−電圧変換回路２９ａ、２９ｂ、…、キャパシタ電圧分圧回路３０ａ、３０ｂ、…、バイパス素子駆動回路３１ａ、３１ｂ、…、バイパス素子３２ａ、３２ｂ、…によって構成されている。これらの並列モニタ回路２５ａ、２５ｂ、…は、いずれも同じ構成を有しているので、以下においては、並列モニタ回路２５ａについてのみ説明する。
【００３６】
電圧−電流変換回路２８ａは、Ｄ−Ａコンバータ２３から出力された制御電圧Ｖａを、制御電圧Ｖａに比例した電流に変換する。この電圧−電流変換回路２８ａはキャパシタ２６ａに接続されており、電流供給ライン３３ａを通してキャパシタ２６ａに電流を供給する定電流源となっている。
【００３７】
電流−電圧変換回路２９ａは、電圧−電流変換回路２８ａにより変換された電流を再び電圧に戻して比較電圧Ｖｂを生成し、この比例電圧Ｖｂをバイパス素子駆動回路３１ａに入力する。ただし、電流電圧変換回路２９ａで再生成される比較電圧Ｖｂは、キャパシタ２６ａと縦列に接続されているキャパシタ２６ｂとの間の電圧を基準とする電圧である。また、電流電圧変換回路２９ａはトリミング抵抗を有しており、トリミング抵抗をトリミングすることにより電圧値を微調整することができる。
【００３８】
キャパシタ電圧分圧回路３０ａには、キャパシタ２６ａの両端間電圧Ｖｃ１（キャパシタ２６ａの下側電極を基準とした上側電極の電圧であって、図４の回路ではＶｃ１＜０となる。）が印加されており、キャパシタ電圧分圧回路３０ａはこのキャパシタ電圧Ｖｃ１を分圧した検知電圧ｋＶｃ１をバイパス素子駆動回路３１に入力する。
【００３９】
バイパス素子駆動回路３１ａには電流電圧変換回路２９ａからの比較信号Ｖｂとキャパシタ電圧分圧回路３０ａからの検知電圧ｋＶｃ１とが入力されており、検知電圧｜ｋＶｃ１｜が比較信号｜Ｖｂ｜よりも小さいときにはバイパス素子駆動回路３１はオフとなっており、検知電圧｜ｋＶｃ１｜が比較信号｜Ｖｂ｜よりも大きくなるとバイパス素子駆動回路３１がオンとなる。
【００４０】
バイパス素子３２ａはキャパシタ２６ａの両端に接続されており、バイパス素子駆動回路３１ａがオフのときにはバイパス素子３２ａは遮断状態となっているが、バイパス素子駆動回路３１ａがオンになるとバイパス素子３２ａが導通してキャパシタ２６ａが放電する。
【００４１】
従って、この並列モニタ回路２５ａにあっては、キャパシタ２６ａの充電を開始したとき、キャパシタ２６ａのキャパシタ電圧Ｖｃ１が｜Ｖｂ／ｋ｜に達したときにバイパス素子３２ａが導通状態となる。その結果、キャパシタ２６ａが放電することにより、キャパシタ２６ａの電圧Ｖｃ１が一定電圧（モニタ電圧）Ｖｃ１／ｋに保持される。また、比較電圧Ｖｂは、入力信号２７によって段階的に変化させることができる。
【００４２】
各並列モニタ回路２５ａ、２５ｂ、…が上記のような動作を行なうので、キャパシタ充電制御回路２１が入力信号２７によって各並列モニタ回路２５ａ、２５ｂ、…を同じモニタ電圧に設定すると、各並列モニタ回路２５ａ、２５ｂ、…のうちモニタ電圧に達したものは当該モニタ電圧に保持されるので、各並列モニタ回路２５ａ、２５ｂ、…は同じキャパシタ電圧（モニタ電圧）に揃う。そして、制御回路（図示せず）が、すべてのキャパシタ２６ａ、２６ｂ、…がモニタ電圧に達したことを検知すると、入力信号２７を変化させてモニタ電圧を一段大きくする。こうして、各キャパシタ２６ａ、２６ｂ、…はモニタ電圧に揃えられながら次第に昇圧し、最終的に満充電電圧まで充填されるので、各キャパシタ２６ａ、２６ｂ、…は満充電時のバラツキが小さくなって均一に充電される。
【００４３】
図４は実施形態１によるキャパシタ充電制御回路２１を具体化した回路を示す回路図である。基準電圧発生回路２２は、電源Ｖｄｄから電力を供給されており、一定の基準電圧Ｖｂｇを出力している。
【００４４】
Ｄ−Ａコンバータ２３は、直列に接続された複数の抵抗Ｒ１、Ｒ２１、Ｒ２２、…、Ｒ２ｎ、Ｒ３（ｎは整数）とバックゲートをアース接続した複数のＭＯＳ４１ａ、４１ｂ、…、４１ｎ＋１からなる。直列に接続された抵抗Ｒ１、Ｒ２１、…、Ｒ３は、上端に基準電圧発生回路２２が接続されていて基準電圧Ｖｂｇが印加されており、下端は接地されている。各ＭＯＳ４１ａ、４１ｂ、…、４１ｎ＋１は、抵抗Ｒ１とＲ２１の中点、Ｒ２１とＲ２２の中点、…、Ｒ２ｎとＲ３の中点にそれぞれドレンを接続され、他端をＤ−Ａコンバータ２３の出力端で１点に結合され、それぞれのゲートにデコーダ２４の各出力（各ビット）を接続されている。
【００４５】
制御回路５２からはＮビットの入力信号２７が入力され、この入力信号２７はデコーダ２４で２Ｎビットの信号にデコードして出力される。デコーダ２４でデコードされた２Ｎビットの信号は、いずれかも１つのビットが１（ハイレベル）で他のビットが０（ローレベル）となっている。
【００４６】
各ＭＯＳ４１ａ、４１ｂ、…のゲートには、デコーダ２４でデコードされた信号の各ビットが接続されているので、ＭＯＳ４１ａ、４１ｂ、…はデコーダ２４からの信号によりいずれか１つだけがオンになり、他はいずれもオフに保たれる。よって、Ｄ−Ａコンバータ２３の出力端には、オンになったＮＭＯＳのドレインがつながっている箇所の電圧が取り出される。具体的には、抵抗Ｒ２１、Ｒ２２、…、Ｒ２ｎの値は等しく（抵抗値も同じ記号で表わす。）、
Ｒ２１＝Ｒ２２＝Ｒ２３＝…＝Ｒ２ｎ
となっており、オンにするＭＯＳ４１ａ、４１ｂ、…を切り換えるとＤ−Ａコンバータ２３の出力端には一定電圧ずつ異なる制御電圧Ｖａのうちいずれかの電圧が取り出される。
【００４７】
従って、基準電圧をＶｂｇ、Ｒtot＝Ｒ１＋Ｒ２１＋Ｒ２２＋…＋Ｒ２ｎ＋Ｒ３、オンになったＮＭＯＳのドレインがつながっている抵抗間中点と接地点との間の抵抗の合成抵抗値をＲνとすれば、Ｄ−Ａコンバータ２３からの制御電圧Ｖａは、次式で表わされる。
Ｖａ＝（Ｒν／Ｒtot）×Ｖｂｇ （数式１）
【００４８】
例えば、Ｄ−Ａコンバータ２３の出力端から１.２Ｖから２.７Ｖまで０.１Ｖ刻みで制御電圧Ｖａが出力される場合には、ＭＯＳ４１ａのみをオンにした場合にはＲ１とＲ２１の中点の電圧２.７Ｖが取り出され、ＭＯＳ４１ｂのみをオンにした場合にはＲ２１とＲ２２の中点の電圧２.６Ｖが取り出され、さらに、ＭＯＳ４１ｎのみをオンにした場合にはＲ２ｎ−１とＲ２ｎの中点の電圧１.３Ｖが取り出され、ＭＯＳ４１ｎ＋１のみをオンにした場合にはＲ２ｎとＲ３の中点の電圧１.２Ｖが取り出される。
【００４９】
Ｄ−Ａコンバータ２３の出力端は複数に分岐されており、複数の並列モニタ回路２５ａ、２５ｂ、…のそれぞれの入力には、Ｄ−Ａコンバータ２３から同一の制御電圧Ｖａが入力される。また、キャパシタ２６ａ、２６ｂ、…は異極どうしをつないで直列に接続されており、各並列モニタ回路２５ａ、２５ｂ、…の出力端はそれぞれのキャパシタ２６ａ、２６ｂ、…の両端に接続されている。なお、各並列モニタ回路２５ａ、２５ｂ、…は同じ構成を有しているので、以下においては１つの並列モニタ回路２５ａだけを説明するが、その説明は他の並列モニタ回路２５ｂ、２５ｃ、…にも当てはまる。
【００５０】
並列モニタ回路２５ａは、前記のように電圧−電流変換回路２８ａ、電流−電圧変換回路２９ａ、キャパシタ電圧分圧回路３０ａ、バイパス素子駆動回路３１ａ、バイパス素子３２ａによって構成されている。電圧−電流変換回路２８ａは、コンパレータ４２、ＮＭＯＳ４３、抵抗４４よりなる。コンパレータ４２の出力はＮＭＯＳ４３のゲートに接続され、ＮＭＯＳ４３のソースには抵抗４４の一端が接続され、抵抗４４の他端は接地されている。また、ＮＭＯＳ４３のソースがコンパレータ４２の反転入力に接続されていて、コンパレータ４２には負帰還が掛けられている。コンパレータ４２の非反転入力にはＤ−Ａコンバータ２３の制御電圧Ｖａが印加され、ＮＭＯＳ４３のドレインは電流電圧変換回路２９ａに接続されている。よって、抵抗４４の上端の電圧がＶａとなるので、抵抗４４の抵抗値をＲ４とすれば、ＮＭＯＳ４３及び抵抗４４には、定電流Ｉ４＝Ｖａ／Ｒ４が流れる。この定電流Ｉ４の電流値は、前記数式１を用いれば、
Ｉ４＝（Ｒν／Ｒtot）×Ｖｂｇ／Ｒ４ （数式２）
と表わされる。
【００５１】
このように電圧−電流変換回路２８ａ、２８ｂ、…としてＶＩアンプを用いているので、電圧−電流変換回路２８ａ、２８ｂ、…の出力インピーダンスが低くなり、出力依存性をなくして各キャパシタ２６ａ、２６ｂ、…に同じ電流を流すことができる。なお、部品点数を減らすために、各並列モニタ回路２５ａ、２５ｂ、…の電圧−電流変換回路を共用化して１つにすることも可能である。
【００５２】
電流−電圧変換回路２９ａは、カレントミラー回路４５、抵抗４６、トリミング抵抗４７によって構成されている。カレントミラー回路４５を構成する一方のＰＮＰトランジスタは、コレクタが電圧−電流変換回路２８のＮＭＯＳ４３のドレインにつながっているので、カレントミラー回路４５を構成する２つのＰＮＰトランジスタにはＩ４の電流が流れる。カレントミラー回路４５を構成する他方のＰＮＰトランジスタのコレクタはバイパス素子駆動回路３１ａのコンパレータ５０の反転入力に接続され、当該反転入力と電流供給ライン３３ｂとの間には抵抗４６とトリミング抵抗４７を直列に接続したものが挿入されているので、抵抗４６の抵抗値をＲ５、トリミング抵抗４７の抵抗値をＲtrimとすると、コンパレータ５０の反転入力には電流−電圧変換回路２９ａから電圧Ｉ４×（Ｒ５＋Ｒtrim）が比較電圧Ｖrefとして入力される。この比較電圧Ｖrefは、上記数式２を用いれば、次式のように表わされる。
Ｖref＝Ｖｂｇ×（Ｒν／Ｒtot）（Ｒ５＋Ｒtrim）／Ｒ４ （数式３）
【００５３】
なお、トリミング抵抗４７はレーザーでトリミングすることによって抵抗値Ｒtrimを微調整し、比較電圧Ｖrefを調整することができるので、各並列モニタ回路２５ａ、２５ｂ、…毎のオフセットをキャンセルすることができる。
【００５４】
また、カレントミラー回路４５を構成する２つのトランジスタのエミッタは、電流供給ライン３３ａを通じてキャパシタ２６ａにつながっているので、電流−電圧変換回路２９ａを通じて定電流源（電圧−電流変換回路２８ａ）からキャパシタ２６ａに充電することができる。
【００５５】
キャパシタ電圧分圧回路３０ａは、直列に接続された抵抗４８、４９によって構成されている。キャパシタ電圧分圧回路３０は、キャパシタ２６と並列となるように、キャパシタ２６の両端に接続されており、抵抗４８、４９の中点はバイパス素子駆動回路３１ａのコンパレータ５０の非反転入力に接続されている。従って、キャパシタ２６ａの両端間電圧をＶｃ１、抵抗４８の抵抗値をＲ７、抵抗４９の抵抗値をＲ８とすれば、抵抗４８と４９の中点における検知電圧Ｖｉは、
Ｖｉ＝Ｖｃ１×Ｒ８／（Ｒ７＋Ｒ８） （数式４）
となり、この検知電圧Ｖｉがコンパレータ５０の非反転入力に入力される。
【００５６】
バイパス素子駆動回路３１ａは、１つのコンパレータ５０（アンプでもよい。）によって構成されている。コンパレータ５０の反転入力端子には上記数式３で表わされる比較電圧Ｖrefが入力され、非反転入力には上記数式４で表わされる検知電圧Ｖｉが入力されている。また、バイパス素子３２ａとしてはＮＭＯＳ５１が用いられており、ＮＭＯＳ５１はキャパシタ２６ａと並列となるようにしてキャパシタ２６ａの両端に接続されている。そして、ＮＭＯＳ５１は、コンパレータ５０の出力がハイレベルのときにオンとなってソース−ドレイン間が導通状態となり、コンパレータ５０の出力がローレベルのときにオフとなってソース−ドレイン間が遮断状態となるように構成されている。
【００５７】
従って、この並列モニタ回路２５ａにあっては、検知電圧Ｖｉが比較電圧Ｖrefよりも低いときにはコンパレータ５０の出力がローレベルとなり、ＮＭＯＳ５１がオフ状態に保たれているので、キャパシタ２６は電圧−電流変換回路２８ａにより充電される。こうしてキャパシタ２６ａが充填されて検知電圧Ｖｉが比較電圧Ｖrefに達すると、コンパレータ５０の出力がハイレベルとなり、ＮＭＯＳ５１がオン状態となり、キャパシタ２６ａはＮＭＯＳ５１（バイパス素子３２ａ）を通じて放電し、キャパシタ２６ａの充電電圧が保持される。
【００５８】
上記数式３及び数式４を参照して言い換えると、キャパシタ２６ａの充電電圧Ｖｃ１が、
Ｖｍ＝Ｖｂｇ(Ｒν／Ｒtot)(Ｒ５＋Ｒtrim)(Ｒ７＋Ｒ８)／(Ｒ４×Ｒ８)
＝Ｖａ(Ｒ５＋Ｒtrim)(Ｒ７＋Ｒ８)／(Ｒ４×Ｒ８) （数式５）
に達すると、バイパス素子３２ａがオンとなってキャパシタ２６ａが放電を開始し、キャパシタ２６ａの充電電圧Ｖｃ１がＶｍに保持される。
【００５９】
上記モニタ電圧Ｖｍと制御電圧Ｖａとの比は、各抵抗値によって任意に定めることができるが、必要に応じて定めた各段のモニタ電圧Ｖｍに対して制御電圧Ｖａ＝Ｖｍ／３となるように定めるのが望ましい。
【００６０】
制御回路５２は、デコーダ２４に入力信号２７を出力すると共に各キャパシタ２６ａ、２６ｂ、…のキャパシタ電圧Ｖｃ１、Ｖｃ２、…を監視している。制御回路は、充電開始時には上記モニタ電圧が最も小さな値Ｖｍ１となるように入力信号２７を出力してＭＯＳ４１ｎ＋１のみをオンにする。ＭＯＳ４１ｎ＋１がオンになると、各キャパシタ２６ａ、２６ｂ、…が充電を開始し、モニタ電圧Ｖｍ１に達したキャパシタは放電して充電電圧をＶｍ１に維持する。
【００６１】
こうして、すべてのキャパシタ２６ａ、２６ｂ、…の充電電圧Ｖｃ１、Ｖｃ２、…がモニタ電圧Ｖｍ１に達したことを検知すると、制御回路５２は入力信号２７を変化させてＭＯＳ４１ｎのみをオンにし、一段大きなモニタ電圧Ｖｍ２を設定する。こうしてキャパシタ充電制御回路２１は、各キャパシタ２６ａ、２６ｂ、…の充電電圧Ｖｃ１、Ｖｃ２、…を順次モニタ電圧Ｖｍ１→Ｖｍ２→Ｖｍ３…となるように充電電圧を揃えながら順次満充電電圧まで充電するので、各キャパシタ２６ａ、２６ｂ、…を均一に充電させることが可能になる。
【００６２】
さらに、本発明のキャパシタ充電制御回路２１にあっては、モニタ電圧を切り換えるための分圧抵抗Ｒ１、Ｒ２１、…、Ｒ３（モニタ電圧設定手段）を並列モニタ回路２５ａ、２５ｂ、…よりも前段に設けているので、モニタ電圧設定手段を各並列モニタ回路２５ａ、２５ｂ、…で共用化でき、抵抗作製の手間を軽減でき、抵抗作製を簡略にすることができる。
【００６３】
また、分圧抵抗から各電圧値を取り出すためのスイッチング手段も、並列モニタ回路毎に必要とせず、またＮＭＯＳを用いることができるので、全体としてスイッチング手段の数を減らすことができ、構成部品を少なくして構造を簡略化することができる。
【００６４】
また、上記数式５から分かるように、モニタ電圧を等間隔に変化させるようにした場合、上記分圧抵抗Ｒ２１、Ｒ２２、…、Ｒ２ｎを等しい抵抗値にすることができるので、分圧抵抗Ｒ２１〜Ｒ２ｎの形状、幅、長さを揃えて抵抗の相対ペア精度を上げることができ、これらの抵抗値を均一化してモニタ電圧の精度を得ることができる。
【００６５】
このキャパシタ充電制御回路２１では、電圧−電流変換回路２８として電圧依存性のないＶＩアンプを用いているので、カレントミラー回路４５に入力される電流が各並列モニタ回路２５ａ、２５ｂ、…で同じになり、並列モニタ回路２５ａ、２５ｂ、…毎における比較電圧Ｖrefの電圧依存性が等しくなる。また、抵抗４４と抵抗４６を同じ抵抗（種類、幅）で構成することができるので、比較電圧Ｖrefのバラツキ要因はカレントミラー回路４５のミラー比バラツキが支配的となる。このミラー比バラツキは、ＰＮＰミラー回路で構成される場合、バラツキ要因としてはｈfeとＶce電圧依存であるが、ｈfeばらつきによるコレクタ電流変化は１／ｈfeになるため微小である。さらに、Ｄ−Ａコンバータ２３の各出力電圧に対して、電圧依存性の少なき１：１の比較電圧Ｖrefを生成することができる。その結果、本発明においては、比較電圧Ｖrefは、このような電圧−電流変換と電流−電圧変換を用いることで、各並列モニタ回路２５ａ、２５ｂ、…について電圧依存性がなく、バラツキの小さいキャパシタ電圧を得ることができる。
【００６６】
なお、直列に接続された複数個のキャパシタに充電するためのキャパシタ充電制御回路としては、図５に示すような差動アンプを用いたものも考えられる。このキャパシタ充電制御回路６１では、出力電圧が可変となったＤ−Ａコンバータ６２の出力を分岐させ、各並列モニタ回路６３ａ、６３ｂ、６３ｃに接続している。各並列モニタ回路６３ａ、６３ｂ、６３ｃは同じ構成を有しており、各並列モニタ回路６３ａ、６３ｂ、６３ｃの出力間にそれぞれキャパシタ７２ａ、７２ｂ、７２ｃが接続されている。
【００６７】
各並列モニタ回路６３ａ、６３ｂ、６３ｃは、負帰還抵抗６７を有する差動アンプ６４を入力段に有しており、差動アンプ６４の非反転入力端子には拡散抵抗６５を介してＤ−Ａコンバータ６２の出力が接続されている。また、差動アンプ６４の反転入力端子は、拡散抵抗６６を介してアースされている。
【００６８】
差動アンプ６４の出力は、バイパス素子駆動回路であるコンパレータ６８の非反転入力端子に接続されている。また、各並列モニタ回路６３ａ、６３ｂ、６３ｃでは各キャパシタ７２ａ、７２ｂ、７２ｃの両端間電圧を分圧抵抗６９、７０で分圧し、その分圧された電圧をコンパレータ６８の反転入力端子に接続している。
【００６９】
バイパス素子であるＮＭＯＳ７１は各キャパシタ７２ａ、７２ｂ、７２ｃと並列となるようにしてキャパシタ７２ａ、７２ｂ、７２ｃの両端に接続されている。そして、コンパレータ６８の出力がＮＭＯＳ７１のゲートに接続されている。
【００７０】
並列モニタ回路６３ａ、６３ｂ、６３ｃの出力側は図４に示した本発明の並列モニタ回路２５ａ、２５ｂ、…と同じ構成となっているが、出力段に差動アンプ６４を用いている点で並列モニタ回路２５ａ、２５ｂ、…と異なっている。
【００７１】
このようなキャパシタ充電制御回路６１でも、Ｄ−Ａコンバータ６２の出力電圧を段階的に大きくすることにより、各キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧を揃えながら段階的に大きくして行くことができる。
【００７２】
しかしながら、このような差動アンプを用いたキャパシタ充電制御回路６１では、拡散抵抗６５、６６の抵抗値のバイアス依存性のため、差動アンプ６４の出力電圧ＶＲ５がばらつき、その結果、各キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧にもばらつきが発生するという問題がある。拡散抵抗の抵抗値のバイアス依存性とは、拡散抵抗の両端の電圧をＶＨ、ＶＬ（但し、ＶＨ＞ＶＬ）とするとき、その拡散抵抗の抵抗値Ｒが、図６に示すように、
バイアス電圧 ΔＶＲ＝（ＶＨ−ＶＬ）／２
の大きさによって変化する現象である。
【００７３】
例えば、図５に示すように、分圧抵抗６９の抵抗値を１０００ｋΩ、分圧抵抗７０の抵抗値を５００ｋΩとし、Ｄ−Ａコンバータ６２の出力電圧を１Ｖとしたときに各キャパシタ７２ａ、７２ｂ、７２ｃの両端間電圧が３Ｖになるとする。この場合、分圧抵抗６９、７０によって分圧された中点電圧（コンパレータ６８の反転入力端子電圧）は、並列モニタ回路６３ａ、６３ｂ、６３ｃでそれぞれ７Ｖ、４Ｖ、１Ｖとなるので、並列モニタ回路６３ａ、６３ｂ、６３ｃの各コンパレータ６８の出力電圧ＶＲ５はそれぞれ７Ｖ、４Ｖ、１Ｖとなっている。各並列モニタ回路６３ａ、６３ｂ、６３ｃの差動アンプ６４の増幅率がいずれも２であるとすると、並列モニタ回路６３ａのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに３.５Ｖとなり、並列モニタ回路６３ｂのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに２Ｖとなり、並列モニタ回路６３ｃのコンパレータ６８の反転入力端子電圧及び非反転入力端子電圧はともに０.５Ｖとなる。
【００７４】
従って、並列モニタ回路６３ａでは、拡散抵抗６６のバイアス電圧ΔＶＲ＝３.５Ｖ／２＝１.７５Ｖとなり、拡散抵抗６５のバイアス電圧ΔＶＲ＝（３.５Ｖ−１Ｖ）／２＝１.２５Ｖとなる。また、並列モニタ回路６３ｂでは、拡散抵抗６６のバイアス電圧ΔＶＲ＝２Ｖ／２＝１Ｖとなり、拡散抵抗６５のバイアス電圧ΔＶＲ＝（２Ｖ−１Ｖ）／２＝０.５Ｖとなる。このため、並列モニタ回路６３ａでも並列モニタ回路６３ｂでも、拡散抵抗６５と拡散抵抗６６を等しい抵抗値となるように形成してあっても、バイアス電圧ΔＶＲが異なることによって抵抗値が異なったものとなり、コンパレータ６８の出力電圧ＶＲ５が変動してキャパシタの充電電圧もばらつくことになる。また、キャパシタ７２ａ、７２ｂ、７２ｃの充電電圧を段階的に高くしていく際に、Ｄ−Ａコンバータ６２からの入力電圧が高くなっていくと、それに伴って拡散抵抗６５、６６のバイアス電圧がさらに変動するので、各差動アンプ６４の出力電圧を高精度に生成することができない。特に、充電電圧を大きくするためにキャパシタのセル数を大きくするにつれ、この不具合は顕著になる。
【００７５】
これに対し、本発明にかかるキャパシタ充電制御回路２１では、このような問題は生じない。
【００７６】
（実施形態２）
次に、実施形態２のキャパシタ充電制御回路を説明する。実施形態２のキャパシタ充電制御回路も、実施形態１のキャパシタ充電制御回路２１と同様な構成を有しているので、図示を省略し、実施形態１と異なる部分だけを説明する。実施形態１では、バイパス素子駆動回路３１ａ、３１ｂ、…としてコンパレータ５０を用いたが、実施形態２ではバイパス素子駆動回路３１ａ、３１ｂ、…としてアナログ動作するオペアンプを用いる。そして、検知電圧Ｖｉが比較電圧Ｖrefに近づき、あるいは比較電圧Ｖrefを超えると、オペアンプの出力電流が次第に大きくなってバイパス素子３２ａ、３２ｂ、…に流れる放電電流が次第に増加し、キャパシタの充電電圧が所定のモニタ電圧と等しいところで安定するようにしている。
【００７７】
このようにすればバイパス素子３２ａ、３２ｂ、…に流れる放電電流が滑らかに変化するので、キャパシタの充電電圧にリップル等が発生せず、キャパシタ充電制御回路の動作が安定する。
【図面の簡単な説明】
【００７８】
【図１】図１は、従来例（特許文献２）のモニタ電圧生成回路を示す回路図である。
【図２】図２は、上記モニタ電圧生成回路に用いられている電圧設定回路の構成を示す回路図である。
【図３】図３は、本発明の実施形態によるモニタ電圧生成回路を示すブロック図である。
【図４】図４は、本発明の実施形態によるモニタ電圧生成回路を示す具体回路図である。
【図５】図５は、差動アンプを用いたキャパシタ充電制御回路を示す回路図である。
【図６】図６は、拡散抵抗の抵抗値のバイアス依存性を説明する模式図である。
【符号の説明】
【００７９】
２１ キャパシタ充電制御回路
２２ 基準電圧発生回路
２３ Ｄ−Ａコンバータ
２４ デコーダ
２５ａ、２５ｂ、… 並列モニタ回路
２６ａ、２６ｂ、… キャパシタ
２７ 入力信号
２８ａ、２８ｂ、… 電圧−電流変換回路
２９ａ、２９ｂ、… 電流−電圧変換回路
３０ａ、３０ｂ、… キャパシタ電圧分圧回路
３１ａ、３１ｂ、… バイパス素子駆動回路
３２ａ、３２ｂ、… バイパス素子
３３ａ、３３ｂ、… 電流供給ライン
４１ａ、４１ｂ、… ＭＯＳ
４２ コンパレータ
４３ ＮＭＯＳ
４４ 抵抗
４５ カレントミラー回路
４６ 抵抗
４７ トリミング抵抗
４８、４９ 抵抗
５０ コンパレータ
５１ ＮＭＯＳ
【特許請求の範囲】
【請求項１】
直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、
前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値未満であれば前記バイパス素子を遮断状態に保ち、前記キャパシタの充電電圧が前記所定電圧値を超えると前記バイパス素子を通じて前記キャパシタを放電させることによって前記キャパシタの充電電圧を一定に保持することを特徴とするキャパシタ充電制御回路。
【請求項２】
直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、
前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値の近傍にある場合には、前記キャパシタの充電電圧が上昇するに従って前記バイパス素子を通じて前記キャパシタから放電される電流量を次第に増加させることによって前記キャパシタの充電電圧を一定に保持することを特徴とするキャパシタ充電制御回路。
【請求項３】
前記制御電圧設定手段は、直列に接続された抵抗値の等しい複数の抵抗を含む分圧回路と前記分圧回路からの電圧取出位置を変化させて制御電圧を切り換えるための切り換え手段とを有し、
前記電圧設定手段により制御電圧を変化させて前記所定電圧値を等間隔で変化させるようにした、請求項１又は２に記載のキャパシタ充電制御回路。
【請求項４】
前記バイパス素子制御手段はそれぞれ、制御電圧設定手段の制御電圧に比例した電流を生成する電圧−電流変換回路と、前記電圧−電流変換回路の電流に比例した電圧を生成して前記所定電圧値を出力する電流−電圧変換回路と、前記所定電圧値と前記キャパシタの充電電圧を比較して前記バイパス素子を制御するバイパス素子駆動回路とによって構成されていることを特徴とする、請求項１又は２に記載のキャパシタ充電制御回路。
【請求項５】
前記電流−電圧変換回路は、当該回路から出力される所定電圧値を微調整するためのトリミング抵抗を有することを特徴とする、請求項４に記載のキャパシタ充電制御回路。
【請求項６】
前記電圧−電流変換回路を対応する各キャパシタの一方の極に接続したことを特徴とする、請求項４に記載のキャパシタ充電制御回路。
【請求項１】
直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、
前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値未満であれば前記バイパス素子を遮断状態に保ち、前記キャパシタの充電電圧が前記所定電圧値を超えると前記バイパス素子を通じて前記キャパシタを放電させることによって前記キャパシタの充電電圧を一定に保持することを特徴とするキャパシタ充電制御回路。
【請求項２】
直列に接続された複数のキャパシタのそれぞれに接続された電流バイパス用の複数のバイパス素子と、前記バイパス素子のそれぞれに流れる電流を制御するための複数のバイパス素子制御手段と、複数の前記バイパス素子制御手段のそれぞれに同一の制御電圧を入力すると共に前記制御電圧を切り換え可能とした制御電圧設定手段とを備え、
前記バイパス素子制御手段は、前記キャパシタのそれぞれを充電するとともに、前記キャパシタの充電電圧が前記制御電圧によって決まる所定電圧値の近傍にある場合には、前記キャパシタの充電電圧が上昇するに従って前記バイパス素子を通じて前記キャパシタから放電される電流量を次第に増加させることによって前記キャパシタの充電電圧を一定に保持することを特徴とするキャパシタ充電制御回路。
【請求項３】
前記制御電圧設定手段は、直列に接続された抵抗値の等しい複数の抵抗を含む分圧回路と前記分圧回路からの電圧取出位置を変化させて制御電圧を切り換えるための切り換え手段とを有し、
前記電圧設定手段により制御電圧を変化させて前記所定電圧値を等間隔で変化させるようにした、請求項１又は２に記載のキャパシタ充電制御回路。
【請求項４】
前記バイパス素子制御手段はそれぞれ、制御電圧設定手段の制御電圧に比例した電流を生成する電圧−電流変換回路と、前記電圧−電流変換回路の電流に比例した電圧を生成して前記所定電圧値を出力する電流−電圧変換回路と、前記所定電圧値と前記キャパシタの充電電圧を比較して前記バイパス素子を制御するバイパス素子駆動回路とによって構成されていることを特徴とする、請求項１又は２に記載のキャパシタ充電制御回路。
【請求項５】
前記電流−電圧変換回路は、当該回路から出力される所定電圧値を微調整するためのトリミング抵抗を有することを特徴とする、請求項４に記載のキャパシタ充電制御回路。
【請求項６】
前記電圧−電流変換回路を対応する各キャパシタの一方の極に接続したことを特徴とする、請求項４に記載のキャパシタ充電制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１７８２０２（Ｐ２００８−１７８２０２Ａ）
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願番号】特願２００７−８５１７（Ｐ２００７−８５１７）
【出願日】平成１９年１月１７日（２００７．１．１７）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願日】平成１９年１月１７日（２００７．１．１７）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
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