ゲート駆動回路
【課題】双方向に導通可能なスイッチング素子に逆電流が流れた場合であってもスイッチング素子の損失を低減できるゲート駆動回路を提供する。
【解決手段】双方向に導通可能なスイッチング素子Ｑ１のゲートに正電圧を印加してオンさせ、ゲートに負電圧を印加してオフさせる駆動部２と、スイッチング素子Ｑ１に逆方向電流が流れる前にゲートへの負電圧の印加を解除する負電圧解除部３とを備える。
【解決手段】双方向に導通可能なスイッチング素子Ｑ１のゲートに正電圧を印加してオンさせ、ゲートに負電圧を印加してオフさせる駆動部２と、スイッチング素子Ｑ１に逆方向電流が流れる前にゲートへの負電圧の印加を解除する負電圧解除部３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路に関する。
【背景技術】
【０００２】
伝導度変調効果を有するゲート駆動型半導体素子のゲート駆動回路として、例えば、特許文献１は、半導体装置のゲート駆動回路を開示している。特許文献１の技術では、コンデンサと抵抗器とを並列に接続したゲート駆動回路を、ゲートとスイッチング出力回路との間に挿入し、半導体装置のゲート入力容量とコンデンサとの電圧分割により、半導体素子のオン閾値電圧以上の電圧をゲート端子に印加して高速のオン動作を行わせ、伝導度変調の維持に必要な電流をゲート駆動回路の抵抗器を介して供給する。
【０００３】
これにより、半導体素子のゲート容量を積極的に利用し、少ない部品点数の簡易な回路構成によって高速で低損失な半導体装置のゲート駆動回路を提供することができる。
【０００４】
ところで、ゲート駆動型半導体素子に還流電流が流れる回路では、主電極間（例えば、ソース−ドレイン間）に還流ダイオードを設けなければ還流時の損失が大きくなる。すなわち、ボディダイオードを有しないスイッチング素子でブリッジ回路を構成して誘導性の負荷を駆動する場合は、負荷に流れる電流が還流する場合がある。したがって、ボディダイオードを有しないスイッチング素子を用いる場合は、スイッチング素子に並列に還流ダイオードが付加される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−５１１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
双方向に導通可能なスイッチング素子は、図１１に示すような特性を有する。つまり、逆方向の耐圧は、ゲートソース電圧Ｖｇｓに依存する。還流ダイオードを設けない場合は、ゲートソース電圧Ｖｇｓに依存したドレインソース電圧Ｖｄｓで逆方向に逆電流が流れる。したがって、還流ダイオードを設けない場合は、「ドレインソース電圧Ｖｄｓ×ドレインソース電流Ｉｄｓ」という大きな損失が発生する。また、還流ダイオードにはリカバリ特性があり逆耐電圧印加時におけるリカバリ電流による損失及びノイズ発生により、高効率化および低ノイズ化、小型化の阻害要因となっている。
【０００７】
本発明の課題は、双方向に導通可能なスイッチング素子に逆電流が流れた場合であってもスイッチング素子の損失を低減させることができるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明に係るゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、負電圧解除部は、スイッチング素子に逆方向の電流が流れる前にゲートへの負電圧の印加を解除するので、還流ダイオードを使用しなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係るゲート駆動回路の構成を示す回路図である。
【図２】本発明の実施例１に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図３】本発明の実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図４】本発明の実施例２に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図５】本発明の実施例３に係るゲート駆動回路の構成を示す回路図である。
【図６】本発明の実施例３に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図７】本発明の実施例４に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図８】本発明の実施例４に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図９】本発明の実施例５に係るゲート駆動回路の構成を示す回路図である。
【図１０】本発明の実施例６に係るゲート駆動回路の構成を示す回路図である。
【図１１】従来のゲート駆動回路で駆動される、双方向に導通可能なスイッチング素子の特性を示す図である。
【図１２】従来のゲート駆動回路の構成を示す回路図である。
【図１３】従来のゲート駆動回路の主要部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明のゲート駆動回路のいくつかの実施の形態を図面を参照しながら詳細に説明する。
【実施例１】
【００１２】
実施例１のゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、ゲートに負電圧を印加してオフさせ、スイッチング素子に逆方向電流が流れる前にゲートへの負電圧の印加を解除することを特徴とする。
【００１３】
図１は、本発明の実施例１に係るゲート駆動回路の構成を回路図である。ゲート駆動回路は、スイッチング素子Ｑ１、制御部１、駆動部２、ｄＶ／ｄｔ検出部３を備えている。直流電源Ｖｉｎの両端には負荷Ｒｏとスイッチング素子Ｑ１との直列回路が接続される。
【００１４】
スイッチング素子Ｑ１は、双方向に導通可能なゲート駆動型半導体素子から構成されている。スイッチング素子Ｑ１は、窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）によって構成されている。
【００１５】
制御部１はパルス発生回路Ｐ１を備え、パルス発生回路Ｐ１は、スイッチング素子Ｑ１のオンオフを制御するためのパルス信号を生成し、生成されたパルス信号を駆動部２に送る。
【００１６】
ｄＶ／ｄｔ検出部３は、本発明の負電圧解除部に対応し、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓの時間的な変化であるｄＶ／ｄｔを検出し、ｄＶ／ｄｔ検出出力に基づき、スイッチング素子Ｑ１に逆方向電流が流れる前にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除するもので、解除信号を駆動部２に出力する。ｄＶ／ｄｔ検出部３は、具体的には、検出されたｄＶ／ｄｔが負になった時にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００１７】
ｄＶ／ｄｔ検出部３は、コンデンサＣ２、ダイオードＤ１、ＰＮＰ型のトランジスタＱ２とを有している。コンデンサＣ２の一端はスイッチング素子Ｑ１のドレインに接続され、コンデンサＣ２の他端はダイオードＤ１のアノードとトランジスタＱ２のベースとに接続される。ダイオードＤ１のカソードとトランジスタＱ２のエミッタとスイッチング素子Ｑ１のソースとは直流電源Ｖｉｎの負極に接続される。トランジスタＱ２のコレクタは、駆動部２のＮＰＮ型のトランジスタＱ３のベースに接続される。
【００１８】
駆動部２は、パルス発生回路Ｐ１からのパルス信号に基づき、スイッチング素子Ｑ１のゲートに正電圧を印加してオンさせ、スイッチング素子Ｑ１のゲートに負電圧を印加してオフさせる。また、駆動部２は、ｄＶ／ｄｔ検出部３からの解除信号によりスイッチング素子Ｑ１に逆方向電流が流れる前にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００１９】
駆動部２は、抵抗Ｒ１、コンデンサＣ１、抵抗Ｒ２、及びトランジスタＱ３を備えている。抵抗Ｒ１と抵抗Ｒ２との直列回路は、制御部１とスイッチング素子Ｑ１のゲートＧとの間に設けられている。抵抗Ｒ１に並列にコンデンサＣ１が接続されている。
【００２０】
トランジスタＱ３のエミッタは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、トランジスタＱ３のコレクタは直流電源Ｖｉｎの負極に接続され、トランジスタＱ３のベースはトランジスタＱ２のコレクタに接続されている。
【００２１】
このように構成される実施例１に係るゲート駆動回路の動作を図２に示すタイミングチャートを参照しながら説明する。
【００２２】
図２において、Ｐ１はパルス発生回路Ｐ１のパルス信号、Ｖｄｓはスイッチング素子Ｑ１のドレインソース電圧、Ｖｇｓはスイッチング素子Ｑ１のゲートソース電圧を示す。なお、スイッチング素子Ｑ１のゲートのしきい値が低いため、スイッチング素子Ｑ１のオフ期間にゲートに負電圧が印加される。
【００２３】
まず、時刻ｔ１前では、正電圧のパルス信号Ｐ１がスイッチング素子Ｑ１のゲートに印加されるので、スイッチング素子Ｑ１はオンする。
【００２４】
時刻ｔ１において、パルス信号Ｐ１がゼロ電圧となると、コンデンサＣ１の一端、即ちパルス発生回路Ｐ１側が正電圧となり、コンデンサＣ１の他端、即ちスイッチング素子Ｑ１のゲート側が負電圧となるので、スイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓは、負電圧となる。従って、時刻ｔ１〜ｔ３までの期間、スイッチング素子Ｑ１はオフする。また、時刻ｔ１〜ｔ２において、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓは、上昇し、時刻ｔ２〜ｔ３において、一定電圧を維持する。
【００２５】
時刻ｔ３において、電圧Ｖｄｓが低下すると、Ｑ２のエミッタ→Ｑ２のベース→Ｃ２→Ｑ１のドレイン→Ｑ１のソースの経路で電流が流れて、コンデンサＣ２の電圧が減少する。即ち、スイッチング素子Ｑ１の電圧ＶｄｓのｄＶ／ｄｔの検出を、コンデンサＣ２の電圧の時間的な変化で検出する。
【００２６】
そして、トランジスタＱ２がオンすると、Ｑ２のエミッタ→Ｑ２のコレクタ→Ｑ３のベース→Ｑ３のエミッタ→Ｃ１→Ｐ１→Ｑ３のコレクタの経路で電流が流れて、コンデンサＣ１が放電し、時刻ｔ３〜ｔ５において、ゼロとなる。
【００２７】
即ち、スイッチング素子Ｑ１の電圧ＶｄｓのｄＶ／ｄｔが負になった時刻ｔ３に、コンデンサＣ１の負電圧を解除する。従って、スイッチング素子Ｑ１のゲートへの負電圧を解除することになる。
【００２８】
また、図１１の第３象限の特性図に示すされるゲート電極０Ｖのドレイン−ソース間電圧となる。図示しないが、時刻ｔ４〜ｔ５にかけてソース〜ドレイン方向に回生電流が流れても、ドレイン〜ソース間電圧は、小さな電圧となり、スイッチング素子Ｑ１の損失を低減する。
【００２９】
このように、実施例１のゲート駆動回路によれば、図１１に示すような双方向に導通可能なスイッチング素子Ｑ１の特性を生かして、スイッチング素子Ｑ１に逆方向の電流が流れる前にスイッチング素子Ｑ１のゲートＧへの負電圧の印加を解除するので、スイッチング素子Ｑ１に逆電流が流れた場合でもスイッチング素子Ｑ１の損失を低減させることができる。
【００３０】
従って、スイツチング素子Ｑ１に並列に還流ダイオードを設けなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。
【実施例２】
【００３１】
図３は、本発明の実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。図３において、直流電源Ｖｉｎの両端には、スイッチング素子Ｑ１とスイッチング素子Ｑ４との直列回路が接続される。スイッチング素子Ｑ１，Ｑ４は、双方向に導通可能なゲート駆動型半導体素子から構成され、ＧａＮＦＥＴによって構成されている。
【００３２】
第１ゲート駆動回路は、スイッチング素子Ｑ１、パルス発生回路Ｐ１、抵抗Ｒ１、コンデンサＣ１、ダイオードＤ１、コンデンサＣ２、トランジスタＱ２を有し、実施例１のゲート駆動回路のトランジスタＱ３と抵抗Ｒ２とが削除された回路である。第２ゲート駆動回路は、スイッチング素子Ｑ４、パルス発生回路Ｐ２、抵抗Ｒ３、コンデンサＣ３、ダイオードＤ２、コンデンサＣ４、トランジスタＱ５を有し、実施例１のゲート駆動回路のトランジスタＱ３と抵抗Ｒ２とが削除された回路である。実施例２の第１ゲート駆動回路及び第２ゲート駆動回路は、実施例１のゲート駆動回路と略同一構成であり、実施例１のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。
【００３３】
スイッチング素子Ｑ４のドレインとソースとの間には、リアクトルＬｒとトランスＴ１の一次巻線Ｎｐと電流共振コンデンサＣｒｉとの直列回路が接続される。トランスＴ１の第１の二次巻線Ｎｓ１の一端にはダイオードＤ３のアノードが接続され、第１の二次巻線Ｎｓ１の他端は第２の二次巻線Ｎｓ２の一端に接続される。第２の二次巻線Ｎｓ２の他端はダイオードＤ４のアノードに接続され、ダイオードＤ３，Ｄ４のカソードは、コンデンサＣｏの一端と負荷Ｒｏの一端とに接続される。コンデンサＣｏの他端と負荷Ｒｏの他端とは、第１の二次巻線Ｎｓ１と第２の二次巻線Ｎｓ１との接続点に接続される。
【００３４】
なお、パルス発生回路Ｐ１，Ｐ２のパルス信号の周波数は、コンデンサＣｏの両端電圧値に応じて制御される。
【００３５】
図３に示すＤＣ／ＤＣコンバータによれば、スイッチング素子Ｑ１がオンし、スイッチング素子Ｑ２がオフした場合には、Ｖｉｎの正極→Ｑ１→Ｌｒ→Ｎｐ→Ｃｒｉ→Ｖｉｎの負極の経路で電流が流れる。トランスＴ１の二次側では、Ｎｓ１→Ｄ３→Ｃｏ→Ｎｓ１の経路で電流が流れる。
【００３６】
次に、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオフの場合には、Ｃｒｉ→Ｑ４→Ｌｒ→Ｎｐ→Ｃｒｉの経路で電流が流れる。さらに、スイッチング素子Ｑ１がオフ状態で、スイッチング素子Ｑ２がオンした場合には、Ｃｒｉ→Ｎｐ→Ｌｒ→Ｑ４→Ｃｒｉの経路で電流が流れる。トランスＴ１の二次側では、Ｎｓ２→Ｄ４→Ｃｏ→Ｎｓ２の経路で電流が流れる。
図４に、本発明の実施例２に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図４において、Ｑ１ｉはスイッチング素子Ｑ１のドレイン電流、Ｑ１Ｖｄｓはスイッチング素子Ｑ１のドレインソース電圧、Ｐ１はパルス発生回路Ｐ１のパルス信号、Ｑ１Ｖｇｓはスイッチング素子Ｑ１のゲートソース電圧、Ｃ２ｉはコンデンサＣ２に流れる電流、Ｐ２はパルス発生回路Ｐ２のパルス信号、Ｑ４Ｖｇｓはスイッチング素子Ｑ４のゲートソース電圧、Ｃ４ｉはコンデンサＣ４に流れる電流を示す。
【００３７】
このように実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータにあっても実施例１に係るゲート駆動回路の効果と同様な効果が得られる。
【実施例３】
【００３８】
図５は、本発明の実施例３に係るゲート駆動回路の構成を示す回路図である。実施例３に係るゲート駆動回路は、実施例１に係るゲート駆動回路のｄＶ／ｄｔ検出部３に代えて、電圧検出部４を設けたことを特徴とする。図５のその他の構成は、図１に示す構成と同一構成であるので、ここでは、電圧検出部４のみを説明する。
【００３９】
電圧検出部４は、本発明の負電圧解除部に対応し、スイッチング素子Ｑ１のドレイン電圧を検出し、検出されたスイッチング素子Ｑ１のドレイン電圧が負になった時にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除するための解除信号を駆動部２に出力する。駆動部２は、電圧検出部４からの解除信号によりスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００４０】
電圧検出部４は、ダイオードＤ１、トランジスタＱ２とから構成されている。ダイオードＤ１のカソードはスイッチング素子Ｑ１のドレインに接続され、ダイオードＤ１のアノードは、トランジスタＱ２のベースに接続される。トランジスタＱ２とトランジスタＱ３との接続関係は、図１に示すそれらと同じである。
【００４１】
図６は、本発明の実施例３に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。図６において、時刻ｔ１１〜ｔ１３までの動作は、図２に示す時刻ｔ１〜ｔ３までの動作と同じであるので、これらの期間の動作は省略する。
【００４２】
期間ｔ１４において、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓが負の値になると、Ｑ２のエミッタ→Ｑ２のベース→Ｄ１→Ｑ１のドレイン→Ｑ１のソースの経路で電流が流れる。即ち、スイッチング素子Ｑ１の電圧Ｖｄｓの負電圧検出を、ダイオードＤ１の順方向電圧で検出する。
【００４３】
そして、トランジスタＱ２がオンすると、Ｑ２のエミッタ→Ｑ２のコレクタ→Ｑ３のベース→Ｑ３のエミッタ→Ｃ１→Ｐ１→Ｑ３のコレクタの経路で電流が流れて、コンデンサＣ１が放電し、時刻ｔ１３〜ｔ１６において、ゼロとなる。また、ダイオードＤ１とトランジスタＱ２がオンするので、スイッチング素子Ｑ１のゲートソース間が短絡されて、時刻ｔ１４〜ｔ１５の期間はスイッチング素子Ｑ１の電圧Ｖｄｓは、図１１に示すＶｇｓ＝０の特性となる。
【００４４】
このように、スイッチング素子Ｑ１の電圧Ｖｄｓが負になった時に、コンデンサＣ１の負電圧を解除する。従って、スイッチング素子Ｑ１のゲートへの負電圧を解除することになる。従って、実施例３に係るゲート駆動回路にあっても実施例１に係るゲート駆動回路と同様な効果が得られる。
【実施例４】
【００４５】
図７は、本発明の実施例４に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。図７において、第１ゲート駆動回路は、スイッチング素子Ｑ１、パルス発生回路Ｐ１、抵抗Ｒ１、コンデンサＣ１、ダイオードＤ１、トランジスタＱ２を有し、実施例３のゲート駆動回路のトランジスタＱ３が削除された回路である。第２ゲート駆動回路は、スイッチング素子Ｑ４、パルス発生回路Ｐ２、抵抗Ｒ３、コンデンサＣ３、ダイオードＤ２、トランジスタＱ５を有し、実施例３のゲート駆動回路のトランジスタＱ３が削除された回路である。実施例４の第１ゲート駆動回路及び第２ゲート駆動回路は、実施例３のゲート駆動回路と略同一構成であり、実施例３のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。
【００４６】
その他の構成は、図３に示すＤＣ／ＤＣコンバータの構成と略同一構成であるので、同様に動作するからその説明は省略する。図８に、本発明の実施例４に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図８において、Ｑ４ｉはスイッチング素子Ｑ４のドレイン電流、Ｑ４Ｖｄｓはスイッチング素子Ｑ４のドレインソース電圧、Ｑ４Ｖｇｓはスイッチング素子Ｑ４のゲートソース電圧を示す。
【００４７】
なお、図１２に従来のゲート駆動回路の構成の回路図を示す。図１３に、従来のゲート駆動回路の主要部の動作のタイミングチャートを示す。
【実施例５】
【００４８】
図９は、本発明の実施例５に係るゲート駆動回路の構成を示す回路図である。実施例５に係るゲート駆動回路は、実施例１に係るゲート駆動回路に対して、トランジスタＱ２のベースとダイオードＤ１のアノードとの間にベース抵抗Ｒ４を接続したｄＶ／ｄｔ検出部３ａを設けたことを特徴とする。
【００４９】
ベース抵抗Ｒ４を挿入することにより、コンデンサＣ２の放電を抵抗Ｒ４との時定数とすることにより、ｄＶ／ｄｔ検出部３ａによるｄＶ／ｄｔの検出時間を延長させることができる。
【実施例６】
【００５０】
図１０は、本発明の実施例６に係るゲート駆動回路の構成を示す回路図である。実施例６に係るゲート駆動回路は、実施例５に係るゲート駆動回路に対して、さらに、コンデンサＣ２と並列にダイオードＤ５を接続したｄＶ／ｄｔ検出部３ｂを設けたことを特徴とする。
【００５１】
実施例６に係るゲート駆動回路によれば、コンデンサＣ２とダイオードＤ５とを設けているので、コンデンサＣ２によるｄＶ／ｄｔ電圧の検出終了後に、ダイオードＤ５による電圧検出機能があるので、確実にドレイン電圧が負電位に下がったことを検出することができる。また、コンデンサＣ２はダイオードＤ５のＰＮ接合容量にて代替しても良い。
【００５２】
なお、本発明は実施例１乃至実施例６に係るゲート駆動回路に限定されない。例えば、電圧検出部３にダイオードを用いた場合に、ダイオードの接合容量を用いることで、コンデンサの代用も可能である。
【００５３】
また、実施例３に係るゲート駆動回路の動作を示す図６において、電圧Ｖｄｓが時刻ｔ１３から時刻ｔ１４において正電圧から負電圧に変化する場合に、しきい値Ｖｔｈをゼロ電圧と電圧Ｖｄｓの最大値との間の電圧値に設定し、電圧Ｖｄｓがしきい値Ｖｔｈ以下になったときに、スイッチング素子Ｑ１のゲートへの負電圧を解除するようにしても良い。
【００５４】
また、上述した各実施例では、スイッチング素子として、窒化ガリウム（ＧａＮ）といった窒化物半導体を用いたが、スイッチング素子としては、炭化ケイ素、ダイヤモンドなどといったワイドギャップ半導体を用いることができる。
【産業上の利用可能性】
【００５５】
本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路として利用できる。
【符号の説明】
【００５６】
１ 制御部
２ 駆動部
３，３ａ，３ｂ ｄＶ／ｄｔ検出部
Ｖｉｎ 直流電源
Ｑ１，Ｑ４ スイッチング素子
Ｒ１〜Ｒ４ 抵抗
Ｃｏ〜Ｃ４ コンデンサ
Ｑ２，Ｑ３，Ｑ５ トランジスタ
Ｐ１，Ｐ２ パルス発生回路
Ｄ１〜Ｄ４，Ｄｏ１，Ｄｏ２ ダイオード
Ｔ１ トランス
Ｒｏ 負荷
Ｌｒ リアクトル
Ｎｐ 一次巻線
Ｎｓ１，Ｎｓ２ 二次巻線
Ｃｒｉ 電流共振コンデンサ
【技術分野】
【０００１】
本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路に関する。
【背景技術】
【０００２】
伝導度変調効果を有するゲート駆動型半導体素子のゲート駆動回路として、例えば、特許文献１は、半導体装置のゲート駆動回路を開示している。特許文献１の技術では、コンデンサと抵抗器とを並列に接続したゲート駆動回路を、ゲートとスイッチング出力回路との間に挿入し、半導体装置のゲート入力容量とコンデンサとの電圧分割により、半導体素子のオン閾値電圧以上の電圧をゲート端子に印加して高速のオン動作を行わせ、伝導度変調の維持に必要な電流をゲート駆動回路の抵抗器を介して供給する。
【０００３】
これにより、半導体素子のゲート容量を積極的に利用し、少ない部品点数の簡易な回路構成によって高速で低損失な半導体装置のゲート駆動回路を提供することができる。
【０００４】
ところで、ゲート駆動型半導体素子に還流電流が流れる回路では、主電極間（例えば、ソース−ドレイン間）に還流ダイオードを設けなければ還流時の損失が大きくなる。すなわち、ボディダイオードを有しないスイッチング素子でブリッジ回路を構成して誘導性の負荷を駆動する場合は、負荷に流れる電流が還流する場合がある。したがって、ボディダイオードを有しないスイッチング素子を用いる場合は、スイッチング素子に並列に還流ダイオードが付加される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−５１１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
双方向に導通可能なスイッチング素子は、図１１に示すような特性を有する。つまり、逆方向の耐圧は、ゲートソース電圧Ｖｇｓに依存する。還流ダイオードを設けない場合は、ゲートソース電圧Ｖｇｓに依存したドレインソース電圧Ｖｄｓで逆方向に逆電流が流れる。したがって、還流ダイオードを設けない場合は、「ドレインソース電圧Ｖｄｓ×ドレインソース電流Ｉｄｓ」という大きな損失が発生する。また、還流ダイオードにはリカバリ特性があり逆耐電圧印加時におけるリカバリ電流による損失及びノイズ発生により、高効率化および低ノイズ化、小型化の阻害要因となっている。
【０００７】
本発明の課題は、双方向に導通可能なスイッチング素子に逆電流が流れた場合であってもスイッチング素子の損失を低減させることができるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明に係るゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、負電圧解除部は、スイッチング素子に逆方向の電流が流れる前にゲートへの負電圧の印加を解除するので、還流ダイオードを使用しなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係るゲート駆動回路の構成を示す回路図である。
【図２】本発明の実施例１に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図３】本発明の実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図４】本発明の実施例２に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図５】本発明の実施例３に係るゲート駆動回路の構成を示す回路図である。
【図６】本発明の実施例３に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図７】本発明の実施例４に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図８】本発明の実施例４に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。
【図９】本発明の実施例５に係るゲート駆動回路の構成を示す回路図である。
【図１０】本発明の実施例６に係るゲート駆動回路の構成を示す回路図である。
【図１１】従来のゲート駆動回路で駆動される、双方向に導通可能なスイッチング素子の特性を示す図である。
【図１２】従来のゲート駆動回路の構成を示す回路図である。
【図１３】従来のゲート駆動回路の主要部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明のゲート駆動回路のいくつかの実施の形態を図面を参照しながら詳細に説明する。
【実施例１】
【００１２】
実施例１のゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、ゲートに負電圧を印加してオフさせ、スイッチング素子に逆方向電流が流れる前にゲートへの負電圧の印加を解除することを特徴とする。
【００１３】
図１は、本発明の実施例１に係るゲート駆動回路の構成を回路図である。ゲート駆動回路は、スイッチング素子Ｑ１、制御部１、駆動部２、ｄＶ／ｄｔ検出部３を備えている。直流電源Ｖｉｎの両端には負荷Ｒｏとスイッチング素子Ｑ１との直列回路が接続される。
【００１４】
スイッチング素子Ｑ１は、双方向に導通可能なゲート駆動型半導体素子から構成されている。スイッチング素子Ｑ１は、窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）によって構成されている。
【００１５】
制御部１はパルス発生回路Ｐ１を備え、パルス発生回路Ｐ１は、スイッチング素子Ｑ１のオンオフを制御するためのパルス信号を生成し、生成されたパルス信号を駆動部２に送る。
【００１６】
ｄＶ／ｄｔ検出部３は、本発明の負電圧解除部に対応し、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓの時間的な変化であるｄＶ／ｄｔを検出し、ｄＶ／ｄｔ検出出力に基づき、スイッチング素子Ｑ１に逆方向電流が流れる前にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除するもので、解除信号を駆動部２に出力する。ｄＶ／ｄｔ検出部３は、具体的には、検出されたｄＶ／ｄｔが負になった時にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００１７】
ｄＶ／ｄｔ検出部３は、コンデンサＣ２、ダイオードＤ１、ＰＮＰ型のトランジスタＱ２とを有している。コンデンサＣ２の一端はスイッチング素子Ｑ１のドレインに接続され、コンデンサＣ２の他端はダイオードＤ１のアノードとトランジスタＱ２のベースとに接続される。ダイオードＤ１のカソードとトランジスタＱ２のエミッタとスイッチング素子Ｑ１のソースとは直流電源Ｖｉｎの負極に接続される。トランジスタＱ２のコレクタは、駆動部２のＮＰＮ型のトランジスタＱ３のベースに接続される。
【００１８】
駆動部２は、パルス発生回路Ｐ１からのパルス信号に基づき、スイッチング素子Ｑ１のゲートに正電圧を印加してオンさせ、スイッチング素子Ｑ１のゲートに負電圧を印加してオフさせる。また、駆動部２は、ｄＶ／ｄｔ検出部３からの解除信号によりスイッチング素子Ｑ１に逆方向電流が流れる前にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００１９】
駆動部２は、抵抗Ｒ１、コンデンサＣ１、抵抗Ｒ２、及びトランジスタＱ３を備えている。抵抗Ｒ１と抵抗Ｒ２との直列回路は、制御部１とスイッチング素子Ｑ１のゲートＧとの間に設けられている。抵抗Ｒ１に並列にコンデンサＣ１が接続されている。
【００２０】
トランジスタＱ３のエミッタは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、トランジスタＱ３のコレクタは直流電源Ｖｉｎの負極に接続され、トランジスタＱ３のベースはトランジスタＱ２のコレクタに接続されている。
【００２１】
このように構成される実施例１に係るゲート駆動回路の動作を図２に示すタイミングチャートを参照しながら説明する。
【００２２】
図２において、Ｐ１はパルス発生回路Ｐ１のパルス信号、Ｖｄｓはスイッチング素子Ｑ１のドレインソース電圧、Ｖｇｓはスイッチング素子Ｑ１のゲートソース電圧を示す。なお、スイッチング素子Ｑ１のゲートのしきい値が低いため、スイッチング素子Ｑ１のオフ期間にゲートに負電圧が印加される。
【００２３】
まず、時刻ｔ１前では、正電圧のパルス信号Ｐ１がスイッチング素子Ｑ１のゲートに印加されるので、スイッチング素子Ｑ１はオンする。
【００２４】
時刻ｔ１において、パルス信号Ｐ１がゼロ電圧となると、コンデンサＣ１の一端、即ちパルス発生回路Ｐ１側が正電圧となり、コンデンサＣ１の他端、即ちスイッチング素子Ｑ１のゲート側が負電圧となるので、スイッチング素子Ｑ１のゲート−ソース間電圧Ｖｇｓは、負電圧となる。従って、時刻ｔ１〜ｔ３までの期間、スイッチング素子Ｑ１はオフする。また、時刻ｔ１〜ｔ２において、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓは、上昇し、時刻ｔ２〜ｔ３において、一定電圧を維持する。
【００２５】
時刻ｔ３において、電圧Ｖｄｓが低下すると、Ｑ２のエミッタ→Ｑ２のベース→Ｃ２→Ｑ１のドレイン→Ｑ１のソースの経路で電流が流れて、コンデンサＣ２の電圧が減少する。即ち、スイッチング素子Ｑ１の電圧ＶｄｓのｄＶ／ｄｔの検出を、コンデンサＣ２の電圧の時間的な変化で検出する。
【００２６】
そして、トランジスタＱ２がオンすると、Ｑ２のエミッタ→Ｑ２のコレクタ→Ｑ３のベース→Ｑ３のエミッタ→Ｃ１→Ｐ１→Ｑ３のコレクタの経路で電流が流れて、コンデンサＣ１が放電し、時刻ｔ３〜ｔ５において、ゼロとなる。
【００２７】
即ち、スイッチング素子Ｑ１の電圧ＶｄｓのｄＶ／ｄｔが負になった時刻ｔ３に、コンデンサＣ１の負電圧を解除する。従って、スイッチング素子Ｑ１のゲートへの負電圧を解除することになる。
【００２８】
また、図１１の第３象限の特性図に示すされるゲート電極０Ｖのドレイン−ソース間電圧となる。図示しないが、時刻ｔ４〜ｔ５にかけてソース〜ドレイン方向に回生電流が流れても、ドレイン〜ソース間電圧は、小さな電圧となり、スイッチング素子Ｑ１の損失を低減する。
【００２９】
このように、実施例１のゲート駆動回路によれば、図１１に示すような双方向に導通可能なスイッチング素子Ｑ１の特性を生かして、スイッチング素子Ｑ１に逆方向の電流が流れる前にスイッチング素子Ｑ１のゲートＧへの負電圧の印加を解除するので、スイッチング素子Ｑ１に逆電流が流れた場合でもスイッチング素子Ｑ１の損失を低減させることができる。
【００３０】
従って、スイツチング素子Ｑ１に並列に還流ダイオードを設けなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。
【実施例２】
【００３１】
図３は、本発明の実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。図３において、直流電源Ｖｉｎの両端には、スイッチング素子Ｑ１とスイッチング素子Ｑ４との直列回路が接続される。スイッチング素子Ｑ１，Ｑ４は、双方向に導通可能なゲート駆動型半導体素子から構成され、ＧａＮＦＥＴによって構成されている。
【００３２】
第１ゲート駆動回路は、スイッチング素子Ｑ１、パルス発生回路Ｐ１、抵抗Ｒ１、コンデンサＣ１、ダイオードＤ１、コンデンサＣ２、トランジスタＱ２を有し、実施例１のゲート駆動回路のトランジスタＱ３と抵抗Ｒ２とが削除された回路である。第２ゲート駆動回路は、スイッチング素子Ｑ４、パルス発生回路Ｐ２、抵抗Ｒ３、コンデンサＣ３、ダイオードＤ２、コンデンサＣ４、トランジスタＱ５を有し、実施例１のゲート駆動回路のトランジスタＱ３と抵抗Ｒ２とが削除された回路である。実施例２の第１ゲート駆動回路及び第２ゲート駆動回路は、実施例１のゲート駆動回路と略同一構成であり、実施例１のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。
【００３３】
スイッチング素子Ｑ４のドレインとソースとの間には、リアクトルＬｒとトランスＴ１の一次巻線Ｎｐと電流共振コンデンサＣｒｉとの直列回路が接続される。トランスＴ１の第１の二次巻線Ｎｓ１の一端にはダイオードＤ３のアノードが接続され、第１の二次巻線Ｎｓ１の他端は第２の二次巻線Ｎｓ２の一端に接続される。第２の二次巻線Ｎｓ２の他端はダイオードＤ４のアノードに接続され、ダイオードＤ３，Ｄ４のカソードは、コンデンサＣｏの一端と負荷Ｒｏの一端とに接続される。コンデンサＣｏの他端と負荷Ｒｏの他端とは、第１の二次巻線Ｎｓ１と第２の二次巻線Ｎｓ１との接続点に接続される。
【００３４】
なお、パルス発生回路Ｐ１，Ｐ２のパルス信号の周波数は、コンデンサＣｏの両端電圧値に応じて制御される。
【００３５】
図３に示すＤＣ／ＤＣコンバータによれば、スイッチング素子Ｑ１がオンし、スイッチング素子Ｑ２がオフした場合には、Ｖｉｎの正極→Ｑ１→Ｌｒ→Ｎｐ→Ｃｒｉ→Ｖｉｎの負極の経路で電流が流れる。トランスＴ１の二次側では、Ｎｓ１→Ｄ３→Ｃｏ→Ｎｓ１の経路で電流が流れる。
【００３６】
次に、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオフの場合には、Ｃｒｉ→Ｑ４→Ｌｒ→Ｎｐ→Ｃｒｉの経路で電流が流れる。さらに、スイッチング素子Ｑ１がオフ状態で、スイッチング素子Ｑ２がオンした場合には、Ｃｒｉ→Ｎｐ→Ｌｒ→Ｑ４→Ｃｒｉの経路で電流が流れる。トランスＴ１の二次側では、Ｎｓ２→Ｄ４→Ｃｏ→Ｎｓ２の経路で電流が流れる。
図４に、本発明の実施例２に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図４において、Ｑ１ｉはスイッチング素子Ｑ１のドレイン電流、Ｑ１Ｖｄｓはスイッチング素子Ｑ１のドレインソース電圧、Ｐ１はパルス発生回路Ｐ１のパルス信号、Ｑ１Ｖｇｓはスイッチング素子Ｑ１のゲートソース電圧、Ｃ２ｉはコンデンサＣ２に流れる電流、Ｐ２はパルス発生回路Ｐ２のパルス信号、Ｑ４Ｖｇｓはスイッチング素子Ｑ４のゲートソース電圧、Ｃ４ｉはコンデンサＣ４に流れる電流を示す。
【００３７】
このように実施例２に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータにあっても実施例１に係るゲート駆動回路の効果と同様な効果が得られる。
【実施例３】
【００３８】
図５は、本発明の実施例３に係るゲート駆動回路の構成を示す回路図である。実施例３に係るゲート駆動回路は、実施例１に係るゲート駆動回路のｄＶ／ｄｔ検出部３に代えて、電圧検出部４を設けたことを特徴とする。図５のその他の構成は、図１に示す構成と同一構成であるので、ここでは、電圧検出部４のみを説明する。
【００３９】
電圧検出部４は、本発明の負電圧解除部に対応し、スイッチング素子Ｑ１のドレイン電圧を検出し、検出されたスイッチング素子Ｑ１のドレイン電圧が負になった時にスイッチング素子Ｑ１のゲートへの負電圧の印加を解除するための解除信号を駆動部２に出力する。駆動部２は、電圧検出部４からの解除信号によりスイッチング素子Ｑ１のゲートへの負電圧の印加を解除する。
【００４０】
電圧検出部４は、ダイオードＤ１、トランジスタＱ２とから構成されている。ダイオードＤ１のカソードはスイッチング素子Ｑ１のドレインに接続され、ダイオードＤ１のアノードは、トランジスタＱ２のベースに接続される。トランジスタＱ２とトランジスタＱ３との接続関係は、図１に示すそれらと同じである。
【００４１】
図６は、本発明の実施例３に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。図６において、時刻ｔ１１〜ｔ１３までの動作は、図２に示す時刻ｔ１〜ｔ３までの動作と同じであるので、これらの期間の動作は省略する。
【００４２】
期間ｔ１４において、スイッチング素子Ｑ１のドレインソース電圧Ｖｄｓが負の値になると、Ｑ２のエミッタ→Ｑ２のベース→Ｄ１→Ｑ１のドレイン→Ｑ１のソースの経路で電流が流れる。即ち、スイッチング素子Ｑ１の電圧Ｖｄｓの負電圧検出を、ダイオードＤ１の順方向電圧で検出する。
【００４３】
そして、トランジスタＱ２がオンすると、Ｑ２のエミッタ→Ｑ２のコレクタ→Ｑ３のベース→Ｑ３のエミッタ→Ｃ１→Ｐ１→Ｑ３のコレクタの経路で電流が流れて、コンデンサＣ１が放電し、時刻ｔ１３〜ｔ１６において、ゼロとなる。また、ダイオードＤ１とトランジスタＱ２がオンするので、スイッチング素子Ｑ１のゲートソース間が短絡されて、時刻ｔ１４〜ｔ１５の期間はスイッチング素子Ｑ１の電圧Ｖｄｓは、図１１に示すＶｇｓ＝０の特性となる。
【００４４】
このように、スイッチング素子Ｑ１の電圧Ｖｄｓが負になった時に、コンデンサＣ１の負電圧を解除する。従って、スイッチング素子Ｑ１のゲートへの負電圧を解除することになる。従って、実施例３に係るゲート駆動回路にあっても実施例１に係るゲート駆動回路と同様な効果が得られる。
【実施例４】
【００４５】
図７は、本発明の実施例４に係るゲート駆動回路が適用されるＤＣ／ＤＣコンバータの構成を示す回路図である。図７において、第１ゲート駆動回路は、スイッチング素子Ｑ１、パルス発生回路Ｐ１、抵抗Ｒ１、コンデンサＣ１、ダイオードＤ１、トランジスタＱ２を有し、実施例３のゲート駆動回路のトランジスタＱ３が削除された回路である。第２ゲート駆動回路は、スイッチング素子Ｑ４、パルス発生回路Ｐ２、抵抗Ｒ３、コンデンサＣ３、ダイオードＤ２、トランジスタＱ５を有し、実施例３のゲート駆動回路のトランジスタＱ３が削除された回路である。実施例４の第１ゲート駆動回路及び第２ゲート駆動回路は、実施例３のゲート駆動回路と略同一構成であり、実施例３のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。
【００４６】
その他の構成は、図３に示すＤＣ／ＤＣコンバータの構成と略同一構成であるので、同様に動作するからその説明は省略する。図８に、本発明の実施例４に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図８において、Ｑ４ｉはスイッチング素子Ｑ４のドレイン電流、Ｑ４Ｖｄｓはスイッチング素子Ｑ４のドレインソース電圧、Ｑ４Ｖｇｓはスイッチング素子Ｑ４のゲートソース電圧を示す。
【００４７】
なお、図１２に従来のゲート駆動回路の構成の回路図を示す。図１３に、従来のゲート駆動回路の主要部の動作のタイミングチャートを示す。
【実施例５】
【００４８】
図９は、本発明の実施例５に係るゲート駆動回路の構成を示す回路図である。実施例５に係るゲート駆動回路は、実施例１に係るゲート駆動回路に対して、トランジスタＱ２のベースとダイオードＤ１のアノードとの間にベース抵抗Ｒ４を接続したｄＶ／ｄｔ検出部３ａを設けたことを特徴とする。
【００４９】
ベース抵抗Ｒ４を挿入することにより、コンデンサＣ２の放電を抵抗Ｒ４との時定数とすることにより、ｄＶ／ｄｔ検出部３ａによるｄＶ／ｄｔの検出時間を延長させることができる。
【実施例６】
【００５０】
図１０は、本発明の実施例６に係るゲート駆動回路の構成を示す回路図である。実施例６に係るゲート駆動回路は、実施例５に係るゲート駆動回路に対して、さらに、コンデンサＣ２と並列にダイオードＤ５を接続したｄＶ／ｄｔ検出部３ｂを設けたことを特徴とする。
【００５１】
実施例６に係るゲート駆動回路によれば、コンデンサＣ２とダイオードＤ５とを設けているので、コンデンサＣ２によるｄＶ／ｄｔ電圧の検出終了後に、ダイオードＤ５による電圧検出機能があるので、確実にドレイン電圧が負電位に下がったことを検出することができる。また、コンデンサＣ２はダイオードＤ５のＰＮ接合容量にて代替しても良い。
【００５２】
なお、本発明は実施例１乃至実施例６に係るゲート駆動回路に限定されない。例えば、電圧検出部３にダイオードを用いた場合に、ダイオードの接合容量を用いることで、コンデンサの代用も可能である。
【００５３】
また、実施例３に係るゲート駆動回路の動作を示す図６において、電圧Ｖｄｓが時刻ｔ１３から時刻ｔ１４において正電圧から負電圧に変化する場合に、しきい値Ｖｔｈをゼロ電圧と電圧Ｖｄｓの最大値との間の電圧値に設定し、電圧Ｖｄｓがしきい値Ｖｔｈ以下になったときに、スイッチング素子Ｑ１のゲートへの負電圧を解除するようにしても良い。
【００５４】
また、上述した各実施例では、スイッチング素子として、窒化ガリウム（ＧａＮ）といった窒化物半導体を用いたが、スイッチング素子としては、炭化ケイ素、ダイヤモンドなどといったワイドギャップ半導体を用いることができる。
【産業上の利用可能性】
【００５５】
本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路として利用できる。
【符号の説明】
【００５６】
１ 制御部
２ 駆動部
３，３ａ，３ｂ ｄＶ／ｄｔ検出部
Ｖｉｎ 直流電源
Ｑ１，Ｑ４ スイッチング素子
Ｒ１〜Ｒ４ 抵抗
Ｃｏ〜Ｃ４ コンデンサ
Ｑ２，Ｑ３，Ｑ５ トランジスタ
Ｐ１，Ｐ２ パルス発生回路
Ｄ１〜Ｄ４，Ｄｏ１，Ｄｏ２ ダイオード
Ｔ１ トランス
Ｒｏ 負荷
Ｌｒ リアクトル
Ｎｐ 一次巻線
Ｎｓ１，Ｎｓ２ 二次巻線
Ｃｒｉ 電流共振コンデンサ
【特許請求の範囲】
【請求項１】
双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、
前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部と、
を備えることを特徴とするゲート駆動回路。
【請求項２】
前記負電圧解除部は、前記スイッチング素子のドレイン及びソース間の電圧の時間的な変化であるｄＶ／ｄｔを検出するｄＶ／ｄｔ検出部を備え、前記ｄＶ／ｄｔ検出部で検出されたｄＶ／ｄｔが負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記負電圧解除部は、前記スイッチング素子のドレイン電圧を検出する電圧検出部を備え、前記電圧検出部で検出された前記スイッチング素子のドレイン電圧が負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項１記載のゲート駆動回路。
【請求項４】
前記スイッチング素子は、ワイドバンドギャップ半導体からなることを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項１】
双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、
前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部と、
を備えることを特徴とするゲート駆動回路。
【請求項２】
前記負電圧解除部は、前記スイッチング素子のドレイン及びソース間の電圧の時間的な変化であるｄＶ／ｄｔを検出するｄＶ／ｄｔ検出部を備え、前記ｄＶ／ｄｔ検出部で検出されたｄＶ／ｄｔが負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記負電圧解除部は、前記スイッチング素子のドレイン電圧を検出する電圧検出部を備え、前記電圧検出部で検出された前記スイッチング素子のドレイン電圧が負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項１記載のゲート駆動回路。
【請求項４】
前記スイッチング素子は、ワイドバンドギャップ半導体からなることを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−９９１２３（Ｐ２０１３−９９１２３Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３９９３８（Ｐ２０１１−２３９９３８）
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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