コンパレータおよび光ディスク記録再生装置
【課題】可変利得増幅回路に入力されるＲＦ信号を検出する検出回路を可変利得増幅回路の後段に設け可変利得増幅回路に入力される信号の有無を検出する。
【解決手段】制御信号により利得を可変して入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有し、可変利得増幅回路に入力される信号の有無を検出し、可変利得増幅回路の利得を制御する。
【解決手段】制御信号により利得を可変して入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有し、可変利得増幅回路に入力される信号の有無を検出し、可変利得増幅回路の利得を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータおよび光ディスク記録再生装置に係り、特に光ディスク記録再生装置のＲＦ信号処理系において、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ：可変利得増幅回路）に入力される信号の有無を検出する記録検出回路に関する。
【背景技術】
【０００２】
光ディスクにおいて、従来、記録領域／未記録領域の判別あるいはゴミ／キズ等による信号欠落部の検出の為の記録検出回路が用いられている。
記録検出回路の構成例は特許文献１に開示され、また、この記録検出回路を使用した光ディスク装置は例えば特許文献２に開示されている。
【０００３】
従来、図６にＲＦ系信号処理におけるＡＧＣループを示すように、記録検出信号は、ＲＦ信号処理の制御にも用いられている。この記録検出信号は、例えばＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）ループのホールド／リセット制御やデータクロックリカバリーのためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路のホールド／リセット制御等に使用されている。
そのため、検出用の信号は、ＡＧＣループの前段から取り出し、ＡＧＣループ以降の主信号処理系とは別に検出回路を確保し、この検出回路を用いて記録検出を行っていた。
【０００４】
一方、近年の半導体プロセスの微細化の流れは従来のアナログ信号処理をディジタル信号処理に置き換える原動力になっており、記録検出回路についても同様にディジタル化することが期待されている。
【特許文献１】特開平０７−３３４９１８号公報
【特許文献２】特許第３４５８５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＲＦ信号をディジタル信号に変換する高速ＡＤＣ（アナログ−ディジタル変換器）のｂｉｔ（ビット）数は５〜６ｂｉｔが現在の主流である為、信号のＳＮ比を確保する為には前段のＡＧＣ回路によって信号振幅を最適化する必要がある。
従って、記録検出回路をディジタル化すると必然的にＡＧＣ回路の後ろからの検出となり、ＡＧＣループをオン／オフするための制御信号をＡＧＣ後の信号から検出するという矛盾が生じる。
【０００６】
本発明の目的は、上述の不利益を鑑み、記録検出回路をディジタル化するに伴いＶＧＡに入力される信号の有無を検出する検出回路をＶＧＡの後段に設け、ＶＧＡへ入力される入力信号を用いた検出回路と同等の検出処理を行うことである。
【課題を解決するための手段】
【０００７】
本発明のコンパレータは、制御信号により利得を可変して入力信号の振幅を可変する可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有する。
【０００８】
本発明の光ディスク記録再生装置は、光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、上記光ディスク記録再生装置は、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有する。
【０００９】
本発明の光ディスク記録再生装置は、光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、上記光ディスク記録再生装置は、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器と、上記ディジタル信号の振幅を検出する振幅検出回路と、上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路と、上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路と、上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器と、上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路と、を有する。
【００１０】
本発明は、ＶＧＡの後段から出力されたＲＦ信号をディジタル化した後、振幅を検出して検出された振幅とスライス閾値から新たな閾値を求め、この閾値値とディジタル化されたＲＦ信号と比較して記録検出の制御信号を求める。この制御信号により上記ＶＧＡの利得を制御するゲイン制御回路の動作をオン／オフ制御する。
【発明の効果】
【００１１】
本発明によれば、従来のアナログ方式の記録検出と同等の処理をディジタル方式により実現することにより、記録検出回路の小型化、省電力化を実現することができ、また今後の半導体の微細化に伴うプロセスの変更も容易になる。
【発明を実施するための最良の形態】
【００１２】
以下、発明を実施するための最良の形態について説明する。なお、説明は以下の順序で行う。
１．光ディスク記録再生装置の構成
２．ＲＦ信号処理系の構成
３．ＲＦ信号処理回路の動作説明
【００１３】
＜１．光ディスク記録再生装置の構成＞
［全体構成の説明］
図１に、光ディスク記録再生装置１０のブロック構成図を示す。光ディスク記録再生装置１０は、光ディスク１１の回転を制御するモータ駆動制御部２０、光ピックアップユニット３０、アナログフロントエンド（ＡＦＥ）４０、ディジタルフロントエンド（ＤＦＥ）６０、メモリ８１等で構成される。
【００１４】
モータ駆動制御部２０は、光ディスク１１の回転制御を行うスピンドルモータ２１と光ピックアップユニット３０の位置制御を行なうスレッドモータ２２で構成される。
【００１５】
光ピックアップユニット３０は、レンズ（Ｌｅｎｓ）３１、モニタ（回路）３２、レーザダイオード３３、レーザダイオード（ＬＤ）ドライバ３４、ＰＤＩＣ（光検出ＩＣ；Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ ＩＣ）３５、フォーカス＆トラッキングアクチュエータ３６で構成される。
光ピックアップユニット３０の出力はフレキシブルケーブル等を介してアナログフロントエンド（ＡＦＥ）４０の入力端子に接続される。
光ディスク１１でレーザ光が反射して得られた反射光から電気信号を得るＰＤＩＣ３５は、例えば４分割型のフォトダイオードとオペアンプで構成される光検出器が用いられる。この光検出器から４つの出力信号である信号Ａ，Ｂ，Ｃ，Ｄが出力され、オペアンプで加算、減算等が行われ、加算信号Ａ＋Ｂ＋Ｃ＋ＤがＲＦ信号として出力される。
【００１６】
アナログフロントエンド４０のＲＦ系信号処理回路４２は、ＡＰＣ（自動パワー制御回路）４１と、アテネータ／マルチプレクサ（ＡＴＴ／ＭＵＸ）回路、ＲＦ信号処理回路、レジスタ、イコライザ及びバッファ等で構成される。
さらに、アナログフロントエンド４０の制御信号処理部は、ＭＵＸ（マルチプレクサ）・Ｓ／Ｈ（サンプル／ホールド）・ＧＣＡ回路５０、ウォブルＧＣＡ回路５１、サーボＧＣＡ回路５２、ＡＧＣ回路５３、フォーカス・トラッキング検出回路５４で構成される。
【００１７】
ディジタルフロントエンド６０のＲＦ信号に関する復調部は、ＲＦＡＤＣ（ＲＦアナログ−ディジタル変換器）６１、復調・ＥＣＣ（エラー訂正回路）、復号などの処理を行うディジタル信号処理回路６２で構成される。
また、このディジタルフロントエンド６０の制御部は、ウォブルＡＤＣ６３、復調・ＥＣＣなどで構成されるウォブル信号処理回路と、サーボＡＤＣ６８、サーボコントロール回路６９、ＤＡＣ（ディジタル−アナログ変換器）７０などで構成される。
さらに、このディジタルフロントエンド６０の変調部は、ＭＰＵ（マイクロプロセッサユニット）・エンコーダ６５、レーザ変調のためのライトストラテジ回路６６と、ＰＣ／ＩＦ（パーソナルコンピュータ／インターフェース）回路６７などで構成される。
また、光ディスク記録再生装置１０は、この他に、メモリ８１、モータドライバ（モータドライブ回路）８２などを備えている。
【００１８】
［光ディスク記録再生装置の動作説明］
光ディスク１１には、絶対時間情報に基づいて蛇行された溝が形成されており、その溝に沿って種々の情報が記録され、また、光ディスク１１に書き込まれた情報が読み出される。このとき、光ディスク１１は、トラッキングやフォーカスを調整しながらスピンドルモータ２１で線速度一定（ＣＬＶ；Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）または角速度一定（ＣＡＶ；Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ）で回転される。
【００１９】
光ディスク１１に情報を記録し、または光ディスク１１から情報を再生するために、光ディスク１１と対向して光ピックアップユニット３０が備えられており、その中にレーザダイオード３３とＰＤＩＣ３５が配置されている。情報の記録期間は、レーザダイオード３３から出力されたレーザ光がレンズ３１を介して光ディスク１１に照射され、情報が書き込まれる。一方、情報の再生時には、光ディスク１１に記録された情報が反射光としてＰＤＩＣ３５に入力され、例えば、４分割のフォトダイオードとオペアンプで構成される光検出器により４つの信号Ａ〜Ｄが生成され、それらの信号Ａ〜Ｄ、並びにそれらを加算したＲＦ信号が出力される。
【００２０】
このＲＦ信号から、映像（画像）・音声信号、外部機器用を制御する為の制御信号などの種々の情報が取り出され、また、信号Ａ〜Ｄを用いてウォブル信号、フォーカス信号およびトラッキング信号などの制御信号が生成される。
情報の記録期間においても、４分割のフォトダイオードから出力された４つの信号A〜Dに基づいてウォブル信号、フォーカス信号、トラッキング信号などが生成される。
【００２１】
ＰＤＩＣ３５から出力されたＲＦ信号は、ＲＦ系信号処理回路４２に供給される。ＲＦ系信号処理回路４２において、入力されたＲＦ信号は、後述のＶＧＡで信号レベルが一定にされる。その後、イコライザで高域の周波数が強調された後、ＲＦＡＤＣ６１に供給され、ここでアナログＲＦ信号がディジタル信号に変換される。
【００２２】
ＲＦＡＤＣ６１でアナログＲＦ信号がＡ／Ｄ変換されてディジタル化されたディジタルＲＦ信号がディジタル信号処理回路６２に出力される。ディジタル信号処理回路６２において、ＲＦディジタル信号が復調された後、復号器でＭＰＥＧ−２、ＭＰＥＧ−４Ｈ．２６４／ＡＶＣやＳＭＰＴＥＶＣ−１等、リニアＰＣＭ、ＭＰＥＧ−２ＡＡＣなどに関する復号、ＥＣＣ等の処理が行われる。
【００２３】
復号された画像、オーディオ信号は例えばメモリ８１に記憶する。この記憶した画像、オーディオ信号はメモリ８１から読み出し、ＰＣ／ＩＦ回路６７を介して表示装置に出力される。
【００２４】
マイクロコンピュータの場合、ディジタル信号処理回路６２でディジタルＲＦ信号が復調され、この復調された信号が後述のコントローラ（１５３）によりインターフェースを介してマイクロコンピュータ出力される。そして、マイクロコンピュータに備えられたデコーダにより画像、オーディオ信号が復号される。
【００２５】
また、本発明において、ディジタル信号処理回路６２に振幅検出回路１４７を備えてディジタル的に振幅の検出を行い、この検出値から制御値−ゲイン変換テーブル１６１を用いて制御値−ゲイン変換を行う。そして、スライス閾値のゲイン変換された係数を掛け算して新たに得られた閾値をヒステリシスコンパレータ（比較器とも称する）１６３に出力する。ヒステリシスコンパレータ１６３で、この閾値とＡＤＣ１４５から出力されたディジタルＲＦ信号を比較し、その結果得られた信号を記録検出回路１６４に供給し、ゲイン制御回路１４８の動作をオン／オフ制御して、ＡＧＣループをオン／オフ制御する。
【００２６】
ＲＦ信号が存在する場合、ゲイン制御回路１４８から出力された制御信号によりＶＧＡ１４１の利得が制御され、いわゆる通常の利得制御が行われる。しかし、ＲＦ信号が存在しない場合、記録検出回路１６４から出力された制御信号により、ゲイン制御回路１４８からＲＦ信号が無くなる直前の値の制御信号（制御値がホールドされる）が出力され、この制御信号によりＶＧＡ１４１の利得が制御される。
【００２７】
次に、ＰＤＩＣ３５から出力された信号Ａ〜Ｄに基づいて生成されたサーボ信号は、サーボＧＣＡ回路５２で出力信号の振幅が制御される。また、ミラー検出及び欠陥検出、ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）、フォーカス、トラッキングなどの信号が生成され、サーボＡＤＣ６８に供給されてディジタル信号に変換される。このディジタル信号がサーボコントロール（サーボ制御）回路６９で処理され、ＤＡＣ７０でアナログ信号に変換されてモータドライバ８２に供給される。モータードライバ８２から出力される制御信号は、フレキシブルケーブル等を介してフォーカス＆トラッキングアクチュエータ３６に出力される。その結果、光ピックアップユニット３０が制御されて、フォーカスやトラッキング等が調整される。
【００２８】
また、ＰＤＩＣ３５から出力された信号A〜DはＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路５０に供給され、これらの信号A〜Dからそれぞれ２値化信号が生成される。この２値化信号を論理演算してＳ／Ｈ用のサンプリングパルスを生成する。この生成したサンプリングパルスにより、信号A〜Dに基づき生成された原ウォブル信号をサンプリングして所定のタイミングでホールドして正確なウォブル信号とする。その後、ウォブル信号はＡＧＣ処理などが行なわれ（ウォブルＧＣＡ５１、ＡＧＣ回路５３）、ウォブルＡＤＣ６３でディジタル信号に変換される。
【００２９】
書き込み時において、例えば、受像機の出力端子またはＰＣの出力端子からＰＣ／ＩＦ回路に画像、オーディオ信号などが入力され、メモリ８１に記録される。メモリ８１から読み出された画像、オーディオ信号などは、ＭＰＵ・エンコーダ６５に入力される。
オーディオ信号は、リニアＰＣＭ，ＭＰＥＧ−２に変換され、また、ビデオ信号はＭＰＥＧ２などの情報圧縮されたディジタル信号にエンコードされ、パケット化された後に暗号化などが行われる。暗号化されたディジタル信号は、レーザダイオード３３の変調を行うライトストラテジ回路６６でマルチパルス変調方式などにより記録補償された変調が行われ、ＬＤ（レーザダイオード）ドライバ３４に供給される。ＬＤドライバ３４から出力された変調パルスがレーザダイオード３３に供給され、この変調パルスのオン／オフに応じて光ディスク１１に情報が書き込まれる。
【００３０】
また、図１に示す光ディスク記録再生装置１０のウォブルの検出は、ＰＤＩＣ３５から入力されたＲＦ信号を用いてサンプリングパルスを生成し、このサンプリングパルスを用いてＳ／Ｈ回路で原ウォブル信号から正確なウォブル信号を抽出する。
【００３１】
＜２．ＲＦ信号処理系の構成＞
次に、本発明の実施形態であるＲＦ信号処理系のブロック構成について説明する。
図２に示すビタビデコーダ１５１、復調器１５２、コントローラ１５３のディジタル信号処理ブロック１５０を除いたブロックは、図１に示すＲＦ系信号処理回路４２、ＲＦＡＤＣ６１に相当する。
上述したビタビデコーダ１５１、復調器１５２、コントローラ１５３のディジタル信号処理ブロック１５０は、図１のディジタル信号処理回路６２の一部を構成し、コントローラ１５３の出力は、例えば、パーソナルコンピュータのインターフェースに接続される。
【００３２】
ＲＦ信号処理のアナログ信号処理系は、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）１４１、ＨＰＦ（高域通過フィルタ）１４２、アナログフィルタ（ＬＰＦ）１４３、ＨＰＦ１４４で構成される。ディジタル信号処理系は、ＡＤＣ１４５、ディジタルフィルタ１４６、振幅検出回路１４７、ゲイン制御回路１４８、制御値−ゲイン変換テーブル１６１、掛け算器１６２、ヒステリシスコンパレータ（比較器）１６３、記録検出回路１６４で構成される。
本発明におけるディジタル構成の記録検出部（または単に検出回路とも称する）１６０は、上述した制御値−ゲイン変換テーブル１６１、掛け算器１６２、ヒステリシスコンパレータ１６３、記録検出回路１６４等で構成される。
【００３３】
また、ディジタル信号処理回路６２は、主にビタビデコーダ１５１、復調器１５２、コントローラ１５３の他、画像、オーディオ信号を復号するデコーダ（復号器）などで構成される。
【００３４】
光ディスク１１０、光学ヘッド１２０、プリアンプ１３０については、上述したのでここでは詳細な説明は省略する。
【００３５】
［ＲＦ信号処理系の接続構成］
光ディスク１１０から反射された反射光を光信号から電気信号に変換する光学ヘッド１２０の出力端子は、プリアンプ１３０に接続される。
プリアンプ１３０の出力端子は、ＤＡＣ１４９から出力されたアナログ電圧の制御信号によりゲイン（利得）が可変されるＶＧＡ１４１の入力端子に接続される。
ＶＧＡ１４１の出力端子は、ＤＣオフセットと低域ノイズを除去するＨＰＦ１４２の入力端子に接続される。
ＨＰＦ１４２の出力端子は、高周波ノイズ成分を除去するアナログフィルタ（またはＬＰＦ）１４３の入力端子に接続される。
アナログフィルタ１４３の出力端子は、オフセットを除去するＨＰＦ１４４の入力端子に接続される。
ＨＰＦ１４４の出力端子は、アナログ信号をディジタル信号に変換するＡＤＣ１４５の入力端子に接続される。
【００３６】
ＡＤＣ１４５の出力端子は、ディジタルフィルタの入力端子に接続されるとともに、記録検出部１６０の一部を構成するヒステリシスコンパレータ１６３の入力端子に接続される。
【００３７】
不図示のマイクロコンピュータに接続された光ディスク記録再生装置の場合、ＲＦ系信号処理回路４２において、図２に示すようにディジタルフィルタ１４６の出力端子は、振幅検出回路１４７の入力端子とビタビデコーダ１５１の入力端子に接続される。そして、ビタビデコーダ１５１の出力端子は、復調器１５２の入力端子に接続され、この復調器１５２の出力端子は、コントローラ１５３に接続される。コントローラ１５３により、メモリ８１に画像、オーディオ信号が記録され、その後、読み出されて外部端子に出力される。
【００３８】
一方、画像、オーディオを専用に記録再生する光ディスク記録再生装置の場合、上記ビタビデコーダ１５１、復調器１５２、コントローラ１５３は、ディジタル信号処理回路６２内に設けられた復号器に接続される。
【００３９】
ディジタルフィルタ１４６の出力端子は、ディジタルＲＦ信号の振幅を検出する振幅検出回路１４７の入力端子に接続される。この振幅検出回路１４７の第１の出力端子は、ゲイン制御回路１４８の入力端子に、第２の出力端子は、制御値−ゲイン変換テーブル１６１の入力端子に接続される。
制御値−ゲイン変換テーブル１６１の出力端子は、ディジタル構成の掛け算器１６２の第１の入力に接続され、この掛け算器１６２の第２の入力端子には、ディジタル化されたスライス閾値が入力される。
掛け算器１６２の出力端子は、ヒステリシスコンパレータ１６３の第１の入力端子に接続され、このヒステリシスコンパレータ１６３の第２の入力端子は、ＡＤＣ１４５の出力端子に接続される。
ヒステリシスコンパレータ１６３の出力端子は、ゲイン制御回路１４８をオン／オフしてＡＧＣループを制御する記録検出回路１６４の入力端子に接続される。
記録検出回路１６４の出力端子は、ゲイン制御回路１４８の第２の入力端子に接続され、このゲイン制御回路１４８の出力端子は、上述したＤＡＣ１４９の入力端子に接続される。
ＤＡＣ１４９でディジタル制御信号がアナログ信号に変換されて出力される制御信号を出力する出力端子は、ＶＧＡ１４１の制御端子に接続される。
【００４０】
［ＲＦ信号処理系の各ブロックの構成と動作］
次に、ＲＦ信号処理系の各ブロックの構成とその動作について説明する。
ＶＧＡ１４１は、後段のＡＧＣループを構成するゲイン制御回路１４８から出力されたディジタル制御信号がＤＡＣ１４９でアナログ信号に変換された制御信号で利得を可変制御し、後段回路のダイナミックレンジ（Ｄレンジ）に合わせて振幅調整する。
ＨＰＦ１４２は、後段のＡＤＣ１４５に対する、前段のＶＧＡ１４１で発生したオフセット電圧の注入を抑止し、また低周波ノイズを除去する。アナログフィルタ１４３は、ＬＰＦで構成され、再生されたＲＦ信号の高周波ノイズを除去する。ＨＰＦ１４４は、後段のＡＤＣ１４５に対する、前段のアナログフィルタ１４３等で発生したオフセット電圧の注入を抑止するものである。このＨＰＦ１４４のカットオフ周波数（ｆｃ）は、一般的に前段に設けられたＨＰＦ１４２やアナログフィルタ１４３のｆｃ以下の周波数に設定される。
ＡＤＣ１４５は、光ディスク記録再生装置１００においては、一般に６ｂｉｔで構成され、高速動作可能なフラッシュ方式等が用いられる。また、このＡＤＣ１４５は、ディジタルフィルタ１４６やディジタル信号処理回路がＣＭＯＳで構成される場合は、同じ半導体素子のＣＭＯＳで構成される。ディジタルフィルタ１４６は、例えばＦＩＲ型フィルタで構成され、ＡＤＣ１４５から出力されたディジタルＲＦ信号のフィルタ処理を行う。
【００４１】
ビタビデコーダ１５１は、ディジタルフィルタ１４６から供給されたディジタルＲＦ信号に対して、ビタビ符号を用いて誤り訂正を行う。ビタビ訂正については、光ディスク装置において一般に用いられているので、ここでは詳細な説明は省略する。
復調器１５２は、ビタビ符号により誤り訂正されたデータから、画像、オーディオ信号を復号する前の１，７ＰＰ復調、ＥＦＭ復調処理等を行う。
コントローラ１５３は、アドレスやスピンドルサーボ系等の各種の制御信号、また復調されたデータを外部メモリに書き込むための制御信号などを出力する。
【００４２】
復調器１５２（あるいはコントローラ１５３）から出力されたデータが上記外部メモリなどを介して不図示の復号器に入力される。この復号器において、ビデオ信号のデコードとして、ＭＥＧ−２、ＭＰＥＧ−４Ｈ．２６４／ＡＶＣやＳＭＰＴＥＶＣ−１等の方式がある。オーディオ信号のデコードとして、リニアＰＣＭ、ＭＰＥＧ−２ＡＡＣ、ドルビーディジタル（ＡＣ−３）（登録商標）等の方式がある。
【００４３】
一方、コントローラ１５３によりメモリ、ＰＣ／ＩＦ回路を介して出力されたデータは、マイクロコンピュータのインターフェースに入力され、マイクロコンピュータに備えられた復号器により、画像、オーディオ信号に関する復号が行われる。
【００４４】
［本発明の主要部の動作説明］
本発明の主要部の動作について説明する。
図２に示す振幅検出回路１４７は、ディジタルフィルタ１４６から出力されたディジタルＲＦ信号の振幅を検出し、検出した値（データ）をゲイン制御回路１４８と制御値−ゲイン変換テーブル１６１に出力する。
ゲイン制御回路１４８は、振幅検出回路１４７で検出した値に応じてＶＧＡ１４１の利得を制御する為の制御信号を生成する。また、記録検出回路１６４から供給された制御信号により、ゲイン制御回路１４８の動作がオン／オフ制御され、その結果、ＡＧＣループの動作がオン／オフ制御される。ゲイン制御回路１４８がオンのとき、振幅検出回路１４７で検出された振幅に応じた制御信号が生成されるが、オフのとき、オフ直前の制御信号の値が制御電圧として出力される。このオフ時の制御信号の値は、ゲイン制御回路１４８が次にオンするまでの期間ホールドされる。
【００４５】
制御値−ゲイン変換テーブル１６１は、ＶＧＡ制御ゲインとスライス閾値に対する係数値を蓄積したテーブルで構成され、これらの値は２値化されて例えばメモリ等に記憶される。制御値−ゲイン変換テーブル１６１に入力された振幅に応じてテーブルＶＧＡ制御ゲイン、すなわちＶＧＡ制御ゲインに対応する係数が掛け算器１６２に出力される。
掛け算器１６２は、ディジタル掛け算器で構成され、第１の入力端子に制御値−ゲイン変換テーブル１６１から供給された任意の係数が入力され、第２の入力端子にスライス閾値が入力されて、両者が乗算される。その結果、この掛け算器１６２でスライス閾値がゲイン（係数）倍されて新たな閾値（スライスレベルとも記載する）が得られる。
【００４６】
ヒステリシスコンパレータ１６３はディジタル回路で構成され、ＡＤＣ１４５から出力されたディジタルＲＦ信号と掛け算器１６２から出力された閾値を比較する為の比較器である。また、このヒステリシスコンパレータ１６３は入出力特性がヒステリシス曲線を有し、入力されたディジタルＲＦ信号をヒステリシス曲線の曲線に沿った値に変換し、この変換した値と閾値とを比較する。
すなわち、ヒステリシスコンパレータ１６３に、掛け算器１６２から出力された閾値とＡＤＣ１４５から出力されたディジタルＲＦ信号が供給され、ヒステリシス曲線に沿って変換されたディジタルＲＦ信号が閾値と比較される。その結果、比較結果に応じて“Ｈ”または“Ｌ”レベルの２値化された信号（パルス）が入力されたディジタルＲＦ信号に対応して出力される。
【００４７】
記録検出回路１６４は、ヒステリシスコンパレータ１６３から出力された２値化パルスが供給され、記録検出の信号の有無に対応した制御信号をゲイン制御回路１４８に出力する。この記録検出回路１６４については後述する。
【００４８】
図３にＶＧＡ制御ゲインとスライス閾値（レベル）に対する係数の関係を示すグラフを示す。縦軸にスライス閾値に対する係数１（倍）から５（倍）の例を示し、横軸にＶＧＡ制御値（［０Ｆ０Ｆ］〜［ＦＦＦＦ］）を示す。なお、係数の値はこれに限定するものではなく、閾値の設定範囲とスライス閾値などに応じて設定される。
図３に示すように、例えば、直線ａは、係数を１に設定する場合を示し、横軸のＶＧＡ制御値に対して、傾き係数１の直線を示す。すなわち、ＶＧＡ制御値が１のとき係数１を出力し、ＶＧＡ制御値が５のとき係数が５に設定される。
非線形の例として折れ線ｂを示す。この折れ線ｂの場合、ＶＧＡ制御値が１のとき、係数を１に設定し、ＶＧＡ制御値が３のとき係数が３に設定され、ＶＧＡ制御値が５のとき、例えば係数が３．５に設定される。
直線ｃの場合、傾き係数を１より大きく設定した例を示し、ＶＧＡ制御値が１のとき、係数が１に設定され、ＶＧＡ制御値が２．５のとき係数が５に設定される。
また、直線ｄの場合、傾き係数が１／２に設定され、ＶＧＡ制御値が１のとき係数が１に設定され、ＶＧＡ制御値が５のとき、係数は２．５に設定される。
この制御値−ゲイン変換テーブル１６１において、ＶＧＡ制御値に対して係数を直線または折れ線、その他の曲線（１次、・・・、ｎ次曲線、超関数曲線など、あるいはこれらを組み合わせた曲線）等を用いることにより、任意の係数を出力することができる。
【００４９】
また、図３の場合、係数の下限を１としまた上限を５に設定した例を示したが、更に、下限または上限の少なくとも一方を所定の値に設定しても良い。
このように、新たな閾値は係数を可変して得られることから、ヒステリシスコンパレータ１６３の閾値をＡＧＣループの動作状況に応じて任意に設定できるので、設計の自由度を増すことができる。
【００５０】
次に、記録検出回路１６４の構成と動作について説明する。
図４に、記録検出回路１６４の構成例を示す。記録検出回路１６４は、カウンタ１６４−１、比較器１６４−２、レジスタ１６４−３で構成される。カウンタ１６４−１は、前段のヒステリシスコンパレータ１６３から“Ｈ”または“Ｌ”レベルのパルスが供給され、所定の期間例えば“Ｈ”レベルのパルスを計数する。さらにこのカウンタ１６４−１は、リセット信号が入力されると、この計数値を比較器１６４−２に出力すると共にカウンタをリセットして次の計数動作を開始する。レジスタ１６４−３は、リセットから次のリセットまでの期間に対応して設けられた任意の値の基準値を記録し、比較器１６４−２に出力する。比較器１６４−２は、カウンタ１６４−１とレジスタ１６４−３から供給されたデータを比較し、その比較した結果を出力する。
【００５１】
図５に記録検出回路１６４の動作を説明するための波形図を示す。図５（ａ）に示すように、記録検出回路１６４がセットされてから所定の期間、Ｔ０、Ｔ１、・・・にヒステリシスコンパレータ１６３から２値化されたパルスＰ１、Ｐ２、・・・、Ｐ６がカウンタ１６４−１に入力される。Ｔ０の期間に“Ｈ”レベルのパルスＰ２、Ｐ３、・・・、Ｐ５が入力され、カウンタでカウントされる。比較器１６４−２で、このカウントされた値がレジスタ１６４−３に記憶された基準値と比較され、基準値以上の場合、例えば“Ｈ”レベルのパルスが記録検出回路１６４から制御信号として出力される。一方、Ｔ１の期間、ヒステリシスコンパレータ１６３から入力されたパルスのＰ６がカウントされ、比較器１６４−２に入力され、このカウント値と基準値が比較される。比較器１６４−２で比較された結果、カウント値が基準値以下の場合、例えば“Ｌ”レベルのパルスがＴ１の期間出力され、制御信号として出力される（図５（ｂ）参照）。なお、図５（ｂ）の“Ｈ”、“Ｌ”のパルス波形は、図５（ａ）のパルスの計数を終了した後に出力されるが、説明をわかり易くする為にカウンタ１６４−１の出力に対応した波形（タイム遅延を考慮していない波形図）を示す。
【００５２】
＜３．ＲＦ信号処理回路の動作＞
つぎに、光ディスク１１０にデータが記録されている場合のＲＦ信号処理ブロック１００の全体動作について説明する。
光ディスク１１０に照射したレーザ光が反射されて光学ヘッド１２０に入力されて光信号から電気信号に変換され、各フォトディテクタから出力された電気信号が加算される。この加算されたＲＦ信号は、プリアンプ１３０で増幅された後、ＶＧＡ１４１に入力され、ＤＡＣ１４９から供給される制御信号に応じて後段回路のダイナミックレンジに合わせて振幅が調整される。
【００５３】
振幅調整されたＲＦ信号は、ＨＰＦ１４２でＤＣオフセット成分や低域ノイズが除去され、アナログフィルタ１４３に入力される。アナログフィルタ１４３で不要な高周波成分が除去されたＲＦ信号は、ＨＰＦ１４４でオフセットが抑圧された後ＡＤＣ１４５に入力される。ＡＤＣ１４５に入力されたＲＦ信号は、例えば６ｂｉｔのディジタル信号に変換され、ディジタルフィルタ１４６に入力される。
【００５４】
そして、ディジタルフィルタ１４６でフィルタ処理されたディジタルＲＦ信号はビタビデコーダ１５１に入力され、ここでビタビ復号化の処理が行われ、ディジタルＲＦ信号の誤り訂正が行われる。
復号化されたディジタルＲＦ信号は、復調器１５２で１，７ＰＰ復調、ＥＦＭ復調、８−１６変換などの復調が行われる。復調されたディジタルＲＦ信号が、ディジタル信号処理回路６２の復号器、またはコントローラ１５３を介してインターフェースへ出力される。
上記復号器１５２において、例えばビデオ信号は、上述したＭＰＥＧ−２、ＭＰＥＧ−４等で復号される。一方、オーディオ信号は、例えばリニアＰＣＭ、ＭＰＥＧ−２ＡＡＣ、ドルビーディジタル（ＡＣ−３）等により復号される。
【００５５】
［ＡＧＣループの動作説明］
次に、ＡＧＣループの動作について説明する。
ＡＤＣ１４５でディジタル化されたディジタルＲＦ信号は、ディジタルフィルタ１４６に入力され、フィルタ処理が行われた後に振幅検出回路１４７に入力される。
振幅検出回路１４７でディジタルＲＦ信号の振幅がディジタル的に検出され、この検出されたディジタルＲＦ信号の値がゲイン制御回路１４８と制御値−ゲイン変換テーブル１６１に出力される。
【００５６】
制御値−ゲイン変換テーブル１６１に入力されたディジタルＲＦ信号は、記録されたテーブルに基づいてスライス閾値を所定倍（ゲイン倍）するための係数に変換される。例えば、ディジタルＲＦの振幅に応じてＶＧＡ制御ゲインを１倍とし、それに対してスライス閾値に対する係数を１倍に設定する。
【００５７】
なお、係数を１に設定する理由は、ディジタルＲＦ信号に対応して、ヒステリシスコンパレータ１６３に入力する新たな閾値を変更する必要が無い場合である。もし、このヒステリシスコンパレータ１６３に入力されるディジタルＲＦ信号の振幅が小さい場合、ディジタルＲＦ信号の振幅が閾値より大きいか小さいかを正確に判断できるように閾値を下げる（低くする）必要がある。
【００５８】
制御値−ゲイン変換テーブル１６１から出力された１倍のゲイン（係数）は、掛け算器１６２に入力され、スライス閾値と乗算されて新たな閾値が得られる。
掛け算器１６２から出力された閾値と、ＡＤＣ１４５から出力されたディジタルＲＦ信号がヒステリシスコンパレータ１６３に入力され、ディジタルＲＦ信号がヒステリシス曲線に対応した値と閾値が比較される。例えば、ディジタルＲＦ信号が閾値より大きいと“Ｈ”（ハイ）レベルのパルスが出力され、閾値より小さいと“Ｌ”（ロー）レベルのパルスが出力される。
【００５９】
記録検出回路１６４に入力された“Ｈ”レベルのパルスが所定期間カウントされ、このカウント結果に応じて、“Ｈ”レベルまたは“Ｌ”レベルの制御信号（図５のＴ０、Ｔ１のパルス）が記録検出回路１６４からゲイン制御回路１４８に出力される。
例えば、記録検出回路１６４から出力された制御パルスが“Ｈ”レベルのとき、ゲイン制御回路１４８がＯＮ（オン）され、ディジタルＲＦ信号の振幅に対応したディジタル制御信号がゲイン制御回路１４８からＤＡＣ１４９に逐次出力される。ＤＡＣ１４９から出力されたアナログ制御信号がＶＧＡ１４１の制御端子に供給されて、ＶＧＡ１４１の利得を制御する。
【００６０】
一方、記録検出回路１６４から出力された制御信号が“Ｌ”レベルのとき、ゲイン制御回路１４８がＯＦＦ（オフ）され、オフ直前のディジタル制御信号がゲイン制御回路１４８からＤＡＣ１４９に出力される。そして、ＤＡＣ１４９から出力されたアナログ制御信号がＶＧＡ１４１の制御端子に供給されて、ＶＧＡ１４１の利得を制御する。
このように、ゲイン制御回路１４８がオフのとき、ＡＧＣループはオフし、ＶＧＡ１４１の利得は固定（ホールド）される。
【００６１】
次に、係数が５に設定された場合のＡＧＣループの動作について説明する。
係数を大きくすることによりスライス閾値が掛け算器１６２で５倍されて、新たな閾値としてヒステリシスコンパレータ１６３に出力される。以後の動作は、上述した係数１の場合と同様であるので、その説明は省略する。
なお、この新たな閾値を大きくする理由は、ヒステリシスコンパレータ１６３に入力されるディジタルＲＦ信号の振幅が大きいので、ディジタルＲＦ信号の有無を正確に判別する為に振幅に対応した閾値を設定し直す必要があるからである。もし、閾値が小さいと、ヒステリシスコンパレータ１６３から出力される値は、極端な場合、ディジタルＲＦ信号の振幅が小さい場合でも閾値より大きいため、“Ｈ”レベルとなり誤った結果が出力される。またこれ以外に、振幅の小さいノイズでもヒステリシスコンパレータ１６３から“Ｈ”レベルのパルスを出力し、誤動作の原因ともなる。
【００６２】
ＶＧＡ１４１に入力されるＲＦ信号の信号レベルが小さい例として、ディスク表面汚れ等により反射光が減少し信号レベルが小さくなった場合などがある。
また、ＲＦ信号が存在しない例として、光ディスク１１０の記録領域に信号が記録されていない場合（未記録状態）、光ディスク（１１０）面上に、ゴミ、キズなどが存在する場合、光ピックアップがトラック間を移動する場合がある。
【００６３】
以上述べたように、ＲＦ信号の振幅の大小にかかわらず、正確な記録信号があるか否かを検出するために、ＲＦ信号の振幅に応じて係数を求め、この係数とスライス閾値を掛け算して新たな閾値を発生させてＲＦ信号と比較して記録検出パルを生成する。この記録検出パルスから制御信号を求め、ゲイン制御回路１４８の動作を制御する。その結果、ＲＦ信号の大小にかかわらず、光ディスク１１０の記録面に情報が記録されているか否かに基づきＡＧＣループをオン／オフ制御することができる。
【００６４】
よって、本発明は、ＲＦ信号の有無の検出に関し、従来のＶＧＡの入力側に供給されるＲＦ信号から記録検出を行う処理と同等の処理をディジタル信号処理により実現できる。ディジタル化により記録検出回路の小型、省電力化を実現でき、また今後の半導体微細化に伴うプロセスの変更も容易になる。
また、本発明の構成では、ゲイン調製前相当の信号およびゲイン調整後の信号のどちらも同じ回路で処理を行うことができ、回路をコンパクトにできる。
更に、ＶＧＡゲインと閾値との掛け算係数は１倍である必要はなく、任意の係数を設定することもでき、あるいは係数に制限を与えることなどもできるため、信号処理の自由度が高くなる。
【００６５】
本発明において、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路は、ＶＧＡ１４１に対応する。上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器は、ＡＤＣ１４５に対応する。上記ディジタル信号の振幅を検出する振幅検出回路は、振幅検出回路１４７に対応する。上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路は、ゲイン制御回路１４８に対応する。上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路は、制御値−ゲイン変換テーブル１６１、掛け算器１６２に対応する。上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器は、ヒステリシスコンパレータ１６３に対応する。上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路は、記録検出回路１６４に対応する。
【図面の簡単な説明】
【００６６】
【図１】図１は、光ディスク記録再生装置のブロック構成図である。
【図２】図２は、ＲＦ系信号処理の構成を示すブロック図である。
【図３】図３は、ＶＧＡ制御値と係数の関係を示すグラフである。
【図４】図４は、記録検出回路の構成を示すブロック図である。
【図５】図５は、記録検出回路を説明するための波形図である。
【図６】図６は、従来の光ディスク記録再生装置のＲＦ系信号処理の構成を示すブロック図である。
【符号の説明】
【００６７】
１０…光ディスク記録再生装置、１１，１１０…光ディスク、２０…モータ駆動制御部、２１…スピンドルモータ、２２…スレッドモータ、３０…光ピックアップユニット、３１…レンズ、３２…モニタ回路、３３…レーザダイオード、３４…レーザダイオードドライバ、３５…フォトディテクタＩＣ、３６…フォーカス＆トラッキングアクチュエータ、４０…アナログフロントエンド、４１…オートパワーコントロール回路、４２…ＲＦ系信号処理回路、４３，１６４−３…レジスタ、５０…ＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路、５１…ウォブルＧＣＡ回路、５２…サーボＧＣＡ回路、５３…ＡＧＣ回路、５４…フォーカス・トラッキング検出回路、６０…ディジタルフロントエンド、６１…ＲＦＡＤＣ、６２…ディジタル信号処理回路、６３…ウォブルＡＤＣ、６５…ＭＰＵ・エンコーダ、６６…ライトストラテジ回路、６７…ＰＣ／ＩＦ回路、６８…サーボＡＤＣ、６９…サーボコントロール回路、７０…ＤＡＣ、８１…メモリ、８２…モータドライバ、１００，２００…ＲＦ信号処理ブロック、１２０，２２０…光学ヘッド、１３０，２３０…プリアンプ、１４０，２４０…ＲＦ系信号処理回路、１４１，２４１…ＶＧＡ、１４２，１４４，２４２，２４４…ＨＰＦ、１４３，２４３…アナログフィルタ、１４５，２４５…ＡＤＣ、１４６，２４６…ディジタルフィルタ、１４７，２４７…振幅検出回路、１４８，２４８…ゲイン制御回路、１５１，２５１…ビタビデコーダ、１５２，２５２…復号器、１５３，２５３…コントローラ、１６０…記録検出部、１６１…制御値−ゲイン変換テーブル、１６２…掛け算器、１６３，２６３…ヒステリシスコンパレータ、１６４，２６４…記録検出回路、１６４−１…カウンタ、１６４−２…比較器。
【技術分野】
【０００１】
本発明は、コンパレータおよび光ディスク記録再生装置に係り、特に光ディスク記録再生装置のＲＦ信号処理系において、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ：可変利得増幅回路）に入力される信号の有無を検出する記録検出回路に関する。
【背景技術】
【０００２】
光ディスクにおいて、従来、記録領域／未記録領域の判別あるいはゴミ／キズ等による信号欠落部の検出の為の記録検出回路が用いられている。
記録検出回路の構成例は特許文献１に開示され、また、この記録検出回路を使用した光ディスク装置は例えば特許文献２に開示されている。
【０００３】
従来、図６にＲＦ系信号処理におけるＡＧＣループを示すように、記録検出信号は、ＲＦ信号処理の制御にも用いられている。この記録検出信号は、例えばＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）ループのホールド／リセット制御やデータクロックリカバリーのためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路のホールド／リセット制御等に使用されている。
そのため、検出用の信号は、ＡＧＣループの前段から取り出し、ＡＧＣループ以降の主信号処理系とは別に検出回路を確保し、この検出回路を用いて記録検出を行っていた。
【０００４】
一方、近年の半導体プロセスの微細化の流れは従来のアナログ信号処理をディジタル信号処理に置き換える原動力になっており、記録検出回路についても同様にディジタル化することが期待されている。
【特許文献１】特開平０７−３３４９１８号公報
【特許文献２】特許第３４５８５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＲＦ信号をディジタル信号に変換する高速ＡＤＣ（アナログ−ディジタル変換器）のｂｉｔ（ビット）数は５〜６ｂｉｔが現在の主流である為、信号のＳＮ比を確保する為には前段のＡＧＣ回路によって信号振幅を最適化する必要がある。
従って、記録検出回路をディジタル化すると必然的にＡＧＣ回路の後ろからの検出となり、ＡＧＣループをオン／オフするための制御信号をＡＧＣ後の信号から検出するという矛盾が生じる。
【０００６】
本発明の目的は、上述の不利益を鑑み、記録検出回路をディジタル化するに伴いＶＧＡに入力される信号の有無を検出する検出回路をＶＧＡの後段に設け、ＶＧＡへ入力される入力信号を用いた検出回路と同等の検出処理を行うことである。
【課題を解決するための手段】
【０００７】
本発明のコンパレータは、制御信号により利得を可変して入力信号の振幅を可変する可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有する。
【０００８】
本発明の光ディスク記録再生装置は、光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、上記光ディスク記録再生装置は、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器とを有する。
【０００９】
本発明の光ディスク記録再生装置は、光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、上記光ディスク記録再生装置は、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器と、上記ディジタル信号の振幅を検出する振幅検出回路と、上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路と、上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路と、上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器と、上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路と、を有する。
【００１０】
本発明は、ＶＧＡの後段から出力されたＲＦ信号をディジタル化した後、振幅を検出して検出された振幅とスライス閾値から新たな閾値を求め、この閾値値とディジタル化されたＲＦ信号と比較して記録検出の制御信号を求める。この制御信号により上記ＶＧＡの利得を制御するゲイン制御回路の動作をオン／オフ制御する。
【発明の効果】
【００１１】
本発明によれば、従来のアナログ方式の記録検出と同等の処理をディジタル方式により実現することにより、記録検出回路の小型化、省電力化を実現することができ、また今後の半導体の微細化に伴うプロセスの変更も容易になる。
【発明を実施するための最良の形態】
【００１２】
以下、発明を実施するための最良の形態について説明する。なお、説明は以下の順序で行う。
１．光ディスク記録再生装置の構成
２．ＲＦ信号処理系の構成
３．ＲＦ信号処理回路の動作説明
【００１３】
＜１．光ディスク記録再生装置の構成＞
［全体構成の説明］
図１に、光ディスク記録再生装置１０のブロック構成図を示す。光ディスク記録再生装置１０は、光ディスク１１の回転を制御するモータ駆動制御部２０、光ピックアップユニット３０、アナログフロントエンド（ＡＦＥ）４０、ディジタルフロントエンド（ＤＦＥ）６０、メモリ８１等で構成される。
【００１４】
モータ駆動制御部２０は、光ディスク１１の回転制御を行うスピンドルモータ２１と光ピックアップユニット３０の位置制御を行なうスレッドモータ２２で構成される。
【００１５】
光ピックアップユニット３０は、レンズ（Ｌｅｎｓ）３１、モニタ（回路）３２、レーザダイオード３３、レーザダイオード（ＬＤ）ドライバ３４、ＰＤＩＣ（光検出ＩＣ；Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ ＩＣ）３５、フォーカス＆トラッキングアクチュエータ３６で構成される。
光ピックアップユニット３０の出力はフレキシブルケーブル等を介してアナログフロントエンド（ＡＦＥ）４０の入力端子に接続される。
光ディスク１１でレーザ光が反射して得られた反射光から電気信号を得るＰＤＩＣ３５は、例えば４分割型のフォトダイオードとオペアンプで構成される光検出器が用いられる。この光検出器から４つの出力信号である信号Ａ，Ｂ，Ｃ，Ｄが出力され、オペアンプで加算、減算等が行われ、加算信号Ａ＋Ｂ＋Ｃ＋ＤがＲＦ信号として出力される。
【００１６】
アナログフロントエンド４０のＲＦ系信号処理回路４２は、ＡＰＣ（自動パワー制御回路）４１と、アテネータ／マルチプレクサ（ＡＴＴ／ＭＵＸ）回路、ＲＦ信号処理回路、レジスタ、イコライザ及びバッファ等で構成される。
さらに、アナログフロントエンド４０の制御信号処理部は、ＭＵＸ（マルチプレクサ）・Ｓ／Ｈ（サンプル／ホールド）・ＧＣＡ回路５０、ウォブルＧＣＡ回路５１、サーボＧＣＡ回路５２、ＡＧＣ回路５３、フォーカス・トラッキング検出回路５４で構成される。
【００１７】
ディジタルフロントエンド６０のＲＦ信号に関する復調部は、ＲＦＡＤＣ（ＲＦアナログ−ディジタル変換器）６１、復調・ＥＣＣ（エラー訂正回路）、復号などの処理を行うディジタル信号処理回路６２で構成される。
また、このディジタルフロントエンド６０の制御部は、ウォブルＡＤＣ６３、復調・ＥＣＣなどで構成されるウォブル信号処理回路と、サーボＡＤＣ６８、サーボコントロール回路６９、ＤＡＣ（ディジタル−アナログ変換器）７０などで構成される。
さらに、このディジタルフロントエンド６０の変調部は、ＭＰＵ（マイクロプロセッサユニット）・エンコーダ６５、レーザ変調のためのライトストラテジ回路６６と、ＰＣ／ＩＦ（パーソナルコンピュータ／インターフェース）回路６７などで構成される。
また、光ディスク記録再生装置１０は、この他に、メモリ８１、モータドライバ（モータドライブ回路）８２などを備えている。
【００１８】
［光ディスク記録再生装置の動作説明］
光ディスク１１には、絶対時間情報に基づいて蛇行された溝が形成されており、その溝に沿って種々の情報が記録され、また、光ディスク１１に書き込まれた情報が読み出される。このとき、光ディスク１１は、トラッキングやフォーカスを調整しながらスピンドルモータ２１で線速度一定（ＣＬＶ；Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）または角速度一定（ＣＡＶ；Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ）で回転される。
【００１９】
光ディスク１１に情報を記録し、または光ディスク１１から情報を再生するために、光ディスク１１と対向して光ピックアップユニット３０が備えられており、その中にレーザダイオード３３とＰＤＩＣ３５が配置されている。情報の記録期間は、レーザダイオード３３から出力されたレーザ光がレンズ３１を介して光ディスク１１に照射され、情報が書き込まれる。一方、情報の再生時には、光ディスク１１に記録された情報が反射光としてＰＤＩＣ３５に入力され、例えば、４分割のフォトダイオードとオペアンプで構成される光検出器により４つの信号Ａ〜Ｄが生成され、それらの信号Ａ〜Ｄ、並びにそれらを加算したＲＦ信号が出力される。
【００２０】
このＲＦ信号から、映像（画像）・音声信号、外部機器用を制御する為の制御信号などの種々の情報が取り出され、また、信号Ａ〜Ｄを用いてウォブル信号、フォーカス信号およびトラッキング信号などの制御信号が生成される。
情報の記録期間においても、４分割のフォトダイオードから出力された４つの信号A〜Dに基づいてウォブル信号、フォーカス信号、トラッキング信号などが生成される。
【００２１】
ＰＤＩＣ３５から出力されたＲＦ信号は、ＲＦ系信号処理回路４２に供給される。ＲＦ系信号処理回路４２において、入力されたＲＦ信号は、後述のＶＧＡで信号レベルが一定にされる。その後、イコライザで高域の周波数が強調された後、ＲＦＡＤＣ６１に供給され、ここでアナログＲＦ信号がディジタル信号に変換される。
【００２２】
ＲＦＡＤＣ６１でアナログＲＦ信号がＡ／Ｄ変換されてディジタル化されたディジタルＲＦ信号がディジタル信号処理回路６２に出力される。ディジタル信号処理回路６２において、ＲＦディジタル信号が復調された後、復号器でＭＰＥＧ−２、ＭＰＥＧ−４Ｈ．２６４／ＡＶＣやＳＭＰＴＥＶＣ−１等、リニアＰＣＭ、ＭＰＥＧ−２ＡＡＣなどに関する復号、ＥＣＣ等の処理が行われる。
【００２３】
復号された画像、オーディオ信号は例えばメモリ８１に記憶する。この記憶した画像、オーディオ信号はメモリ８１から読み出し、ＰＣ／ＩＦ回路６７を介して表示装置に出力される。
【００２４】
マイクロコンピュータの場合、ディジタル信号処理回路６２でディジタルＲＦ信号が復調され、この復調された信号が後述のコントローラ（１５３）によりインターフェースを介してマイクロコンピュータ出力される。そして、マイクロコンピュータに備えられたデコーダにより画像、オーディオ信号が復号される。
【００２５】
また、本発明において、ディジタル信号処理回路６２に振幅検出回路１４７を備えてディジタル的に振幅の検出を行い、この検出値から制御値−ゲイン変換テーブル１６１を用いて制御値−ゲイン変換を行う。そして、スライス閾値のゲイン変換された係数を掛け算して新たに得られた閾値をヒステリシスコンパレータ（比較器とも称する）１６３に出力する。ヒステリシスコンパレータ１６３で、この閾値とＡＤＣ１４５から出力されたディジタルＲＦ信号を比較し、その結果得られた信号を記録検出回路１６４に供給し、ゲイン制御回路１４８の動作をオン／オフ制御して、ＡＧＣループをオン／オフ制御する。
【００２６】
ＲＦ信号が存在する場合、ゲイン制御回路１４８から出力された制御信号によりＶＧＡ１４１の利得が制御され、いわゆる通常の利得制御が行われる。しかし、ＲＦ信号が存在しない場合、記録検出回路１６４から出力された制御信号により、ゲイン制御回路１４８からＲＦ信号が無くなる直前の値の制御信号（制御値がホールドされる）が出力され、この制御信号によりＶＧＡ１４１の利得が制御される。
【００２７】
次に、ＰＤＩＣ３５から出力された信号Ａ〜Ｄに基づいて生成されたサーボ信号は、サーボＧＣＡ回路５２で出力信号の振幅が制御される。また、ミラー検出及び欠陥検出、ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）、フォーカス、トラッキングなどの信号が生成され、サーボＡＤＣ６８に供給されてディジタル信号に変換される。このディジタル信号がサーボコントロール（サーボ制御）回路６９で処理され、ＤＡＣ７０でアナログ信号に変換されてモータドライバ８２に供給される。モータードライバ８２から出力される制御信号は、フレキシブルケーブル等を介してフォーカス＆トラッキングアクチュエータ３６に出力される。その結果、光ピックアップユニット３０が制御されて、フォーカスやトラッキング等が調整される。
【００２８】
また、ＰＤＩＣ３５から出力された信号A〜DはＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路５０に供給され、これらの信号A〜Dからそれぞれ２値化信号が生成される。この２値化信号を論理演算してＳ／Ｈ用のサンプリングパルスを生成する。この生成したサンプリングパルスにより、信号A〜Dに基づき生成された原ウォブル信号をサンプリングして所定のタイミングでホールドして正確なウォブル信号とする。その後、ウォブル信号はＡＧＣ処理などが行なわれ（ウォブルＧＣＡ５１、ＡＧＣ回路５３）、ウォブルＡＤＣ６３でディジタル信号に変換される。
【００２９】
書き込み時において、例えば、受像機の出力端子またはＰＣの出力端子からＰＣ／ＩＦ回路に画像、オーディオ信号などが入力され、メモリ８１に記録される。メモリ８１から読み出された画像、オーディオ信号などは、ＭＰＵ・エンコーダ６５に入力される。
オーディオ信号は、リニアＰＣＭ，ＭＰＥＧ−２に変換され、また、ビデオ信号はＭＰＥＧ２などの情報圧縮されたディジタル信号にエンコードされ、パケット化された後に暗号化などが行われる。暗号化されたディジタル信号は、レーザダイオード３３の変調を行うライトストラテジ回路６６でマルチパルス変調方式などにより記録補償された変調が行われ、ＬＤ（レーザダイオード）ドライバ３４に供給される。ＬＤドライバ３４から出力された変調パルスがレーザダイオード３３に供給され、この変調パルスのオン／オフに応じて光ディスク１１に情報が書き込まれる。
【００３０】
また、図１に示す光ディスク記録再生装置１０のウォブルの検出は、ＰＤＩＣ３５から入力されたＲＦ信号を用いてサンプリングパルスを生成し、このサンプリングパルスを用いてＳ／Ｈ回路で原ウォブル信号から正確なウォブル信号を抽出する。
【００３１】
＜２．ＲＦ信号処理系の構成＞
次に、本発明の実施形態であるＲＦ信号処理系のブロック構成について説明する。
図２に示すビタビデコーダ１５１、復調器１５２、コントローラ１５３のディジタル信号処理ブロック１５０を除いたブロックは、図１に示すＲＦ系信号処理回路４２、ＲＦＡＤＣ６１に相当する。
上述したビタビデコーダ１５１、復調器１５２、コントローラ１５３のディジタル信号処理ブロック１５０は、図１のディジタル信号処理回路６２の一部を構成し、コントローラ１５３の出力は、例えば、パーソナルコンピュータのインターフェースに接続される。
【００３２】
ＲＦ信号処理のアナログ信号処理系は、ＶＧＡ（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）１４１、ＨＰＦ（高域通過フィルタ）１４２、アナログフィルタ（ＬＰＦ）１４３、ＨＰＦ１４４で構成される。ディジタル信号処理系は、ＡＤＣ１４５、ディジタルフィルタ１４６、振幅検出回路１４７、ゲイン制御回路１４８、制御値−ゲイン変換テーブル１６１、掛け算器１６２、ヒステリシスコンパレータ（比較器）１６３、記録検出回路１６４で構成される。
本発明におけるディジタル構成の記録検出部（または単に検出回路とも称する）１６０は、上述した制御値−ゲイン変換テーブル１６１、掛け算器１６２、ヒステリシスコンパレータ１６３、記録検出回路１６４等で構成される。
【００３３】
また、ディジタル信号処理回路６２は、主にビタビデコーダ１５１、復調器１５２、コントローラ１５３の他、画像、オーディオ信号を復号するデコーダ（復号器）などで構成される。
【００３４】
光ディスク１１０、光学ヘッド１２０、プリアンプ１３０については、上述したのでここでは詳細な説明は省略する。
【００３５】
［ＲＦ信号処理系の接続構成］
光ディスク１１０から反射された反射光を光信号から電気信号に変換する光学ヘッド１２０の出力端子は、プリアンプ１３０に接続される。
プリアンプ１３０の出力端子は、ＤＡＣ１４９から出力されたアナログ電圧の制御信号によりゲイン（利得）が可変されるＶＧＡ１４１の入力端子に接続される。
ＶＧＡ１４１の出力端子は、ＤＣオフセットと低域ノイズを除去するＨＰＦ１４２の入力端子に接続される。
ＨＰＦ１４２の出力端子は、高周波ノイズ成分を除去するアナログフィルタ（またはＬＰＦ）１４３の入力端子に接続される。
アナログフィルタ１４３の出力端子は、オフセットを除去するＨＰＦ１４４の入力端子に接続される。
ＨＰＦ１４４の出力端子は、アナログ信号をディジタル信号に変換するＡＤＣ１４５の入力端子に接続される。
【００３６】
ＡＤＣ１４５の出力端子は、ディジタルフィルタの入力端子に接続されるとともに、記録検出部１６０の一部を構成するヒステリシスコンパレータ１６３の入力端子に接続される。
【００３７】
不図示のマイクロコンピュータに接続された光ディスク記録再生装置の場合、ＲＦ系信号処理回路４２において、図２に示すようにディジタルフィルタ１４６の出力端子は、振幅検出回路１４７の入力端子とビタビデコーダ１５１の入力端子に接続される。そして、ビタビデコーダ１５１の出力端子は、復調器１５２の入力端子に接続され、この復調器１５２の出力端子は、コントローラ１５３に接続される。コントローラ１５３により、メモリ８１に画像、オーディオ信号が記録され、その後、読み出されて外部端子に出力される。
【００３８】
一方、画像、オーディオを専用に記録再生する光ディスク記録再生装置の場合、上記ビタビデコーダ１５１、復調器１５２、コントローラ１５３は、ディジタル信号処理回路６２内に設けられた復号器に接続される。
【００３９】
ディジタルフィルタ１４６の出力端子は、ディジタルＲＦ信号の振幅を検出する振幅検出回路１４７の入力端子に接続される。この振幅検出回路１４７の第１の出力端子は、ゲイン制御回路１４８の入力端子に、第２の出力端子は、制御値−ゲイン変換テーブル１６１の入力端子に接続される。
制御値−ゲイン変換テーブル１６１の出力端子は、ディジタル構成の掛け算器１６２の第１の入力に接続され、この掛け算器１６２の第２の入力端子には、ディジタル化されたスライス閾値が入力される。
掛け算器１６２の出力端子は、ヒステリシスコンパレータ１６３の第１の入力端子に接続され、このヒステリシスコンパレータ１６３の第２の入力端子は、ＡＤＣ１４５の出力端子に接続される。
ヒステリシスコンパレータ１６３の出力端子は、ゲイン制御回路１４８をオン／オフしてＡＧＣループを制御する記録検出回路１６４の入力端子に接続される。
記録検出回路１６４の出力端子は、ゲイン制御回路１４８の第２の入力端子に接続され、このゲイン制御回路１４８の出力端子は、上述したＤＡＣ１４９の入力端子に接続される。
ＤＡＣ１４９でディジタル制御信号がアナログ信号に変換されて出力される制御信号を出力する出力端子は、ＶＧＡ１４１の制御端子に接続される。
【００４０】
［ＲＦ信号処理系の各ブロックの構成と動作］
次に、ＲＦ信号処理系の各ブロックの構成とその動作について説明する。
ＶＧＡ１４１は、後段のＡＧＣループを構成するゲイン制御回路１４８から出力されたディジタル制御信号がＤＡＣ１４９でアナログ信号に変換された制御信号で利得を可変制御し、後段回路のダイナミックレンジ（Ｄレンジ）に合わせて振幅調整する。
ＨＰＦ１４２は、後段のＡＤＣ１４５に対する、前段のＶＧＡ１４１で発生したオフセット電圧の注入を抑止し、また低周波ノイズを除去する。アナログフィルタ１４３は、ＬＰＦで構成され、再生されたＲＦ信号の高周波ノイズを除去する。ＨＰＦ１４４は、後段のＡＤＣ１４５に対する、前段のアナログフィルタ１４３等で発生したオフセット電圧の注入を抑止するものである。このＨＰＦ１４４のカットオフ周波数（ｆｃ）は、一般的に前段に設けられたＨＰＦ１４２やアナログフィルタ１４３のｆｃ以下の周波数に設定される。
ＡＤＣ１４５は、光ディスク記録再生装置１００においては、一般に６ｂｉｔで構成され、高速動作可能なフラッシュ方式等が用いられる。また、このＡＤＣ１４５は、ディジタルフィルタ１４６やディジタル信号処理回路がＣＭＯＳで構成される場合は、同じ半導体素子のＣＭＯＳで構成される。ディジタルフィルタ１４６は、例えばＦＩＲ型フィルタで構成され、ＡＤＣ１４５から出力されたディジタルＲＦ信号のフィルタ処理を行う。
【００４１】
ビタビデコーダ１５１は、ディジタルフィルタ１４６から供給されたディジタルＲＦ信号に対して、ビタビ符号を用いて誤り訂正を行う。ビタビ訂正については、光ディスク装置において一般に用いられているので、ここでは詳細な説明は省略する。
復調器１５２は、ビタビ符号により誤り訂正されたデータから、画像、オーディオ信号を復号する前の１，７ＰＰ復調、ＥＦＭ復調処理等を行う。
コントローラ１５３は、アドレスやスピンドルサーボ系等の各種の制御信号、また復調されたデータを外部メモリに書き込むための制御信号などを出力する。
【００４２】
復調器１５２（あるいはコントローラ１５３）から出力されたデータが上記外部メモリなどを介して不図示の復号器に入力される。この復号器において、ビデオ信号のデコードとして、ＭＥＧ−２、ＭＰＥＧ−４Ｈ．２６４／ＡＶＣやＳＭＰＴＥＶＣ−１等の方式がある。オーディオ信号のデコードとして、リニアＰＣＭ、ＭＰＥＧ−２ＡＡＣ、ドルビーディジタル（ＡＣ−３）（登録商標）等の方式がある。
【００４３】
一方、コントローラ１５３によりメモリ、ＰＣ／ＩＦ回路を介して出力されたデータは、マイクロコンピュータのインターフェースに入力され、マイクロコンピュータに備えられた復号器により、画像、オーディオ信号に関する復号が行われる。
【００４４】
［本発明の主要部の動作説明］
本発明の主要部の動作について説明する。
図２に示す振幅検出回路１４７は、ディジタルフィルタ１４６から出力されたディジタルＲＦ信号の振幅を検出し、検出した値（データ）をゲイン制御回路１４８と制御値−ゲイン変換テーブル１６１に出力する。
ゲイン制御回路１４８は、振幅検出回路１４７で検出した値に応じてＶＧＡ１４１の利得を制御する為の制御信号を生成する。また、記録検出回路１６４から供給された制御信号により、ゲイン制御回路１４８の動作がオン／オフ制御され、その結果、ＡＧＣループの動作がオン／オフ制御される。ゲイン制御回路１４８がオンのとき、振幅検出回路１４７で検出された振幅に応じた制御信号が生成されるが、オフのとき、オフ直前の制御信号の値が制御電圧として出力される。このオフ時の制御信号の値は、ゲイン制御回路１４８が次にオンするまでの期間ホールドされる。
【００４５】
制御値−ゲイン変換テーブル１６１は、ＶＧＡ制御ゲインとスライス閾値に対する係数値を蓄積したテーブルで構成され、これらの値は２値化されて例えばメモリ等に記憶される。制御値−ゲイン変換テーブル１６１に入力された振幅に応じてテーブルＶＧＡ制御ゲイン、すなわちＶＧＡ制御ゲインに対応する係数が掛け算器１６２に出力される。
掛け算器１６２は、ディジタル掛け算器で構成され、第１の入力端子に制御値−ゲイン変換テーブル１６１から供給された任意の係数が入力され、第２の入力端子にスライス閾値が入力されて、両者が乗算される。その結果、この掛け算器１６２でスライス閾値がゲイン（係数）倍されて新たな閾値（スライスレベルとも記載する）が得られる。
【００４６】
ヒステリシスコンパレータ１６３はディジタル回路で構成され、ＡＤＣ１４５から出力されたディジタルＲＦ信号と掛け算器１６２から出力された閾値を比較する為の比較器である。また、このヒステリシスコンパレータ１６３は入出力特性がヒステリシス曲線を有し、入力されたディジタルＲＦ信号をヒステリシス曲線の曲線に沿った値に変換し、この変換した値と閾値とを比較する。
すなわち、ヒステリシスコンパレータ１６３に、掛け算器１６２から出力された閾値とＡＤＣ１４５から出力されたディジタルＲＦ信号が供給され、ヒステリシス曲線に沿って変換されたディジタルＲＦ信号が閾値と比較される。その結果、比較結果に応じて“Ｈ”または“Ｌ”レベルの２値化された信号（パルス）が入力されたディジタルＲＦ信号に対応して出力される。
【００４７】
記録検出回路１６４は、ヒステリシスコンパレータ１６３から出力された２値化パルスが供給され、記録検出の信号の有無に対応した制御信号をゲイン制御回路１４８に出力する。この記録検出回路１６４については後述する。
【００４８】
図３にＶＧＡ制御ゲインとスライス閾値（レベル）に対する係数の関係を示すグラフを示す。縦軸にスライス閾値に対する係数１（倍）から５（倍）の例を示し、横軸にＶＧＡ制御値（［０Ｆ０Ｆ］〜［ＦＦＦＦ］）を示す。なお、係数の値はこれに限定するものではなく、閾値の設定範囲とスライス閾値などに応じて設定される。
図３に示すように、例えば、直線ａは、係数を１に設定する場合を示し、横軸のＶＧＡ制御値に対して、傾き係数１の直線を示す。すなわち、ＶＧＡ制御値が１のとき係数１を出力し、ＶＧＡ制御値が５のとき係数が５に設定される。
非線形の例として折れ線ｂを示す。この折れ線ｂの場合、ＶＧＡ制御値が１のとき、係数を１に設定し、ＶＧＡ制御値が３のとき係数が３に設定され、ＶＧＡ制御値が５のとき、例えば係数が３．５に設定される。
直線ｃの場合、傾き係数を１より大きく設定した例を示し、ＶＧＡ制御値が１のとき、係数が１に設定され、ＶＧＡ制御値が２．５のとき係数が５に設定される。
また、直線ｄの場合、傾き係数が１／２に設定され、ＶＧＡ制御値が１のとき係数が１に設定され、ＶＧＡ制御値が５のとき、係数は２．５に設定される。
この制御値−ゲイン変換テーブル１６１において、ＶＧＡ制御値に対して係数を直線または折れ線、その他の曲線（１次、・・・、ｎ次曲線、超関数曲線など、あるいはこれらを組み合わせた曲線）等を用いることにより、任意の係数を出力することができる。
【００４９】
また、図３の場合、係数の下限を１としまた上限を５に設定した例を示したが、更に、下限または上限の少なくとも一方を所定の値に設定しても良い。
このように、新たな閾値は係数を可変して得られることから、ヒステリシスコンパレータ１６３の閾値をＡＧＣループの動作状況に応じて任意に設定できるので、設計の自由度を増すことができる。
【００５０】
次に、記録検出回路１６４の構成と動作について説明する。
図４に、記録検出回路１６４の構成例を示す。記録検出回路１６４は、カウンタ１６４−１、比較器１６４−２、レジスタ１６４−３で構成される。カウンタ１６４−１は、前段のヒステリシスコンパレータ１６３から“Ｈ”または“Ｌ”レベルのパルスが供給され、所定の期間例えば“Ｈ”レベルのパルスを計数する。さらにこのカウンタ１６４−１は、リセット信号が入力されると、この計数値を比較器１６４−２に出力すると共にカウンタをリセットして次の計数動作を開始する。レジスタ１６４−３は、リセットから次のリセットまでの期間に対応して設けられた任意の値の基準値を記録し、比較器１６４−２に出力する。比較器１６４−２は、カウンタ１６４−１とレジスタ１６４−３から供給されたデータを比較し、その比較した結果を出力する。
【００５１】
図５に記録検出回路１６４の動作を説明するための波形図を示す。図５（ａ）に示すように、記録検出回路１６４がセットされてから所定の期間、Ｔ０、Ｔ１、・・・にヒステリシスコンパレータ１６３から２値化されたパルスＰ１、Ｐ２、・・・、Ｐ６がカウンタ１６４−１に入力される。Ｔ０の期間に“Ｈ”レベルのパルスＰ２、Ｐ３、・・・、Ｐ５が入力され、カウンタでカウントされる。比較器１６４−２で、このカウントされた値がレジスタ１６４−３に記憶された基準値と比較され、基準値以上の場合、例えば“Ｈ”レベルのパルスが記録検出回路１６４から制御信号として出力される。一方、Ｔ１の期間、ヒステリシスコンパレータ１６３から入力されたパルスのＰ６がカウントされ、比較器１６４−２に入力され、このカウント値と基準値が比較される。比較器１６４−２で比較された結果、カウント値が基準値以下の場合、例えば“Ｌ”レベルのパルスがＴ１の期間出力され、制御信号として出力される（図５（ｂ）参照）。なお、図５（ｂ）の“Ｈ”、“Ｌ”のパルス波形は、図５（ａ）のパルスの計数を終了した後に出力されるが、説明をわかり易くする為にカウンタ１６４−１の出力に対応した波形（タイム遅延を考慮していない波形図）を示す。
【００５２】
＜３．ＲＦ信号処理回路の動作＞
つぎに、光ディスク１１０にデータが記録されている場合のＲＦ信号処理ブロック１００の全体動作について説明する。
光ディスク１１０に照射したレーザ光が反射されて光学ヘッド１２０に入力されて光信号から電気信号に変換され、各フォトディテクタから出力された電気信号が加算される。この加算されたＲＦ信号は、プリアンプ１３０で増幅された後、ＶＧＡ１４１に入力され、ＤＡＣ１４９から供給される制御信号に応じて後段回路のダイナミックレンジに合わせて振幅が調整される。
【００５３】
振幅調整されたＲＦ信号は、ＨＰＦ１４２でＤＣオフセット成分や低域ノイズが除去され、アナログフィルタ１４３に入力される。アナログフィルタ１４３で不要な高周波成分が除去されたＲＦ信号は、ＨＰＦ１４４でオフセットが抑圧された後ＡＤＣ１４５に入力される。ＡＤＣ１４５に入力されたＲＦ信号は、例えば６ｂｉｔのディジタル信号に変換され、ディジタルフィルタ１４６に入力される。
【００５４】
そして、ディジタルフィルタ１４６でフィルタ処理されたディジタルＲＦ信号はビタビデコーダ１５１に入力され、ここでビタビ復号化の処理が行われ、ディジタルＲＦ信号の誤り訂正が行われる。
復号化されたディジタルＲＦ信号は、復調器１５２で１，７ＰＰ復調、ＥＦＭ復調、８−１６変換などの復調が行われる。復調されたディジタルＲＦ信号が、ディジタル信号処理回路６２の復号器、またはコントローラ１５３を介してインターフェースへ出力される。
上記復号器１５２において、例えばビデオ信号は、上述したＭＰＥＧ−２、ＭＰＥＧ−４等で復号される。一方、オーディオ信号は、例えばリニアＰＣＭ、ＭＰＥＧ−２ＡＡＣ、ドルビーディジタル（ＡＣ−３）等により復号される。
【００５５】
［ＡＧＣループの動作説明］
次に、ＡＧＣループの動作について説明する。
ＡＤＣ１４５でディジタル化されたディジタルＲＦ信号は、ディジタルフィルタ１４６に入力され、フィルタ処理が行われた後に振幅検出回路１４７に入力される。
振幅検出回路１４７でディジタルＲＦ信号の振幅がディジタル的に検出され、この検出されたディジタルＲＦ信号の値がゲイン制御回路１４８と制御値−ゲイン変換テーブル１６１に出力される。
【００５６】
制御値−ゲイン変換テーブル１６１に入力されたディジタルＲＦ信号は、記録されたテーブルに基づいてスライス閾値を所定倍（ゲイン倍）するための係数に変換される。例えば、ディジタルＲＦの振幅に応じてＶＧＡ制御ゲインを１倍とし、それに対してスライス閾値に対する係数を１倍に設定する。
【００５７】
なお、係数を１に設定する理由は、ディジタルＲＦ信号に対応して、ヒステリシスコンパレータ１６３に入力する新たな閾値を変更する必要が無い場合である。もし、このヒステリシスコンパレータ１６３に入力されるディジタルＲＦ信号の振幅が小さい場合、ディジタルＲＦ信号の振幅が閾値より大きいか小さいかを正確に判断できるように閾値を下げる（低くする）必要がある。
【００５８】
制御値−ゲイン変換テーブル１６１から出力された１倍のゲイン（係数）は、掛け算器１６２に入力され、スライス閾値と乗算されて新たな閾値が得られる。
掛け算器１６２から出力された閾値と、ＡＤＣ１４５から出力されたディジタルＲＦ信号がヒステリシスコンパレータ１６３に入力され、ディジタルＲＦ信号がヒステリシス曲線に対応した値と閾値が比較される。例えば、ディジタルＲＦ信号が閾値より大きいと“Ｈ”（ハイ）レベルのパルスが出力され、閾値より小さいと“Ｌ”（ロー）レベルのパルスが出力される。
【００５９】
記録検出回路１６４に入力された“Ｈ”レベルのパルスが所定期間カウントされ、このカウント結果に応じて、“Ｈ”レベルまたは“Ｌ”レベルの制御信号（図５のＴ０、Ｔ１のパルス）が記録検出回路１６４からゲイン制御回路１４８に出力される。
例えば、記録検出回路１６４から出力された制御パルスが“Ｈ”レベルのとき、ゲイン制御回路１４８がＯＮ（オン）され、ディジタルＲＦ信号の振幅に対応したディジタル制御信号がゲイン制御回路１４８からＤＡＣ１４９に逐次出力される。ＤＡＣ１４９から出力されたアナログ制御信号がＶＧＡ１４１の制御端子に供給されて、ＶＧＡ１４１の利得を制御する。
【００６０】
一方、記録検出回路１６４から出力された制御信号が“Ｌ”レベルのとき、ゲイン制御回路１４８がＯＦＦ（オフ）され、オフ直前のディジタル制御信号がゲイン制御回路１４８からＤＡＣ１４９に出力される。そして、ＤＡＣ１４９から出力されたアナログ制御信号がＶＧＡ１４１の制御端子に供給されて、ＶＧＡ１４１の利得を制御する。
このように、ゲイン制御回路１４８がオフのとき、ＡＧＣループはオフし、ＶＧＡ１４１の利得は固定（ホールド）される。
【００６１】
次に、係数が５に設定された場合のＡＧＣループの動作について説明する。
係数を大きくすることによりスライス閾値が掛け算器１６２で５倍されて、新たな閾値としてヒステリシスコンパレータ１６３に出力される。以後の動作は、上述した係数１の場合と同様であるので、その説明は省略する。
なお、この新たな閾値を大きくする理由は、ヒステリシスコンパレータ１６３に入力されるディジタルＲＦ信号の振幅が大きいので、ディジタルＲＦ信号の有無を正確に判別する為に振幅に対応した閾値を設定し直す必要があるからである。もし、閾値が小さいと、ヒステリシスコンパレータ１６３から出力される値は、極端な場合、ディジタルＲＦ信号の振幅が小さい場合でも閾値より大きいため、“Ｈ”レベルとなり誤った結果が出力される。またこれ以外に、振幅の小さいノイズでもヒステリシスコンパレータ１６３から“Ｈ”レベルのパルスを出力し、誤動作の原因ともなる。
【００６２】
ＶＧＡ１４１に入力されるＲＦ信号の信号レベルが小さい例として、ディスク表面汚れ等により反射光が減少し信号レベルが小さくなった場合などがある。
また、ＲＦ信号が存在しない例として、光ディスク１１０の記録領域に信号が記録されていない場合（未記録状態）、光ディスク（１１０）面上に、ゴミ、キズなどが存在する場合、光ピックアップがトラック間を移動する場合がある。
【００６３】
以上述べたように、ＲＦ信号の振幅の大小にかかわらず、正確な記録信号があるか否かを検出するために、ＲＦ信号の振幅に応じて係数を求め、この係数とスライス閾値を掛け算して新たな閾値を発生させてＲＦ信号と比較して記録検出パルを生成する。この記録検出パルスから制御信号を求め、ゲイン制御回路１４８の動作を制御する。その結果、ＲＦ信号の大小にかかわらず、光ディスク１１０の記録面に情報が記録されているか否かに基づきＡＧＣループをオン／オフ制御することができる。
【００６４】
よって、本発明は、ＲＦ信号の有無の検出に関し、従来のＶＧＡの入力側に供給されるＲＦ信号から記録検出を行う処理と同等の処理をディジタル信号処理により実現できる。ディジタル化により記録検出回路の小型、省電力化を実現でき、また今後の半導体微細化に伴うプロセスの変更も容易になる。
また、本発明の構成では、ゲイン調製前相当の信号およびゲイン調整後の信号のどちらも同じ回路で処理を行うことができ、回路をコンパクトにできる。
更に、ＶＧＡゲインと閾値との掛け算係数は１倍である必要はなく、任意の係数を設定することもでき、あるいは係数に制限を与えることなどもできるため、信号処理の自由度が高くなる。
【００６５】
本発明において、制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路は、ＶＧＡ１４１に対応する。上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器は、ＡＤＣ１４５に対応する。上記ディジタル信号の振幅を検出する振幅検出回路は、振幅検出回路１４７に対応する。上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路は、ゲイン制御回路１４８に対応する。上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路は、制御値−ゲイン変換テーブル１６１、掛け算器１６２に対応する。上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器は、ヒステリシスコンパレータ１６３に対応する。上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路は、記録検出回路１６４に対応する。
【図面の簡単な説明】
【００６６】
【図１】図１は、光ディスク記録再生装置のブロック構成図である。
【図２】図２は、ＲＦ系信号処理の構成を示すブロック図である。
【図３】図３は、ＶＧＡ制御値と係数の関係を示すグラフである。
【図４】図４は、記録検出回路の構成を示すブロック図である。
【図５】図５は、記録検出回路を説明するための波形図である。
【図６】図６は、従来の光ディスク記録再生装置のＲＦ系信号処理の構成を示すブロック図である。
【符号の説明】
【００６７】
１０…光ディスク記録再生装置、１１，１１０…光ディスク、２０…モータ駆動制御部、２１…スピンドルモータ、２２…スレッドモータ、３０…光ピックアップユニット、３１…レンズ、３２…モニタ回路、３３…レーザダイオード、３４…レーザダイオードドライバ、３５…フォトディテクタＩＣ、３６…フォーカス＆トラッキングアクチュエータ、４０…アナログフロントエンド、４１…オートパワーコントロール回路、４２…ＲＦ系信号処理回路、４３，１６４−３…レジスタ、５０…ＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路、５１…ウォブルＧＣＡ回路、５２…サーボＧＣＡ回路、５３…ＡＧＣ回路、５４…フォーカス・トラッキング検出回路、６０…ディジタルフロントエンド、６１…ＲＦＡＤＣ、６２…ディジタル信号処理回路、６３…ウォブルＡＤＣ、６５…ＭＰＵ・エンコーダ、６６…ライトストラテジ回路、６７…ＰＣ／ＩＦ回路、６８…サーボＡＤＣ、６９…サーボコントロール回路、７０…ＤＡＣ、８１…メモリ、８２…モータドライバ、１００，２００…ＲＦ信号処理ブロック、１２０，２２０…光学ヘッド、１３０，２３０…プリアンプ、１４０，２４０…ＲＦ系信号処理回路、１４１，２４１…ＶＧＡ、１４２，１４４，２４２，２４４…ＨＰＦ、１４３，２４３…アナログフィルタ、１４５，２４５…ＡＤＣ、１４６，２４６…ディジタルフィルタ、１４７，２４７…振幅検出回路、１４８，２４８…ゲイン制御回路、１５１，２５１…ビタビデコーダ、１５２，２５２…復号器、１５３，２５３…コントローラ、１６０…記録検出部、１６１…制御値−ゲイン変換テーブル、１６２…掛け算器、１６３，２６３…ヒステリシスコンパレータ、１６４，２６４…記録検出回路、１６４−１…カウンタ、１６４−２…比較器。
【特許請求の範囲】
【請求項１】
制御信号により利得を可変して入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器と
を有するコンパレータ。
【請求項２】
上記スライスレベルは、上記可変利得増幅回路から出力された信号の振幅が振幅検出回路で検出され当該振幅に対応する変換テーブルから得られた所定倍の係数と、スライス閾値とが乗算された値である
請求項１に記載のコンパレータ。
【請求項３】
上記所定倍の係数は、上記検出された振幅が上記変換テーブルで非線形に変換されて所定倍する値である
請求項２に記載のコンパレータ。
【請求項４】
上記比較器は、ヒステリシス曲線の特性を有し、上記可変利得増幅回路から出力された出力信号が該ヒステリシス曲線に対応した値と上記スライスレベルと比較する
請求項１に記載のコンパレータ。
【請求項５】
上記入力信号は、記録媒体に記録された信号である
請求項１に記載のコンパレータ。
【請求項６】
上記入力信号を上記比較器で検出することにより、上記記録媒体に記録された信号の有無を検出する
請求項５に記載のコンパレータ。
【請求項７】
上記比較器は、ディジタル回路で構成された
請求項１に記載のコンパレータ。
【請求項８】
光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、
上記光ディスク記録再生装置は、
制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器と
を有する光ディスク記録再生装置。
【請求項９】
上記スライスレベルは、上記可変利得増幅回路から出力された信号の振幅が振幅検出回路で検出され当該振幅に対応する変換テーブルから得られた所定倍の係数と、スライス閾値とが乗算された値である
請求項８に記載の光ディスク記録再生装置。
【請求項１０】
上記所定倍の係数は、上記検出された振幅が上記変換テーブルで非線形に変換されて所定倍する値である
請求項９に記載の光ディスク記録再生装置。
【請求項１１】
上記比較器は、ヒステリシス曲線の特性を有し、上記可変利得増幅回路から出力された出力信号が該ヒステリシス曲線に対応した値と上記スライスレベルと比較する
請求項８に記載の光ディスク記録再生装置。
【請求項１２】
上記入力信号を上記比較器で検出することにより、上記記録媒体に記録された信号の有無を検出する
請求項８に記載の光ディスク記録再生装置。
【請求項１３】
上記比較器は、ディジタル回路で構成された
請求項８に記載の光ディスク記録再生装置。
【請求項１４】
光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、
上記光ディスク記録再生装置は、
制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器と、
上記ディジタル信号の振幅を検出する振幅検出回路と、
上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路と、
上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路と、
上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器と、
上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路と、
を有する光ディスク記録再生装置。
【請求項１５】
上記閾値発生回路は、上記振幅検出回路から供給された検出値を所定倍に変換する係数を出力する変換テーブルを有する
請求項１４に記載の光ディスク記録再生装置。
【請求項１６】
上記閾値発生回路は、さらに掛け算器を有し、上記変換テーブルから読み出された係数とスライス閾値を乗算して、上記比較器へ供給するスライスレベルを発生する
請求項１５に記載の光ディスク記録再生装置。
【請求項１７】
上記変換テーブルは、上記振幅検出回路で検出した振幅を非線形変換して係数を出力する
請求項１４に記載の光ディスク記録再生装置。
【請求項１】
制御信号により利得を可変して入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器と
を有するコンパレータ。
【請求項２】
上記スライスレベルは、上記可変利得増幅回路から出力された信号の振幅が振幅検出回路で検出され当該振幅に対応する変換テーブルから得られた所定倍の係数と、スライス閾値とが乗算された値である
請求項１に記載のコンパレータ。
【請求項３】
上記所定倍の係数は、上記検出された振幅が上記変換テーブルで非線形に変換されて所定倍する値である
請求項２に記載のコンパレータ。
【請求項４】
上記比較器は、ヒステリシス曲線の特性を有し、上記可変利得増幅回路から出力された出力信号が該ヒステリシス曲線に対応した値と上記スライスレベルと比較する
請求項１に記載のコンパレータ。
【請求項５】
上記入力信号は、記録媒体に記録された信号である
請求項１に記載のコンパレータ。
【請求項６】
上記入力信号を上記比較器で検出することにより、上記記録媒体に記録された信号の有無を検出する
請求項５に記載のコンパレータ。
【請求項７】
上記比較器は、ディジタル回路で構成された
請求項１に記載のコンパレータ。
【請求項８】
光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、
上記光ディスク記録再生装置は、
制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路から出力される信号レベルに連動したスライスレベルと上記可変利得増幅回路の出力信号が供給され、上記スライスレベルと出力信号が比較され、当該比較結果に応じて出力信号を導出する比較器と
を有する光ディスク記録再生装置。
【請求項９】
上記スライスレベルは、上記可変利得増幅回路から出力された信号の振幅が振幅検出回路で検出され当該振幅に対応する変換テーブルから得られた所定倍の係数と、スライス閾値とが乗算された値である
請求項８に記載の光ディスク記録再生装置。
【請求項１０】
上記所定倍の係数は、上記検出された振幅が上記変換テーブルで非線形に変換されて所定倍する値である
請求項９に記載の光ディスク記録再生装置。
【請求項１１】
上記比較器は、ヒステリシス曲線の特性を有し、上記可変利得増幅回路から出力された出力信号が該ヒステリシス曲線に対応した値と上記スライスレベルと比較する
請求項８に記載の光ディスク記録再生装置。
【請求項１２】
上記入力信号を上記比較器で検出することにより、上記記録媒体に記録された信号の有無を検出する
請求項８に記載の光ディスク記録再生装置。
【請求項１３】
上記比較器は、ディジタル回路で構成された
請求項８に記載の光ディスク記録再生装置。
【請求項１４】
光ディスクから情報を読み出しまたは光ディスクに情報を書き込む光ディスク記録再生装置であって、
上記光ディスク記録再生装置は、
制御信号により利得を可変して光ピックアップから供給された入力信号の振幅を可変させる可変利得増幅回路と、
上記可変利得増幅回路の出力信号をディジタル信号に変換するアナログディジタル変換器と、
上記ディジタル信号の振幅を検出する振幅検出回路と、
上記振幅検出回路から出力された検出値により上記可変利得の利得を制御する制御信号を生成するゲイン制御回路と、
上記振幅検出回路から出力された検出値に基づいて閾値を発生する閾値発生回路と、
上記閾値と上記アナログディジタル変換器から出力されたディジタル信号を比較する比較器と、
上記比較器の比較結果に応じて上記ゲイン制御回路のオン／オフ動作を制御する制御信号を生成する記録検出回路と、
を有する光ディスク記録再生装置。
【請求項１５】
上記閾値発生回路は、上記振幅検出回路から供給された検出値を所定倍に変換する係数を出力する変換テーブルを有する
請求項１４に記載の光ディスク記録再生装置。
【請求項１６】
上記閾値発生回路は、さらに掛け算器を有し、上記変換テーブルから読み出された係数とスライス閾値を乗算して、上記比較器へ供給するスライスレベルを発生する
請求項１５に記載の光ディスク記録再生装置。
【請求項１７】
上記変換テーブルは、上記振幅検出回路で検出した振幅を非線形変換して係数を出力する
請求項１４に記載の光ディスク記録再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１４６６４７（Ｐ２０１０−１４６６４７Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２３３７０（Ｐ２００８−３２３３７０）
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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