シフトレジスタとゲートライン駆動装置
【課題】シフトレジスタの非動作期間内のノイズの干渉を低減するために、液晶表示技術分野にかかわり、シフトレジスタとゲートライン駆動装置を提供する。
【解決手段】シフトレジスタは、第1薄膜トランジスタと、第2薄膜トランジスタと、第3薄膜トランジスタと、第4薄膜トランジスタと、容量と、プルダウンモジュールを備え、前記プルダウンモジュールはクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持する。ゲートライン駆動装置は直列に接続される複数の前記シフトレジスタを備え、ゲートラインを駆動するために使われる。
【解決手段】シフトレジスタは、第1薄膜トランジスタと、第2薄膜トランジスタと、第3薄膜トランジスタと、第4薄膜トランジスタと、容量と、プルダウンモジュールを備え、前記プルダウンモジュールはクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持する。ゲートライン駆動装置は直列に接続される複数の前記シフトレジスタを備え、ゲートラインを駆動するために使われる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は液晶表示技術分野にかかわり、特にシフトレジスタとゲートライン駆動装置にかかわる。
【背景技術】
【0002】
液晶表示パネルの画素アレーは交差する複数行のゲートラインと複数列のデータラインを備える。その中で、ゲートラインの駆動は付けられた集積駆動回路によって実現することができる。それを実現するために、液晶表示パネルのアレー基板の縁に、集積駆動回路のボンディング(Bonding)領域とアレー基板におけるゲートラインのファンアウト(Fan-out)配線領域として、一定の領域を予め確保しなければならない。そして、フレキシブル回路基板COF(Chip On FPC)によって集積駆動回路をアレー基板にボンディングされる。
【0003】
前記から分かるように、集積駆動回路を用いてゲートラインを駆動するときに、アレー基板の縁に一定の領域を予め確保する必要があるので、液晶パネルの両辺の設計は対称にならない。それに、ボンディングの作業も生産能力と良品率に悪い影響をもたらす。そのために、液晶パネルの対称設計を実現し、生産能力と良品率を向上するために、GOA(Gate Drive On Array)技術を用いてゲートライン駆動装置(直列に接続される複数のシフトレジスタを含む)をアレー基板に集積することができる。
【0004】
現在、典型的なGOA技術を用いるシフトレジスタは4つの薄膜トランジスタと1つの容量を含むのが多い。図1は該シフトレジスタの回路図であり、図2は図1に示すシフトレジスタの入出力のシーケンス図である。図1と図2を総合して分かるように、該シフトレジスタの動作の過程は以下のようになる。図2においてT1〜T5の五つの段階を選んで、T1の段階では、信号入力端Inputがハイレベルで、クロック信号端がローレベルで、リセット信号端Resetがローレベルである。このとき、薄膜トランジスタM1がオンされ、容量C1がチャージされて、薄膜トランジスタM3がオフされ、信号出力端Outputがローレベルを出力する。T2の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端Resetがローレベルである。このとき、容量C1のブートストラッピング(Bootstrapping)作用によって、薄膜トランジスタM3のゲートのレベルがさらに引き上げられ、薄膜トランジスタM3がオンされ、信号出力端Outputがクロック信号端のパルス、即ちハイレベルを出力する。T3の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端Resetがハイレベルである。このとき、薄膜トランジスタM2とM4がオンされ、薄膜トランジスタM3のゲートのレベルと信号出力端OutputのレベルがローレベルVSSに引き下げる。T4の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタM1〜M4がともにオフされ、信号出力端Outputがローレベルを出力する。T5の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタM1〜M4がオフに維持され、信号出力端Outputがローレベルを出力する。それから、該シフトレジスタは、次に信号入力端Inputがハイレベルになるまで、T4とT5の段階を繰り返す。この期間はシフトレジスタの非動作期間と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
前記のようなシフトレジスタの動作過程から分かるように、その非動作期間において、薄膜トランジスタM3のゲートと信号出力端Outputがフローティング(Floating)状態にあり、クロック信号端がハイレベルのときに、薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくなって、信号出力端Outputにノイズの干渉を及ぼして、それが誤ってハイレベルを出力してしまうことになる。
【課題を解決するための手段】
【0006】
本発明の実施形態はシフトレジスタの非動作期間におけるノイズの干渉を低減するシフトレジスタとゲートライン駆動装置を提供する。
前記目的を達成するために、本発明の実施形態は以下のような手段を採用する。
本発明のひとつの側面では、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタを提供する。
【0007】
本発明のほかの側面では、直列に接続される複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されて、
各シフトレジスタは、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるゲートライン駆動装置を提供する。
【0008】
本発明の実施形態のシフトレジスタとゲートライン駆動装置は、前記プルダウンモジュールがクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に前記第1ノードと信号出力端をローレベルに維持するので、前記第1ノードと信号出力端がフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタの寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【図面の簡単な説明】
【0009】
【図1】は従来技術におけるシフトレジスタの回路図である。
【図2】は図1に示すシフトレジスタの入出力のシーケンス図である。
【図3】は本発明の実施形態のシフトレジスタの回路図である。
【図3a】は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図(その1)である。
【図3b】は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図(その2)である。
【図4】は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。
【図5】は図4に示すシフトレジスタの入出力のシーケンス図である。
【図6】は図4に示すシフトレジスタのT1段階における動作の回路図である。
【図7】は図4に示すシフトレジスタのT2段階における動作の回路図である。
【図8】は図4に示すシフトレジスタのT3段階における動作の回路図である。
【図9】は図4に示すシフトレジスタのT4段階における動作の回路図である。
【図10】は図4に示すシフトレジスタのT5段階における動作の回路図である。
【図11】は本発明におけるシフトレジスタのもう一つの具体的な実施形態の回路図である。
【図12a】は図4に示すシフトレジスタの回路模擬結果のグラフである。
【図12b】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12c】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12d】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12e】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図13a】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13b】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13c】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13d】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13e】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図14】は本発明の実施形態のゲートライン駆動装置のブロック図である。
【発明を実施するための最良の形態】
【0010】
では、図面を参照して本発明の実施形態のシフトレジスタとゲートライン駆動装置について詳しく説明する。
ここで説明される実施形態はただ本発明の一部の実施形態で、すべてではないことを明確にすべきである。本発明における実施形態に基づいて、当業者は創造的な働きを経ることなく獲得したすべてのほかの実施形態はいずれも本発明の保護範囲にある。図3に示すのは本発明の実施形態のシフトレジスタの回路図である。本実施形態におけるシフトレジスタは4つの薄膜トランジスタと1つの記憶容量と1つのプルダウンモジュールと該当する入出力端を備える。具体的に以下の手段を備える。
【0011】
ゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続されて、信号入力端Inputから送信されたハイレベルの信号を受信したときに、シフトレジスタを制御して動作を始めさせるための第1薄膜トランジスタM1と、ゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから入力されたハイレベルを受信したときにオンされることで、第3薄膜トランジスタM3が誤ってオンされないように、第1ノードPUをローレベルVssまで引き下げるための第2薄膜トランジスタM2と、ゲートが前記第1ノードPUに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端Outputに接続されて、オンされたら、クロック信号端のハイレベルを信号出力端Outputに伝えて、信号出力端Outputのハイレベルによって該シフトレジスタに対応する1行のゲートラインがオンするように駆動されるための第3薄膜トランジスタM3と、ゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから送信されたハイレベルを受信したときにオンされて、シフトレジスタがリセット段階において誤ってハイレベルを出力しないように信号出力端OutputがローレベルVssに引き下げられるための第4薄膜トランジスタM4と、記憶容量を形成するために第1ノードPUと信号出力端Outputの間に接続される容量C1と、クロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、シフトレジスタの非動作期間内に、第1ノードPUと信号出力端Outputをローレベルに維持するためのプルダウンモジュール1とを備える。
【0012】
本発明の実施形態のシフトレジスタは、前記プルダウンモジュール1がクロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間内に前記第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【0013】
図4は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。図4から分かるように、前記シフトレジスタは8つの薄膜トランジスタと1つの記憶容量と該当する入出力端を備える。その中で、その8つの薄膜トランジスタは第1薄膜トランジスタM1と第2薄膜トランジスタM2と第3薄膜トランジスタM3と第4薄膜トランジスタM4と第5薄膜トランジスタM5と第6薄膜トランジスタM6と第7薄膜トランジスタM7と第8薄膜トランジスタM8である。記憶容量は容量C1である。入出力端は、信号入力端Inputと信号出力端Outputとリセット信号端Resetとローレベル信号端Vssとクロック信号端を備える。該クロック信号端は信号レベルが互いに逆相である第1クロック信号端CLKと第2クロック信号端CLKBを備える。ここで、信号入力端Inputがハイレベルである場合、第1クロック信号端CLKはローレベルで、第2クロック信号端CLKBはハイレベルである。
【0014】
本発明のシフトレジスタにおいて、第1薄膜トランジスタM1は、そのゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続される。第2薄膜トランジスタM2は、そのゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第3薄膜トランジスタM3は、そのゲートが前記第1ノードPUに接続されて、ドレーンが第1クロック信号端CLKに接続され、ソースが信号出力端Outputに接続される。第4薄膜トランジスタM4は、そのゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。第5薄膜トランジスタM5は、そのゲートとドレーンとが接続されて第2クロック信号端CLKBに接続され、ソースがプルダウンノードである第2ノードPDに接続される。第6薄膜トランジスタM6は、そのゲートが第1ノードPUに接続されて、ドレーンが第2ノードPDに接続されて、ソースがローレベル信号端Vssに接続される。第7薄膜トランジスタM7は、そのゲートが第2ノードPDに接続されて、ドレーンが第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第8薄膜トランジスタM8は、そのゲートが第2ノードPDに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。容量C1は第1ノードPUと本段の出力端Outputの間に接続される。
【0015】
その中の第5薄膜トランジスタM5と第6薄膜トランジスタM6と第7薄膜トランジスタM7と第8薄膜トランジスタM8によって本実施形態におけるプルダウンモジュール1が形成される。プルダウンモジュール1は、前記シフトレジスタの非動作期間内に第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電量が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【0016】
説明する必要があるのは、図3aに示すように、本実施形態における前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端CLKと第2クロック信号端CLKBを備えることができ、信号入力端Inputがハイレベルである場合、第1クロック信号端CLKはローレベルで、第2クロック信号端CLKBはハイレベルであって、前記プルダウンモジュール1が第2クロック信号端CLKBに接続されるが、それに限られていない。図3bに示すように、本発明の他の実施形態において、前記クロック信号端はただ第1クロック信号端CLKを備えることができ、信号入力端Inputがハイレベルである場合、該第1クロック信号端CLKをローレベルに設定して、第1クロック信号端CLKとプルダウンモジュール1の間にインバータが接続される。該インバータは、第1クロック信号端CLKから送信されたレベルの信号を位相回転してプルダウンモジュール1に伝送する役割を持つ。例えば、第1クロック信号端CLKから送信されたレベルの信号がローレベルである場合に、該インバータを経てハイレベルになってプルダウンモジュール1に転送される一方、第1クロック信号端CLKから送信されたレベルの信号がハイレベルである場合に、該インバータを経てローレベルになってプルダウンモジュール1に転送される。ここでいうインバータは従来技術においてよく使われるインバータを採用することができる。
【0017】
図4に示すシフトレジスタと図5に示す入出力シーケンスを参照して、本発明の実施形態のシフトレジスタの動作のプロセスを説明する。そして、どのようにプルダウンモジュール1を利用してシフトレジスタの非動作期間内のノイズの干渉を低減するかについて詳しく説明する。
【0018】
図5は本実施形態のシフトレジスタの入出力のシーケンス図である。その中のT1〜T5の5つの段階を選ぶ。これからの説明と図6から図10において、1でハイレベル信号を、0でローレベル信号をそれぞれ表す。そして、図6から図10において、矢印で薄膜トランジスタのオンを、バツで薄膜トランジスタのオフをそれぞれ表す。
【0019】
T1の段階では、Input=1, CLK=0, CLKB=1, Reset=0。
図6に示すように、Input=1であるので、第1薄膜トランジスタM1がオンされ、シフトレジスタを制御して動作を始めさせる。信号入力端Inputは第1薄膜トランジスタM1によって第1ノードPUを引き上げて記憶容量C1を充電する。CLKB=1であるので、第5薄膜トランジスタM5がオンされ、第2ノードPDをハイレベルに引き上げる。しかし、第1ノードPUが引き上げられたので、第6薄膜トランジスタM6がオンされ、第2ノードPDをローレベルVssに引き下げる。よって、第7薄膜トランジスタM7が第1ノードPUをローレベルVssに引き下げないように、第7薄膜トランジスタM7と第8薄膜トランジスタM8をオンのままにできる。第5薄膜トランジスタM5が第2ノードPDを引き上げる場合に、第6薄膜トランジスタM6が第2ノードPDを引き下げることができるので、第5薄膜トランジスタM5と第6薄膜トランジスタM6によってインバータが構成される。第1ノードPUがハイレベルであるときに、第3薄膜トランジスタM3がオンにされるが、CLK=0であるので、信号出力端Outputがローレベルを出力する。T1の段階は該シフトレジスタにおける記憶容量C1の充電段階である。
【0020】
T2の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図7に示すように、Input=0であるので、第1薄膜トランジスタM1がオフされ、記憶容量C1のブートストラッピング作用によって、第1ノードPUがさらに引き上げられる。CLKB=0であるので、第5薄膜トランジスタM5がオフされて、第1ノードPUが引き上げられると、第6薄膜トランジスタM6がオンされ、第2ノードPDをローレベルVssに引き下げる。そこで、第2ノードPDがローレベルに保持される。CLK=1であるので、第1ノードPUがハイレベルであるときに、第3薄膜トランジスタM3がオンされて、第1クロック信号端CLKにおけるハイレベルを信号出力端Outputに出力して、さらに信号出力端Outputによって該ハイレベルを前記シフトレジスタに対応する1行のゲートラインに出力して、液晶パネルの表示領域におけるこの行のゲートライン上のすべての薄膜トランジスタがオンされて、データラインは信号を書き始める。T2の段階は該シフトレジスタのオンの段階である。
【0021】
T3の段階では、Input=0, CLK=0, CLKB=1, Reset=1。
図8に示すように、Reset =1であるので、第2薄膜トランジスタM2と第4薄膜トランジスタM4がオンされる。第2薄膜トランジスタM2がオンにされたら、第1ノードPUをローレベルVssに引き下げて、第4薄膜トランジスタM4がオンにされたら、信号出力端OutputをローレベルVssに引き下げて、信号出力端Outputにローレベルを出力させる。また、CLKB=1であるので、第5薄膜トランジスタM5がオンされ、第2ノードPDを引き上げる(このときに、第1ノードPUがローレベルであるので、第6薄膜トランジスタM6がオフされる)。第2ノードPDがハイレベルのときに、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。第7薄膜トランジスタM7と第8薄膜トランジスタM8が同時にオンされることができ、最終的に信号出力端Outputにローレベルを出力させることができるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは信号出力端Outputがローレベルを出力するのを維持できる。このような設置は二重保険の効果をもたらして、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
【0022】
T4の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図9に示すように、CLKB=0,Reset =0であるので、第5薄膜トランジスタM5と第2薄膜トランジスタM2と第4薄膜トランジスタM4がオフされ、第2ノードPDがハイレベルのまま、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
【0023】
T5の段階では、Input=0, CLK=0, CLKB=1, Reset=0。
図10に示すように、CLKB=1であるので、第5薄膜トランジスタM5がオンされて、第2ノードPDにハイレベルを維持させ、第7薄膜トランジスタM7と第8薄膜トランジスタM8にオンを維持させる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
これから、次に信号入力端Inputがハイレベルになるまで、該シフトレジスタがT4とT5の段階を繰り返す。この時期はシフトレジスタの非動作期間と呼ばれる。T1〜T3の段階はシフトレジスタの動作期間と呼ばれてもいい。前記説明から分かるように、シフトレジスタの非動作期間内に、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンを維持するように、第2ノードPDがハイレベルを維持して、第1ノードPUと信号出力端Outputにローレベルを維持させる。そこで、プルダウンモジュール1を利用してシフトレジスタの非動作期間ないのノイズの干渉を低減した。
【0024】
以上から分かるように、図4に示すシフトレジスタの実施形態はシフトレジスタの役割を果たしただけではなくて、ノイズの干渉を低減することもできる。さらに重要なのは、該シフトレジスタはただ8つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。
また、図11に示すのは本発明のシフトレジスタのほかの具体実施形態である。本実施形態におけるシフトレジスタは、さらにゲートが第1クロック信号端CLに接続され、ドレーンが第2ノードPDに接続され、ソースがローレベル信号端Vssに接続される第9薄膜トランジスタM9を含むのを除いて、図4に示す実施形態におけるシフトレジスタとは基本的同じものである。
【0025】
説明する必要があるのは、本実施形態におけるシフトレジスタの入出力のシーケンスは図5に示す入出力のシーケンスと同じく、動作の過程も基本的に同じである。以下、図12aから図12eと図13aから図13eを参照して、両者の動作の過程と回路模擬結果の相違点を主に説明する。
【0026】
本実施形態のシフトレジスタのT1の段階は前記T1の段階と同じである。
本実施形態のシフトレジスタのT2の段階は前記T2の段階と異なる。前記T2の段階内の動作以外、本実施形態のT2の段階において、CLK=1であるので、第2ノードPDが制御する第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされないように、第9薄膜トランジスタM9がオンされて、第2ノードPDをローレベルVssに引き下げる。説明する必要があるのは、前記T2の段階から分かるように、本実施形態のT2の段階において、第6薄膜トランジスタM6と第9薄膜トランジスタM9が同時にオンされることができ、そして最終的に第2ノードPDがローレベルに引き下げられるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは第2ノードPDにローレベルに維持させることできる。このような設置は二重保険の効果をもたらした。第2ノードPDがローレベルを維持しているときに、第1ノードPUと信号出力端Outputが引き下げられないように、第7薄膜トランジスタM7と第8薄膜トランジスタM8にオフを維持させることができ、最終的に信号出力端OutputがT2の段階においてハイレベルを出力するのを保証できる。
【0027】
本実施形態のシフトレジスタのT3の段階は前記T3の段階と同じである。
本実施形態のシフトレジスタのT4の段階は前記T4の段階と異なる。前記T4の段階ないの動作以外、本実施形態のT4の段階において、CLK=1であるので、第2ノードPDが制御する第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされないように、第9薄膜トランジスタM9がオンされて、第2ノードPDをローレベルVssに引き下げる。
【0028】
本実施形態のシフトレジスタのT5の段階は前記T5の段階と同じである。
前記説明から分かるように、図12aから図12eは図4に示すシフトレジスタの回路模擬結果のグラフである。図4に示すシフトレジスタの非動作期間において、第2ノードPDは常時ハイレベルを保ち、そのオンデューティーが100%と高い。それによって、第7薄膜トランジスタM7と第8薄膜トランジスタM8は常時オンの状態を維持する。このような長い時間のオンの状態によって、第7薄膜トランジスタM7と第8薄膜トランジスタM8にずっと電圧を印加しなければならないので、第7薄膜トランジスタM7と第8薄膜トランジスタM8の閾値電圧のオフセットを起こし、最終的に、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされることができなくなってシフトレジスタの使用寿命にまで影響が及ぼす。
【0029】
図13aから図13eに示すのは図11に示すシフトレジスタの回路模擬結果のグラフである。図11に示すシフトレジスタの非動作期間において、第2ノードPDは重複するT4の段階内にローレベルを保ち、重複するT5の段階だけにおいてハイレベルを保つので、そのオンデューティーがおよそ50%である。それによって、第7薄膜トランジスタM7と第8薄膜トランジスタM8は常時オンの状態を維持するのを回避したので、第7薄膜トランジスタM7と第8薄膜トランジスタM8の閾値電圧のオフセットを低くして、シフトレジスタに割りと長い使用寿命を与える。
【0030】
図4に示すシフトレジスタと類似して、図11に示すシフトレジスタの実施形態はシフトレジスタの役割を果たすだけではなくて、ノイズの干渉を低減し、第2ノードPDが制御する薄膜トランジスタM7とM8に割りと低いオンデューティーを持たせることができる。さらに重要なのは、該シフトレジスタはただ9つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。
【0031】
説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態について、実際の使用中、それらは水素化非結晶シリコン薄膜トランジスタにだけではなく、ほかの薄膜トランジスタにも適用できる。ほかに説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態において使用されている薄膜トランジスタのソースとドレーンは互いに対称である。
【0032】
ほかに、本発明の実施形態はさらにゲートライン駆動装置を提供する。図14に示すように、前記ゲートライン駆動装置は直列に接続された複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力される。
【0033】
便宜のため、図14に5つのシフトレジスタだけが表示されて、それぞれ第N−2段シフトレジスタと、第N−1段シフトレジスタと、第N段シフトレジスタと、第N+1段シフトレジスタと、第N+2段シフトレジスタとである。ただし、第N段シフトレジスタの出力Output(n)は、第N−1段シフトレジスタをオフするように第N−1段シフトレジスタへフィードバックするとともに、第N+1段シフトレジスタのトリガー信号として該第N+1段シフトレジスタに出力する。
図3を参照して、本実施形態におけるシフトレジスタは4つの薄膜トランジスタと、1つの記憶容量と、1つのプルダウンモジュールと、該当する入出力端を含む。具体的に、
【0034】
ゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続されて、信号入力端Inputから送信されたハイレベルの信号を受信したときに、シフトレジスタを制御して動作を始めさせるための第1薄膜トランジスタM1と、ゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから入力されたハイレベルを受信したときにオンされることで、第3薄膜トランジスタM3が誤ってオンされないように、第1ノードPUをローレベルVssまで引き下げるための第2薄膜トランジスタM2と、ゲートが前記第1ノードPUに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端Outputに接続されて、オンされたら、クロック信号端のハイレベルを信号出力端Outputに伝えて、信号出力端Outputのハイレベルによって該シフトレジスタに対応する1行のゲートラインがオンするように駆動されるための第3薄膜トランジスタM3と、ゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから送信されたハイレベルを受信したときにオンされて、シフトレジスタがリセット段階において誤ってハイレベルを出力しないように信号出力端OutputがローレベルVssに引き下げられるための第4薄膜トランジスタM4と、記憶容量を形成するために第1ノードPUと信号出力端Outputの間に接続される容量C1と、クロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、シフトレジスタの非動作期間内に、第1ノードPUと信号出力端Outputをローレベルに維持するためのプルダウンモジュール1とを備える。
【0035】
本発明の実施形態が提供するゲートライン駆動装置において、プルダウンモジュール1がクロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間において第1ノードPUと信号出力端Outputがローレベルであるのを維持するので、第1ノードPUと信号出力端Outputがフローティング(Floating)状態にあることを回避できる。それによって、クロック信号端がハイレベルのときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくならなくて、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
説明する必要があるのは、本実施形態のゲートライン駆動装置に使用されるシフトレジスタは前記シフトレジスタの実施形態に使用されているシフトレジスタと機能と構造上同じであるので、同じ技術的問題を解決して同じ予想の効果を達成することができる。
【0036】
前記に述べるのは本発明の具体的実施形態だけであって、本発明の保護範囲はそれに限られない。いずれの本分野の技術を熟知する当業者が本発明が公開する技術的範囲において容易に思いつく変化や入れ替えは本発明の保護範囲に含むはずである。そこで、本発明の保護範囲は請求範囲によって決められる。
【符号の説明】
【0037】
M1,M2,M3,M4,M5,M6,M7,M8,M9…薄膜トランジスタ
C1…容量
1…プルダウンモジュール
【技術分野】
【0001】
本発明は液晶表示技術分野にかかわり、特にシフトレジスタとゲートライン駆動装置にかかわる。
【背景技術】
【0002】
液晶表示パネルの画素アレーは交差する複数行のゲートラインと複数列のデータラインを備える。その中で、ゲートラインの駆動は付けられた集積駆動回路によって実現することができる。それを実現するために、液晶表示パネルのアレー基板の縁に、集積駆動回路のボンディング(Bonding)領域とアレー基板におけるゲートラインのファンアウト(Fan-out)配線領域として、一定の領域を予め確保しなければならない。そして、フレキシブル回路基板COF(Chip On FPC)によって集積駆動回路をアレー基板にボンディングされる。
【0003】
前記から分かるように、集積駆動回路を用いてゲートラインを駆動するときに、アレー基板の縁に一定の領域を予め確保する必要があるので、液晶パネルの両辺の設計は対称にならない。それに、ボンディングの作業も生産能力と良品率に悪い影響をもたらす。そのために、液晶パネルの対称設計を実現し、生産能力と良品率を向上するために、GOA(Gate Drive On Array)技術を用いてゲートライン駆動装置(直列に接続される複数のシフトレジスタを含む)をアレー基板に集積することができる。
【0004】
現在、典型的なGOA技術を用いるシフトレジスタは4つの薄膜トランジスタと1つの容量を含むのが多い。図1は該シフトレジスタの回路図であり、図2は図1に示すシフトレジスタの入出力のシーケンス図である。図1と図2を総合して分かるように、該シフトレジスタの動作の過程は以下のようになる。図2においてT1〜T5の五つの段階を選んで、T1の段階では、信号入力端Inputがハイレベルで、クロック信号端がローレベルで、リセット信号端Resetがローレベルである。このとき、薄膜トランジスタM1がオンされ、容量C1がチャージされて、薄膜トランジスタM3がオフされ、信号出力端Outputがローレベルを出力する。T2の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端Resetがローレベルである。このとき、容量C1のブートストラッピング(Bootstrapping)作用によって、薄膜トランジスタM3のゲートのレベルがさらに引き上げられ、薄膜トランジスタM3がオンされ、信号出力端Outputがクロック信号端のパルス、即ちハイレベルを出力する。T3の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端Resetがハイレベルである。このとき、薄膜トランジスタM2とM4がオンされ、薄膜トランジスタM3のゲートのレベルと信号出力端OutputのレベルがローレベルVSSに引き下げる。T4の段階では、信号入力端Inputがローレベルで、クロック信号端がハイレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタM1〜M4がともにオフされ、信号出力端Outputがローレベルを出力する。T5の段階では、信号入力端Inputがローレベルで、クロック信号端がローレベルで、リセット信号端がローレベルである。このとき、薄膜トランジスタM1〜M4がオフに維持され、信号出力端Outputがローレベルを出力する。それから、該シフトレジスタは、次に信号入力端Inputがハイレベルになるまで、T4とT5の段階を繰り返す。この期間はシフトレジスタの非動作期間と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
前記のようなシフトレジスタの動作過程から分かるように、その非動作期間において、薄膜トランジスタM3のゲートと信号出力端Outputがフローティング(Floating)状態にあり、クロック信号端がハイレベルのときに、薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくなって、信号出力端Outputにノイズの干渉を及ぼして、それが誤ってハイレベルを出力してしまうことになる。
【課題を解決するための手段】
【0006】
本発明の実施形態はシフトレジスタの非動作期間におけるノイズの干渉を低減するシフトレジスタとゲートライン駆動装置を提供する。
前記目的を達成するために、本発明の実施形態は以下のような手段を採用する。
本発明のひとつの側面では、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタを提供する。
【0007】
本発明のほかの側面では、直列に接続される複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されて、
各シフトレジスタは、
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるゲートライン駆動装置を提供する。
【0008】
本発明の実施形態のシフトレジスタとゲートライン駆動装置は、前記プルダウンモジュールがクロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に前記第1ノードと信号出力端をローレベルに維持するので、前記第1ノードと信号出力端がフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタの寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【図面の簡単な説明】
【0009】
【図1】は従来技術におけるシフトレジスタの回路図である。
【図2】は図1に示すシフトレジスタの入出力のシーケンス図である。
【図3】は本発明の実施形態のシフトレジスタの回路図である。
【図3a】は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図(その1)である。
【図3b】は図3に示すシフトレジスタにおけるクロック信号端の実現方式の回路図(その2)である。
【図4】は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。
【図5】は図4に示すシフトレジスタの入出力のシーケンス図である。
【図6】は図4に示すシフトレジスタのT1段階における動作の回路図である。
【図7】は図4に示すシフトレジスタのT2段階における動作の回路図である。
【図8】は図4に示すシフトレジスタのT3段階における動作の回路図である。
【図9】は図4に示すシフトレジスタのT4段階における動作の回路図である。
【図10】は図4に示すシフトレジスタのT5段階における動作の回路図である。
【図11】は本発明におけるシフトレジスタのもう一つの具体的な実施形態の回路図である。
【図12a】は図4に示すシフトレジスタの回路模擬結果のグラフである。
【図12b】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12c】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12d】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図12e】は図4に示すシフトレジスタの回路模擬結果のグラフである
【図13a】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13b】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13c】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13d】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図13e】は図11に示すシフトレジスタの回路模擬結果のグラフである。
【図14】は本発明の実施形態のゲートライン駆動装置のブロック図である。
【発明を実施するための最良の形態】
【0010】
では、図面を参照して本発明の実施形態のシフトレジスタとゲートライン駆動装置について詳しく説明する。
ここで説明される実施形態はただ本発明の一部の実施形態で、すべてではないことを明確にすべきである。本発明における実施形態に基づいて、当業者は創造的な働きを経ることなく獲得したすべてのほかの実施形態はいずれも本発明の保護範囲にある。図3に示すのは本発明の実施形態のシフトレジスタの回路図である。本実施形態におけるシフトレジスタは4つの薄膜トランジスタと1つの記憶容量と1つのプルダウンモジュールと該当する入出力端を備える。具体的に以下の手段を備える。
【0011】
ゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続されて、信号入力端Inputから送信されたハイレベルの信号を受信したときに、シフトレジスタを制御して動作を始めさせるための第1薄膜トランジスタM1と、ゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから入力されたハイレベルを受信したときにオンされることで、第3薄膜トランジスタM3が誤ってオンされないように、第1ノードPUをローレベルVssまで引き下げるための第2薄膜トランジスタM2と、ゲートが前記第1ノードPUに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端Outputに接続されて、オンされたら、クロック信号端のハイレベルを信号出力端Outputに伝えて、信号出力端Outputのハイレベルによって該シフトレジスタに対応する1行のゲートラインがオンするように駆動されるための第3薄膜トランジスタM3と、ゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから送信されたハイレベルを受信したときにオンされて、シフトレジスタがリセット段階において誤ってハイレベルを出力しないように信号出力端OutputがローレベルVssに引き下げられるための第4薄膜トランジスタM4と、記憶容量を形成するために第1ノードPUと信号出力端Outputの間に接続される容量C1と、クロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、シフトレジスタの非動作期間内に、第1ノードPUと信号出力端Outputをローレベルに維持するためのプルダウンモジュール1とを備える。
【0012】
本発明の実施形態のシフトレジスタは、前記プルダウンモジュール1がクロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間内に前記第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【0013】
図4は本発明におけるシフトレジスタの一つの具体的な実施形態の回路図である。図4から分かるように、前記シフトレジスタは8つの薄膜トランジスタと1つの記憶容量と該当する入出力端を備える。その中で、その8つの薄膜トランジスタは第1薄膜トランジスタM1と第2薄膜トランジスタM2と第3薄膜トランジスタM3と第4薄膜トランジスタM4と第5薄膜トランジスタM5と第6薄膜トランジスタM6と第7薄膜トランジスタM7と第8薄膜トランジスタM8である。記憶容量は容量C1である。入出力端は、信号入力端Inputと信号出力端Outputとリセット信号端Resetとローレベル信号端Vssとクロック信号端を備える。該クロック信号端は信号レベルが互いに逆相である第1クロック信号端CLKと第2クロック信号端CLKBを備える。ここで、信号入力端Inputがハイレベルである場合、第1クロック信号端CLKはローレベルで、第2クロック信号端CLKBはハイレベルである。
【0014】
本発明のシフトレジスタにおいて、第1薄膜トランジスタM1は、そのゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続される。第2薄膜トランジスタM2は、そのゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第3薄膜トランジスタM3は、そのゲートが前記第1ノードPUに接続されて、ドレーンが第1クロック信号端CLKに接続され、ソースが信号出力端Outputに接続される。第4薄膜トランジスタM4は、そのゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。第5薄膜トランジスタM5は、そのゲートとドレーンとが接続されて第2クロック信号端CLKBに接続され、ソースがプルダウンノードである第2ノードPDに接続される。第6薄膜トランジスタM6は、そのゲートが第1ノードPUに接続されて、ドレーンが第2ノードPDに接続されて、ソースがローレベル信号端Vssに接続される。第7薄膜トランジスタM7は、そのゲートが第2ノードPDに接続されて、ドレーンが第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続される。第8薄膜トランジスタM8は、そのゲートが第2ノードPDに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続される。容量C1は第1ノードPUと本段の出力端Outputの間に接続される。
【0015】
その中の第5薄膜トランジスタM5と第6薄膜トランジスタM6と第7薄膜トランジスタM7と第8薄膜トランジスタM8によって本実施形態におけるプルダウンモジュール1が形成される。プルダウンモジュール1は、前記シフトレジスタの非動作期間内に第1ノードPUと信号出力端Outputをローレベルに維持するので、第1ノードPUと信号出力端Outputがフローティング状態にあるのを回避することができる。よって、クロック信号端がハイレベルであるときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電量が大きくなることがないので、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
【0016】
説明する必要があるのは、図3aに示すように、本実施形態における前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端CLKと第2クロック信号端CLKBを備えることができ、信号入力端Inputがハイレベルである場合、第1クロック信号端CLKはローレベルで、第2クロック信号端CLKBはハイレベルであって、前記プルダウンモジュール1が第2クロック信号端CLKBに接続されるが、それに限られていない。図3bに示すように、本発明の他の実施形態において、前記クロック信号端はただ第1クロック信号端CLKを備えることができ、信号入力端Inputがハイレベルである場合、該第1クロック信号端CLKをローレベルに設定して、第1クロック信号端CLKとプルダウンモジュール1の間にインバータが接続される。該インバータは、第1クロック信号端CLKから送信されたレベルの信号を位相回転してプルダウンモジュール1に伝送する役割を持つ。例えば、第1クロック信号端CLKから送信されたレベルの信号がローレベルである場合に、該インバータを経てハイレベルになってプルダウンモジュール1に転送される一方、第1クロック信号端CLKから送信されたレベルの信号がハイレベルである場合に、該インバータを経てローレベルになってプルダウンモジュール1に転送される。ここでいうインバータは従来技術においてよく使われるインバータを採用することができる。
【0017】
図4に示すシフトレジスタと図5に示す入出力シーケンスを参照して、本発明の実施形態のシフトレジスタの動作のプロセスを説明する。そして、どのようにプルダウンモジュール1を利用してシフトレジスタの非動作期間内のノイズの干渉を低減するかについて詳しく説明する。
【0018】
図5は本実施形態のシフトレジスタの入出力のシーケンス図である。その中のT1〜T5の5つの段階を選ぶ。これからの説明と図6から図10において、1でハイレベル信号を、0でローレベル信号をそれぞれ表す。そして、図6から図10において、矢印で薄膜トランジスタのオンを、バツで薄膜トランジスタのオフをそれぞれ表す。
【0019】
T1の段階では、Input=1, CLK=0, CLKB=1, Reset=0。
図6に示すように、Input=1であるので、第1薄膜トランジスタM1がオンされ、シフトレジスタを制御して動作を始めさせる。信号入力端Inputは第1薄膜トランジスタM1によって第1ノードPUを引き上げて記憶容量C1を充電する。CLKB=1であるので、第5薄膜トランジスタM5がオンされ、第2ノードPDをハイレベルに引き上げる。しかし、第1ノードPUが引き上げられたので、第6薄膜トランジスタM6がオンされ、第2ノードPDをローレベルVssに引き下げる。よって、第7薄膜トランジスタM7が第1ノードPUをローレベルVssに引き下げないように、第7薄膜トランジスタM7と第8薄膜トランジスタM8をオンのままにできる。第5薄膜トランジスタM5が第2ノードPDを引き上げる場合に、第6薄膜トランジスタM6が第2ノードPDを引き下げることができるので、第5薄膜トランジスタM5と第6薄膜トランジスタM6によってインバータが構成される。第1ノードPUがハイレベルであるときに、第3薄膜トランジスタM3がオンにされるが、CLK=0であるので、信号出力端Outputがローレベルを出力する。T1の段階は該シフトレジスタにおける記憶容量C1の充電段階である。
【0020】
T2の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図7に示すように、Input=0であるので、第1薄膜トランジスタM1がオフされ、記憶容量C1のブートストラッピング作用によって、第1ノードPUがさらに引き上げられる。CLKB=0であるので、第5薄膜トランジスタM5がオフされて、第1ノードPUが引き上げられると、第6薄膜トランジスタM6がオンされ、第2ノードPDをローレベルVssに引き下げる。そこで、第2ノードPDがローレベルに保持される。CLK=1であるので、第1ノードPUがハイレベルであるときに、第3薄膜トランジスタM3がオンされて、第1クロック信号端CLKにおけるハイレベルを信号出力端Outputに出力して、さらに信号出力端Outputによって該ハイレベルを前記シフトレジスタに対応する1行のゲートラインに出力して、液晶パネルの表示領域におけるこの行のゲートライン上のすべての薄膜トランジスタがオンされて、データラインは信号を書き始める。T2の段階は該シフトレジスタのオンの段階である。
【0021】
T3の段階では、Input=0, CLK=0, CLKB=1, Reset=1。
図8に示すように、Reset =1であるので、第2薄膜トランジスタM2と第4薄膜トランジスタM4がオンされる。第2薄膜トランジスタM2がオンにされたら、第1ノードPUをローレベルVssに引き下げて、第4薄膜トランジスタM4がオンにされたら、信号出力端OutputをローレベルVssに引き下げて、信号出力端Outputにローレベルを出力させる。また、CLKB=1であるので、第5薄膜トランジスタM5がオンされ、第2ノードPDを引き上げる(このときに、第1ノードPUがローレベルであるので、第6薄膜トランジスタM6がオフされる)。第2ノードPDがハイレベルのときに、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。第7薄膜トランジスタM7と第8薄膜トランジスタM8が同時にオンされることができ、最終的に信号出力端Outputにローレベルを出力させることができるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは信号出力端Outputがローレベルを出力するのを維持できる。このような設置は二重保険の効果をもたらして、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
【0022】
T4の段階では、Input=0, CLK=1, CLKB=0, Reset=0。
図9に示すように、CLKB=0,Reset =0であるので、第5薄膜トランジスタM5と第2薄膜トランジスタM2と第4薄膜トランジスタM4がオフされ、第2ノードPDがハイレベルのまま、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
【0023】
T5の段階では、Input=0, CLK=0, CLKB=1, Reset=0。
図10に示すように、CLKB=1であるので、第5薄膜トランジスタM5がオンされて、第2ノードPDにハイレベルを維持させ、第7薄膜トランジスタM7と第8薄膜トランジスタM8にオンを維持させる。第7薄膜トランジスタM7がオンされることで第1ノードPUをローレベルVssに引き下げることができ、第8薄膜トランジスタM8がオンされることで信号出力端OutputをローレベルVssに引き下げることができる。そこで、信号出力端Outputが他の干渉信号の作用でハイレベルになって、それが制御する1行のゲートラインがハイレベルの作用でオンされ、最終的にゲートラインが誤ってオープンされることをさらに回避できる。
これから、次に信号入力端Inputがハイレベルになるまで、該シフトレジスタがT4とT5の段階を繰り返す。この時期はシフトレジスタの非動作期間と呼ばれる。T1〜T3の段階はシフトレジスタの動作期間と呼ばれてもいい。前記説明から分かるように、シフトレジスタの非動作期間内に、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンを維持するように、第2ノードPDがハイレベルを維持して、第1ノードPUと信号出力端Outputにローレベルを維持させる。そこで、プルダウンモジュール1を利用してシフトレジスタの非動作期間ないのノイズの干渉を低減した。
【0024】
以上から分かるように、図4に示すシフトレジスタの実施形態はシフトレジスタの役割を果たしただけではなくて、ノイズの干渉を低減することもできる。さらに重要なのは、該シフトレジスタはただ8つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。
また、図11に示すのは本発明のシフトレジスタのほかの具体実施形態である。本実施形態におけるシフトレジスタは、さらにゲートが第1クロック信号端CLに接続され、ドレーンが第2ノードPDに接続され、ソースがローレベル信号端Vssに接続される第9薄膜トランジスタM9を含むのを除いて、図4に示す実施形態におけるシフトレジスタとは基本的同じものである。
【0025】
説明する必要があるのは、本実施形態におけるシフトレジスタの入出力のシーケンスは図5に示す入出力のシーケンスと同じく、動作の過程も基本的に同じである。以下、図12aから図12eと図13aから図13eを参照して、両者の動作の過程と回路模擬結果の相違点を主に説明する。
【0026】
本実施形態のシフトレジスタのT1の段階は前記T1の段階と同じである。
本実施形態のシフトレジスタのT2の段階は前記T2の段階と異なる。前記T2の段階内の動作以外、本実施形態のT2の段階において、CLK=1であるので、第2ノードPDが制御する第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされないように、第9薄膜トランジスタM9がオンされて、第2ノードPDをローレベルVssに引き下げる。説明する必要があるのは、前記T2の段階から分かるように、本実施形態のT2の段階において、第6薄膜トランジスタM6と第9薄膜トランジスタM9が同時にオンされることができ、そして最終的に第2ノードPDがローレベルに引き下げられるので、この二つの薄膜トランジスタの中の一つが壊れたら、他の一つは第2ノードPDにローレベルに維持させることできる。このような設置は二重保険の効果をもたらした。第2ノードPDがローレベルを維持しているときに、第1ノードPUと信号出力端Outputが引き下げられないように、第7薄膜トランジスタM7と第8薄膜トランジスタM8にオフを維持させることができ、最終的に信号出力端OutputがT2の段階においてハイレベルを出力するのを保証できる。
【0027】
本実施形態のシフトレジスタのT3の段階は前記T3の段階と同じである。
本実施形態のシフトレジスタのT4の段階は前記T4の段階と異なる。前記T4の段階ないの動作以外、本実施形態のT4の段階において、CLK=1であるので、第2ノードPDが制御する第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされないように、第9薄膜トランジスタM9がオンされて、第2ノードPDをローレベルVssに引き下げる。
【0028】
本実施形態のシフトレジスタのT5の段階は前記T5の段階と同じである。
前記説明から分かるように、図12aから図12eは図4に示すシフトレジスタの回路模擬結果のグラフである。図4に示すシフトレジスタの非動作期間において、第2ノードPDは常時ハイレベルを保ち、そのオンデューティーが100%と高い。それによって、第7薄膜トランジスタM7と第8薄膜トランジスタM8は常時オンの状態を維持する。このような長い時間のオンの状態によって、第7薄膜トランジスタM7と第8薄膜トランジスタM8にずっと電圧を印加しなければならないので、第7薄膜トランジスタM7と第8薄膜トランジスタM8の閾値電圧のオフセットを起こし、最終的に、第7薄膜トランジスタM7と第8薄膜トランジスタM8がオンされることができなくなってシフトレジスタの使用寿命にまで影響が及ぼす。
【0029】
図13aから図13eに示すのは図11に示すシフトレジスタの回路模擬結果のグラフである。図11に示すシフトレジスタの非動作期間において、第2ノードPDは重複するT4の段階内にローレベルを保ち、重複するT5の段階だけにおいてハイレベルを保つので、そのオンデューティーがおよそ50%である。それによって、第7薄膜トランジスタM7と第8薄膜トランジスタM8は常時オンの状態を維持するのを回避したので、第7薄膜トランジスタM7と第8薄膜トランジスタM8の閾値電圧のオフセットを低くして、シフトレジスタに割りと長い使用寿命を与える。
【0030】
図4に示すシフトレジスタと類似して、図11に示すシフトレジスタの実施形態はシフトレジスタの役割を果たすだけではなくて、ノイズの干渉を低減し、第2ノードPDが制御する薄膜トランジスタM7とM8に割りと低いオンデューティーを持たせることができる。さらに重要なのは、該シフトレジスタはただ9つの薄膜トランジスタと1つの記憶容量を利用した。これだけ少ない薄膜トランジスタと記憶容量の使用数はシフトレジスタが占める空間を減少できるだけではなく、シフトレジスタ内部ひいてはゲートライン駆動装置内部の配線も最良化して、配線とスルーホールが重なる領域を減少することができるので、液晶表示パネルのフレームの繊細化設計を容易に実現できる。
【0031】
説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態について、実際の使用中、それらは水素化非結晶シリコン薄膜トランジスタにだけではなく、ほかの薄膜トランジスタにも適用できる。ほかに説明する必要があるのは、前記図4と図11に示すシフトレジスタの実施形態において使用されている薄膜トランジスタのソースとドレーンは互いに対称である。
【0032】
ほかに、本発明の実施形態はさらにゲートライン駆動装置を提供する。図14に示すように、前記ゲートライン駆動装置は直列に接続された複数のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力される。
【0033】
便宜のため、図14に5つのシフトレジスタだけが表示されて、それぞれ第N−2段シフトレジスタと、第N−1段シフトレジスタと、第N段シフトレジスタと、第N+1段シフトレジスタと、第N+2段シフトレジスタとである。ただし、第N段シフトレジスタの出力Output(n)は、第N−1段シフトレジスタをオフするように第N−1段シフトレジスタへフィードバックするとともに、第N+1段シフトレジスタのトリガー信号として該第N+1段シフトレジスタに出力する。
図3を参照して、本実施形態におけるシフトレジスタは4つの薄膜トランジスタと、1つの記憶容量と、1つのプルダウンモジュールと、該当する入出力端を含む。具体的に、
【0034】
ゲートとドレーンとが接続されて信号入力端Inputに接続され、ソースがプルアップノードである第1ノードPUに接続されて、信号入力端Inputから送信されたハイレベルの信号を受信したときに、シフトレジスタを制御して動作を始めさせるための第1薄膜トランジスタM1と、ゲートがリセット信号端Resetに接続されて、ドレーンが前記第1ノードPUに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから入力されたハイレベルを受信したときにオンされることで、第3薄膜トランジスタM3が誤ってオンされないように、第1ノードPUをローレベルVssまで引き下げるための第2薄膜トランジスタM2と、ゲートが前記第1ノードPUに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端Outputに接続されて、オンされたら、クロック信号端のハイレベルを信号出力端Outputに伝えて、信号出力端Outputのハイレベルによって該シフトレジスタに対応する1行のゲートラインがオンするように駆動されるための第3薄膜トランジスタM3と、ゲートがリセット信号端Resetに接続されて、ドレーンが信号出力端Outputに接続されて、ソースがローレベル信号端Vssに接続されて、リセット信号端Resetから送信されたハイレベルを受信したときにオンされて、シフトレジスタがリセット段階において誤ってハイレベルを出力しないように信号出力端OutputがローレベルVssに引き下げられるための第4薄膜トランジスタM4と、記憶容量を形成するために第1ノードPUと信号出力端Outputの間に接続される容量C1と、クロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、シフトレジスタの非動作期間内に、第1ノードPUと信号出力端Outputをローレベルに維持するためのプルダウンモジュール1とを備える。
【0035】
本発明の実施形態が提供するゲートライン駆動装置において、プルダウンモジュール1がクロック信号端と第1ノードPUと信号出力端Outputの間に接続され、ローレベル信号端Vssに接続されて、前記シフトレジスタの非動作期間において第1ノードPUと信号出力端Outputがローレベルであるのを維持するので、第1ノードPUと信号出力端Outputがフローティング(Floating)状態にあることを回避できる。それによって、クロック信号端がハイレベルのときに、第3薄膜トランジスタM3の寄生容量によってそのドレーンの電流が大きくならなくて、シフトレジスタの非動作期間におけるノイズの干渉を低減した。
説明する必要があるのは、本実施形態のゲートライン駆動装置に使用されるシフトレジスタは前記シフトレジスタの実施形態に使用されているシフトレジスタと機能と構造上同じであるので、同じ技術的問題を解決して同じ予想の効果を達成することができる。
【0036】
前記に述べるのは本発明の具体的実施形態だけであって、本発明の保護範囲はそれに限られない。いずれの本分野の技術を熟知する当業者が本発明が公開する技術的範囲において容易に思いつく変化や入れ替えは本発明の保護範囲に含むはずである。そこで、本発明の保護範囲は請求範囲によって決められる。
【符号の説明】
【0037】
M1,M2,M3,M4,M5,M6,M7,M8,M9…薄膜トランジスタ
C1…容量
1…プルダウンモジュール
【特許請求の範囲】
【請求項1】
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタ。
【請求項2】
前記プルダウンモジュールはさらに、
ゲートとドレーンとが接続され、クロック信号端に接続されて、ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンが前記第2ノードに接続されて、ソースがローレベル信号端に接続される第6薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第7薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第8薄膜トランジスタと
を備える請求項1に記載のシフトレジスタ。
【請求項3】
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続されて、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
【請求項4】
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて第2クロック信号端に接続される請求項2に記載のシフトレジスタ。
【請求項5】
前記クロック信号端は第1クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端がローレベルになり、第1クロック信号端と前記プルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
【請求項6】
前記クロック信号端は第1クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端がローレベルになり、第1クロック信号端とプルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて前記インバータに接続される請求項2に記載のシフトレジスタ。
【請求項7】
前記シフトレジスタはさらに、
ゲートが第1クロック信号端に接続され、ドレーンが前記第2ノードに接続され、ソースがローレベル信号端に接続される第9薄膜トランジスタ
を備える請求項4又は6に記載のシフトレジスタ。
【請求項8】
直列に接続される複数の請求項1から7のいずれか一項に記載のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されるゲートライン駆動装置。
【請求項1】
ゲートとドレーンとが接続されて信号入力端に接続され、ソースがプルアップノードである第1ノードに接続される第1薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第2薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンがクロック信号端に接続されて、ソースが信号出力端に接続される第3薄膜トランジスタと、
ゲートがリセット信号端に接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第4薄膜トランジスタと、
前記第1ノードと信号出力端の間に接続される容量と、
クロック信号端と第1ノードと信号出力端の間に接続されてローレベル信号端に接続され、前記シフトレジスタの非動作期間内に、前記第1ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと
を備えるシフトレジスタ。
【請求項2】
前記プルダウンモジュールはさらに、
ゲートとドレーンとが接続され、クロック信号端に接続されて、ソースがプルダウンノードである第2ノードに接続される第5薄膜トランジスタと、
ゲートが前記第1ノードに接続されて、ドレーンが前記第2ノードに接続されて、ソースがローレベル信号端に接続される第6薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが前記第1ノードに接続されて、ソースがローレベル信号端に接続される第7薄膜トランジスタと、
ゲートが前記第2ノードに接続されて、ドレーンが信号出力端に接続されて、ソースがローレベル信号端に接続される第8薄膜トランジスタと
を備える請求項1に記載のシフトレジスタ。
【請求項3】
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続されて、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
【請求項4】
前記クロック信号端は信号レベルが互いに逆相である第1クロック信号端と第2クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端はローレベルであり、
前記プルダウンモジュールが第2クロック信号端に接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて第2クロック信号端に接続される請求項2に記載のシフトレジスタ。
【請求項5】
前記クロック信号端は第1クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端がローレベルになり、第1クロック信号端と前記プルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続される請求項1に記載のシフトレジスタ。
【請求項6】
前記クロック信号端は第1クロック信号端を備え、信号入力端がハイレベルであるときに、第1クロック信号端がローレベルになり、第1クロック信号端とプルダウンモジュールの間にインバータが接続され、第3薄膜トランジスタのドレーンが第1クロック信号端に接続され、第5薄膜トランジスタのゲートとドレーンとが接続されて前記インバータに接続される請求項2に記載のシフトレジスタ。
【請求項7】
前記シフトレジスタはさらに、
ゲートが第1クロック信号端に接続され、ドレーンが前記第2ノードに接続され、ソースがローレベル信号端に接続される第9薄膜トランジスタ
を備える請求項4又は6に記載のシフトレジスタ。
【請求項8】
直列に接続される複数の請求項1から7のいずれか一項に記載のシフトレジスタを備え、最初のシフトレジスタと最後のシフトレジスタを除いて、ほかの各シフトレジスタから、それに隣接する次のシフトレジスタの信号入力端にトリガー信号が入力され、それに隣接する前のシフトレジスタのリセット信号端にリセット信号が入力されるゲートライン駆動装置。
【図1】
【図2】
【図3】
【図3a】
【図3b】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図13a】
【図13b】
【図13c】
【図13d】
【図13e】
【図14】
【図2】
【図3】
【図3a】
【図3b】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図13a】
【図13b】
【図13c】
【図13d】
【図13e】
【図14】
【公開番号】特開2012−221551(P2012−221551A)
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願番号】特願2012−87167(P2012−87167)
【出願日】平成24年4月6日(2012.4.6)
【出願人】(507134301)北京京東方光電科技有限公司 (90)
【Fターム(参考)】
【公開日】平成24年11月12日(2012.11.12)
【国際特許分類】
【出願日】平成24年4月6日(2012.4.6)
【出願人】(507134301)北京京東方光電科技有限公司 (90)
【Fターム(参考)】
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