シフトレジスタ回路
【課題】部分表示機能を備える走査線駆動回路に適用できる単位シフトレジスタの駆動能力の向上および動作の高速化を図る。
【解決手段】ゲート線駆動回路を構成する単位シフトレジスタＳＲkは、第１クロック信号ＣＬＫを第１出力端子ＯＵＴに供給するトランジスタＱ１、第２クロック信号ＣＬＫＳを第２出力端子ＯＵＴＳに供給するトランジスタＱ１Ｓ、前段のシフト信号ＳＨk-1の活性化に応じてトランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３、および、ノードＮ１とトランジスタＱ１Ｓのゲート（ノードＮ１Ｓ）との間に接続するトランジスタＱ８を備える。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、且つ、特定の期間（表示無効期間）は第２クロック信号ＣＬＫＳのみが活性化する。
【解決手段】ゲート線駆動回路を構成する単位シフトレジスタＳＲkは、第１クロック信号ＣＬＫを第１出力端子ＯＵＴに供給するトランジスタＱ１、第２クロック信号ＣＬＫＳを第２出力端子ＯＵＴＳに供給するトランジスタＱ１Ｓ、前段のシフト信号ＳＨk-1の活性化に応じてトランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３、および、ノードＮ１とトランジスタＱ１Ｓのゲート（ノードＮ１Ｓ）との間に接続するトランジスタＱ８を備える。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、且つ、特定の期間（表示無効期間）は第２クロック信号ＣＬＫＳのみが活性化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線駆動回路に適用可能なシフトレジスタ回路に関するものであり、特に、部分表示機能を備える画像表示装置に使用され、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
表示装置の分野においては、表示を画面の一部のみに限定する「部分表示」を行うことによって低消費電力化を図る技術が知られている。特に下記の特許文献１，２では、同一導電型の電界効果トランジスタのみで構成されるシフトレジスタが用いられている。表示装置に搭載するシフトレジスタを同一導電型のトランジスタのみで構成すると、表示装置の製造プロセスにおける工程数を少なくして製造コストの低減を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４０４９０号公報
【特許文献２】特開２００８−５８９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力信号は、ゲート線に供給されると共に、次段あるいは後段の単位シフトレジスタにも入力される。
【０００６】
例えば特許文献１には、部分表示に対応可能な走査線線駆動回路が開示されており、同文献の図３には、それを構成する単位シフトレジスタ（Ｕａ）の回路構成が示されている。当該単位シフトレジスタ（Ｕａ）は、走査線を駆動する走査信号（Ｙ）と、次段の単位シフトレジスタに送られる転送信号（Ｇ）とを出力する。当該単位シフトレジスタ（Ｕａ）において、転送信号（Ｇ）を生成する転送信号生成部（１１０Ａ）は常に動作するが、転送信号（Ｇ）を生成する走査信号生成部（１２０Ａ）は部分表示において表示が必要な画素ラインの選択期間（表示有効期間）にのみ動作するように制御される。
【０００７】
走査信号生成部（１２０Ａ）は第１クロック端子（Ｐ）と走査信号出力端子（ｙ）との間に接続した第１トランジスタ（１２１）を備える。転送信号生成部（１１０Ａ）は、第２クロック端子（Ａ）と転送信号出力端子（ｇ）との間に接続した第２トランジスタ（１１１）を備える。第１および第２トランジスタ（１２１，１１１）は、ゲートが互いに接続されており、共に同じタイミングでオン、オフが切り替わる。
【０００８】
ここで、各単位シフトレジスタ（Ｕａ）の第２クロック端子（Ａ）に入力される第２クロック信号（ＹＣＫ１／ＹＣＫ２）は常に一定周期で活性化するが、第１クロック端子（Ｐ）に入力される第１クロック信号（Ｐ１／Ｐ２）は、表示有効期間にのみ一定周期で活性化され、その他の期間（表示無効期間）には非活性レベルに維持される。これにより、走査信号（Ｙ）は表示有効期間のみに活性化される。その結果、一部の画素ラインのみが駆動されることになり、画面の部分的な表示（部分表示）が達成される。
【０００９】
ところで、特許文献１の図３の単位シフトレジスタ（Ｕａ）においては、第２トランジスタ（１１１）のソース（転送信号出力端子（ｇ））とゲートとの間には容量素子（１１３）が接続されている。この容量素子（１１３）は、転送信号（Ｇ）が活性化するときに第２トランジスタ（１１１）のゲートを昇圧し、第２トランジスタ（１１１）の駆動能力（電流を流す能力）を高める働きをする。第２トランジスタ（１１１）のゲートが充分に昇圧されれば、第２トランジスタ（１１１）は非飽和領域で動作し、転送信号（Ｇ）の活性レベルの電位はより高くなる。
【００１０】
上記したように、第１および第２トランジスタ（１２１，１１１）はゲートが互いに接続されているので、第２トランジスタ（１１１）のゲートが昇圧されれば、第１トランジスタ（１２１）も同様に駆動能力が高くなる。ここでは、第１および第２トランジスタ（１２１，１１１）のゲートが接続するノード（α）を「ゲートノード」と称する。
【００１１】
第１および第２トランジスタ（１２１，１１１）は、それぞれゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル容量）を有する。表示有効期間においては、第１および第２トランジスタ（１２１，１１１）がオンしたとき、第１クロック信号（Ｐ１／Ｐ２）および第２クロック信号（ＹＣＫ１／ＹＣＫ２）の活性化に応じて、転送信号出力端子（ｇ）と走査信号出力端子（ｙ）の両方が充電されるため、第１および第２トランジスタ（１２１，１１１）のゲート容量は、どちらも上記の容量素子（１１３）と共にゲートノード（α）を昇圧するように機能する。
【００１２】
しかし表示無効期間では、第２クロック信号（ＹＣＫ１／ＹＣＫ２）は活性化されるが第１クロック信号（Ｐ１／Ｐ２）が活性化されないので、第１および第２トランジスタ（１２１，１１１）がオンしても、転送信号出力端子（ｇ）が充電されるのみで走査信号出力端子（ｙ）は充電されない。この場合、第２トランジスタ（１１１）のゲート容量はゲートノード（α）を昇圧するように機能するが、第１トランジスタ（１２１）のゲート容量はそれを妨げるように働く。これが原因でゲートノード（α）の昇圧が不充分になると、表示無効期間における単位シフトレジスタ（Ｕａ）の第２トランジスタ（１１１）の駆動能力が低下する。このことは単位シフトレジスタ（Ｕａ）の高速動作化の妨げとなり、走査線駆動回路の動作マージンを低下させる原因となる。
【００１３】
第１トランジスタ（１２１）は、大きな負荷容量を持つゲート線を駆動するために高い駆動能力が必要とされ、ゲート幅が広く設定される。このため第１トランジスタ（１２１）のゲート容量は大きな値となり（ゲート容量はゲート幅とゲート長の積に比例する）、この問題が生じ易い。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、部分表示機能を備える走査線駆動回路に適用できる単位シフトレジスタの駆動能力の向上および動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の局面に係るシフトレジスタ回路は、入力端子、第１および第２出力端子、第１および第２クロック端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードを充電する第３トランジスタと、前記第１ノードと前記第２ノードとの間に接続された第４トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１６】
本発明の第２の局面に係るシフトレジスタ回路は、入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、前記入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する第４トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１７】
本発明の第３の局面に係るシフトレジスタ回路は、第１および第２入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードに、前記第１電圧信号を供給する第３トランジスタと、前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードまたは前記第２ノードに、前記第２電圧信号を供給する第４トランジスタと、前記第１ノードと前記第２ノードとの間に接続された第５トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１８】
本発明の第４の局面に係るシフトレジスタ回路は、第１および第２入力端子、第１および第２出力端子、第１および第２クロック端子と、互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、前記第１入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードに前記第１電圧信号を供給する第５トランジスタと、前記第２入力信号の活性化に応じて、前記第２ノードに前記第２電圧信号を供給する第６トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【発明の効果】
【００１９】
本発明に係るシフトレジスタ回路によれば、第２出力信号（シフト信号）を活性化する際、第２出力端子を充電する第２トランジスタの制御電極と、第１出力信号（ゲート線駆動信号）の第１出力端子を充電する第２トランジスタの制御電極との間が電気的に分離される。よって第１出力信号を活性化させる期間（表示有効期間）であるか否かに関わらず、第２トランジスタの駆動能力を高く維持できる。
【図面の簡単な説明】
【００２０】
【図１】液晶表示装置の構成を示す概略ブロック図である。
【図２】本発明の実施の形態に係るゲート線駆動回路の構成の構成を示す図である。
【図３】実施の形態に係る単位シフトレジスタの回路図である。
【図４】実施の形態に係るゲート線駆動回路の動作を示すタイミング図である。
【図５】実施の形態の第１の変更例に係る単位シフトレジスタの回路図である。
【図６】実施の形態の第２の変更例に係る単位シフトレジスタの回路図である。
【図７】実施の形態の第３の変更例に係る単位シフトレジスタの回路図である。
【図８】実施の形態の第４の変更例に係る単位シフトレジスタの回路図である。
【図９】実施の形態の第５の変更例に係る単位シフトレジスタの回路図である。
【図１０】実施の形態の第６の変更例に係る単位シフトレジスタの回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００２２】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００２３】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００２４】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２５】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２６】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２７】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２８】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２９】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４に示すΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００３０】
＜実施の形態＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等の電気光学装置に広く適用可能である。
【００３１】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００３２】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００３３】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３４】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３５】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３６】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３７】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３８】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３９】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４０】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４１】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００４２】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００４３】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００４４】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４５】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
【００４６】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…ＳＲnで構成されるシフトレジスタから成っている（説明の便宜上、縦続接続する単位シフトレジスタＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４７】
各単位シフトレジスタＳＲは、入力端子ＩＮ、第１出力端子ＯＵＴ、第２出力端子ＯＵＴＳ、リセット端子ＲＳＴ、第１クロック端子ＣＫ、第２クロック端子ＣＫＳを有している。第１出力端子ＯＵＴは、対応するゲート線ＧＬに接続される。
【００４８】
各単位シフトレジスタＳＲの第１出力端子ＯＵＴは、対応するゲート線ＧＬを駆動するためのゲート線駆動信号Ｇ（第１出力信号）を出力するものである。ゲート線駆動信号Ｇはいわゆる垂直（又は水平）走査パルスとして機能する。
【００４９】
各単位シフトレジスタＳＲの第２出力端子ＯＵＴＳは、ゲート線駆動回路３０における信号のシフト動作を規定するシフト信号ＳＨ（第２出力信号）を出力するものである。各単位シフトレジスタＳＲの入力端子ＩＮには、前段の単位シフトレジスタＳＲが出力したシフト信号ＳＨが入力信号として供給される。但し、第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として供給される。
【００５０】
また各単位シフトレジスタＳＲのシフト信号ＳＨは、その前段の単位シフトレジスタＳＲのリセット端子ＲＳＴにも供給される。つまり各単位シフトレジスタＳＲのリセット端子ＲＳＴには、次段の単位シフトレジスタＳＲが出力したシフト信号ＳＨがリセット信号として供給される。但し、最後段（第ｎステージ）の単位シフトレジスタＳＲnのリセット端子ＲＳＴには上記のスタートパルスＳＰがリセット信号として供給される。
【００５１】
各単位シフトレジスタＳＲの第１クロック端子ＣＫには、第１クロック信号発生器３１Ａが生成するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。図２の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…の第１クロック端子ＣＫにはクロック信号ＣＬＫが供給され、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…の第１クロック端子ＣＫには、クロック信号／ＣＬＫが供給される。
【００５２】
各単位シフトレジスタＳＲの第２クロック端子ＣＫＳには、第２クロック信号発生器３１Ｂが生成するクロック信号ＣＬＫＳ，／ＣＬＫＳのいずれかが供給される。図２の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…の第２クロック端子ＣＫＳにはクロック信号ＣＬＫＳが供給され、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…の第２クロック端子ＣＫＳには、クロック信号／ＣＬＫＳが供給される。
【００５３】
以下、説明の便宜のため、第１クロック信号発生器３１Ａが生成するクロック信号ＣＬＫ，／ＣＬＫの各々を「第１クロック信号」、第２クロック信号発生器３１Ｂが生成する第２クロック信号ＣＬＫＳ，／ＣＬＫＳの各々を「第２クロック信号」と称する。
【００５４】
第１クロック信号ＣＬＫ，／ＣＬＫは、互いに位相の異なる（活性期間が重ならない）２相のクロック信号である。第１クロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００５５】
第２クロック信号ＣＬＫＳ，／ＣＬＫＳもまた、互いに位相の異なる（活性期間が重ならない）２相のクロック信号であり、第１クロック信号ＣＬＫ，／ＣＬＫと同様に、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、第１クロック信号／ＣＬＫと第２クロック信号／ＣＬＫＳは同位相である。
【００５６】
本実施の形態に係る各単位シフトレジスタＳＲにおいては、第１クロック信号ＣＬＫ，／ＣＬＫは、ゲート線駆動信号Ｇを活性化させるための信号として用いられ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳは、シフト信号ＳＨを活性化させるための信号として用いられる。
【００５７】
第２クロック信号ＣＬＫＳ，／ＣＬＫＳは、各フレームにおいて常に一定周期（２水平走査期間に相当）で活性化されるが、第１クロック信号ＣＬＫ，／ＣＬＫは、表示が必要な画素ラインの選択期間（表示有効期間）にのみ活性化される。つまり、部分表示が実行されるとき、第１クロック信号ＣＬＫ，／ＣＬＫは、表示有効期間にのみ活性化され、その他の期間（表示無効期間）は非活性レベルに維持される。よって第１クロック信号ＣＬＫ，／ＣＬＫは、第２クロック信号ＣＬＫＳ，／ＣＬＫＳの波形の一部を取り出した波形の信号となる。なお、通常の全画面表示の場合には、第１クロック信号ＣＬＫ，／ＣＬＫも第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に、常に一定周期で活性化される。
【００５８】
詳細は後述するが、ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、第２クロック信号ＣＬＫＳ，／ＣＬＫＳに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは前段のシフト信号ＳＨ）を時間的にシフトさせながら、次段の単位シフトレジスタＳＲへと伝達するように動作する。その結果、各単位シフトレジスタＳＲのシフト信号ＳＨは、ＳＨ1、ＳＨ2、ＳＨ3…と順番に活性化される。
【００５９】
また各単位シフトレジスタＳＲは、シフト信号ＳＨを活性化させる際、第１クロック信号ＣＬＫ，／ＣＬＫの活性化に応じてゲート線駆動信号Ｇも活性化させる。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、また第１クロック信号／ＣＬＫと第２クロック信号／ＣＬＫＳも同位相なので、ゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は、それぞれシフト信号ＳＨ1，ＳＨ2，ＳＨ3…と同じタイミングで活性化される。その結果、ゲート線ＧＬ1，ＧＬ2，ＧＬ３…が順番に活性化される。但し、第１クロック信号ＣＬＫ，／ＣＬＫは表示有効期間にのみ活性化するので、部分表示が実行される場合、表示有効期間に対応するゲート線ＧＬのみが活性化されることになる。
【００６０】
図３は、本発明の単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０において、縦続接続した複数の単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、代表的に第ｋ段目の単位シフトレジスタＳＲkの構成について説明する。本実施の形態では、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴを用いた例を示す。
【００６１】
図３の如く、単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、第１出力端子ＯＵＴ、第２出力端子ＯＵＴＳ、第１クロック端子ＣＫ、第２クロック端子ＣＫＳおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルでもよい。
【００６２】
以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位としているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００６３】
単位シフトレジスタＳＲkにおいて、ゲート線駆動信号Ｇkの出力段は、ゲート線ＧＬkの選択期間かつ表示有効期間のときにゲート線駆動信号Ｇkを活性レベル（Ｈレベル）にするトランジスタＱ１と、ゲート線ＧＬkの非選択期間にゲート線駆動信号Ｇkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２とから構成されている。
【００６４】
トランジスタＱ１は、第１出力端子ＯＵＴと第１クロック端子ＣＫとの間に接続しており、第１クロック端子ＣＫに入力される第１クロック信号（ＣＬＫまたは／ＣＬＫ）を第１出力端子ＯＵＴに供給することによりゲート線駆動信号Ｇkを活性化させる。またトランジスタＱ２は、第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、第１出力端子ＯＵＴを放電して電位ＶＳＳにすることで、ゲート線駆動信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００６５】
トランジスタＱ１のゲート・ソース間（即ち第１出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ（昇圧容量）が設けられている。この容量素子Ｃは、第１出力端子ＯＵＴとノードＮ１との間を容量結合し、第１出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃは、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。
【００６６】
シフト信号ＳＨkの出力段は、ゲート線ＧＬkの選択期間にシフト信号ＳＨkを活性レベル（Ｈレベル）にするトランジスタＱ１Ｓと、ゲート線ＧＬkの非選択期間にシフト信号ＳＨkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２Ｓとから構成されている。
【００６７】
トランジスタＱ１Ｓは、第２出力端子ＯＵＴＳと第２クロック端子ＣＫＳとの間に接続しており、第２クロック端子ＣＫＳに入力される第２クロック信号（ＣＬＫＳまたは／ＣＬＫＳ）を第２出力端子ＯＵＴＳに供給することによりシフト信号ＳＨkを活性化させる。またトランジスタＱ２Ｓは、第２出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続しており、第２出力端子ＯＵＴＳを放電して電位ＶＳＳにすることで、シフト信号ＳＨkを非活性レベルに維持する。トランジスタＱ２ＳのゲートはノードＮ２に接続される。トランジスタＱ１Ｓのゲートが接続するノードを「ノードＮ１Ｓ」と定義する。
【００６８】
本実施の形態の単位シフトレジスタＳＲkでは、ノードＮ１とノードＮ１Ｓとの間に、第２電源端子Ｓ２に接続されたゲートを有するトランジスタＱ８が接続される。
【００６９】
トランジスタＱ１Ｓのゲート・ソース間（即ち第２出力端子ＯＵＴＳとノードＮ１Ｓとの間）には容量素子ＣＳ（昇圧容量）が設けられている。この容量素子ＣＳは、第２出力端子ＯＵＴＳとノードＮ１Ｓとの間を容量結合し、第２出力端子ＯＵＴＳのレベル上昇に伴うノードＮ１Ｓの昇圧効果を高めるためのものである。但し、容量素子ＣＳは、トランジスタＱ１Ｓのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。
【００７０】
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。トランジスタＱ３のドレインは第３電源端子Ｓ３に接続させてもよい。
【００７１】
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）である期間、ノードＮ１を放電して当該ノードＮ１を非活性レベル（Ｌレベル）に維持するよう機能する。
【００７２】
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１，Ｑ１Ｓ（出力プルアップトランジスタ）を駆動する「プルアップ駆動回路」を構成している。
【００７３】
一方、ノードＮ２と第３電源端子Ｓ３との間には、ゲートが第３電源端子Ｓ３に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。
【００７４】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定される。よってトランジスタＱ７のゲート（ノードＮ１）がＨレベルになってトランジスタＱ７がオンすると、ノードＮ２は放電されてＬレベルになる。逆にノードＮ１のＬレベルになりトランジスタＱ７がオフすると、ノードＮ２はトランジスタＱ６により充電されてＨレベルになる。
【００７５】
つまりトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２，Ｑ２Ｓ（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。
【００７６】
図３の単位シフトレジスタＳＲkの動作を説明する。説明の簡単のため、単位シフトレジスタＳＲkにおいては、第１クロック端子ＣＫには第１クロック信号ＣＬＫが、第２クロック端子ＣＫＳには第２クロック信号ＣＬＫＳが、それぞれ入力されているものとする（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
【００７７】
また、第１電源端子Ｓ１に供給されるロー側電源電位ＶＳＳを基準電位（０［Ｖ］）と仮定する。そして第１クロック信号ＣＬＫ，／ＣＬＫ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳおよびスタートパルスＳＰのＬレベル電位は全てＶＳＳ（０［Ｖ］）であると仮定する。また、第２電源端子Ｓ２に供給されるハイ側電源電位ＶＤＤ１と第３電源端子Ｓ３に供給されるハイ側電源電位ＶＤＤ２は互いに等しいと仮定し、その値をＶＤＤとする。
【００７８】
さらに、第１クロック信号ＣＬＫ，／ＣＬＫ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳおよびスタートパルスＳＰのＨレベル電位は全て等しく、それらの値もＶＤＤとする。また各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００７９】
ここでは、表示有効期間における単位シフトレジスタＳＲkの動作を説明する。表示有効期間では、第１クロック信号ＣＬＫ，／ＣＬＫが、第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化する。
【００８０】
単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）の状態を仮定する（以下、この状態を「リセット状態」称す）。このときトランジスタＱ１はオフ、トランジスタＱ２はオンになっており、第１出力端子ＯＵＴ（ゲート線駆動信号Ｇk）はＬレベル（ＶＳＳ）である。またトランジスタＱ８はオン状態なので、ノードＮ１ＳはノードＮ１と同じくＬレベル（ＶＳＳ）である。よってトランジスタＱ１Ｓはオフ、トランジスタＱ２Ｓはオンになっており、第２出力端子ＯＵＴＳ（シフト信号ＳＨk）もＬレベル（ＶＳＳ）である。
【００８１】
その状態から、前段のシフト信号ＳＨk-1がＨレベル（ＶＤＤ）になると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されており、ノードＮ１の電位が上昇する。
【００８２】
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（≒ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると（以下、この状態を「セット状態」称す）、トランジスタＱ１はオン、トランジスタＱ２がオフになる。
【００８３】
ノードＮ２がＬレベルになったため、トランジスタＱ２Ｓはオフになる。またノードＮ１がＨレベルになったため、オン状態のトランジスタＱ８を通してノードＮ１Ｓが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。よってトランジスタＱ１Ｓはオンになる。
【００８４】
前段のシフト信号ＳＨk-1がＬレベルに戻ると、トランジスタＱ３はオフになるが、トランジスタＱ４，Ｑ５もオフしているため、ノードＮ１，Ｎ１Ｓは高インピーダンス状態（フローティング状態）でＨレベルに維持される。
【００８５】
表示有効期間なので、続いて第１クロック信号ＣＬＫが活性化する。第１クロック信号ＣＬＫがＨレベル（ＶＤＤ）になると、オン状態のトランジスタＱ１を通して第１出力端子ＯＵＴが充電され、ゲート線駆動信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１の電位が昇圧される。そのため第１出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
【００８６】
従って、ゲート線駆動信号Ｇkは、第１クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作するため、ゲート線駆動信号Ｇkのレベルはクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。その結果、ゲート線ＧＬkが選択状態になる。
【００８７】
第１クロック信号ＣＬＫがＨレベルになるのと同時に、第２クロック信号ＣＬＫＳもＨレベル（ＶＤＤ）になる。するとオン状態のトランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳが充電され、シフト信号ＳＨkのレベルが上昇する。このとき、容量素子ＣＳ並びにトランジスタＱ１Ｓのゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１Ｓの電位が昇圧される。そのため第２出力端子ＯＵＴＳのレベルが上昇しても、トランジスタＱ１Ｓのゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１Ｓは低インピーダンスに維持される。
【００８８】
従って、シフト信号ＳＨkは、第２クロック信号ＣＬＫＳの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１Ｓは非飽和領域で動作して第２出力端子ＯＵＴＳを充電するため、シフト信号ＳＨkのレベルは、第２クロック信号ＣＬＫＳと同じ電位ＶＤＤまで上昇する。
【００８９】
ノードＮ１の昇圧とノードＮ１Ｓの昇圧は同時に起こるため、トランジスタＱ８のゲートは２つの電流電極（ソース、ドレイン）よりも高くなる。従ってノードＮ１，Ｎ１Ｓが昇圧されるとき、トランジスタＱ８はオフになり、ノードＮ１，Ｎ１Ｓ間は電気的に分離される。ノードＮ１Ｓは、接続されるトランジスタの数が少ないため、ノードＮ１から分離されると寄生容量が非常に小さくなる。よってノードＮ１Ｓは充分に昇圧され、シフト信号ＳＨkの立ち上がり速度は充分に高速化される。
【００９０】
その後、第１クロック信号ＣＬＫおよび第２クロック信号ＣＬＫＳが揃ってＬレベル（ＶＳＳ）になる。すると、オン状態のトランジスタＱ１，Ｑ１Ｓを通して第１および第２出力端子ＯＵＴ，ＯＵＴＳがそれぞれ放電され、ゲート線駆動信号Ｇkおよびシフト信号ＳＨkはＬレベル（ＶＳＳ）になる。その結果、ゲート線ＧＬkは非選択状態に戻る。
【００９１】
なお、先ほどシフト信号ＳＨkが活性化したとき、次段（単位シフトレジスタＳＲk+1）はセット状態になっているので、次に第２クロック信号／ＣＬＫが活性化すると、次段のシフト信号ＳＨk+1がＨレベルになる。
【００９２】
すると当該単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするので、ノードＮ１，Ｎ１Ｓが放電されてＬレベル（ＶＳＳ）になる。応じてトランジスタＱ７がオフするので、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１，Ｑ１Ｓがオフ、トランジスタＱ２，Ｑ２Ｓがオンの状態になる。
【００９３】
以降、次のフレーム期間に前段のシフト信号ＳＨk-1が活性化されるまでは、単位シフトレジスタＳＲkはリセット状態に維持される。トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１、Ｎ１ＳをＬレベル、ノードＮ２をＨレベルに保持するからである。よってゲート線ＧＬkの非選択期間の間は、ゲート線駆動信号Ｇkおよびシフト信号ＳＨkは、共に低インピーダンスでＬレベルに維持される。
【００９４】
上で説明した単位シフトレジスタＳＲkを簡単に説明すると、以下のとおりである。すなわち、単位シフトレジスタＳＲkは、入力端子ＩＮの信号（入力信号）の活性化に応じてセット状態になる。セット状態ではトランジスタＱ１，Ｑ１Ｓがオン、トランジスタＱ２，Ｑ２Ｓがオフになる。よってこのとき第１クロック端子ＣＫの信号（第１クロック信号）が活性化するとゲート線駆動信号Ｇkが活性レベルになり、第２クロック端子ＣＫＳの信号（第２クロック信号）が活性化するとシフト信号ＳＨkが活性レベルになる。そして、リセット端子ＲＳＴの信号（リセット信号）が活性化するとリセット状態に戻り、その後はゲート線駆動信号Ｇkおよびシフト信号ＳＨkをＬレベルに維持する。
【００９５】
表示有効期間においては、第１クロック信号ＣＬＫ，／ＣＬＫが第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化されるので、セット状態（トランジスタＱ１，Ｑ１Ｓがオン、トランジスタＱ２，Ｑ２Ｓがオフ）となった単位シフトレジスタＳＲkはゲート線駆動信号Ｇkとシフト信号ＳＨkを同時に活性化させる。
【００９６】
これに対し、表示無効期間においては、第２クロック信号ＣＬＫＳ，／ＣＬＫＳのみが活性化され、第１クロック信号ＣＬＫ，／ＣＬＫがＬレベルに維持される。そのため単位シフトレジスタＳＲkがセット状態になっても、第１出力端子ＯＵＴは充電されずゲート線駆動信号ＧkはＬレベルから変化しない。よって表示無効期間では、単位シフトレジスタＳＲkはシフト信号ＳＨkのみを活性化させる。
【００９７】
図２のゲート線駆動回路３０では、各単位シフトレジスタＳＲの入力端子ＩＮには前段のシフト信号ＳＨが入力されるので、ゲート線駆動信号Ｇが活性化されない期間が存在しても、シフト信号ＳＨのシフト動作は正常に行われ、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…がこの順に活性化される。よって、部分表示を行われるとき、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…はこの順に全て活性化され、ゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は表示有効期間（表示が必要な画素ラインの選択期間）内のものだけが活性化される。
【００９８】
図４は、本実施の形態に係るゲート線駆動回路３０の動作を示す信号波形図であり、第ｋ行目から第ｋ＋３行までの画素ラインでのみ表示を行う部分表示が実行されるときの例を示している。
【００９９】
上記したように、第１クロック信号ＣＬＫ，／ＣＬＫは、表示有効期間にのみ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化される。例えば第ｋ行目から第ｋ＋３行までの画素ラインでのみ表示を行う場合は、図４に示すように、第ｋ行目の選択期間（シフト信号ＳＨkの活性期間）の始めからから第ｋ＋３行の選択期間（シフト信号ＳＨk+3の活性期間）の終わりまで間、第１クロック信号ＣＬＫ，／ＣＬＫが第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同期して活性化される。これにより、ゲート線駆動信号Ｇk〜Ｇk+3が、それぞれゲート線ＧＬk〜Ｇk+3の選択期間に活性化される。その他の行のゲート線駆動信号Ｇはフレーム期間内の全てを通して非活性レベルに維持される。
【０１００】
図示は省略するが、全画面表示の場合には、第１クロック信号ＣＬＫ，／ＣＬＫが常に第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化される。よってゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…と同じタイミングで、全てが順番に活性化される。
【０１０１】
ここで表示無効期間の単位シフトレジスタＳＲkにおけるトランジスタＱ８の動作に注目する。表示無効期間では、第１クロック端子ＣＫおよび第１出力端子ＯＵＴがＬレベルのまま変化しないので、トランジスタＱ１のゲート容量および容量素子Ｃを介する結合によるノードＮ１の昇圧は起こらない。よって第２出力端子ＯＵＴＳのレベル上昇に伴ってノードＮ１Ｓの電位がＶＤＤ−Ｖｔｈから昇圧されるとき、ノードＮ１の電位はＶＤＤ−Ｖｔｈのまま変化しない。
【０１０２】
つまりノードＮ１Ｓが昇圧されたとき、トランジスタＱ８のソース（ノードＮ１）電位はＶＤＤ−Ｖｔｈ、ゲート電位はＶＤＤであり、ゲート・ソース間電圧はＶｔｈとなる。この状態では、トランジスタＱ８にはサブスレッシュホールド電流である僅かな電流しか流れず、トランジスタＱ８は実質的にオフしている。つまりノードＮ１ＳからノードＮ１への電流は殆ど流れず、ノードＮ１ＳとノードＮ１の間が実質的に分離された状態となる。よってノードＮ１Ｓの寄生容量が小さくなり、表示有効期間のときと同様に、ノードＮ１Ｓは充分に昇圧される。
【０１０３】
トランジスタＱ８のゲートに供給するハイ側電源電位ＶＤＤ１は、入力端子ＩＮに入力される前段のシフト信号ＳＨk-1の活性レベル（第２クロック信号ＣＬＫＳ，／ＣＬＫＳの活性レベルに相当）の電位以下にすることが重要である。本実施の形態では、ハイ側電源電位ＶＤＤ１と前段のシフト信号ＳＨk-1の活性レベルの電位が等しいと仮定し、その値をＶＤＤと定義した。トランジスタＱ８のゲート電位がＶＤＤより大きい場合は、表示無効期間にノードＮ１Ｓが昇圧されたとき、トランジスタＱ８がオフにならず、ノードＮ１ＳとノードＮ１の間が分離されないので、上記の効果が得られない。
【０１０４】
逆に、トランジスタＱ８のゲート電位がＶＤＤよりも低いと、その分だけトランジスタＱ８によって充電された後のノードＮ１Ｓの電位が低くなるので、これも好ましくない。従ってトランジスタＱ８のゲート電位は、ＶＤＤを超えない範囲で、より高いことが好ましい。
【０１０５】
このように本実施の形態に係る単位シフトレジスタＳＲkでは、シフト信号ＳＨkの活性化に応じてノードＮ１Ｓが昇圧されるとき、トランジスタＱ８がノードＮ１，Ｎ１Ｓ間を分離する。よってノードＮ１Ｓは充分に昇圧されるので、シフト信号ＳＨkの立ち上がり速度は充分に高速化される。この効果は、表示有効期間および表示無効期間のどちらの場合でも得られる。つまり表示無効期間であってもシフト信号ＳＨの立ち上がり速度は低下せず、ゲート線駆動回路３０の動作マージンの低下を防止できる。
【０１０６】
本実施の形態では、ゲート線駆動回路３０のシフトレジスタが２相のクロック信号を用いて駆動される例を示したが、もちろん３相以上のクロック信号を用いることも可能である。
【０１０７】
［第１の変更例］
図３の単位シフトレジスタＳＲkでは、トランジスタＱ３のドレインを一定のハイ側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２に接続させたが、図５のように、それを前段のシフト信号ＳＨk-1が供給される入力端子ＩＮに接続させてもよい。これにより、トランジスタＱ３にハイ側電源電位ＶＤＤ１を供給するための配線を省略でき、回路レイアウトが容易になるという効果が得られる。
【０１０８】
なお図３の構成では、図５に比べて単位シフトレジスタＳＲのそれぞれのシフト信号ＳＨが駆動する負荷容量が低減され、各段のシフト信号ＳＨの立ち上がり速度および立ち下がり速度が向上するという効果が得られる。
【０１０９】
［第２の変更例］
液晶表示装置などの走査線駆動回路には、非晶質シリコン（ａ−Ｓｉ）を用いて形成したトランジスタ（ａ−Ｓｉトランジスタ）が広く使用されている。ａ−Ｓｉトランジスタは、ゲートが直流的にバイアスされるとしきい値電圧がシフトする特性があり、それが原因で走査線駆動回路の誤動作を引き起こす場合がある。
【０１１０】
例えば図３の回路では、トランジスタＱ８のゲートが常に正バイアスされるので、トランジスタＱ８のしきい値電圧が正方向へシフトする。その場合、トランジスタＱ８のオン抵抗が高くなるため、ノードＮ１Ｓの充電・放電の速度が低下することが懸念される。
【０１１１】
図６は本実施の形態の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図５の回路に対し、トランジスタＱ８のゲートを入力端子ＩＮに接続させると共に、ノードＮ２に接続したゲートを有しノードＮ１Ｓと第１電源端子Ｓ１との間に接続するトランジスタＱ５Ｓを設けたものである。本変更例は図３の回路に対しても適用可能である。
【０１１２】
図６の単位シフトレジスタＳＲでは、ノードＮ１がＨレベルになってトランジスタＱ８がノードＮ１Ｓを充電する期間にのみ、当該トランジスタＱ８のゲートが正バイアスされる。つまりトランジスタＱ８のゲートは直流的にバイアスされないので、トランジスタＱ８のしきい値電圧のシフトを防止できる。
【０１１３】
但し、図３や図５の回路と異なり、トランジスタＱ８がノードＮ１Ｓを放電することができないので、単位シフトレジスタＳＲがリセット状態のとき（ノードＮ２がＨレベルのとき）にノードＮ１Ｓを放電するトランジスタＱ５Ｓが必要になる。そのため図３や図５に比べて必要なトランジスタの個数が１つ増える点に留意すべきである。
【０１１４】
［第３の変更例］
図７は、本実施の形態の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図５のトランジスタＱ８の代わりに、ノードＮ１Ｓに接続するトランジスタＱ３Ｓ，Ｑ５Ｓを設けたものである。トランジスタＱ３Ｓは、ノードＮ１Ｓと入力端子ＩＮとの間に接続し、そのゲートは入力端子ＩＮに接続される。トランジスタＱ５Ｓは、ノードＮ１Ｓと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。
【０１１５】
本変更例は図３の回路に対しても適用可能である。またトランジスタＱ３Ｓのドレインは、第２電源端子Ｓ２または第３電源端子Ｓ３に接続させてもよい。
【０１１６】
図６の単位シフトレジスタＳＲでは、前段のシフト信号ＳＨk-1の活性化に応じてトランジスタＱ３ＳがノードＮ１Ｓを充電し、ノードＮ２がＨレベルになるとトランジスタＱ５ＳがノードＮ１Ｓを放電する。つまりトランジスタＱ３Ｓ，Ｑ５Ｓの２つのトランジスタによって、図３や図５の回路におけるトランジスタＱ８と同様の動作が行われる。
【０１１７】
本変更例によれば、ノードＮ１，Ｎ１Ｓ間が完全に分離されているので、トランジスタＱ１のゲート容量および容量素子ＣがノードＮ１Ｓの昇圧には影響しない。よって表示無効期間であってもシフト信号ＳＨkの立ち上がり速度は低下せず、ゲート線駆動回路３０の動作マージンの低下を防止できる。但し、図３や図５に比べて必要なトランジスタの個数が１つ増える点に留意すべきである。
【０１１８】
［第４の変更例］
本変更例では、信号のシフト方向を変更可能なシフトレジスタに本発明を適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。前段から後段への方向（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる動作を「順方向シフト」、後段から前段への方向（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる動作を「逆方向シフト」と定義する。
【０１１９】
図８は、本変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３とほぼ同様の構成であるが、以下の点で異なっている。
【０１２０】
すなわち、当該単位シフトレジスタＳＲkは、前段のシフト信号ＳＨk-1を受ける第１入力端子ＩＮ１と、次段のシフト信号ＳＨk+1を受ける第２入力端子ＩＮ２と、所定の第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。トランジスタＱ３は、ノードＮ１と第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ４は、ノードＮ１と第２電圧信号端子Ｔ２との間に接続され、そのゲートは第２入力端子ＩＮ２に接続される。
【０１２１】
第１および第２電圧信号Ｖｎ，Ｖｒは、信号のシフト方向（走査方向）を決定するための制御信号である。単位シフトレジスタＳＲkに順方向シフトを行わせる場合、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定される。また逆方向シフトを行わせる場合には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定される。
【０１２２】
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、図８の単位シフトレジスタＳＲkは、図３の回路と等価になるので順方向シフトが可能になる。一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、図８の単位シフトレジスタＳＲkにおいて、トランジスタＱ３，Ｑ４の機能が図３の回路とは逆になる。つまりトランジスタＱ４がノードＮ１を充電するように機能し、トランジスタＱ３がノードＮ１を放電するように機能する。その結果、逆方向シフトが可能になる。
【０１２３】
［第５の変更例］
図３の回路では、トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートを全てノードＮ１に接続させたが、それらの１つ以上をノードＮ１Ｓに接続させてもよい。図９は、それら全てをノードＮ１Ｓに接続させた例を示している。
【０１２４】
トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートをノードＮ１Ｓに接続させると、その分だけノードＮ１の寄生容量が低減されるため、ノードＮ１がより高い電位にまで昇圧されるようになり、トランジスタＱ１の駆動能力が向上する。それによりゲート線駆動信号Ｇのレベル遷移の速度が速くなるため、ゲート線ＧＬの高速駆動が可能になる。
【０１２５】
その反面、ノードＮ１Ｓの寄生容量は増加するため、シフト信号ＳＨのレベル遷移の速度が低下する点に留意すべきである。トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートをそれぞれノードＮ１側，Ｎ１Ｓ側のどちらに接続させるかは、表示装置の特性を考慮して決定するとよい。
【０１２６】
本変更例は、上記の各変更例の単位シフトレジスタＳＲ（図５〜図８）に対しても適用可能である。但し、図７のトランジスタＱ３のソースは、ノードＮ１に接続させておく必要がある。図７の構成では、ノードＮ１，Ｎ１Ｓをそれぞれ個別のトランジスタで充電する必要があるからである。
【０１２７】
また図６、図７のトランジスタＱ５のドレインは、ノードＮ１側に接続させておく必要がある。図６、図７の構成では、単位シフトレジスタＳＲがリセット状態のときにノードＮ１，Ｎ１Ｓを低インピーダンスでＬレベルにするトランジスタが、それぞれ個別に必要だからである。
【０１２８】
さらに図６、図７の回路では、トランジスタＱ４ドレインとトランジスタＱ７のゲートを同じ側に接続させる必要がある。図６、図７の構成では、トランジスタＱ４がオンするときノードＮ１，Ｎ１Ｓ間が分離されているので、トランジスタＱ４ドレインとトランジスタＱ７のゲートが接続していなければ、トランジスタＱ７をオフにすることができないからである。
【０１２９】
［第６の変更例］
本変更例では、第３の変更例（図７）を、信号のシフト方向を変更可能なシフトレジスタ（第４の変更例（図８））に適用する。
【０１３０】
図１０は、本実施の形態の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図８と同様に、前段のシフト信号ＳＨk-1を受ける第１入力端子ＩＮ１と、次段のシフト信号ＳＨk+1を受ける第２入力端子ＩＮ２と、第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
【０１３１】
当該単位シフトレジスタＳＲkの回路構成は、図７に対し、以下の点で異なっている。すなわち、トランジスタＱ３は、ノードＮ１と第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ４は、ノードＮ１と第２電圧信号端子Ｔ２との間に接続され、そのゲートは第２入力端子ＩＮ２に接続される。トランジスタＱ３Ｓは、ノードＮ１Ｓと第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。さらに、第２入力端子ＩＮ２に接続したゲートを有し、ノードＮ１と第２電圧信号端子Ｔ２との間に接続したトランジスタＱ４Ｓが設けられる。
【０１３２】
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、図１０の単位シフトレジスタＳＲkは、図７の回路と等価になるので順方向シフトが可能になる。但し、ノードＮ１Ｓの放電は、図７ではトランジスタＱ５Ｓにより行われるが、図１０の回路では主にトランジスタＱ４Ｓによって行われる（トランジスタＱ５Ｓは主に、リセット状態の間ノードＮ１Ｓを低インピーダンスでＬレベルに維持する働きをする）。
【０１３３】
一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、図１０の単位シフトレジスタＳＲkにおいて、トランジスタＱ３，Ｑ４，Ｑ３Ｓ，Ｑ４Ｓの機能が順方向シフト時とは逆になる。つまりトランジスタＱ４，Ｑ４ＳがそれぞれノードＮ１，Ｎ１Ｓを充電するように機能し、トランジスタＱ３，Ｑ３ＳがそれぞれノードＮ１，Ｎ１Ｓを放電するように機能する。その結果、逆方向シフトが可能になる。
【０１３４】
なお、図１０の回路において、トランジスタＱ７のゲートはノードＮ１Ｓに接続させてもよい。
【符号の説明】
【０１３５】
１０ 液晶アレイ部、１００ 液晶表示装置、３０ ゲート線駆動回路、３１Ｂ 第２クロック信号発生器、３１Ａ 第１クロック信号発生器、３１Ｂ 第２クロック信号発生器、３２ スタート信号発生器、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、Ｇ ゲート線駆動信号、ＳＨ シフト信号、ＣＬＫ，／ＣＬＫ 第１クロック信号、ＣＬＫＳ，／ＣＬＫＳ 第２クロック信号。
【技術分野】
【０００１】
本発明は、走査線駆動回路に適用可能なシフトレジスタ回路に関するものであり、特に、部分表示機能を備える画像表示装置に使用され、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
表示装置の分野においては、表示を画面の一部のみに限定する「部分表示」を行うことによって低消費電力化を図る技術が知られている。特に下記の特許文献１，２では、同一導電型の電界効果トランジスタのみで構成されるシフトレジスタが用いられている。表示装置に搭載するシフトレジスタを同一導電型のトランジスタのみで構成すると、表示装置の製造プロセスにおける工程数を少なくして製造コストの低減を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４０４９０号公報
【特許文献２】特開２００８−５８９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力信号は、ゲート線に供給されると共に、次段あるいは後段の単位シフトレジスタにも入力される。
【０００６】
例えば特許文献１には、部分表示に対応可能な走査線線駆動回路が開示されており、同文献の図３には、それを構成する単位シフトレジスタ（Ｕａ）の回路構成が示されている。当該単位シフトレジスタ（Ｕａ）は、走査線を駆動する走査信号（Ｙ）と、次段の単位シフトレジスタに送られる転送信号（Ｇ）とを出力する。当該単位シフトレジスタ（Ｕａ）において、転送信号（Ｇ）を生成する転送信号生成部（１１０Ａ）は常に動作するが、転送信号（Ｇ）を生成する走査信号生成部（１２０Ａ）は部分表示において表示が必要な画素ラインの選択期間（表示有効期間）にのみ動作するように制御される。
【０００７】
走査信号生成部（１２０Ａ）は第１クロック端子（Ｐ）と走査信号出力端子（ｙ）との間に接続した第１トランジスタ（１２１）を備える。転送信号生成部（１１０Ａ）は、第２クロック端子（Ａ）と転送信号出力端子（ｇ）との間に接続した第２トランジスタ（１１１）を備える。第１および第２トランジスタ（１２１，１１１）は、ゲートが互いに接続されており、共に同じタイミングでオン、オフが切り替わる。
【０００８】
ここで、各単位シフトレジスタ（Ｕａ）の第２クロック端子（Ａ）に入力される第２クロック信号（ＹＣＫ１／ＹＣＫ２）は常に一定周期で活性化するが、第１クロック端子（Ｐ）に入力される第１クロック信号（Ｐ１／Ｐ２）は、表示有効期間にのみ一定周期で活性化され、その他の期間（表示無効期間）には非活性レベルに維持される。これにより、走査信号（Ｙ）は表示有効期間のみに活性化される。その結果、一部の画素ラインのみが駆動されることになり、画面の部分的な表示（部分表示）が達成される。
【０００９】
ところで、特許文献１の図３の単位シフトレジスタ（Ｕａ）においては、第２トランジスタ（１１１）のソース（転送信号出力端子（ｇ））とゲートとの間には容量素子（１１３）が接続されている。この容量素子（１１３）は、転送信号（Ｇ）が活性化するときに第２トランジスタ（１１１）のゲートを昇圧し、第２トランジスタ（１１１）の駆動能力（電流を流す能力）を高める働きをする。第２トランジスタ（１１１）のゲートが充分に昇圧されれば、第２トランジスタ（１１１）は非飽和領域で動作し、転送信号（Ｇ）の活性レベルの電位はより高くなる。
【００１０】
上記したように、第１および第２トランジスタ（１２１，１１１）はゲートが互いに接続されているので、第２トランジスタ（１１１）のゲートが昇圧されれば、第１トランジスタ（１２１）も同様に駆動能力が高くなる。ここでは、第１および第２トランジスタ（１２１，１１１）のゲートが接続するノード（α）を「ゲートノード」と称する。
【００１１】
第１および第２トランジスタ（１２１，１１１）は、それぞれゲート容量（ゲート・ソース間容量、ゲート・ドレイン間容量およびゲート・チャネル容量）を有する。表示有効期間においては、第１および第２トランジスタ（１２１，１１１）がオンしたとき、第１クロック信号（Ｐ１／Ｐ２）および第２クロック信号（ＹＣＫ１／ＹＣＫ２）の活性化に応じて、転送信号出力端子（ｇ）と走査信号出力端子（ｙ）の両方が充電されるため、第１および第２トランジスタ（１２１，１１１）のゲート容量は、どちらも上記の容量素子（１１３）と共にゲートノード（α）を昇圧するように機能する。
【００１２】
しかし表示無効期間では、第２クロック信号（ＹＣＫ１／ＹＣＫ２）は活性化されるが第１クロック信号（Ｐ１／Ｐ２）が活性化されないので、第１および第２トランジスタ（１２１，１１１）がオンしても、転送信号出力端子（ｇ）が充電されるのみで走査信号出力端子（ｙ）は充電されない。この場合、第２トランジスタ（１１１）のゲート容量はゲートノード（α）を昇圧するように機能するが、第１トランジスタ（１２１）のゲート容量はそれを妨げるように働く。これが原因でゲートノード（α）の昇圧が不充分になると、表示無効期間における単位シフトレジスタ（Ｕａ）の第２トランジスタ（１１１）の駆動能力が低下する。このことは単位シフトレジスタ（Ｕａ）の高速動作化の妨げとなり、走査線駆動回路の動作マージンを低下させる原因となる。
【００１３】
第１トランジスタ（１２１）は、大きな負荷容量を持つゲート線を駆動するために高い駆動能力が必要とされ、ゲート幅が広く設定される。このため第１トランジスタ（１２１）のゲート容量は大きな値となり（ゲート容量はゲート幅とゲート長の積に比例する）、この問題が生じ易い。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、部分表示機能を備える走査線駆動回路に適用できる単位シフトレジスタの駆動能力の向上および動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の第１の局面に係るシフトレジスタ回路は、入力端子、第１および第２出力端子、第１および第２クロック端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードを充電する第３トランジスタと、前記第１ノードと前記第２ノードとの間に接続された第４トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１６】
本発明の第２の局面に係るシフトレジスタ回路は、入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、前記入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する第４トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１７】
本発明の第３の局面に係るシフトレジスタ回路は、第１および第２入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードに、前記第１電圧信号を供給する第３トランジスタと、前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードまたは前記第２ノードに、前記第２電圧信号を供給する第４トランジスタと、前記第１ノードと前記第２ノードとの間に接続された第５トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【００１８】
本発明の第４の局面に係るシフトレジスタ回路は、第１および第２入力端子、第１および第２出力端子、第１および第２クロック端子と、互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、前記第１入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードに前記第１電圧信号を供給する第５トランジスタと、前記第２入力信号の活性化に応じて、前記第２ノードに前記第２電圧信号を供給する第６トランジスタとを備え、前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能であるものである。
【発明の効果】
【００１９】
本発明に係るシフトレジスタ回路によれば、第２出力信号（シフト信号）を活性化する際、第２出力端子を充電する第２トランジスタの制御電極と、第１出力信号（ゲート線駆動信号）の第１出力端子を充電する第２トランジスタの制御電極との間が電気的に分離される。よって第１出力信号を活性化させる期間（表示有効期間）であるか否かに関わらず、第２トランジスタの駆動能力を高く維持できる。
【図面の簡単な説明】
【００２０】
【図１】液晶表示装置の構成を示す概略ブロック図である。
【図２】本発明の実施の形態に係るゲート線駆動回路の構成の構成を示す図である。
【図３】実施の形態に係る単位シフトレジスタの回路図である。
【図４】実施の形態に係るゲート線駆動回路の動作を示すタイミング図である。
【図５】実施の形態の第１の変更例に係る単位シフトレジスタの回路図である。
【図６】実施の形態の第２の変更例に係る単位シフトレジスタの回路図である。
【図７】実施の形態の第３の変更例に係る単位シフトレジスタの回路図である。
【図８】実施の形態の第４の変更例に係る単位シフトレジスタの回路図である。
【図９】実施の形態の第５の変更例に係る単位シフトレジスタの回路図である。
【図１０】実施の形態の第６の変更例に係る単位シフトレジスタの回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００２２】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００２３】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００２４】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２５】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２６】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２７】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２８】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２９】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４に示すΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００３０】
＜実施の形態＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等の電気光学装置に広く適用可能である。
【００３１】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００３２】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００３３】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３４】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３５】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３６】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３７】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３８】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３９】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４０】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４１】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００４２】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００４３】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００４４】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４５】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
【００４６】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…ＳＲnで構成されるシフトレジスタから成っている（説明の便宜上、縦続接続する単位シフトレジスタＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４７】
各単位シフトレジスタＳＲは、入力端子ＩＮ、第１出力端子ＯＵＴ、第２出力端子ＯＵＴＳ、リセット端子ＲＳＴ、第１クロック端子ＣＫ、第２クロック端子ＣＫＳを有している。第１出力端子ＯＵＴは、対応するゲート線ＧＬに接続される。
【００４８】
各単位シフトレジスタＳＲの第１出力端子ＯＵＴは、対応するゲート線ＧＬを駆動するためのゲート線駆動信号Ｇ（第１出力信号）を出力するものである。ゲート線駆動信号Ｇはいわゆる垂直（又は水平）走査パルスとして機能する。
【００４９】
各単位シフトレジスタＳＲの第２出力端子ＯＵＴＳは、ゲート線駆動回路３０における信号のシフト動作を規定するシフト信号ＳＨ（第２出力信号）を出力するものである。各単位シフトレジスタＳＲの入力端子ＩＮには、前段の単位シフトレジスタＳＲが出力したシフト信号ＳＨが入力信号として供給される。但し、第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として供給される。
【００５０】
また各単位シフトレジスタＳＲのシフト信号ＳＨは、その前段の単位シフトレジスタＳＲのリセット端子ＲＳＴにも供給される。つまり各単位シフトレジスタＳＲのリセット端子ＲＳＴには、次段の単位シフトレジスタＳＲが出力したシフト信号ＳＨがリセット信号として供給される。但し、最後段（第ｎステージ）の単位シフトレジスタＳＲnのリセット端子ＲＳＴには上記のスタートパルスＳＰがリセット信号として供給される。
【００５１】
各単位シフトレジスタＳＲの第１クロック端子ＣＫには、第１クロック信号発生器３１Ａが生成するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。図２の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…の第１クロック端子ＣＫにはクロック信号ＣＬＫが供給され、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…の第１クロック端子ＣＫには、クロック信号／ＣＬＫが供給される。
【００５２】
各単位シフトレジスタＳＲの第２クロック端子ＣＫＳには、第２クロック信号発生器３１Ｂが生成するクロック信号ＣＬＫＳ，／ＣＬＫＳのいずれかが供給される。図２の例では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…の第２クロック端子ＣＫＳにはクロック信号ＣＬＫＳが供給され、偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…の第２クロック端子ＣＫＳには、クロック信号／ＣＬＫＳが供給される。
【００５３】
以下、説明の便宜のため、第１クロック信号発生器３１Ａが生成するクロック信号ＣＬＫ，／ＣＬＫの各々を「第１クロック信号」、第２クロック信号発生器３１Ｂが生成する第２クロック信号ＣＬＫＳ，／ＣＬＫＳの各々を「第２クロック信号」と称する。
【００５４】
第１クロック信号ＣＬＫ，／ＣＬＫは、互いに位相の異なる（活性期間が重ならない）２相のクロック信号である。第１クロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００５５】
第２クロック信号ＣＬＫＳ，／ＣＬＫＳもまた、互いに位相の異なる（活性期間が重ならない）２相のクロック信号であり、第１クロック信号ＣＬＫ，／ＣＬＫと同様に、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、第１クロック信号／ＣＬＫと第２クロック信号／ＣＬＫＳは同位相である。
【００５６】
本実施の形態に係る各単位シフトレジスタＳＲにおいては、第１クロック信号ＣＬＫ，／ＣＬＫは、ゲート線駆動信号Ｇを活性化させるための信号として用いられ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳは、シフト信号ＳＨを活性化させるための信号として用いられる。
【００５７】
第２クロック信号ＣＬＫＳ，／ＣＬＫＳは、各フレームにおいて常に一定周期（２水平走査期間に相当）で活性化されるが、第１クロック信号ＣＬＫ，／ＣＬＫは、表示が必要な画素ラインの選択期間（表示有効期間）にのみ活性化される。つまり、部分表示が実行されるとき、第１クロック信号ＣＬＫ，／ＣＬＫは、表示有効期間にのみ活性化され、その他の期間（表示無効期間）は非活性レベルに維持される。よって第１クロック信号ＣＬＫ，／ＣＬＫは、第２クロック信号ＣＬＫＳ，／ＣＬＫＳの波形の一部を取り出した波形の信号となる。なお、通常の全画面表示の場合には、第１クロック信号ＣＬＫ，／ＣＬＫも第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に、常に一定周期で活性化される。
【００５８】
詳細は後述するが、ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、第２クロック信号ＣＬＫＳ，／ＣＬＫＳに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは前段のシフト信号ＳＨ）を時間的にシフトさせながら、次段の単位シフトレジスタＳＲへと伝達するように動作する。その結果、各単位シフトレジスタＳＲのシフト信号ＳＨは、ＳＨ1、ＳＨ2、ＳＨ3…と順番に活性化される。
【００５９】
また各単位シフトレジスタＳＲは、シフト信号ＳＨを活性化させる際、第１クロック信号ＣＬＫ，／ＣＬＫの活性化に応じてゲート線駆動信号Ｇも活性化させる。第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、また第１クロック信号／ＣＬＫと第２クロック信号／ＣＬＫＳも同位相なので、ゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は、それぞれシフト信号ＳＨ1，ＳＨ2，ＳＨ3…と同じタイミングで活性化される。その結果、ゲート線ＧＬ1，ＧＬ2，ＧＬ３…が順番に活性化される。但し、第１クロック信号ＣＬＫ，／ＣＬＫは表示有効期間にのみ活性化するので、部分表示が実行される場合、表示有効期間に対応するゲート線ＧＬのみが活性化されることになる。
【００６０】
図３は、本発明の単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０において、縦続接続した複数の単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、代表的に第ｋ段目の単位シフトレジスタＳＲkの構成について説明する。本実施の形態では、単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴを用いた例を示す。
【００６１】
図３の如く、単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、第１出力端子ＯＵＴ、第２出力端子ＯＵＴＳ、第１クロック端子ＣＫ、第２クロック端子ＣＫＳおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルでもよい。
【００６２】
以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位としているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００６３】
単位シフトレジスタＳＲkにおいて、ゲート線駆動信号Ｇkの出力段は、ゲート線ＧＬkの選択期間かつ表示有効期間のときにゲート線駆動信号Ｇkを活性レベル（Ｈレベル）にするトランジスタＱ１と、ゲート線ＧＬkの非選択期間にゲート線駆動信号Ｇkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２とから構成されている。
【００６４】
トランジスタＱ１は、第１出力端子ＯＵＴと第１クロック端子ＣＫとの間に接続しており、第１クロック端子ＣＫに入力される第１クロック信号（ＣＬＫまたは／ＣＬＫ）を第１出力端子ＯＵＴに供給することによりゲート線駆動信号Ｇkを活性化させる。またトランジスタＱ２は、第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、第１出力端子ＯＵＴを放電して電位ＶＳＳにすることで、ゲート線駆動信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００６５】
トランジスタＱ１のゲート・ソース間（即ち第１出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ（昇圧容量）が設けられている。この容量素子Ｃは、第１出力端子ＯＵＴとノードＮ１との間を容量結合し、第１出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃは、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。
【００６６】
シフト信号ＳＨkの出力段は、ゲート線ＧＬkの選択期間にシフト信号ＳＨkを活性レベル（Ｈレベル）にするトランジスタＱ１Ｓと、ゲート線ＧＬkの非選択期間にシフト信号ＳＨkを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２Ｓとから構成されている。
【００６７】
トランジスタＱ１Ｓは、第２出力端子ＯＵＴＳと第２クロック端子ＣＫＳとの間に接続しており、第２クロック端子ＣＫＳに入力される第２クロック信号（ＣＬＫＳまたは／ＣＬＫＳ）を第２出力端子ＯＵＴＳに供給することによりシフト信号ＳＨkを活性化させる。またトランジスタＱ２Ｓは、第２出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続しており、第２出力端子ＯＵＴＳを放電して電位ＶＳＳにすることで、シフト信号ＳＨkを非活性レベルに維持する。トランジスタＱ２ＳのゲートはノードＮ２に接続される。トランジスタＱ１Ｓのゲートが接続するノードを「ノードＮ１Ｓ」と定義する。
【００６８】
本実施の形態の単位シフトレジスタＳＲkでは、ノードＮ１とノードＮ１Ｓとの間に、第２電源端子Ｓ２に接続されたゲートを有するトランジスタＱ８が接続される。
【００６９】
トランジスタＱ１Ｓのゲート・ソース間（即ち第２出力端子ＯＵＴＳとノードＮ１Ｓとの間）には容量素子ＣＳ（昇圧容量）が設けられている。この容量素子ＣＳは、第２出力端子ＯＵＴＳとノードＮ１Ｓとの間を容量結合し、第２出力端子ＯＵＴＳのレベル上昇に伴うノードＮ１Ｓの昇圧効果を高めるためのものである。但し、容量素子ＣＳは、トランジスタＱ１Ｓのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。
【００７０】
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。トランジスタＱ３のドレインは第３電源端子Ｓ３に接続させてもよい。
【００７１】
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）である期間、ノードＮ１を放電して当該ノードＮ１を非活性レベル（Ｌレベル）に維持するよう機能する。
【００７２】
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１，Ｑ１Ｓ（出力プルアップトランジスタ）を駆動する「プルアップ駆動回路」を構成している。
【００７３】
一方、ノードＮ２と第３電源端子Ｓ３との間には、ゲートが第３電源端子Ｓ３に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。
【００７４】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定される。よってトランジスタＱ７のゲート（ノードＮ１）がＨレベルになってトランジスタＱ７がオンすると、ノードＮ２は放電されてＬレベルになる。逆にノードＮ１のＬレベルになりトランジスタＱ７がオフすると、ノードＮ２はトランジスタＱ６により充電されてＨレベルになる。
【００７５】
つまりトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２，Ｑ２Ｓ（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。
【００７６】
図３の単位シフトレジスタＳＲkの動作を説明する。説明の簡単のため、単位シフトレジスタＳＲkにおいては、第１クロック端子ＣＫには第１クロック信号ＣＬＫが、第２クロック端子ＣＫＳには第２クロック信号ＣＬＫＳが、それぞれ入力されているものとする（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
【００７７】
また、第１電源端子Ｓ１に供給されるロー側電源電位ＶＳＳを基準電位（０［Ｖ］）と仮定する。そして第１クロック信号ＣＬＫ，／ＣＬＫ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳおよびスタートパルスＳＰのＬレベル電位は全てＶＳＳ（０［Ｖ］）であると仮定する。また、第２電源端子Ｓ２に供給されるハイ側電源電位ＶＤＤ１と第３電源端子Ｓ３に供給されるハイ側電源電位ＶＤＤ２は互いに等しいと仮定し、その値をＶＤＤとする。
【００７８】
さらに、第１クロック信号ＣＬＫ，／ＣＬＫ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳおよびスタートパルスＳＰのＨレベル電位は全て等しく、それらの値もＶＤＤとする。また各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
【００７９】
ここでは、表示有効期間における単位シフトレジスタＳＲkの動作を説明する。表示有効期間では、第１クロック信号ＣＬＫ，／ＣＬＫが、第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化する。
【００８０】
単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）の状態を仮定する（以下、この状態を「リセット状態」称す）。このときトランジスタＱ１はオフ、トランジスタＱ２はオンになっており、第１出力端子ＯＵＴ（ゲート線駆動信号Ｇk）はＬレベル（ＶＳＳ）である。またトランジスタＱ８はオン状態なので、ノードＮ１ＳはノードＮ１と同じくＬレベル（ＶＳＳ）である。よってトランジスタＱ１Ｓはオフ、トランジスタＱ２Ｓはオンになっており、第２出力端子ＯＵＴＳ（シフト信号ＳＨk）もＬレベル（ＶＳＳ）である。
【００８１】
その状態から、前段のシフト信号ＳＨk-1がＨレベル（ＶＤＤ）になると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されており、ノードＮ１の電位が上昇する。
【００８２】
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（≒ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると（以下、この状態を「セット状態」称す）、トランジスタＱ１はオン、トランジスタＱ２がオフになる。
【００８３】
ノードＮ２がＬレベルになったため、トランジスタＱ２Ｓはオフになる。またノードＮ１がＨレベルになったため、オン状態のトランジスタＱ８を通してノードＮ１Ｓが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。よってトランジスタＱ１Ｓはオンになる。
【００８４】
前段のシフト信号ＳＨk-1がＬレベルに戻ると、トランジスタＱ３はオフになるが、トランジスタＱ４，Ｑ５もオフしているため、ノードＮ１，Ｎ１Ｓは高インピーダンス状態（フローティング状態）でＨレベルに維持される。
【００８５】
表示有効期間なので、続いて第１クロック信号ＣＬＫが活性化する。第１クロック信号ＣＬＫがＨレベル（ＶＤＤ）になると、オン状態のトランジスタＱ１を通して第１出力端子ＯＵＴが充電され、ゲート線駆動信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１の電位が昇圧される。そのため第１出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
【００８６】
従って、ゲート線駆動信号Ｇkは、第１クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作するため、ゲート線駆動信号Ｇkのレベルはクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。その結果、ゲート線ＧＬkが選択状態になる。
【００８７】
第１クロック信号ＣＬＫがＨレベルになるのと同時に、第２クロック信号ＣＬＫＳもＨレベル（ＶＤＤ）になる。するとオン状態のトランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳが充電され、シフト信号ＳＨkのレベルが上昇する。このとき、容量素子ＣＳ並びにトランジスタＱ１Ｓのゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、ノードＮ１Ｓの電位が昇圧される。そのため第２出力端子ＯＵＴＳのレベルが上昇しても、トランジスタＱ１Ｓのゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１Ｓは低インピーダンスに維持される。
【００８８】
従って、シフト信号ＳＨkは、第２クロック信号ＣＬＫＳの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１Ｓは非飽和領域で動作して第２出力端子ＯＵＴＳを充電するため、シフト信号ＳＨkのレベルは、第２クロック信号ＣＬＫＳと同じ電位ＶＤＤまで上昇する。
【００８９】
ノードＮ１の昇圧とノードＮ１Ｓの昇圧は同時に起こるため、トランジスタＱ８のゲートは２つの電流電極（ソース、ドレイン）よりも高くなる。従ってノードＮ１，Ｎ１Ｓが昇圧されるとき、トランジスタＱ８はオフになり、ノードＮ１，Ｎ１Ｓ間は電気的に分離される。ノードＮ１Ｓは、接続されるトランジスタの数が少ないため、ノードＮ１から分離されると寄生容量が非常に小さくなる。よってノードＮ１Ｓは充分に昇圧され、シフト信号ＳＨkの立ち上がり速度は充分に高速化される。
【００９０】
その後、第１クロック信号ＣＬＫおよび第２クロック信号ＣＬＫＳが揃ってＬレベル（ＶＳＳ）になる。すると、オン状態のトランジスタＱ１，Ｑ１Ｓを通して第１および第２出力端子ＯＵＴ，ＯＵＴＳがそれぞれ放電され、ゲート線駆動信号Ｇkおよびシフト信号ＳＨkはＬレベル（ＶＳＳ）になる。その結果、ゲート線ＧＬkは非選択状態に戻る。
【００９１】
なお、先ほどシフト信号ＳＨkが活性化したとき、次段（単位シフトレジスタＳＲk+1）はセット状態になっているので、次に第２クロック信号／ＣＬＫが活性化すると、次段のシフト信号ＳＨk+1がＨレベルになる。
【００９２】
すると当該単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするので、ノードＮ１，Ｎ１Ｓが放電されてＬレベル（ＶＳＳ）になる。応じてトランジスタＱ７がオフするので、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１，Ｑ１Ｓがオフ、トランジスタＱ２，Ｑ２Ｓがオンの状態になる。
【００９３】
以降、次のフレーム期間に前段のシフト信号ＳＨk-1が活性化されるまでは、単位シフトレジスタＳＲkはリセット状態に維持される。トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１、Ｎ１ＳをＬレベル、ノードＮ２をＨレベルに保持するからである。よってゲート線ＧＬkの非選択期間の間は、ゲート線駆動信号Ｇkおよびシフト信号ＳＨkは、共に低インピーダンスでＬレベルに維持される。
【００９４】
上で説明した単位シフトレジスタＳＲkを簡単に説明すると、以下のとおりである。すなわち、単位シフトレジスタＳＲkは、入力端子ＩＮの信号（入力信号）の活性化に応じてセット状態になる。セット状態ではトランジスタＱ１，Ｑ１Ｓがオン、トランジスタＱ２，Ｑ２Ｓがオフになる。よってこのとき第１クロック端子ＣＫの信号（第１クロック信号）が活性化するとゲート線駆動信号Ｇkが活性レベルになり、第２クロック端子ＣＫＳの信号（第２クロック信号）が活性化するとシフト信号ＳＨkが活性レベルになる。そして、リセット端子ＲＳＴの信号（リセット信号）が活性化するとリセット状態に戻り、その後はゲート線駆動信号Ｇkおよびシフト信号ＳＨkをＬレベルに維持する。
【００９５】
表示有効期間においては、第１クロック信号ＣＬＫ，／ＣＬＫが第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化されるので、セット状態（トランジスタＱ１，Ｑ１Ｓがオン、トランジスタＱ２，Ｑ２Ｓがオフ）となった単位シフトレジスタＳＲkはゲート線駆動信号Ｇkとシフト信号ＳＨkを同時に活性化させる。
【００９６】
これに対し、表示無効期間においては、第２クロック信号ＣＬＫＳ，／ＣＬＫＳのみが活性化され、第１クロック信号ＣＬＫ，／ＣＬＫがＬレベルに維持される。そのため単位シフトレジスタＳＲkがセット状態になっても、第１出力端子ＯＵＴは充電されずゲート線駆動信号ＧkはＬレベルから変化しない。よって表示無効期間では、単位シフトレジスタＳＲkはシフト信号ＳＨkのみを活性化させる。
【００９７】
図２のゲート線駆動回路３０では、各単位シフトレジスタＳＲの入力端子ＩＮには前段のシフト信号ＳＨが入力されるので、ゲート線駆動信号Ｇが活性化されない期間が存在しても、シフト信号ＳＨのシフト動作は正常に行われ、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…がこの順に活性化される。よって、部分表示を行われるとき、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…はこの順に全て活性化され、ゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は表示有効期間（表示が必要な画素ラインの選択期間）内のものだけが活性化される。
【００９８】
図４は、本実施の形態に係るゲート線駆動回路３０の動作を示す信号波形図であり、第ｋ行目から第ｋ＋３行までの画素ラインでのみ表示を行う部分表示が実行されるときの例を示している。
【００９９】
上記したように、第１クロック信号ＣＬＫ，／ＣＬＫは、表示有効期間にのみ、第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化される。例えば第ｋ行目から第ｋ＋３行までの画素ラインでのみ表示を行う場合は、図４に示すように、第ｋ行目の選択期間（シフト信号ＳＨkの活性期間）の始めからから第ｋ＋３行の選択期間（シフト信号ＳＨk+3の活性期間）の終わりまで間、第１クロック信号ＣＬＫ，／ＣＬＫが第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同期して活性化される。これにより、ゲート線駆動信号Ｇk〜Ｇk+3が、それぞれゲート線ＧＬk〜Ｇk+3の選択期間に活性化される。その他の行のゲート線駆動信号Ｇはフレーム期間内の全てを通して非活性レベルに維持される。
【０１００】
図示は省略するが、全画面表示の場合には、第１クロック信号ＣＬＫ，／ＣＬＫが常に第２クロック信号ＣＬＫＳ，／ＣＬＫＳと同様に活性化される。よってゲート線駆動信号Ｇ1，Ｇ2，Ｇ3…は、シフト信号ＳＨ1，ＳＨ2，ＳＨ3…と同じタイミングで、全てが順番に活性化される。
【０１０１】
ここで表示無効期間の単位シフトレジスタＳＲkにおけるトランジスタＱ８の動作に注目する。表示無効期間では、第１クロック端子ＣＫおよび第１出力端子ＯＵＴがＬレベルのまま変化しないので、トランジスタＱ１のゲート容量および容量素子Ｃを介する結合によるノードＮ１の昇圧は起こらない。よって第２出力端子ＯＵＴＳのレベル上昇に伴ってノードＮ１Ｓの電位がＶＤＤ−Ｖｔｈから昇圧されるとき、ノードＮ１の電位はＶＤＤ−Ｖｔｈのまま変化しない。
【０１０２】
つまりノードＮ１Ｓが昇圧されたとき、トランジスタＱ８のソース（ノードＮ１）電位はＶＤＤ−Ｖｔｈ、ゲート電位はＶＤＤであり、ゲート・ソース間電圧はＶｔｈとなる。この状態では、トランジスタＱ８にはサブスレッシュホールド電流である僅かな電流しか流れず、トランジスタＱ８は実質的にオフしている。つまりノードＮ１ＳからノードＮ１への電流は殆ど流れず、ノードＮ１ＳとノードＮ１の間が実質的に分離された状態となる。よってノードＮ１Ｓの寄生容量が小さくなり、表示有効期間のときと同様に、ノードＮ１Ｓは充分に昇圧される。
【０１０３】
トランジスタＱ８のゲートに供給するハイ側電源電位ＶＤＤ１は、入力端子ＩＮに入力される前段のシフト信号ＳＨk-1の活性レベル（第２クロック信号ＣＬＫＳ，／ＣＬＫＳの活性レベルに相当）の電位以下にすることが重要である。本実施の形態では、ハイ側電源電位ＶＤＤ１と前段のシフト信号ＳＨk-1の活性レベルの電位が等しいと仮定し、その値をＶＤＤと定義した。トランジスタＱ８のゲート電位がＶＤＤより大きい場合は、表示無効期間にノードＮ１Ｓが昇圧されたとき、トランジスタＱ８がオフにならず、ノードＮ１ＳとノードＮ１の間が分離されないので、上記の効果が得られない。
【０１０４】
逆に、トランジスタＱ８のゲート電位がＶＤＤよりも低いと、その分だけトランジスタＱ８によって充電された後のノードＮ１Ｓの電位が低くなるので、これも好ましくない。従ってトランジスタＱ８のゲート電位は、ＶＤＤを超えない範囲で、より高いことが好ましい。
【０１０５】
このように本実施の形態に係る単位シフトレジスタＳＲkでは、シフト信号ＳＨkの活性化に応じてノードＮ１Ｓが昇圧されるとき、トランジスタＱ８がノードＮ１，Ｎ１Ｓ間を分離する。よってノードＮ１Ｓは充分に昇圧されるので、シフト信号ＳＨkの立ち上がり速度は充分に高速化される。この効果は、表示有効期間および表示無効期間のどちらの場合でも得られる。つまり表示無効期間であってもシフト信号ＳＨの立ち上がり速度は低下せず、ゲート線駆動回路３０の動作マージンの低下を防止できる。
【０１０６】
本実施の形態では、ゲート線駆動回路３０のシフトレジスタが２相のクロック信号を用いて駆動される例を示したが、もちろん３相以上のクロック信号を用いることも可能である。
【０１０７】
［第１の変更例］
図３の単位シフトレジスタＳＲkでは、トランジスタＱ３のドレインを一定のハイ側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２に接続させたが、図５のように、それを前段のシフト信号ＳＨk-1が供給される入力端子ＩＮに接続させてもよい。これにより、トランジスタＱ３にハイ側電源電位ＶＤＤ１を供給するための配線を省略でき、回路レイアウトが容易になるという効果が得られる。
【０１０８】
なお図３の構成では、図５に比べて単位シフトレジスタＳＲのそれぞれのシフト信号ＳＨが駆動する負荷容量が低減され、各段のシフト信号ＳＨの立ち上がり速度および立ち下がり速度が向上するという効果が得られる。
【０１０９】
［第２の変更例］
液晶表示装置などの走査線駆動回路には、非晶質シリコン（ａ−Ｓｉ）を用いて形成したトランジスタ（ａ−Ｓｉトランジスタ）が広く使用されている。ａ−Ｓｉトランジスタは、ゲートが直流的にバイアスされるとしきい値電圧がシフトする特性があり、それが原因で走査線駆動回路の誤動作を引き起こす場合がある。
【０１１０】
例えば図３の回路では、トランジスタＱ８のゲートが常に正バイアスされるので、トランジスタＱ８のしきい値電圧が正方向へシフトする。その場合、トランジスタＱ８のオン抵抗が高くなるため、ノードＮ１Ｓの充電・放電の速度が低下することが懸念される。
【０１１１】
図６は本実施の形態の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図５の回路に対し、トランジスタＱ８のゲートを入力端子ＩＮに接続させると共に、ノードＮ２に接続したゲートを有しノードＮ１Ｓと第１電源端子Ｓ１との間に接続するトランジスタＱ５Ｓを設けたものである。本変更例は図３の回路に対しても適用可能である。
【０１１２】
図６の単位シフトレジスタＳＲでは、ノードＮ１がＨレベルになってトランジスタＱ８がノードＮ１Ｓを充電する期間にのみ、当該トランジスタＱ８のゲートが正バイアスされる。つまりトランジスタＱ８のゲートは直流的にバイアスされないので、トランジスタＱ８のしきい値電圧のシフトを防止できる。
【０１１３】
但し、図３や図５の回路と異なり、トランジスタＱ８がノードＮ１Ｓを放電することができないので、単位シフトレジスタＳＲがリセット状態のとき（ノードＮ２がＨレベルのとき）にノードＮ１Ｓを放電するトランジスタＱ５Ｓが必要になる。そのため図３や図５に比べて必要なトランジスタの個数が１つ増える点に留意すべきである。
【０１１４】
［第３の変更例］
図７は、本実施の形態の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図５のトランジスタＱ８の代わりに、ノードＮ１Ｓに接続するトランジスタＱ３Ｓ，Ｑ５Ｓを設けたものである。トランジスタＱ３Ｓは、ノードＮ１Ｓと入力端子ＩＮとの間に接続し、そのゲートは入力端子ＩＮに接続される。トランジスタＱ５Ｓは、ノードＮ１Ｓと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。
【０１１５】
本変更例は図３の回路に対しても適用可能である。またトランジスタＱ３Ｓのドレインは、第２電源端子Ｓ２または第３電源端子Ｓ３に接続させてもよい。
【０１１６】
図６の単位シフトレジスタＳＲでは、前段のシフト信号ＳＨk-1の活性化に応じてトランジスタＱ３ＳがノードＮ１Ｓを充電し、ノードＮ２がＨレベルになるとトランジスタＱ５ＳがノードＮ１Ｓを放電する。つまりトランジスタＱ３Ｓ，Ｑ５Ｓの２つのトランジスタによって、図３や図５の回路におけるトランジスタＱ８と同様の動作が行われる。
【０１１７】
本変更例によれば、ノードＮ１，Ｎ１Ｓ間が完全に分離されているので、トランジスタＱ１のゲート容量および容量素子ＣがノードＮ１Ｓの昇圧には影響しない。よって表示無効期間であってもシフト信号ＳＨkの立ち上がり速度は低下せず、ゲート線駆動回路３０の動作マージンの低下を防止できる。但し、図３や図５に比べて必要なトランジスタの個数が１つ増える点に留意すべきである。
【０１１８】
［第４の変更例］
本変更例では、信号のシフト方向を変更可能なシフトレジスタに本発明を適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。前段から後段への方向（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる動作を「順方向シフト」、後段から前段への方向（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる動作を「逆方向シフト」と定義する。
【０１１９】
図８は、本変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３とほぼ同様の構成であるが、以下の点で異なっている。
【０１２０】
すなわち、当該単位シフトレジスタＳＲkは、前段のシフト信号ＳＨk-1を受ける第１入力端子ＩＮ１と、次段のシフト信号ＳＨk+1を受ける第２入力端子ＩＮ２と、所定の第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。トランジスタＱ３は、ノードＮ１と第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ４は、ノードＮ１と第２電圧信号端子Ｔ２との間に接続され、そのゲートは第２入力端子ＩＮ２に接続される。
【０１２１】
第１および第２電圧信号Ｖｎ，Ｖｒは、信号のシフト方向（走査方向）を決定するための制御信号である。単位シフトレジスタＳＲkに順方向シフトを行わせる場合、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定される。また逆方向シフトを行わせる場合には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定される。
【０１２２】
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、図８の単位シフトレジスタＳＲkは、図３の回路と等価になるので順方向シフトが可能になる。一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、図８の単位シフトレジスタＳＲkにおいて、トランジスタＱ３，Ｑ４の機能が図３の回路とは逆になる。つまりトランジスタＱ４がノードＮ１を充電するように機能し、トランジスタＱ３がノードＮ１を放電するように機能する。その結果、逆方向シフトが可能になる。
【０１２３】
［第５の変更例］
図３の回路では、トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートを全てノードＮ１に接続させたが、それらの１つ以上をノードＮ１Ｓに接続させてもよい。図９は、それら全てをノードＮ１Ｓに接続させた例を示している。
【０１２４】
トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートをノードＮ１Ｓに接続させると、その分だけノードＮ１の寄生容量が低減されるため、ノードＮ１がより高い電位にまで昇圧されるようになり、トランジスタＱ１の駆動能力が向上する。それによりゲート線駆動信号Ｇのレベル遷移の速度が速くなるため、ゲート線ＧＬの高速駆動が可能になる。
【０１２５】
その反面、ノードＮ１Ｓの寄生容量は増加するため、シフト信号ＳＨのレベル遷移の速度が低下する点に留意すべきである。トランジスタＱ３のソース、トランジスタＱ４，Ｑ５のドレインおよびトランジスタＱ７のゲートをそれぞれノードＮ１側，Ｎ１Ｓ側のどちらに接続させるかは、表示装置の特性を考慮して決定するとよい。
【０１２６】
本変更例は、上記の各変更例の単位シフトレジスタＳＲ（図５〜図８）に対しても適用可能である。但し、図７のトランジスタＱ３のソースは、ノードＮ１に接続させておく必要がある。図７の構成では、ノードＮ１，Ｎ１Ｓをそれぞれ個別のトランジスタで充電する必要があるからである。
【０１２７】
また図６、図７のトランジスタＱ５のドレインは、ノードＮ１側に接続させておく必要がある。図６、図７の構成では、単位シフトレジスタＳＲがリセット状態のときにノードＮ１，Ｎ１Ｓを低インピーダンスでＬレベルにするトランジスタが、それぞれ個別に必要だからである。
【０１２８】
さらに図６、図７の回路では、トランジスタＱ４ドレインとトランジスタＱ７のゲートを同じ側に接続させる必要がある。図６、図７の構成では、トランジスタＱ４がオンするときノードＮ１，Ｎ１Ｓ間が分離されているので、トランジスタＱ４ドレインとトランジスタＱ７のゲートが接続していなければ、トランジスタＱ７をオフにすることができないからである。
【０１２９】
［第６の変更例］
本変更例では、第３の変更例（図７）を、信号のシフト方向を変更可能なシフトレジスタ（第４の変更例（図８））に適用する。
【０１３０】
図１０は、本実施の形態の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図８と同様に、前段のシフト信号ＳＨk-1を受ける第１入力端子ＩＮ１と、次段のシフト信号ＳＨk+1を受ける第２入力端子ＩＮ２と、第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
【０１３１】
当該単位シフトレジスタＳＲkの回路構成は、図７に対し、以下の点で異なっている。すなわち、トランジスタＱ３は、ノードＮ１と第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ４は、ノードＮ１と第２電圧信号端子Ｔ２との間に接続され、そのゲートは第２入力端子ＩＮ２に接続される。トランジスタＱ３Ｓは、ノードＮ１Ｓと第１電圧信号端子Ｔ１との間に接続され、そのゲートは第１入力端子ＩＮ１に接続される。さらに、第２入力端子ＩＮ２に接続したゲートを有し、ノードＮ１と第２電圧信号端子Ｔ２との間に接続したトランジスタＱ４Ｓが設けられる。
【０１３２】
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、図１０の単位シフトレジスタＳＲkは、図７の回路と等価になるので順方向シフトが可能になる。但し、ノードＮ１Ｓの放電は、図７ではトランジスタＱ５Ｓにより行われるが、図１０の回路では主にトランジスタＱ４Ｓによって行われる（トランジスタＱ５Ｓは主に、リセット状態の間ノードＮ１Ｓを低インピーダンスでＬレベルに維持する働きをする）。
【０１３３】
一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、図１０の単位シフトレジスタＳＲkにおいて、トランジスタＱ３，Ｑ４，Ｑ３Ｓ，Ｑ４Ｓの機能が順方向シフト時とは逆になる。つまりトランジスタＱ４，Ｑ４ＳがそれぞれノードＮ１，Ｎ１Ｓを充電するように機能し、トランジスタＱ３，Ｑ３ＳがそれぞれノードＮ１，Ｎ１Ｓを放電するように機能する。その結果、逆方向シフトが可能になる。
【０１３４】
なお、図１０の回路において、トランジスタＱ７のゲートはノードＮ１Ｓに接続させてもよい。
【符号の説明】
【０１３５】
１０ 液晶アレイ部、１００ 液晶表示装置、３０ ゲート線駆動回路、３１Ｂ 第２クロック信号発生器、３１Ａ 第１クロック信号発生器、３１Ｂ 第２クロック信号発生器、３２ スタート信号発生器、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、Ｇ ゲート線駆動信号、ＳＨ シフト信号、ＣＬＫ，／ＣＬＫ 第１クロック信号、ＣＬＫＳ，／ＣＬＫＳ 第２クロック信号。
【特許請求の範囲】
【請求項１】
入力端子、第１および第２出力端子、第１および第２クロック端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードを充電する第３トランジスタと、
前記第１ノードと前記第２ノードとの間に接続された第４トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項２】
前記第４トランジスタの制御電極は、前記第２クロック信号の活性レベル以下の一定電位の電源に接続されている
請求項１記載のシフトレジスタ回路。
【請求項３】
前記第４トランジスタの制御電極は、前記入力端子に接続されている
請求項１記載のシフトレジスタ回路。
【請求項４】
前記第２出力端子が充電されるとき、第４トランジスタが前記第１ノードと第２ノードの間を電気的に分離する
請求項１から請求項３のいずれか記載のシフトレジスタ回路。
【請求項５】
前記第１出力端子を放電する第５トランジスタと、
前記第２出力端子を放電する第６トランジスタとをさらに備え、
前記第５トランジスタの制御電極と前記第６トランジスタの制御電極とが互いに接続されている
請求項１から請求項４のいずれか記載のシフトレジスタ回路。
【請求項６】
入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
前記入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する第４トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項７】
前記第１出力端子を放電する第５トランジスタと、
前記第２出力端子を放電する第６トランジスタとをさらに備え、
前記第５トランジスタの制御電極と前記第６トランジスタの制御電極とが互いに接続されている
請求項６記載のシフトレジスタ回路。
【請求項８】
第１および第２入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、
互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードに、前記第１電圧信号を供給する第３トランジスタと、
前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードまたは前記第２ノードに、前記第２電圧信号を供給する第４トランジスタと、
前記第１ノードと前記第２ノードとの間に接続された第５トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項９】
前記第５トランジスタの制御電極は、前記第２クロック信号の活性レベル以下の一定電位の電源に接続されている
請求項８記載のシフトレジスタ回路。
【請求項１０】
前記第２出力端子が充電されるとき、第４トランジスタが前記第１ノードと第２ノードの間を電気的に分離する
請求項８または請求項９記載のシフトレジスタ回路。
【請求項１１】
前記第１出力端子を放電する第６トランジスタと、
前記第２出力端子を放電する第７トランジスタとをさらに備え、
前記第６トランジスタの制御電極と前記第７トランジスタの制御電極とが互いに接続されている
請求項８から請求項１０のいずれか記載のシフトレジスタ回路。
【請求項１２】
第１および第２入力端子、第１および第２出力端子、第１および第２クロック端子と、
互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、
前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、
前記第１入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードに前記第１電圧信号を供給する第５トランジスタと、
前記第２入力信号の活性化に応じて、前記第２ノードに前記第２電圧信号を供給する第６トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項１３】
前記第１出力端子を放電する第７トランジスタと、
前記第２出力端子を放電する第８トランジスタとをさらに備え、
前記第７トランジスタの制御電極と前記第８トランジスタの制御電極とが互いに接続されている
請求項１２記載のシフトレジスタ回路。
【請求項１】
入力端子、第１および第２出力端子、第１および第２クロック端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードを充電する第３トランジスタと、
前記第１ノードと前記第２ノードとの間に接続された第４トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項２】
前記第４トランジスタの制御電極は、前記第２クロック信号の活性レベル以下の一定電位の電源に接続されている
請求項１記載のシフトレジスタ回路。
【請求項３】
前記第４トランジスタの制御電極は、前記入力端子に接続されている
請求項１記載のシフトレジスタ回路。
【請求項４】
前記第２出力端子が充電されるとき、第４トランジスタが前記第１ノードと第２ノードの間を電気的に分離する
請求項１から請求項３のいずれか記載のシフトレジスタ回路。
【請求項５】
前記第１出力端子を放電する第５トランジスタと、
前記第２出力端子を放電する第６トランジスタとをさらに備え、
前記第５トランジスタの制御電極と前記第６トランジスタの制御電極とが互いに接続されている
請求項１から請求項４のいずれか記載のシフトレジスタ回路。
【請求項６】
入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第３トランジスタと、
前記入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する第４トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項７】
前記第１出力端子を放電する第５トランジスタと、
前記第２出力端子を放電する第６トランジスタとをさらに備え、
前記第５トランジスタの制御電極と前記第６トランジスタの制御電極とが互いに接続されている
請求項６記載のシフトレジスタ回路。
【請求項８】
第１および第２入力端子、第１および第２出力端子、並びに第１および第２クロック端子と、
互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードまたは前記第２トランジスタの制御電極が接続する第２ノードに、前記第１電圧信号を供給する第３トランジスタと、
前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードまたは前記第２ノードに、前記第２電圧信号を供給する第４トランジスタと、
前記第１ノードと前記第２ノードとの間に接続された第５トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項９】
前記第５トランジスタの制御電極は、前記第２クロック信号の活性レベル以下の一定電位の電源に接続されている
請求項８記載のシフトレジスタ回路。
【請求項１０】
前記第２出力端子が充電されるとき、第４トランジスタが前記第１ノードと第２ノードの間を電気的に分離する
請求項８または請求項９記載のシフトレジスタ回路。
【請求項１１】
前記第１出力端子を放電する第６トランジスタと、
前記第２出力端子を放電する第７トランジスタとをさらに備え、
前記第６トランジスタの制御電極と前記第７トランジスタの制御電極とが互いに接続されている
請求項８から請求項１０のいずれか記載のシフトレジスタ回路。
【請求項１２】
第１および第２入力端子、第１および第２出力端子、第１および第２クロック端子と、
互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第２トランジスタと、
前記第１入力端子に入力される第１入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、
前記第２入力端子に入力される第２入力信号の活性化に応じて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、
前記第１入力信号の活性化に応じて、前記第２トランジスタの制御電極が接続する第２ノードに前記第１電圧信号を供給する第５トランジスタと、
前記第２入力信号の活性化に応じて、前記第２ノードに前記第２電圧信号を供給する第６トランジスタとを備え、
前記第１クロック信号と前記第２クロック信号は同位相であり、且つ、特定の期間は前記第２クロック信号のみが活性化するように設定可能である
ことを特徴とするシフトレジスタ回路。
【請求項１３】
前記第１出力端子を放電する第７トランジスタと、
前記第２出力端子を放電する第８トランジスタとをさらに備え、
前記第７トランジスタの制御電極と前記第８トランジスタの制御電極とが互いに接続されている
請求項１２記載のシフトレジスタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２３８３１２（Ｐ２０１１−２３８３１２Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０７９０６（Ｐ２０１０−１０７９０６）
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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