シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステム
【課題】ドライバ出力段の負荷容量の低減と小面積を実現するインタフェース回路を備えたメモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステムを提供する。
【解決手段】インタフェース回路は、２つのドライバ回路と、電圧駆動と電流駆動の２つの駆動方式を切り替え可能な駆動方式制御回路を有する。２つのドライバ回路と電源電位との接続は、駆動方式制御回路を介して接続し、２つのドライバ回路には、２つの入力信号及びその論理反転信号が選択回路を介して入力される。駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替える。
【解決手段】インタフェース回路は、２つのドライバ回路と、電圧駆動と電流駆動の２つの駆動方式を切り替え可能な駆動方式制御回路を有する。２つのドライバ回路と電源電位との接続は、駆動方式制御回路を介して接続し、２つのドライバ回路には、２つの入力信号及びその論理反転信号が選択回路を介して入力される。駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器間通信のインタフェース部分及びＬＳＩ間通信のインタフェース部分において、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動型差動伝送方式を切り替えることが可能なインタフェース回路及び該インタフェース回路を備えたメモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステムに関し、主にリムーバブルメモリカードとそのホスト装置、及びリムーバブルメモリカードとそのホスト装置を含んで構成される不揮発性メモリシステムに関する。
【背景技術】
【０００２】
近年、電子機器は多機能化、高機能化への要求に応えるべく処理速度の向上が続いている。それに伴い、電子機器間の通信速度の高速化も進んでおり、従来主に用いられてきたシングルエンド伝送では高速化の実現は困難であるため、ＬＶＤＳ（Low Voltage Differential Signaling）、ＵＳＢ（Universal Serial Bus）２．０、ＩＥＥＥ１３９４、ＨＤＭＩ（High-Definition Multimedia Interface）、Ｓｅｒｉａｌ−ＡＴＡなど高速信号伝送を行う各種伝送規格ではインタフェースとして電流駆動型差動伝送方式が採用されている。
【０００３】
また、ＳＤメモリカードに代表されるリムーバブルメモリカードの分野においても、これまではホスト機器とのインタフェースとして電圧駆動型シングルエンド伝送方式を用いてきているが、記憶容量の増加に伴う伝送速度の向上が必要とされているため、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式を適用する必要がでてきている。
【０００４】
しかし、電流駆動型差動伝送方式を適用したリムーバブルメモリカードであっても、既存の電圧駆動型シングルエンド伝送方式で通信を行うホスト機器に接続した場合は電圧駆動型シングルエンド伝送で信号伝送を行う必要がある。また、メモリカードは、形状、信号数が規定されていることから、既存の電圧駆動型シングルエンド伝送で用いる信号線に加えて電流駆動型差動伝送で用いる信号線を別途設けることはできない。従って、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式も適用する場合は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式とで信号線を共有する必要がある。
【０００５】
共通の信号線を用いて、電圧駆動型シングルエンド伝送と電流駆動型差動伝送を選択的に切り替えて使う場合の従来技術として、例えば特許文献１で開示されているものがある。
図２１は、特許文献１で開示された従来技術を示すものである。図２１において２つの信号線Ｄ１、Ｄ２にはそれぞれシングルエンドドライバ１００、１０１の出力端が接続され、また、信号線Ｄ１、Ｄ２には、シングルエンドドライバ１００、１０１とは別に、差動ドライバ１１０の２つの出力端が夫々接続されている。制御信号ＥＮＳＥ及びＥＮＤＦは、シングルエンドドライバ１００、１０１及び差動ドライバ１１０の出力制御を行い、これらの制御信号により信号線Ｄ１、Ｄ２がシングルエンド伝送に使用されるか、差動伝送に使用されるかを切り替えている。
【特許文献１】特開２０００−３５３０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記従来技術では信号線に対して２つのドライバ回路が並列に接続された構成であるため、一方のドライバ回路が信号を出力する際、他方のドライバ回路の出力段を構成するトランジスタのソース及びドレインの容量成分が伝送波形に影響を及ぼす。特に伝送速度が高速化するほど、伝送線路上の負荷容量が信号波形に与える影響は大きくなるため、前記従来技術の構成に高速インタフェース伝送用のドライバ回路を適用することは困難となる。
【０００７】
従って、電圧駆動型シングルエンド伝送に加え、高速信号伝送を目的として電流駆動型差動伝送方式をリムーバブルメモリカードに適用する場合、従来技術１を用いると前述した負荷容量が高速信号波形へ与える影響が課題となる。
また、リムーバブルメモリカードの記憶容量の大容量化にはフラッシュメモリの実装面積が更に必要であるが、リムーバブルメモリカードは前述のとおり形状が規定されているため、現状の電圧駆動方式シングルエンドドライバインタフェース回路に加えて新規に高速データ伝送用の電流駆動型差動ドライバ回路及び差動レシーバ回路を追加することはフラッシュメモリの実装面積の圧迫につながり大容量化を妨げてしまう。従って、リムーバブルメモリカードに新規に追加する差動ドライバ回路は、その回路面積をできる限り小面積で実現する必要がある。
【０００８】
本発明は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式を選択使用可能なリムーバブルメモリカードにおいて、上記高速信号伝送に対する負荷容量の課題及び、インタフェースの小面積化を実現するインタフェース回路、双方向インタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性記憶システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で信号を仲介して伝送するインタフェース回路であって、前記伝送方式のうちの１の伝送方式を示す方式信号を第１外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力する第１及び第２ドライバ回路と、前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号を前記第１ドライバ回路へ出力し、第１入力信号の論理反転信号を前記第２ドライバ回路へ出力する入力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路とを備えることを特徴とする。
【発明の効果】
【００１０】
この構成によると、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
【００１１】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続されるとしてもよい。
【００１２】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路を備えるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力するとしてもよい。
【００１３】
ここで、前記インタフェース回路は、さらに、前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
また、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、前記伝送方式のうちの１の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第１外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力し、及び、第２外部回路との接続を切断する第１及び第２ドライバ回路と、前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号及び第１入力信号の論理反転信号を出力する入力制御回路と、前記入力制御回路から第１及び第２入力信号を受信し、又は第１入力信号及び前記論理反転信号を受信し、前記方向信号が第２外部回路への送信を示す場合に、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、又は受信した第１入力信号及び論理反転信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方向信号が第２外部回路からの受信を示す場合に、第２外部回路との接続を切断するように第１及び第２ドライバ回路を制御する出力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と、前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第２外部回路からの受信を示す場合に、一端を前記第１ドライバ回路と前記第２外部回路とを接続する第１信号線に接続し、他端を前記第２ドライバ回路と前記第２外部回路とを接続する第２信号線に接続する終端抵抗回路と、前記第２外部回路から、前記第１及び第２信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、前記第２外部回路から、前記第１信号線を介してシングルエンド信号を受信する第１シングルエンドレシーバ回路と、前記第２外部回路から、前記第２信号線を介してシングルエンド信号を受信する第２シングルエンドレシーバ回路とを備えることを特徴とする。
【００１４】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記双方向インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続されるとしてもよい。
【００１５】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路を備えるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力するとしてもよい。
【００１６】
ここで、前記インタフェース回路は、さらに、前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
ここで、前記双方向インタフェース回路は、さらに、前記方向信号が第２外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第２スイッチ回路を備えるとしてもよい。
【００１７】
また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し、書込みを行うメモリコントローラであって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００１８】
また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００１９】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００２０】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を有し、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
（１）図１は、本発明の第１の実施の形態における、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路１１を示す。
図１に示すごとく、インタフェース回路１１は、プッシュプル型のドライバ回路２００、２０１、駆動方式制御回路３００、及びドライバ回路２００、２０１への入力信号を制御する入力制御回路４００により構成される。
【００２２】
インタフェース回路１１は、３個の入力端子を備え、外部から３個の入力端子を介して伝送方式制御信号ＳＥ／ＤＦ、入力信号ＸＳＩＧ１、ＸＳＩＧ２を受け取る。ここで、伝送方式制御信号ＳＥ／ＤＦは、「Ｌ（Ｌｏｗ）」のとき、電圧駆動型シングルエンド伝送を示し、「Ｈ（Ｈｉｇｈ）」のとき、電流駆動型差動伝送を示し、入力信号ＸＳＩＧ１、ＸＳＩＧ２は、「Ｌ」及び「Ｈ」を含む信号である。また、インタフェース回路１１は、２個の出力端子を備え、２個の出力端子は、それぞれ、信号線Ｄ１ｐ、Ｄ１ｍに接続される。
【００２３】
以下、インタフェース回路１１を構成する各回路の説明を行う。
ドライバ回路２００は、トランジスタＭ１、Ｍ２によりプッシュプル型の出力段回路として構成される。ドライバ回路２００の入力ノードは、入力制御回路４００を介して、入力信号ＸＳＩＧ１を受け取るインタフェース回路１１の入力端子に接続され、ドライバ回路２００の出力ノードｎ１は、インタフェース回路１１の出力端子を介して、信号線Ｄ１ｐに接続される。
【００２４】
ｐＭＯＳトランジスタＭ１のゲートは、ドライバ回路２００の入力ノードに接続され、トランジスタＭ１のソースは、駆動方式制御回路３００の出力端である回路ノードｎ３に接続され、トランジスタＭ１のドレインは、出力ノードｎ１を介してトランジスタＭ２のドレインに接続される。
ｎＭＯＳトランジスタＭ２のゲートは、ドライバ回路２００の入力ノードに接続され、トランジスタＭ２のドレインは、出力ノードｎ１を介してトランジスタＭ１のドレインに接続され、トランジスタＭ２のソースは、グランドＧＲＤに接続される。
【００２５】
ドライバ回路２００の入力ノードに、信号「Ｌ」が供給されると、トランジスタＭ１のソース・ドレイン間は、導通状態となり、トランジスタＭ２のソース・ドレイン間は、非導通状態となるので、回路ノードｎ３と回路ノードｎ１とが導通状態となり、信号線Ｄ１ｐには、電源電圧ＶＤＤ又は電流源回路Ｉｓ１に依存する信号が供給される。
一方、ドライバ回路２００の入力ノードに、信号「Ｈ」が供給されると、トランジスタＭ１のソース・ドレイン間は、非導通状態となり、トランジスタＭ２のソース・ドレイン間は、導通状態となるので、グランドＧＲＤと回路ノードｎ１とが導通状態となり、信号線Ｄ１ｐには、グランドＧＲＤに依存する信号が供給される。
【００２６】
ドライバ回路２０１は、ドライバ回路２００と同一の構成を有しているので詳細の説明を省略する。ドライバ回路２０１は、トランジスタＭ３、Ｍ４によりプッシュプル型の出力段回路として構成される。ここで、トランジスタＭ３、Ｍ４は、それぞれ、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタであり、ドライバ回路２００のトランジスタＭ１、Ｍ２に対応するものであるが、説明の便宜上、このように、名称を変えている。ドライバ回路２０１の入力ノードは、入力制御回路４００の出力端子に接続され、ドライバ回路２００の出力ノードｎ２は、インタフェース回路１１の出力端子を介して、信号線Ｄ１ｍに接続される。トランジスタＭ３のソースは、駆動方式制御回路３００の出力端である回路ノードｎ３に接続される。
【００２７】
駆動方式制御回路３００は、ｐＭＯＳトランジスタＭ５と、電源（ＶＤＤ）に接続され出力電流を制御する電流源回路Ｉｓ１とにより構成される。トランジスタＭ５のソースは、電源（ＶＤＤ）に接続され、トランジスタＭ５のゲートは、伝送方式制御信号ＳＥ／ＤＦを受けるインタフェース回路１１の入力端子に接続され、トランジスタＭ５のドレインは、駆動方式制御回路３００の出力端子である回路ノードｎ３に接続される。
【００２８】
伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ５のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３００は、ドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ５のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ５のソース・ドレイン間は非導通状態となる。
【００２９】
ここでトランジスタＭ５は、導通状態におけるソース・ドレイン間抵抗（ＯＮ抵抗）がトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれよりも十分に低いものである。
入力制御回路４００は、選択回路Ｓ１及び論理反転回路ＩＮＶ１により構成され、インタフェース回路１１の入力端子を介して、外部から入力信号ＸＳＩＧ１、ＸＳＩＧ１を受け取り、ドライバ回路への入力信号ＸＳＩＧ１、ＸＳＩＧ２の出力制御を行う。具体的には、入力制御回路４００は、ドライバ回路２００へ入力信号ＸＳＩＧ１をそのまま出力する。選択回路Ｓ１は、ドライバ回路２０１へ、伝送方式制御信号ＳＥ／ＤＦに応じて、入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を選択的に出力する。つまり、伝送方式制御信号ＳＥ／ＤＦが、「Ｌ」である場合、つまり、シングルエンド伝送を示す場合には、入力信号ＸＳＩＧ２を選択し、選択した入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。一方、伝送方式制御信号ＳＥ／ＤＦが、「Ｈ」である場合、つまり、差動伝送を示す場合には、論理反転回路ＩＮＶ１から出力される入力信号ＸＳＩＧ１の論理反転信号を選択し、選択した入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１へ出力する。
【００３０】
次に、インタフェース回路１１が電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の各伝送の場合の動作を説明する。
（インタフェース回路１１を電圧駆動プッシュプル型シングルエンド伝送方式で動作させる場合）
インタフェース回路１１が電圧駆動プッシュプル型シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００３１】
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ５のソース・ドレイン間は導通状態となる。前述の通りトランジスタＭ５のＯＮ抵抗は十分に低いため、ノードｎ３の電位は電源電位ＶＤＤとほぼ等しくなり、結果として電流源回路Ｉｓ１は電流駆動の役割を果たさない。したがって、電源電位ＶＤＤとほぼ等しい電圧がドライバ回路２００、２０１に供給され、ドライバ回路２００、２０１は電圧駆動方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。ドライバ回路２００へは、前述の通り、入力信号ＸＳＩＧ１が供給される。また、選択回路Ｓ１は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」であるので、入力信号ＸＳＩＧ２を選択し、選択された入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。
【００３２】
これにより、インタフェース回路１１は、電圧駆動方式で、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ２をドライバ回路２０１から信号線Ｄ１ｍに出力する。
このように、インタフェース回路１１は、電圧駆動プッシュプル型シングルエンド伝送による２チャネルのインタフェース回路として機能する。
【００３３】
（インタフェース回路１１を電流駆動型差動伝送方式で動作させる場合）
インタフェース回路１１が電流駆動型差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ５のソース・ドレイン間は非導通状態となる。従って、ドライバ回路２００、２０１は、電流源回路Ｉｓ１から定電流が供給されるので、ドライバ回路２００、２０１は、電流駆動プッシュプル方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。
【００３４】
ドライバ回路２００へは、前述の通り、入力信号ＸＳＩＧ１が供給される。また、選択回路Ｓ１は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」であるので、入力信号ＸＳＩＧ１の論理反転信号を選択し、選択した論理反転信号をドライバ回路２０１へ出力する。
これにより、インタフェース回路１１は、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１から信号線Ｄ１ｍに出力するため、インタフェース回路１１は、電流駆動プッシュプル型差動伝送による１チャネルの出力回路として機能する。
【００３５】
上記構成により、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路２００、２０１で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形の品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
【００３６】
（２）次に、インタフェース回路１１の変形例としてのインタフェース回路１１ａについて、図２を用いて説明する。
インタフェース回路１１ａは、インタフェース回路１１の駆動方式制御回路３００に代えて、駆動方式制御回路３０１を有しており、インタフェース回路１１ａは、ドライバ回路２００、２０１、駆動方式制御回路３０１、論理反転回路ＩＮＶ２、及び入力制御回路４００により構成される。
【００３７】
ドライバ回路２００、２０１及び入力制御回路４００の各構成は、インタフェース回路１１が有するドライバ回路２００、２０１及び入力制御回路４００の各構成とほぼ同様であるので詳細の説明を省略する。以下において、インタフェース回路１１との相違点を中心として説明する。
図２に示すように、インタフェース回路１１ａは、ドライバ回路２００、２０１とグランド電位Ｖｓｓとを、出力電流を制御する電流源回路Ｉｓ２とｎＭＯＳトランジスタＭ６とから構成される駆動方式制御回路３０１を介して接続している。
【００３８】
ドライバ回路２００のトランジスタＭ１のソース及びドライバ回路２０１のトランジスタＭ３のソースは、それぞれ、電源（ＶＤＤ）に接続され、ドライバ回路２００のトランジスタＭ２のソース及びドライバ回路２０１のトランジスタＭ４のソースは、それぞれ、回路ノードｎ４に接続されている。
また、インタフェース回路１１ａにおいて、伝送方式制御信号ＳＥ／ＤＦを受け取る入力端子は、論理反転回路ＩＮＶ２を介して、駆動方式制御回路３０１が有するトランジスタＭ６のゲートに接続され、トランジスタＭ６のドレインは、回路ノードｎ４に接続され、トランジスタＭ６のソースは、グランドＧＲＤに接続されている。
【００３９】
さらに、電流源回路Ｉｓ２の入力端子は、回路ノードｎ４に接続され、電流源回路Ｉｓ２の出力端子は、グランドＧＲＤに接続されている。
伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ６のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３０１は、ドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
【００４０】
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ６のゲートには、「Ｈ」が供給され、トランジスタＭ６のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ６のゲートには、「Ｌ」が供給され、トランジスタＭ６のソース・ドレイン間は非導通状態となる。トランジスタＭ６のソース・ドレイン間が導通状態となっている場合、ノードｎ４の電位はグランド電位Ｖｓｓとほぼ等しくなり、電流源回路Ｉｓ２は電流駆動の役割を果たさず、電圧駆動となる。一方、トランジスタＭ６のソース・ドレイン間が非導通状態となっている場合、電流源回路Ｉｓ２により電流駆動となる。
【００４１】
図１に示すインタフェース回路１１では、駆動方式制御回路３００により、ドライバ回路２００、２０１と電源電位ＶＤＤとを接続しているが、一般に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで同じＯＮ抵抗を実現すると、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのほうが小面積で実現できる。従って、図２のインタフェース回路１１ａは、図１のインタフェース回路１１による効果に加えて、より小面積のインタフェース回路を実現できるという効果を奏する。
【００４２】
（３）次に、ＬＶＤＳなど差動信号の中間電位が電源ＶＤＤの２分の１に規定されている伝送規格に対応する場合における、本願発明のインタフェース回路の構成例として、インタフェース回路１１ｂを図３に示す。
インタフェース回路１１ｂは、インタフェース回路１１が有する構成に加えて、さらに、インタフェース回路１１ａが有する駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を備えている。
【００４３】
この構成では、ドライバ回路２００及び２０１と、電源電位ＶＤＤとを駆動方式制御回路３００を介して接続し、ドライバ回路２００及び２０１と、グランド電位Ｖｓｓとを駆動方式制御回路３０１を介して接続する。
前述の通り、トランジスタＭ５とＭ６は十分にＯＮ抵抗が低いものであり、電流源Ｉｓ１、Ｉｓ２の電流駆動能力及びＯＮ抵抗は同程度であることが望ましい。この構成により、インタフェース回路１１ｂが出力する差動信号の中間電位は電源電位ＶＤＤの２分の１になる。
【００４４】
図３の構成により、電圧駆動プッシュプル型シングルエンド伝送とＬＶＤＳ系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号伝送時の信号波形の劣化が少ないインタフェース回路を実現できる。
（４）次に、ＨＤＭＩなどオープンドレイン型差動伝送規格にも対応する場合の回路構成の一例としてのインタフェース回路１１ｃを図４に示す。
【００４５】
インタフェース回路１１ｃは、インタフェース回路１１ｂと同様の構成を有しており、インタフェース回路１１ｂが有する駆動方式制御回路３００に代えて、ｐＭＯＳトランジスタＭ７及びＡＮＤ回路Ｃ１を備え、外部からさらにオープンドレイン方式制御信号ＯＤを入力端子を介して受け取る。オープンドレイン方式制御信号ＯＤは、「Ｈ」のとき、オープンドレイン方式による制御を行うことを示し、「Ｌ」のとき、オープンドレイン方式による制御を行わないことをことを示す。
【００４６】
ＡＮＤ回路Ｃ１は、オープンドレイン方式制御信号ＯＤ及び伝送方式制御信号ＳＥ／ＤＦに対して、ＡＮＤ演算を施し、その結果の信号をトランジスタＭ７のゲートへ出力する。トランジスタＭ７のソースには、電圧電位ＶＤＤが接続され、トランジスタＭ７のドレインは、回路ノードｎ３に接続される。
図４においてオープンドレイン型差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」になりトランジスタＭ６のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ＯＤが「Ｈ」となりトランジスタＭ７のソース・ドレイン間も非導通状態となる。この状態で電流源Ｉｓ２は信号線Ｄ１ｐ、Ｄ１ｍを介してつながっているホスト機器側において信号線Ｄ１ｐ、Ｄ１ｍ夫々と電源ＶＤＤとを接続しているプルアップ抵抗（図示省略）を介して電源電位ＶＤＤから電流を引き込むように動作するため、インタフェース回路１１ｃはオープンドレイン系の差動伝送が可能となる。
【００４７】
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、かつオープンドレイン方式制御信号ＯＤが「Ｌ」の場合、トランジスタＭ７のソース・ドレイン間が導通状態となり、インタフェース回路１１ｃは、図２に示すインタフェース回路１１ａと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合は、トランジスタＭ６のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ＯＤに関わりなくトランジスタＭ７のソース・ドレイン間も導通状態となるため、インタフェース回路１１ｃは、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
【００４８】
図４に示すインタフェース回路１１ｃの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路２００、２０１で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化が少ないインタフェース回路を実現できる。
【００４９】
（５）なお、図５に示すインタフェース回路１１ｄのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
インタフェース回路１１ｄは、インタフェース回路１１ｃと同様の構成を有しているが、トランジスタＭ７及びＡＮＤ回路Ｃ１に代えて、トランジスタＭ１のゲートの前段にＯＲ回路Ｃ２を備え、トランジスタＭ３のゲートの前段にＯＲ回路Ｃ３を備えている。
【００５０】
ＯＲ回路Ｃ２は、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１にＯＲ演算を施し、その結果の信号をトランジスタＭ１のゲートへ出力する。また、ＯＲ回路Ｃ３は、オープンドレイン方式制御信号ＯＤ及び選択回路Ｓ１が出力する信号にＯＲ演算を施し、その結果の信号をトランジスタＭ３のゲートへ出力する。
オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｈ」及び「Ｈ」のとき、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｈ」及び「Ｌ」のとき、又はオープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｌ」及び「Ｈ」のとき、ＯＲ回路Ｃ２の出力信号は、「Ｈ」となり、トランジスタＭ１のソース・ドレイン間は非導通状態となる。トランジスタＭ３のソース・ドレイン間についても同様である。このため、インタフェース回路１１ｄは、インタフェース回路１１ｃと同様に、オープンドレイン系の差動伝送が可能となる。
【００５１】
インタフェース回路１１ｄは、インタフェース回路１１ｃのトランジスタＭ７を有していない。電源電位ＶＤＤとドライバ回路２００、２０１間は低インピーダンスであることが望ましいため、インタフェース回路１１ｃでは、トランジスタＭ７のサイズを大きくしＯＮ抵抗を下げる必要があるが、図５に示すインタフェース回路１１ｄはトランジスタＭ７を有さない。このため、インタフェース回路１１ｃと比較すると、インタフェース回路１１ｃによる効果に加えて、インタフェース回路１１ｄは、回路の小面積化の効果も得ることができる。
【００５２】
（６）次に、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路構成の一例として、インタフェース回路１１ｅを図６に示す。
インタフェース回路１１ｅは、インタフェース回路１１ｂと同様の構成を有しており、インタフェース回路１１ｂが有する構成要素に加えて、トランジスタＭ１のゲートの前段にＯＲ回路Ｃ２を備え、トランジスタＭ３のゲートの前段にＯＲ回路Ｃ３を備えている。
【００５３】
ＯＲ回路Ｃ２は、インタフェース回路１１ｄのＯＲ回路Ｃ２と同様に、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１にＯＲ演算を施し、その結果の信号をトランジスタＭ１のゲートへ出力する。また、ＯＲ回路Ｃ３は、インタフェース回路１１ｄのＯＲ回路Ｃ３と同様に、オープンドレイン方式制御信号ＯＤ及び選択回路Ｓ１が出力する信号にＯＲ演算を施し、その結果の信号をトランジスタＭ３のゲートへ出力する。
【００５４】
図６において、インタフェース回路１１ｅが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｌ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間の導通状態はＸＳＩＧ１、及びＸＳＩＧ２により制御される。これにより図６のインタフェース回路１１ｅはシングルエンド伝送が可能となる。
【００５５】
図６のインタフェース回路１１ｅがＬＶＤＳ系のプッシュプル差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｌ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間の導通状態はＸＳＩＧ１、及びＸＳＩＧ２により制御される。これによりインタフェース回路１１ｅはＬＶＤＳ系のプッシュプル差動伝送が可能となる。
【００５６】
インタフェース回路１１ｅがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ６のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｈ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間は非導通状態となる。これによりインタフェース回路１１ｅはオープンドレインタイプの差動伝送が可能となる。
【００５７】
従って、図６に示すインタフェース回路１１ｅの構成により、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成できるので、高速信号伝送時の信号波形の劣化の少ないインタフェース回路を実現できる。
【００５８】
（７）なお、図１〜図６に示す各インタフェース回路において、ドライバ回路２００への入力と比べて、選択回路Ｓ１による内部遅延だけドライバ回路２０１への入力が遅れるため、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号間にはスキューが発生する。
この問題を解決するためには、図１に示すインタフェース回路１１を例とした場合、図７に示すインタフェース回路１１ｆのように、入力信号ＸＳＩＧ１にはダミーの選択回路Ｓ２を介してドライバ回路２００への入力する構成であることが望ましい。
【００５９】
なお、この場合、ダミーの選択回路Ｓ２は、常に入力信号ＸＳＩＧ１を出力するように、選択回路Ｓ２の入力選択信号ＳＥＬを電源ＶＤＤ又はグランドＶｓｓなどに固定しておく。これにより、インタフェース回路１１ｆが信号線Ｄ１ｐ、Ｄ１ｍへ出力する２つの信号間のスキューを抑制する効果を得る。
なお、ダミーの選択回路Ｓ２を用いた場合でも、製造誤差などで選択回路Ｓ１と選択回路Ｓ２とで伝搬遅延がずれることもある。このため、ダミーの選択回路Ｓ２のかわりに、図１９に示す遅延制御回路５００を用いてもよい。遅延制御回路５００は、直列に接続された複数個の遅延回路ＤＵ１、ＤＵ２、ＤＵ３、ＤＵ４、・・・と選択回路Ｓ３とから構成され、直列に接続された遅延回路ＤＵ１、ＤＵ２、ＤＵ３、ＤＵ４、・・・により、入力信号ＸＳＩＧ１を順番に遅延させてゆき、遅延量選択信号ＤｌｙＳｅｌによりどの遅延回路からの出力を選択回路Ｓ３からドライバ回路２００への出力とするのかを制御するものである。どの遅延回路からの出力を選択するかは、実際に試行することにより決定する。この構成によれば、ドライバ回路２００へ出力する信号の遅延時間を細かく制御することができる。
【００６０】
（８）また、図５、図６に示すインタフェース回路１１ｄ、１１ｅでは、選択回路Ｓ１分の遅延のほかに、ドライバ回路２００、２０１の前段の論理回路Ｃ２、Ｃ３の内部遅延により、ドライバ回路２００、２０１内のｐＭＯＳトランジスタＭ１、Ｍ３への信号の伝達が、ｎＭＯＳトランジスタＭ２、Ｍ４よりも遅れ、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのスイッチングタイミングが異なり信号線Ｄ１ｐ、Ｄ１ｍに出力される信号波形が乱れる。この問題を解決するためには、図５に示すインタフェース回路１１ｄを例とすると、図８に示すインタフェース回路１１ｇのように、ｎＭＯＳトランジスタＭ２、Ｍ４の夫々のゲート前に、ダミーの論理回路Ｃ４、Ｃ５をおくことが望ましい。ダミーの論理回路Ｃ４は、ダミーの選択回路Ｓ２の出力信号とグランド電位ＶｓｓとのＯＲ演算を施すＯＲ回路であり、その演算結果の信号をトランジスタＭ２のゲートへ出力する。ダミーの論理回路Ｃ５についても同様である。なお、インタフェース回路１１ｇでは、論理回路Ｃ２とＣ４の前段に、ダミーの選択回路Ｓ２を挿入している。ダミーの選択回路Ｓ２は、インタフェース回路１１ｆのダミーの選択回路Ｓ２と同じであり、インタフェース回路１１ｆにおける効果と同じ効果を奏する。
【００６１】
これにより、インタフェース回路１１ｇが信号線Ｄ１ｐ、Ｄ１ｍへ出力する信号品質の劣化を低減する効果を得る。
（９）なお、図１〜図８の各インタフェース回路において、入力制御回路４００への入力信号ＸＳＩＧ１は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、ＬＳＩ内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路４００へ出力できる。
【００６２】
（実施の形態２）
（１）図９に、本発明の第２の実施の形態におけるシングルエンド伝送及び差動伝送の切り替えが可能な双方向インタフェース回路１１ｈを示す。実施の形態１のインタフェース回路１１との差異は、インタフェース回路１１の構成に加えて、さらに、電流源回路Ｉｓ３と、差動レシーバ２１０と、差動伝送線路の終端として機能する終端抵抗回路Ｒ１と、シングルエンドレシーバ２２０と、シングルエンドレシーバ２２１と、論理回路Ｃ６、Ｃ７により構成される出力制御回路４１０とを具備していることである。以下、各回路の説明を行う。
【００６３】
双方向インタフェース回路１１ｈは、外部から、その入力端子を介して、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを受け取る。入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔは、「Ｌ」であるとき、双方向インタフェース回路１１ｈは、信号受信状態となり、「Ｈ」であるとき、双方向インタフェース回路１１ｈは、信号送信状態となる。
ドライバ回路２００は、トランジスタＭ１、Ｍ２によりプッシュプル型の出力段回路として構成され、ドライバ回路２００の出力ノードｎ１は、信号線Ｄ１ｐに接続される。同様に、ドライバ回路２０１は、トランジスタＭ３、Ｍ４によりプッシュプル型の出力段回路として構成され、ドライバ回路２０１の出力ノードｎ２は、信号線Ｄ１ｍに接続される。
【００６４】
駆動方式制御回路３００は、トランジスタＭ５と、出力電流を制御する電流源回路Ｉｓ１とから構成され、伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ５のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３００はドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式とを選択的に動作させることができる。ここでトランジスタＭ５は、導通状態におけるソース・ドレイン間抵抗（ＯＮ抵抗）がトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれよりも十分に低いものである。
【００６５】
入力制御回路４００は、選択回路Ｓ１及び論理反転回路ＩＮＶ１により構成され、ドライバ回路への入力信号ＸＳＩＧ１、ＸＳＩＧ２の出力制御を行う。具体的には、入力制御回路４００は、出力制御回路４１０内の論理回路Ｃ６へ入力信号ＸＳＩＧ１を出力し、選択回路Ｓ１による選択の結果の信号であって、伝送方式制御信号ＳＥ／ＤＦに応じて入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を選択的に論理回路Ｃ７へ出力する。
【００６６】
出力制御回路４１０を構成する論理回路Ｃ６は、Ａ端子、ＯＥ端子、Ｙ１端子及びＹ２端子を備え、Ａ端子から入力制御回路４００からの入力信号ＸＳＩＧ１を受け取る。また、ＯＥ端子から受け取った入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔにより、ドライバ回路２００に対しどの信号を出力するのかを制御する。例えば、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるとき双方向インタフェース回路１１ｈは、信号受信状態となり、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるとき双方向インタフェース回路１１ｈは、信号送信状態となる場合を例として具体的な動作を説明する。
【００６７】
入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」の場合（双方向インタフェース回路１１ｈが信号受信状態）、論理回路Ｃ６は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」をトランジスタＭ１のゲートへ出力し、Ｙ２端子から「Ｌ」をトランジスタＭ２のゲートへ出力する。
これによりドライバ回路２００の２つのトランジスタＭ１、Ｍ２は非導通状態となり、ドライバ回路２００の出力は高インピーダンス状態となるため、信号線Ｄ１ｐから入力されてくる信号波形に影響を与えない。
【００６８】
また、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」の場合（双方向インタフェース回路１１ｈが信号送信状態）、論理回路Ｃ６は、入力制御回路４００から受ける入力信号ＸＳＩＧ１を、Ｙ１、Ｙ２端子からそれぞれトランジスタＭ１、Ｍ２のゲートへ出力する。
論理回路Ｃ７の構成は、論理回路Ｃ６と同じであるので、説明を省略する。
【００６９】
論理回路Ｃ７は、Ａ端子から入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を受け取り、ＯＥ端子から入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを受け取る。また、Ｙ１、Ｙ２端子からそれぞれトランジスタＭ３、Ｍ４のゲートへ各信号を出力する。
終端抵抗回路Ｒ１は、信号線Ｄ１ｐ、Ｄ１ｍに両端が接続され、伝送方式が差動伝送でかつ、ホスト機器から信号線Ｄ１ｐ、Ｄ１ｍを介して信号を受信する際に、信号線Ｄ１ｐ、Ｄ１ｍにより構成される差動伝送線路の終端抵抗回路として機能し、ホスト機器からシングルエンド伝送方式で信号を受信する場合及び、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍに対して信号を出力する場合は終端抵抗回路として機能せず、高インピーダンス状態となる。
【００７０】
なお、図１８に終端抵抗回路Ｒ１の具体的な構成の例を示す。
入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ及び伝送方式制御信号ＳＥ／ＤＦの組み合わせにより、トランジスタＭ１０の導通状態が制御され、差動信号を入力する方式の場合にのみトランジスタＭ１０が導通状態となり、終端抵抗回路Ｒ１が機能する。
終端抵抗回路Ｒ１は、ＡＮＤ回路Ｃ２１、抵抗ｒ１及びトランジスタＭ１０から構成され、ＡＮＤ回路Ｃ２１は、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号を受け取り、それぞれの信号に対するＡＮＤ演算を施し、得られた結果の信号をトランジスタＭ１０のゲートへ出力する。トランジスタＭ１０のソースは、信号線Ｄ１ｍに接続され、トランジスタＭ１０のドレインは、抵抗ｒ１の一端に接続される。抵抗ｒ１の他端は、信号線Ｄ１ｐに接続される。
【００７１】
伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔと、トランジスタＭ１０の導通の状態との論理関係を以下に示す。
ＳＥ／ＤＦ Ｉ／Ｏ inv（Ｉ／Ｏ） ＡＮＤ Ｍ１０
Ｌ（ＳＥ） Ｌ（受信） Ｈ Ｌ 非導通
Ｈ（ＤＦ） Ｌ（受信） Ｈ Ｈ 導通
Ｌ（ＳＥ） Ｈ（送信） Ｌ Ｌ 非導通
Ｈ（ＤＦ） Ｈ（送信） Ｌ Ｌ 非導通
ここで、ＳＥ／ＤＦ、Ｉ／Ｏは、それぞれ、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを示し、inv（Ｉ／Ｏ）は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号を示し、ＡＮＤは、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号の演算結果を示し、Ｍ１０は、トランジスタＭ１０の導通又は非導通の状態を示す。
【００７２】
伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが、それぞれ、「Ｈ」及び「Ｌ」のとき、つまり、差動方式であり受信状態である場合にのみ、トランジスタＭ１０は、導通となって、終端抵抗回路Ｒ１は、終端抵抗として機能する。その他の場合に、トランジスタＭ１０は、非導通となって、終端抵抗回路Ｒ１は、終端抵抗回路として機能せず、高インピーダンス状態となる。
【００７３】
ただし、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍに対して差動伝送であり、かつホスト機器に対して信号を送信する場合においても、終端抵抗回路Ｒ１を機能させてもよい。この場合、信号線Ｄ１ｐ、Ｄ１ｍ上、及びホスト機器側における伝送線路のインピーダンス不整合により発生する反射波を軽減する効果を得る。
差動レシーバ２１０は、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍを経由して、ホスト機器から送られてくる差動信号を受信し、受信した差動信号を信号線ＤＦＲｃｖＯｕｔを介して出力する。
【００７４】
シングルエンドレシーバ２２０、２２１は、それぞれ、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍを経由して、ホスト機器から送られてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２を介して出力する。
次に、双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の送信、受信の夫々の場合の動作を説明する。
（双方向インタフェース回路１１ｈを電圧駆動プッシュプル型シングルエンド伝送方式送信モードで動作させる場合）
双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送により信号送信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００７５】
このとき、入力制御回路４００内の選択回路Ｓ１は、端子Ｂに入力された信号ＸＳＩＧ２を端子Ｙから出力する。
出力制御回路４１０は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるから、入力制御回路４００から受けた信号ＸＳＩＧ１を論理回路Ｃ６の端子Ｙ１、Ｙ２よりドライバ回路２００へ出力する。また同様に信号ＸＳＩＧ２を論理回路Ｃ７の端子Ｙ１、Ｙ２よりドライバ回路２０１へ出力する。
【００７６】
駆動方式制御回路３００では、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」であるから、トランジスタＭ５のソース・ドレイン間は導通状態となる。前述の通りトランジスタＭ５のＯＮ抵抗は十分に低いため、ノードｎ３の電位は電源電位ＶＤＤとほぼ等しくなり結果として電流源回路Ｉｓ１は電流駆動の役割を果たさない。
終端抵抗回路Ｒ１は、Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」、すなわち双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送のモードの場合は、高インピーダンス状態となり、終端抵抗回路として機能せず、信号波形に影響を与えない。
【００７７】
したがって、ドライバ回路２００、２０１は電圧駆動方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。
これにより、双方向インタフェース回路１１ｈは、電圧駆動方式で、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ２をドライバ回路２０１から信号線Ｄ１ｍに出力するため、双方向インタフェース回路１１ｈは電圧駆動プッシュプル型シングルエンド伝送方式の２チャネルのインタフェース回路として機能することが可能となる。
（双方向インタフェース回路１１ｈを電圧駆動プッシュプル型シングルエンド伝送方式で受信モードで動作させる場合）
双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送により信号受信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００７８】
出力制御回路４１０において、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるから、前述の通り、論理回路Ｃ６、Ｃ７は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」を出力し、Ｙ２端子から「Ｌ」を出力する。
従って、ドライバ回路２００、２０１の出力は高インピーダンス状態となり、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から受信するシングルエンド信号波形に影響を与えない。
【００７９】
終端抵抗回路Ｒ１は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」である場合は、高インピーダンス状態となり終端抵抗回路として機能せず、受信するシングルエンド信号波形に影響を与えない。
シングルエンドレシーバ２２０、２２１は、それぞれ、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から伝送されてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２を介して、双方向インタフェース回路１１ｈの外部の回路（図示省略）へ伝達する。
【００８０】
これにより、双方向インタフェース回路１１ｈは、信号線Ｄ１ｐ、Ｄ１ｍを介して、外部ホスト機器から２つのシングルエンド信号を受信することが可能となる。
（双方向インタフェース回路１１ｈを電流駆動型差動伝送方式により信号送信モードで動作させる場合）
双方向インタフェース回路１１ｈが電流駆動型差動伝送により信号送信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。このとき、入力制御回路４００内の選択回路Ｓ１は、端子Ａに入力された信号ＸＳＩＧ１の論理反転信号を端子Ｙから出力する。
【００８１】
出力制御回路４１０は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるから、前述の通り入力制御回路４００から受けた信号ＸＳＩＧ１、ＸＳＩＧ２を夫々、ドライバ回路２００、２０１に伝える。
駆動方式制御回路３００では、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」であるから、トランジスタＭ５のソース・ドレイン間は非導通状態となる。
【００８２】
したがって、電流源回路Ｉｓ１は、ドライバ回路２００、２０１へ一定の電流を供給する。
従って、双方向インタフェース回路１１ｈは、電流駆動プッシュプル型差動伝送により、信号送信が可能となる。
（双方向インタフェース回路１１ｈを電流駆動型差動伝送方式により信号受信モードで動作させる場合）
双方向インタフェース回路１１ｈが電流駆動型差動伝送方式により信号受信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。
【００８３】
出力制御回路４１０において、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるから、前述の通り、論理回路Ｃ６、Ｃ７は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」を出力し、Ｙ２端子から「Ｌ「を出力する。
従って、ドライバ回路２００、２０１の出力は高インピーダンス状態となり、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から受信する差動信号波形に影響を与えない。
【００８４】
終端抵抗回路Ｒ１は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」である場合は、終端抵抗回路として機能し、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から伝送された差動信号に対して、電位差を発生させる。
差動レシーバ２１０は、信号線Ｄ１ｐ、Ｄ１ｍからの差動信号を受け、受け取った信号を論理回路で扱う信号レベルにまで増幅し、得られた信号を信号線ＤＦＲｃｖＯｕｔを介して出力する。
【００８５】
これにより、双方向インタフェース回路１１ｈは、信号線Ｄ１ｐ、Ｄ１ｍを介して、外部ホスト機器から差動信号を受信することが可能となる。
上記構成により、双方向インタフェース回路１１ｈは、シングルエンド伝送時及び差動伝送時の出力を共通のドライバ回路２００、２０１で実現できる。
従って、余分な出力段回路の負荷容量の影響がないため、該インタフェース回路は高速信号を伝送する場合、及び受信する場合において、信号波形品質劣化の劣化を抑制できる双方向インタフェース回路を実現できる。
【００８６】
加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
（２）次に、双方向インタフェース回路１１ｈの変形例としての双方向インタフェース回路１１ｉについて説明する。
図１０に示すように、双方向インタフェース回路１１ｉは、双方向インタフェース回路１１ｈにおける駆動方式制御回路３００に代えて、駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を備えている。
【００８７】
双方向インタフェース回路１１ｉでは、ドライバ回路２００、２０１とグランド電位Ｖｓｓとを、電流源回路Ｉｓ２とｎＭＯＳトランジスタＭ６で構成される駆動方式制御回路３０１を介して接続する。
なお、双方向インタフェース回路１１ｈと双方向インタフェース回路１１ｉとの関係は、図１及び図２にそれぞれ示すインタフェース回路１１とインタフェース回路１１ａとの関係と同様である。
【００８８】
図９に示す双方向インタフェース回路１１ｈでは、駆動方式制御回路３００は、ドライバ回路２００、２０１と電源電位ＶＤＤとを接続しているが、一般に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで同じＯＮ抵抗を実現すると、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのほうが小面積で実現できる。従って、図１０の双方向インタフェース回路１１ｉは、図９の双方向インタフェース回路１１ｈの構成による効果に加えて、より小面積の双方向インタフェース回路を実現できる。
【００８９】
（３）次に、双方向インタフェース回路１１ｈ又は双方向インタフェース回路１１ｉの変形例としての双方向インタフェース回路１１ｊについて説明する。
双方向インタフェース回路１１ｊは、ＬＶＤＳなど差動信号の中間電位が電源ＶＤＤの２分の１に規定されている伝送規格に対応する場合のインタフェース回路の構成例である。
【００９０】
双方向インタフェース回路１１ｊは、双方向インタフェース回路１１ｈの構成に、さらに、駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を付加して構成されている。あるいは、双方向インタフェース回路１１ｊは、双方向インタフェース回路１１ｉの構成に、さらに、双方向インタフェース回路１１ｈの駆動方式制御回路３００を付加して構成されていると言うこともできる。
【００９１】
双方向インタフェース回路１１ｊは、ドライバ回路２００及び２０１と、電源電位ＶＤＤとを駆動方式制御回路３００を介して接続し、ドライバ回路２００及び２０１と、グランド電位Ｖｓｓとを駆動方式制御回路３０１を介して接続している。
前述の通り、トランジスタＭ５とＭ６とは、十分にＯＮ抵抗が低いものであり、電流源Ｉｓ１、Ｉｓ２の電流駆動能力及びＯＮ抵抗は同程度であることが望ましい。この構成により、双方向インタフェース回路１１ｊが出力する差動信号の中間電位は電源電位ＶＤＤの２分の１になる。
【００９２】
図１１の構成により、電圧駆動プッシュプル型シングルエンド伝送とＬＶＤＳ系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号受信時の信号波形の劣化の少ない双方向インタフェース回路を実現できる。
（４）次に、ＨＤＭＩなどオープンドレインタイプの差動伝送規格にも対応する双方向インタフェース回路１１ｋを図１２に示す。
【００９３】
双方向インタフェース回路１１ｋは、インタフェース回路１１ｃの構成に加えて、さらに、双方向インタフェース回路１１ｈが有する電流源回路Ｉｓ３と、差動レシーバ２１０と、終端抵抗回路Ｒ１と、シングルエンドレシーバ２２０と、シングルエンドレシーバ２２１と、出力制御回路４１０とを具備している。
双方向インタフェース回路１１ｋにおいて、オープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」になり、トランジスタＭ６のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ＯＤが「Ｈ」となり、トランジスタＭ７のソース・ドレイン間も非導通状態となる。この状態で電流源Ｉｓ２は、信号線Ｄ１ｐ、Ｄ１ｍを介してつながっているホスト機器側において信号線Ｄ１ｐ、Ｄ１ｍ夫々と電源ＶＤＤとを接続しているプルアップ抵抗（図示省略）を介して電源電位ＶＤＤから電流を引き込むように動作するため、双方向インタフェース回路１１ｋにおいて、オープンドレイン系の差動伝送が可能となる。
【００９４】
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、かつオープンドレイン方式制御信号ＯＤが「Ｌ」の場合、双方向インタフェース回路１１ｋにおいて、図２に示すインタフェース回路１１ａと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合は、トランジスタＭ６のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ＯＤに関わりなくトランジスタＭ７のソース・ドレイン間も導通状態となるため、双方向インタフェース回路１１ｋにおいて、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
【００９５】
図１２に示す双方向インタフェース回路１１ｋの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路２００、２０１で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。
【００９６】
（５）次に、双方向インタフェース回路１１ｋの変形例としての双方向インタフェース回路１１Ｌについて説明する。
図１３に示す双方向インタフェース回路１１Ｌは、双方向インタフェース回路１１ｋが有するトランジスタＭ７及びＡＮＤ回路Ｃ１に代えて、インタフェース回路１１ｄと同様に、トランジスタＭ１のゲートの前段に論理回路としてＯＲ回路Ｃ８を備え、トランジスタＭ３のゲートの前段に論理回路としてＯＲ回路Ｃ９を備えている。
【００９７】
双方向インタフェース回路１１Ｌのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
加えて、双方向インタフェース回路１１Ｌは、双方向インタフェース回路１１ｋが有するトランジスタＭ７を有していない。電源電位ＶＤＤとドライバ回路２００、２０１間は低インピーダンスであることが望ましいため、トランジスタＭ７のサイズを大きくしＯＮ抵抗を下げる必要があるが、双方向インタフェース回路１１Ｌは、トランジスタＭ７を有さない。このため双方向インタフェース回路１１Ｌは、回路の小面積化の効果も得ることができる。
【００９８】
（６）次に、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能な双方向インタフェース回路１１ｍを図１４に示す。
双方向インタフェース回路１１ｍは、双方向インタフェース回路１１ｊが有する構成に加えて、さらに、双方向インタフェース回路１１Ｌと同様に、トランジスタＭ１のゲートの前段に論理回路としてＯＲ回路Ｃ８を備え、トランジスタＭ３のゲートの前段に論理回路としてＯＲ回路Ｃ９を備えている。
【００９９】
双方向インタフェース回路１１ｍが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、オープンドレイン方式制御信号ＯＤが「Ｌ」となり、トランジスタＭ５、Ｍ６のそれぞれのソース・ドレイン間が導通状態となる。
また、入力制御回路４００、出力制御回路４１０及び、ＯＲ回路Ｃ８、Ｃ９は、上記各制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ、ＳＥ／ＤＦの状態に従って、信号ＸＳＩＧ１、ＸＳＩＧ２をドライバ回路２００、２０１へ出力する。終端抵抗回路Ｒ１は、高インピーダンス状態となる。従って、双方向インタフェース回路１１ｍは、シングルエンド伝送が可能となる。
【０１００】
双方向インタフェース回路１１ｍがＬＶＤＳ系のプッシュプル差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、オープンドレイン方式制御信号ＯＤが「Ｌ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が非導通状態となるため、駆動方式制御回路３００からドライバ回路２００、２０１へは定電流が供給される。また、入力制御回路４００、出力制御回路４１０及び、ＯＲ回路Ｃ８、Ｃ９は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ、伝送方式制御信号ＳＥ／ＤＦの状態に従って、入力信号ＸＳＩＧ１をドライバ回路２００へ、入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１へ、入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。終端抵抗回路Ｒ１は、高インピーダンス状態となり終端抵抗回路として機能しない。従って、双方向インタフェース回路１１ｍは、電流駆動プッシュプル差動伝送が可能となる。
【０１０１】
なお、双方向インタフェース回路１１ｍにおいて、終端抵抗回路Ｒ１を機能させてもよい。この場合、双方向インタフェース回路１１ｍが出力した差動信号が、信号線Ｄ１ｐ、Ｄ１ｍにつながるホスト機器側（図示省略）で反射して双方向インタフェース回路１１ｍに戻ってくる反射成分を抑制することができる。
双方向インタフェース回路１１ｍがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ５、Ｍ６のそれぞれソース・ドレイン間が非導通状態となる。また、オープンドレイン方式制御信号ＯＤは「Ｈ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間は非導通状態となる。これにより、双方向インタフェース回路１１ｍは、オープンドレインタイプの差動伝送が可能となる。
【０１０２】
従って、図１４に示す双方向インタフェース回路１１ｍの構成により、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成でき、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。
【０１０３】
（７）なお、図９〜図１４に示す各双方向インタフェース回路において、出力制御回路４１０内の論理回路Ｃ６への入力と比較して、選択回路Ｓ１による内部遅延分だけ論理回路Ｃ７への入力が遅れるため、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号間にはスキューが発生する。
この問題を解決するためには、図９に示す双方向インタフェース回路１１ｈを例とした場合、図１５に示す双方向インタフェース回路１１ｎのように、論理回路Ｃ６の前段に、ダミーの選択回路Ｓ２を設け、論理回路Ｃ６は、入力信号ＸＳＩＧ１をダミーの選択回路Ｓ２を介して受け取る構成とすることが望ましい。
【０１０４】
なお、この場合ダミーの選択回路Ｓ２が、常に、入力信号ＸＳＩＧ１を出力するように、選択回路Ｓ２の入力選択信号ＳＥＬを電源ＶＤＤ又はグランドＶｓｓなどに固定しておく。
これにより、双方向インタフェース回路が信号線Ｄ１ｐ、Ｄ１ｍへ出力する２つの信号間のスキューを抑制する効果を得る。
【０１０５】
なお、双方向インタフェース回路１１ｎのように、ダミーの選択回路Ｓ２を用いた場合でも、製造誤差などの原因により、選択回路Ｓ１との選択回路Ｓ２とで伝搬遅延がずれることもある。このため、ダミーの選択回路Ｓ２の代わりに、上述した図１９に示す遅延制御回路５００を用いてもよい。この構成によれば、ドライバ回路２００へ出力する信号の遅延時間を細かく制御することができる。
【０１０６】
（８）また、図１３、図１４に示す双方向インタフェース回路１１Ｌ、１１ｍでは、選択回路Ｓ１による遅延のほかに、ドライバ回路２００、２０１の前段のＯＲ回路Ｃ８、Ｃ９による内部遅延により、ドライバ回路２００、２０１内のｐＭＯＳトランジスタＭ１、Ｍ３への信号の伝達が、ｎＭＯＳトランジスタＭ２、Ｍ４よりも遅れ、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのスイッチングタイミングが異なり、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号波形が乱れる。
【０１０７】
この問題を解決するためには、図１３に示す双方向インタフェース回路１１Ｌを例とすると、図１６に示す双方向インタフェース回路１１ｏのように、ｎＭＯＳトランジスタＭ２、Ｍ４の夫々のゲートの前段に、ダミーの論理回路Ｃ１０、Ｃ１１を配置することが望ましい。ダミーの論理回路Ｃ１０は、論理回路Ｃ６のＹ２端子の出力する信号と、グランド電位ＶｓｓとのＯＲ演算を行ってその結果の信号、つまり、常に、論理回路Ｃ６のＹ２端子の出力する信号を、トランジスタＭ２のゲートへ出力する。ダミーの論理回路Ｃ１１は、ダミーの論理回路Ｃ１０と同様に、論理回路Ｃ７のＹ２端子の出力する信号と、グランド電位ＶｓｓとのＯＲ演算を行ってその結果の信号、つまり、常に、論理回路Ｃ７のＹ２端子の出力する信号を、トランジスタＭ４のゲートへ出力する。
【０１０８】
これにより、双方向インタフェース回路が信号線Ｄ１ｐ、Ｄ１ｍへ出力する信号品質の劣化を低減する効果を得る。
（９）なお、高速な差動伝送を行う場合、信号線Ｄ１ｐ、Ｄ１ｍに流れる差動信号の振幅は、数１００ｍＶ程度であることが一般的であり、差動レシーバ２１０が出力して論理回路で使用される信号のレベル（例えば３．３Ｖ）と比較して、非常に低い。このため差動レシーバ内で信号レベルを増幅するために、電流源回路を用いる必要がある。
【０１０９】
このため、一般的には、図９に示す双方向インタフェース回路１１ｈのように、差動信号を出力するために用いる電流源回路Ｉｓ１と差動レシーバにおいて受信信号を増幅するために用いる電流源回路Ｉｓ３とが別々に存在しているが、図１７に示す双方向インタフェース回路１１ｐのように、電流源回路Ｉｓ３を取り除き、電流源回路Ｉｓ１をｐＭＯＳトランジスタＭ８を介して差動レシーバ２１０に接続するとしてもよい。つまり、電流源回路Ｉｓ１の出力側をトランジスタＭ８のソースに接続し、トランジスタＭ８のドレインを差動レシーバ２１０に接続する。また、入出力方式制御信号Ｉ／Ｏ−ＳｅｌｅｃｔをトランジスタＭ８のゲートに接続する。
【０１１０】
双方向インタフェース回路１１ｐにおいて、トランジスタＭ８は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」を示している場合に、電流源回路Ｉｓ１により供給される電流を差動レシーバ２１０へ流す。こうして、図１７に示す双方向インタフェース回路１１ｐの構成により、インタフェース回路が差動信号出力時に用いる電流源回路と、差動信号入力時に用いる電流源回路を共通化できるため、図９に示す双方向インタフェース回路１１ｈの構成による信号品質劣化抑制の効果に加えて、回路面積の削減の効果も得る。
【０１１１】
なお、図１７に示す双方向インタフェース回路１１ｐは、図９の双方向インタフェース回路１１ｈを例としたものであるが、図１０〜図１６の各双方向インタフェース回路に対して適用することができ、これにより、同様の効果を得る。
（１０）なお、図９〜図１７の各双方向インタフェース回路において、入力制御回路４００への入力信号ＸＳＩＧ１は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、ＬＳＩ内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路４００へ出力できる。
【０１１２】
（実施の形態３）
図２０は、本発明の第三の実施形態に関する、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路を適用したリムーバブルメモリカード１とそのホスト装置４を含んで構成される不揮発性メモリシステムの一例を示した図である。
【０１１３】
図２０において、リムーバブルメモリカード１は、プリント基板３上にホストコントローラＬＳＩ１０、フラッシュメモリ１４、及び複数の外部接続端子２ａ、２ｂ、２ｃ、・・・、２ｉを具備している。ホストコントローラＬＳＩ１０は、ホスト装置４との通信を行う複数のインタフェース回路１１ｘ、１１ｙ、１１ｚ、各種制御やレジスタ情報を処理するロジック回路１２及びフラッシュメモリと通信を行うメモリインタフェース回路１３を具備している。
【０１１４】
また、ホスト装置４は、半導体メモリカード制御回路４０、及び複数の外部接続端子５ａ、５ｂ、５ｃ、・・・、５ｉを具備している。半導体メモリカード制御回路４０内部には、リムーバブルメモリカード１とのデータ通信を行う複数のインタフェース回路４１ｘ、４１ｙ、４１ｚ、各種制御やレジスタ情報を処理する論理回路４２及びこれらを制御するためのＣＰＵ４３、ＲＯＭ４４、ＲＡＭ４５を具備している。
【０１１５】
リムーバブルメモリカード１とホスト装置４とは複数の外部接続端子２ａ、２ｂ、２ｃ、・・・、２ｉ及び複数の外部接続端子５ａ、５ｂ、５ｃ、・・・、５ｉを介してホスト機器と通信を行い、信号線Ｄ１ｐ、Ｄ１ｍ、Ｄ２ｐ、Ｄ２ｍ、Ｄ３ｐ、Ｄ３ｍにはデータ信号、コマンド/レスポンス信号、クロック信号などが伝送される。
ホスト装置４のインタフェース回路４１ｘ、４１ｙ、４１ｚ及びリムーバブルメモリカード１のインタフェース回路１１ｘ、１１ｙ、１１ｚは、共に初期状態ではシングルエンド伝送方式に設定される。
【０１１６】
ホスト装置４がリムーバブルメモリカード１とのインタフェースとしてシングルエンド伝送にのみ対応している場合は、リムーバブルメモリカード１の具備するインタフェース回路１１ｘ、１１ｙ、１１ｚはシングルエンド伝送のままでホスト装置と信号伝送を行う。
ホスト装置４がリムーバブルメモリカード１とのインタフェースとして差動伝送に対応している場合は、まずホスト装置４は、リムーバブルメモリカード１のインタフェース回路１１ｘが対応する伝送方式に関する情報を取得する。インタフェース回路１１ｘがシングルエンド伝送にのみ対応する場合、ホスト装置４とリムーバブルメモリカード１とはシングルエンド伝送方式で信号伝送を行う。インタフェース回路１１ｘが差動方式に対応している場合には、ホスト装置４は、リムーバブルメモリカード１のインタフェース回路１１ｘを差動伝送に設定すると共にインタフェース回路４１ｘを差動伝送に設定し、以降インタフェース回路１１ｘとインタフェース回路４１ｘとは差動伝送で信号伝送を行うことが可能となる。インタフェース回路１１ｙ、１１ｚ及びインタフェース回路４１ｙ、４１ｚについても、同様である。
【０１１７】
インタフェース回路１１ｘ、１１ｙ、１１ｚ及びインタフェース回路４１ｘ、４１ｙ、４１ｚには、実施の形態１、２で開示した図１から図１７に記載のいずれかのインタフェース回路が適用される。
また、ホスト装置４のインタフェース回路４１ｘ、４１ｙ、４１ｚがリムーバブルメモリカード１とのインタフェースとして差動伝送にのみ対応している場合、ホスト装置４が信号伝送可能なのはインタフェース回路１１ｘ、１１ｙ、１１ｚが差動伝送に対応したリムーバブルメモリカード１のみである。このような場合、インタフェース回路１１ｘ、１１ｙ、１１ｚが差動伝送に対応したリムーバブルメモリカード１は、初期状態においてインタフェース回路１１ｘ、１１ｙ、１１ｚを差動伝送に設定するようにしてもよい。
【０１１８】
このように、本実施例に係るリムーバブルメモリカード１及びホスト装置４は接続対象に応じてインタフェースを選択使用可能であるため、互換性を維持しつつ高速なデータ転送が可能となる。
なお、図２０においてリムーバブルメモリカード１は、ホスト装置４に装着して使用するリムーバブルな装置であれば、メモリ機能を有さない装置、例えばＩＯカードであっても構わない。
【０１１９】
すなわち、リムーバブル装置であれば、本実施例の特有の効果であるインタフェースの互換性維持を供することができる。
実施の形態３によれば、インタフェース回路１１ｘ、１１ｙ、１１ｚにおいて、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路として備えることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となるため、リムーバブルメモリカード１とホスト装置４との高速差動伝送が可能となる。加えて、回路面積の削減に効果を得るので、ホストコントローラＬＳＩ１０の回路面積の増加を抑制できる。従って、リムーバブルメモリカード１の中でフラッシュメモリ１４の配置できる面積を広く確保できるため、リムーバブルメモリカード１の記憶容量の向上にも効果を得る。
【０１２０】
（まとめ）
以上説明したように、本願発明は、２つドライバ回路と、電圧駆動と電流駆動の２つの駆動方式を切り替え可能な駆動方式制御回路を有し、前記２つのドライバ回路と電源電位との接続は、前記駆動方式制御回路を介して接続し、前記２つのドライバ回路には、２つの入力信号及びその論理反転信号が選択回路を介して選択的に入力され、また、前記駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替え可能なインタフェース回路である。
【０１２１】
本構成により、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路とすることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
【０１２２】
本発明のインタフェース回路によれば、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
【０１２３】
また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記２つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、前記入力制御回路は、前記第一、第二のドライバ回路の入力段に接続し、第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第二の信号を前記第二のドライバ回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第一の信号の論理反転信号を前記第二のドライバ回路へ出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させることを特徴とする。
【０１２４】
ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
【０１２５】
ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１２６】
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１２７】
ここで、前記入力制御回路に加え、遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記２つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路と、前記第一、第二のドライバ回路の出力を制御する出力制御回路と、差動レシーバ回路と、第一、第二のシングルエンドレシーバ回路と、終端回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、また前記第一のドライバ回路の出力ノードは第一の信号線に接続し、前記第二のドライバ回路の出力ノードは第二の信号線に接続し、前記入力制御回路は、前記出力制御回路の入力段に接続し、前記第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号および第二の信号を前記出力制御回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号と第一の信号の論理反転信号を前記出力制御回路へ出力し、前記出力制御回路は、第五の信号レベルが第一の論理レベルの場合、前記第一、第二のドライバの出力を高インピーダンスとなるように制御し、第五の信号レベルが第二の論理レベルの場合、前記第一、第二のドライバ回路には、前記入力制御回路から出力された信号を出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させ、前記差動レシーバ回路は、一方の入力端子を前記第一の信号線に接続し、他方の入力端子を前記第二の信号線に接続し、前記終端回路は、一端を前記第一の信号線に接続し、他端を前記第二の信号線に接続し、前記第一のシングルエンドレシーバは前記第一の信号線に接続し、前記第二のシングルエンドレシーバは前記第二の信号線に接続することを特徴とする。
【０１２８】
ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
【０１２９】
ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１３０】
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１３１】
ここで、前記入力制御回路に加え、第一の遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
ここで、前記双方向インタフェース回路は第二のスイッチ回路を具備し、前記駆動方式制御回路と前記差動レシーバとは、前記第二のスイッチ回路を介して接続し、前記第二のスイッチは、前記第五の信号が第一の論理レベルの場合、前記駆動方式制御回路から前記差動レシーバに電流を供給してもよい。
【０１３２】
また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読み出し、書き込みを行うメモリコントローラであって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置であって、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【０１３３】
また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【０１３４】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【産業上の利用可能性】
【０１３５】
本発明は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路の伝送速度向上及び小面積化に有用である。また、該インタフェース回路は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なリムーバブルメモリカード及びそのホスト装置のインタフェース回路として特に有用である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の実施の形態１に係るインタフェース回路１１の構成の一例を示した図
【図２】本発明の実施の形態１に係るインタフェース回路１１ａの構成の一例を示した図
【図３】本発明の実施の形態１に係るインタフェース回路１１ｂの構成の一例を示した図
【図４】本発明の実施の形態１に係るインタフェース回路１１ｃの構成の一例を示した図
【図５】本発明の実施の形態１に係るインタフェース回路１１ｄの構成の一例を示した図
【図６】本発明の実施の形態１に係るインタフェース回路１１ｅの構成の一例を示した図
【図７】本発明の実施の形態１に係るインタフェース回路１１ｆの構成の一例を示した図
【図８】本発明の実施の形態１に係るインタフェース回路１１ｇの構成の一例を示した図
【図９】本発明の実施の形態２に係る双方向インタフェース回路１１ｈの構成の一例を示した図
【図１０】本発明の実施の形態２に係る双方向インタフェース回路１１ｉの構成の一例を示した図
【図１１】本発明の実施の形態２に係る双方向インタフェース回路１１ｊの構成の一例を示した図
【図１２】本発明の実施の形態２に係る双方向インタフェース回路１１ｋの構成の一例を示した図
【図１３】本発明の実施の形態２に係る双方向インタフェース回路１１Ｌの構成の一例を示した図
【図１４】本発明の実施の形態２に係る双方向インタフェース回路１１ｍの構成の一例を示した図
【図１５】本発明の実施の形態２に係る双方向インタフェース回路１１ｎの構成の一例を示した図
【図１６】本発明の実施の形態２に係る双方向インタフェース回路１１ｏの構成の一例を示した図
【図１７】本発明の実施の形態２に係る双方向インタフェース回路１１ｐの構成の一例を示した図
【図１８】本発明の実施の形態２に係る終端抵抗回路Ｒ１の構成の一例を示した図
【図１９】本発明の実施形態１，２に係る遅延制御回路５００の一例を示した図
【図２０】本発明の実施の形態３に係るリムーバブルメモリカード１及びホスト装置４の構成の一例を示した図
【図２１】シングルエンド伝送と差動伝送の切替が可能な従来技術を示した図
【符号の説明】
【０１３７】
１ リムーバブルメモリカード
２ａ、２ｂ、・・・、２ｉ 外部接続端子
３ プリント基板
１０ ホストコントローラＬＳＩ
１１ａ、１１ｂ、１１ｃ、・・・、１１ｇ インタフェース回路
１１ｈ、１１ｉ、１１ｊ、・・・、１１ｐ 双方向インタフェース回路
１１ｘ、１１ｙ、１１ｚ インタフェース回路
１２ ロジック回路
１３ メモリインタフェース回路
１４ フラッシュメモリ
１００、１０１ シングルエンドドライバ回路
１１０ 差動ドライバ回路
２００、２０１ ドライバ回路
２１０ インタフェース入力回路（差動レシーバ）
２２０、２２１ インタフェース入力回路（シングルエンドレシーバ）
３００、３０１ 駆動方式制御回路
４００ 入力制御回路
４１０ 出力制御回路
４ ホスト装置
４０ 半導体メモリカード制御回路
４１ｘ、４１ｙ、４１ｚ インタフェース回路
４２ 論理回路
４３ ＣＰＵ
４４ ＲＯＭ
４５ ＲＡＭ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７ 論理回路
Ｄ１ｐ、Ｄ１ｍ、Ｄ２ｐ、Ｄ２ｍ、Ｄ３ｐ，Ｄ３ｍ 信号線
ＤＦＲｃｖＯｕｔ 差動レシーバ出力信号
ＤｌｙＳｅｌ 遅延量選択信号
ＤＵ１、ＤＵ２、・・・、ＤＵ９ 遅延回路
Ｉ／Ｏ−Ｓｅｌｅｃｔ 入出力方式制御信号
Ｉｓ１、Ｉｓ２、Ｉｓ３ 電流源回路
ｎ１、ｎ２、ｎ３、ｎ４ 回路ノード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ 反転回路
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０ トランジスタ
ＶＤＤ 電源
Ｖｓｓ グランド
ＯＤ オープンドレイン方式制御信号
Ｒ１ 終端抵抗回路
Ｓ１、Ｓ２、Ｓ３ 選択回路
ＳＥ／ＤＦ 伝送方式制御信号
ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２ シングルエンドレシーバ出力信号
ＸＳＩＧ１、ＸＳＩＧ２ ドライバ回路への入力信号
【技術分野】
【０００１】
本発明は、機器間通信のインタフェース部分及びＬＳＩ間通信のインタフェース部分において、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動型差動伝送方式を切り替えることが可能なインタフェース回路及び該インタフェース回路を備えたメモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステムに関し、主にリムーバブルメモリカードとそのホスト装置、及びリムーバブルメモリカードとそのホスト装置を含んで構成される不揮発性メモリシステムに関する。
【背景技術】
【０００２】
近年、電子機器は多機能化、高機能化への要求に応えるべく処理速度の向上が続いている。それに伴い、電子機器間の通信速度の高速化も進んでおり、従来主に用いられてきたシングルエンド伝送では高速化の実現は困難であるため、ＬＶＤＳ（Low Voltage Differential Signaling）、ＵＳＢ（Universal Serial Bus）２．０、ＩＥＥＥ１３９４、ＨＤＭＩ（High-Definition Multimedia Interface）、Ｓｅｒｉａｌ−ＡＴＡなど高速信号伝送を行う各種伝送規格ではインタフェースとして電流駆動型差動伝送方式が採用されている。
【０００３】
また、ＳＤメモリカードに代表されるリムーバブルメモリカードの分野においても、これまではホスト機器とのインタフェースとして電圧駆動型シングルエンド伝送方式を用いてきているが、記憶容量の増加に伴う伝送速度の向上が必要とされているため、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式を適用する必要がでてきている。
【０００４】
しかし、電流駆動型差動伝送方式を適用したリムーバブルメモリカードであっても、既存の電圧駆動型シングルエンド伝送方式で通信を行うホスト機器に接続した場合は電圧駆動型シングルエンド伝送で信号伝送を行う必要がある。また、メモリカードは、形状、信号数が規定されていることから、既存の電圧駆動型シングルエンド伝送で用いる信号線に加えて電流駆動型差動伝送で用いる信号線を別途設けることはできない。従って、リムーバブルメモリカードとホスト機器との間のインタフェースに電流駆動型差動伝送方式も適用する場合は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式とで信号線を共有する必要がある。
【０００５】
共通の信号線を用いて、電圧駆動型シングルエンド伝送と電流駆動型差動伝送を選択的に切り替えて使う場合の従来技術として、例えば特許文献１で開示されているものがある。
図２１は、特許文献１で開示された従来技術を示すものである。図２１において２つの信号線Ｄ１、Ｄ２にはそれぞれシングルエンドドライバ１００、１０１の出力端が接続され、また、信号線Ｄ１、Ｄ２には、シングルエンドドライバ１００、１０１とは別に、差動ドライバ１１０の２つの出力端が夫々接続されている。制御信号ＥＮＳＥ及びＥＮＤＦは、シングルエンドドライバ１００、１０１及び差動ドライバ１１０の出力制御を行い、これらの制御信号により信号線Ｄ１、Ｄ２がシングルエンド伝送に使用されるか、差動伝送に使用されるかを切り替えている。
【特許文献１】特開２０００−３５３０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記従来技術では信号線に対して２つのドライバ回路が並列に接続された構成であるため、一方のドライバ回路が信号を出力する際、他方のドライバ回路の出力段を構成するトランジスタのソース及びドレインの容量成分が伝送波形に影響を及ぼす。特に伝送速度が高速化するほど、伝送線路上の負荷容量が信号波形に与える影響は大きくなるため、前記従来技術の構成に高速インタフェース伝送用のドライバ回路を適用することは困難となる。
【０００７】
従って、電圧駆動型シングルエンド伝送に加え、高速信号伝送を目的として電流駆動型差動伝送方式をリムーバブルメモリカードに適用する場合、従来技術１を用いると前述した負荷容量が高速信号波形へ与える影響が課題となる。
また、リムーバブルメモリカードの記憶容量の大容量化にはフラッシュメモリの実装面積が更に必要であるが、リムーバブルメモリカードは前述のとおり形状が規定されているため、現状の電圧駆動方式シングルエンドドライバインタフェース回路に加えて新規に高速データ伝送用の電流駆動型差動ドライバ回路及び差動レシーバ回路を追加することはフラッシュメモリの実装面積の圧迫につながり大容量化を妨げてしまう。従って、リムーバブルメモリカードに新規に追加する差動ドライバ回路は、その回路面積をできる限り小面積で実現する必要がある。
【０００８】
本発明は、電圧駆動型シングルエンド伝送方式と電流駆動型差動伝送方式を選択使用可能なリムーバブルメモリカードにおいて、上記高速信号伝送に対する負荷容量の課題及び、インタフェースの小面積化を実現するインタフェース回路、双方向インタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性記憶システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で信号を仲介して伝送するインタフェース回路であって、前記伝送方式のうちの１の伝送方式を示す方式信号を第１外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力する第１及び第２ドライバ回路と、前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号を前記第１ドライバ回路へ出力し、第１入力信号の論理反転信号を前記第２ドライバ回路へ出力する入力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路とを備えることを特徴とする。
【発明の効果】
【００１０】
この構成によると、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
【００１１】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続されるとしてもよい。
【００１２】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路を備えるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力するとしてもよい。
【００１３】
ここで、前記インタフェース回路は、さらに、前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
また、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、前記伝送方式のうちの１の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第１外部回路から受信する信号受信手段と、それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力し、及び、第２外部回路との接続を切断する第１及び第２ドライバ回路と、前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号及び第１入力信号の論理反転信号を出力する入力制御回路と、前記入力制御回路から第１及び第２入力信号を受信し、又は第１入力信号及び前記論理反転信号を受信し、前記方向信号が第２外部回路への送信を示す場合に、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、又は受信した第１入力信号及び論理反転信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方向信号が第２外部回路からの受信を示す場合に、第２外部回路との接続を切断するように第１及び第２ドライバ回路を制御する出力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と、前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第２外部回路からの受信を示す場合に、一端を前記第１ドライバ回路と前記第２外部回路とを接続する第１信号線に接続し、他端を前記第２ドライバ回路と前記第２外部回路とを接続する第２信号線に接続する終端抵抗回路と、前記第２外部回路から、前記第１及び第２信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、前記第２外部回路から、前記第１信号線を介してシングルエンド信号を受信する第１シングルエンドレシーバ回路と、前記第２外部回路から、前記第２信号線を介してシングルエンド信号を受信する第２シングルエンドレシーバ回路とを備えることを特徴とする。
【００１４】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記双方向インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続されるとしてもよい。
【００１５】
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路を備えるとしてもよい。
ここで、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力するとしてもよい。
【００１６】
ここで、前記インタフェース回路は、さらに、前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備えるとしてもよい。
ここで、前記双方向インタフェース回路は、さらに、前記方向信号が第２外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第２スイッチ回路を備えるとしてもよい。
【００１７】
また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し、書込みを行うメモリコントローラであって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００１８】
また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００１９】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を備え、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【００２０】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、前記メモリコントローラは、前記インタフェース回路又は双方向インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路又は双方向インタフェース回路を有し、前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
（１）図１は、本発明の第１の実施の形態における、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路１１を示す。
図１に示すごとく、インタフェース回路１１は、プッシュプル型のドライバ回路２００、２０１、駆動方式制御回路３００、及びドライバ回路２００、２０１への入力信号を制御する入力制御回路４００により構成される。
【００２２】
インタフェース回路１１は、３個の入力端子を備え、外部から３個の入力端子を介して伝送方式制御信号ＳＥ／ＤＦ、入力信号ＸＳＩＧ１、ＸＳＩＧ２を受け取る。ここで、伝送方式制御信号ＳＥ／ＤＦは、「Ｌ（Ｌｏｗ）」のとき、電圧駆動型シングルエンド伝送を示し、「Ｈ（Ｈｉｇｈ）」のとき、電流駆動型差動伝送を示し、入力信号ＸＳＩＧ１、ＸＳＩＧ２は、「Ｌ」及び「Ｈ」を含む信号である。また、インタフェース回路１１は、２個の出力端子を備え、２個の出力端子は、それぞれ、信号線Ｄ１ｐ、Ｄ１ｍに接続される。
【００２３】
以下、インタフェース回路１１を構成する各回路の説明を行う。
ドライバ回路２００は、トランジスタＭ１、Ｍ２によりプッシュプル型の出力段回路として構成される。ドライバ回路２００の入力ノードは、入力制御回路４００を介して、入力信号ＸＳＩＧ１を受け取るインタフェース回路１１の入力端子に接続され、ドライバ回路２００の出力ノードｎ１は、インタフェース回路１１の出力端子を介して、信号線Ｄ１ｐに接続される。
【００２４】
ｐＭＯＳトランジスタＭ１のゲートは、ドライバ回路２００の入力ノードに接続され、トランジスタＭ１のソースは、駆動方式制御回路３００の出力端である回路ノードｎ３に接続され、トランジスタＭ１のドレインは、出力ノードｎ１を介してトランジスタＭ２のドレインに接続される。
ｎＭＯＳトランジスタＭ２のゲートは、ドライバ回路２００の入力ノードに接続され、トランジスタＭ２のドレインは、出力ノードｎ１を介してトランジスタＭ１のドレインに接続され、トランジスタＭ２のソースは、グランドＧＲＤに接続される。
【００２５】
ドライバ回路２００の入力ノードに、信号「Ｌ」が供給されると、トランジスタＭ１のソース・ドレイン間は、導通状態となり、トランジスタＭ２のソース・ドレイン間は、非導通状態となるので、回路ノードｎ３と回路ノードｎ１とが導通状態となり、信号線Ｄ１ｐには、電源電圧ＶＤＤ又は電流源回路Ｉｓ１に依存する信号が供給される。
一方、ドライバ回路２００の入力ノードに、信号「Ｈ」が供給されると、トランジスタＭ１のソース・ドレイン間は、非導通状態となり、トランジスタＭ２のソース・ドレイン間は、導通状態となるので、グランドＧＲＤと回路ノードｎ１とが導通状態となり、信号線Ｄ１ｐには、グランドＧＲＤに依存する信号が供給される。
【００２６】
ドライバ回路２０１は、ドライバ回路２００と同一の構成を有しているので詳細の説明を省略する。ドライバ回路２０１は、トランジスタＭ３、Ｍ４によりプッシュプル型の出力段回路として構成される。ここで、トランジスタＭ３、Ｍ４は、それぞれ、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタであり、ドライバ回路２００のトランジスタＭ１、Ｍ２に対応するものであるが、説明の便宜上、このように、名称を変えている。ドライバ回路２０１の入力ノードは、入力制御回路４００の出力端子に接続され、ドライバ回路２００の出力ノードｎ２は、インタフェース回路１１の出力端子を介して、信号線Ｄ１ｍに接続される。トランジスタＭ３のソースは、駆動方式制御回路３００の出力端である回路ノードｎ３に接続される。
【００２７】
駆動方式制御回路３００は、ｐＭＯＳトランジスタＭ５と、電源（ＶＤＤ）に接続され出力電流を制御する電流源回路Ｉｓ１とにより構成される。トランジスタＭ５のソースは、電源（ＶＤＤ）に接続され、トランジスタＭ５のゲートは、伝送方式制御信号ＳＥ／ＤＦを受けるインタフェース回路１１の入力端子に接続され、トランジスタＭ５のドレインは、駆動方式制御回路３００の出力端子である回路ノードｎ３に接続される。
【００２８】
伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ５のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３００は、ドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ５のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ５のソース・ドレイン間は非導通状態となる。
【００２９】
ここでトランジスタＭ５は、導通状態におけるソース・ドレイン間抵抗（ＯＮ抵抗）がトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれよりも十分に低いものである。
入力制御回路４００は、選択回路Ｓ１及び論理反転回路ＩＮＶ１により構成され、インタフェース回路１１の入力端子を介して、外部から入力信号ＸＳＩＧ１、ＸＳＩＧ１を受け取り、ドライバ回路への入力信号ＸＳＩＧ１、ＸＳＩＧ２の出力制御を行う。具体的には、入力制御回路４００は、ドライバ回路２００へ入力信号ＸＳＩＧ１をそのまま出力する。選択回路Ｓ１は、ドライバ回路２０１へ、伝送方式制御信号ＳＥ／ＤＦに応じて、入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を選択的に出力する。つまり、伝送方式制御信号ＳＥ／ＤＦが、「Ｌ」である場合、つまり、シングルエンド伝送を示す場合には、入力信号ＸＳＩＧ２を選択し、選択した入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。一方、伝送方式制御信号ＳＥ／ＤＦが、「Ｈ」である場合、つまり、差動伝送を示す場合には、論理反転回路ＩＮＶ１から出力される入力信号ＸＳＩＧ１の論理反転信号を選択し、選択した入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１へ出力する。
【００３０】
次に、インタフェース回路１１が電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の各伝送の場合の動作を説明する。
（インタフェース回路１１を電圧駆動プッシュプル型シングルエンド伝送方式で動作させる場合）
インタフェース回路１１が電圧駆動プッシュプル型シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００３１】
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ５のソース・ドレイン間は導通状態となる。前述の通りトランジスタＭ５のＯＮ抵抗は十分に低いため、ノードｎ３の電位は電源電位ＶＤＤとほぼ等しくなり、結果として電流源回路Ｉｓ１は電流駆動の役割を果たさない。したがって、電源電位ＶＤＤとほぼ等しい電圧がドライバ回路２００、２０１に供給され、ドライバ回路２００、２０１は電圧駆動方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。ドライバ回路２００へは、前述の通り、入力信号ＸＳＩＧ１が供給される。また、選択回路Ｓ１は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」であるので、入力信号ＸＳＩＧ２を選択し、選択された入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。
【００３２】
これにより、インタフェース回路１１は、電圧駆動方式で、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ２をドライバ回路２０１から信号線Ｄ１ｍに出力する。
このように、インタフェース回路１１は、電圧駆動プッシュプル型シングルエンド伝送による２チャネルのインタフェース回路として機能する。
【００３３】
（インタフェース回路１１を電流駆動型差動伝送方式で動作させる場合）
インタフェース回路１１が電流駆動型差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ５のソース・ドレイン間は非導通状態となる。従って、ドライバ回路２００、２０１は、電流源回路Ｉｓ１から定電流が供給されるので、ドライバ回路２００、２０１は、電流駆動プッシュプル方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。
【００３４】
ドライバ回路２００へは、前述の通り、入力信号ＸＳＩＧ１が供給される。また、選択回路Ｓ１は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」であるので、入力信号ＸＳＩＧ１の論理反転信号を選択し、選択した論理反転信号をドライバ回路２０１へ出力する。
これにより、インタフェース回路１１は、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１から信号線Ｄ１ｍに出力するため、インタフェース回路１１は、電流駆動プッシュプル型差動伝送による１チャネルの出力回路として機能する。
【００３５】
上記構成により、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路２００、２０１で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形の品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
【００３６】
（２）次に、インタフェース回路１１の変形例としてのインタフェース回路１１ａについて、図２を用いて説明する。
インタフェース回路１１ａは、インタフェース回路１１の駆動方式制御回路３００に代えて、駆動方式制御回路３０１を有しており、インタフェース回路１１ａは、ドライバ回路２００、２０１、駆動方式制御回路３０１、論理反転回路ＩＮＶ２、及び入力制御回路４００により構成される。
【００３７】
ドライバ回路２００、２０１及び入力制御回路４００の各構成は、インタフェース回路１１が有するドライバ回路２００、２０１及び入力制御回路４００の各構成とほぼ同様であるので詳細の説明を省略する。以下において、インタフェース回路１１との相違点を中心として説明する。
図２に示すように、インタフェース回路１１ａは、ドライバ回路２００、２０１とグランド電位Ｖｓｓとを、出力電流を制御する電流源回路Ｉｓ２とｎＭＯＳトランジスタＭ６とから構成される駆動方式制御回路３０１を介して接続している。
【００３８】
ドライバ回路２００のトランジスタＭ１のソース及びドライバ回路２０１のトランジスタＭ３のソースは、それぞれ、電源（ＶＤＤ）に接続され、ドライバ回路２００のトランジスタＭ２のソース及びドライバ回路２０１のトランジスタＭ４のソースは、それぞれ、回路ノードｎ４に接続されている。
また、インタフェース回路１１ａにおいて、伝送方式制御信号ＳＥ／ＤＦを受け取る入力端子は、論理反転回路ＩＮＶ２を介して、駆動方式制御回路３０１が有するトランジスタＭ６のゲートに接続され、トランジスタＭ６のドレインは、回路ノードｎ４に接続され、トランジスタＭ６のソースは、グランドＧＲＤに接続されている。
【００３９】
さらに、電流源回路Ｉｓ２の入力端子は、回路ノードｎ４に接続され、電流源回路Ｉｓ２の出力端子は、グランドＧＲＤに接続されている。
伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ６のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３０１は、ドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
【００４０】
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合、トランジスタＭ６のゲートには、「Ｈ」が供給され、トランジスタＭ６のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」の場合、トランジスタＭ６のゲートには、「Ｌ」が供給され、トランジスタＭ６のソース・ドレイン間は非導通状態となる。トランジスタＭ６のソース・ドレイン間が導通状態となっている場合、ノードｎ４の電位はグランド電位Ｖｓｓとほぼ等しくなり、電流源回路Ｉｓ２は電流駆動の役割を果たさず、電圧駆動となる。一方、トランジスタＭ６のソース・ドレイン間が非導通状態となっている場合、電流源回路Ｉｓ２により電流駆動となる。
【００４１】
図１に示すインタフェース回路１１では、駆動方式制御回路３００により、ドライバ回路２００、２０１と電源電位ＶＤＤとを接続しているが、一般に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで同じＯＮ抵抗を実現すると、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのほうが小面積で実現できる。従って、図２のインタフェース回路１１ａは、図１のインタフェース回路１１による効果に加えて、より小面積のインタフェース回路を実現できるという効果を奏する。
【００４２】
（３）次に、ＬＶＤＳなど差動信号の中間電位が電源ＶＤＤの２分の１に規定されている伝送規格に対応する場合における、本願発明のインタフェース回路の構成例として、インタフェース回路１１ｂを図３に示す。
インタフェース回路１１ｂは、インタフェース回路１１が有する構成に加えて、さらに、インタフェース回路１１ａが有する駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を備えている。
【００４３】
この構成では、ドライバ回路２００及び２０１と、電源電位ＶＤＤとを駆動方式制御回路３００を介して接続し、ドライバ回路２００及び２０１と、グランド電位Ｖｓｓとを駆動方式制御回路３０１を介して接続する。
前述の通り、トランジスタＭ５とＭ６は十分にＯＮ抵抗が低いものであり、電流源Ｉｓ１、Ｉｓ２の電流駆動能力及びＯＮ抵抗は同程度であることが望ましい。この構成により、インタフェース回路１１ｂが出力する差動信号の中間電位は電源電位ＶＤＤの２分の１になる。
【００４４】
図３の構成により、電圧駆動プッシュプル型シングルエンド伝送とＬＶＤＳ系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号伝送時の信号波形の劣化が少ないインタフェース回路を実現できる。
（４）次に、ＨＤＭＩなどオープンドレイン型差動伝送規格にも対応する場合の回路構成の一例としてのインタフェース回路１１ｃを図４に示す。
【００４５】
インタフェース回路１１ｃは、インタフェース回路１１ｂと同様の構成を有しており、インタフェース回路１１ｂが有する駆動方式制御回路３００に代えて、ｐＭＯＳトランジスタＭ７及びＡＮＤ回路Ｃ１を備え、外部からさらにオープンドレイン方式制御信号ＯＤを入力端子を介して受け取る。オープンドレイン方式制御信号ＯＤは、「Ｈ」のとき、オープンドレイン方式による制御を行うことを示し、「Ｌ」のとき、オープンドレイン方式による制御を行わないことをことを示す。
【００４６】
ＡＮＤ回路Ｃ１は、オープンドレイン方式制御信号ＯＤ及び伝送方式制御信号ＳＥ／ＤＦに対して、ＡＮＤ演算を施し、その結果の信号をトランジスタＭ７のゲートへ出力する。トランジスタＭ７のソースには、電圧電位ＶＤＤが接続され、トランジスタＭ７のドレインは、回路ノードｎ３に接続される。
図４においてオープンドレイン型差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」になりトランジスタＭ６のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ＯＤが「Ｈ」となりトランジスタＭ７のソース・ドレイン間も非導通状態となる。この状態で電流源Ｉｓ２は信号線Ｄ１ｐ、Ｄ１ｍを介してつながっているホスト機器側において信号線Ｄ１ｐ、Ｄ１ｍ夫々と電源ＶＤＤとを接続しているプルアップ抵抗（図示省略）を介して電源電位ＶＤＤから電流を引き込むように動作するため、インタフェース回路１１ｃはオープンドレイン系の差動伝送が可能となる。
【００４７】
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、かつオープンドレイン方式制御信号ＯＤが「Ｌ」の場合、トランジスタＭ７のソース・ドレイン間が導通状態となり、インタフェース回路１１ｃは、図２に示すインタフェース回路１１ａと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合は、トランジスタＭ６のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ＯＤに関わりなくトランジスタＭ７のソース・ドレイン間も導通状態となるため、インタフェース回路１１ｃは、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
【００４８】
図４に示すインタフェース回路１１ｃの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路２００、２０１で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化が少ないインタフェース回路を実現できる。
【００４９】
（５）なお、図５に示すインタフェース回路１１ｄのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
インタフェース回路１１ｄは、インタフェース回路１１ｃと同様の構成を有しているが、トランジスタＭ７及びＡＮＤ回路Ｃ１に代えて、トランジスタＭ１のゲートの前段にＯＲ回路Ｃ２を備え、トランジスタＭ３のゲートの前段にＯＲ回路Ｃ３を備えている。
【００５０】
ＯＲ回路Ｃ２は、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１にＯＲ演算を施し、その結果の信号をトランジスタＭ１のゲートへ出力する。また、ＯＲ回路Ｃ３は、オープンドレイン方式制御信号ＯＤ及び選択回路Ｓ１が出力する信号にＯＲ演算を施し、その結果の信号をトランジスタＭ３のゲートへ出力する。
オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｈ」及び「Ｈ」のとき、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｈ」及び「Ｌ」のとき、又はオープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１がそれぞれ「Ｌ」及び「Ｈ」のとき、ＯＲ回路Ｃ２の出力信号は、「Ｈ」となり、トランジスタＭ１のソース・ドレイン間は非導通状態となる。トランジスタＭ３のソース・ドレイン間についても同様である。このため、インタフェース回路１１ｄは、インタフェース回路１１ｃと同様に、オープンドレイン系の差動伝送が可能となる。
【００５１】
インタフェース回路１１ｄは、インタフェース回路１１ｃのトランジスタＭ７を有していない。電源電位ＶＤＤとドライバ回路２００、２０１間は低インピーダンスであることが望ましいため、インタフェース回路１１ｃでは、トランジスタＭ７のサイズを大きくしＯＮ抵抗を下げる必要があるが、図５に示すインタフェース回路１１ｄはトランジスタＭ７を有さない。このため、インタフェース回路１１ｃと比較すると、インタフェース回路１１ｃによる効果に加えて、インタフェース回路１１ｄは、回路の小面積化の効果も得ることができる。
【００５２】
（６）次に、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路構成の一例として、インタフェース回路１１ｅを図６に示す。
インタフェース回路１１ｅは、インタフェース回路１１ｂと同様の構成を有しており、インタフェース回路１１ｂが有する構成要素に加えて、トランジスタＭ１のゲートの前段にＯＲ回路Ｃ２を備え、トランジスタＭ３のゲートの前段にＯＲ回路Ｃ３を備えている。
【００５３】
ＯＲ回路Ｃ２は、インタフェース回路１１ｄのＯＲ回路Ｃ２と同様に、オープンドレイン方式制御信号ＯＤ及び入力信号ＸＳＩＧ１にＯＲ演算を施し、その結果の信号をトランジスタＭ１のゲートへ出力する。また、ＯＲ回路Ｃ３は、インタフェース回路１１ｄのＯＲ回路Ｃ３と同様に、オープンドレイン方式制御信号ＯＤ及び選択回路Ｓ１が出力する信号にＯＲ演算を施し、その結果の信号をトランジスタＭ３のゲートへ出力する。
【００５４】
図６において、インタフェース回路１１ｅが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｌ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間の導通状態はＸＳＩＧ１、及びＸＳＩＧ２により制御される。これにより図６のインタフェース回路１１ｅはシングルエンド伝送が可能となる。
【００５５】
図６のインタフェース回路１１ｅがＬＶＤＳ系のプッシュプル差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｌ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間の導通状態はＸＳＩＧ１、及びＸＳＩＧ２により制御される。これによりインタフェース回路１１ｅはＬＶＤＳ系のプッシュプル差動伝送が可能となる。
【００５６】
インタフェース回路１１ｅがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ６のソース・ドレイン間が非導通状態となる。またオープンドレイン方式制御信号ＯＤは「Ｈ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間は非導通状態となる。これによりインタフェース回路１１ｅはオープンドレインタイプの差動伝送が可能となる。
【００５７】
従って、図６に示すインタフェース回路１１ｅの構成により、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成できるので、高速信号伝送時の信号波形の劣化の少ないインタフェース回路を実現できる。
【００５８】
（７）なお、図１〜図６に示す各インタフェース回路において、ドライバ回路２００への入力と比べて、選択回路Ｓ１による内部遅延だけドライバ回路２０１への入力が遅れるため、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号間にはスキューが発生する。
この問題を解決するためには、図１に示すインタフェース回路１１を例とした場合、図７に示すインタフェース回路１１ｆのように、入力信号ＸＳＩＧ１にはダミーの選択回路Ｓ２を介してドライバ回路２００への入力する構成であることが望ましい。
【００５９】
なお、この場合、ダミーの選択回路Ｓ２は、常に入力信号ＸＳＩＧ１を出力するように、選択回路Ｓ２の入力選択信号ＳＥＬを電源ＶＤＤ又はグランドＶｓｓなどに固定しておく。これにより、インタフェース回路１１ｆが信号線Ｄ１ｐ、Ｄ１ｍへ出力する２つの信号間のスキューを抑制する効果を得る。
なお、ダミーの選択回路Ｓ２を用いた場合でも、製造誤差などで選択回路Ｓ１と選択回路Ｓ２とで伝搬遅延がずれることもある。このため、ダミーの選択回路Ｓ２のかわりに、図１９に示す遅延制御回路５００を用いてもよい。遅延制御回路５００は、直列に接続された複数個の遅延回路ＤＵ１、ＤＵ２、ＤＵ３、ＤＵ４、・・・と選択回路Ｓ３とから構成され、直列に接続された遅延回路ＤＵ１、ＤＵ２、ＤＵ３、ＤＵ４、・・・により、入力信号ＸＳＩＧ１を順番に遅延させてゆき、遅延量選択信号ＤｌｙＳｅｌによりどの遅延回路からの出力を選択回路Ｓ３からドライバ回路２００への出力とするのかを制御するものである。どの遅延回路からの出力を選択するかは、実際に試行することにより決定する。この構成によれば、ドライバ回路２００へ出力する信号の遅延時間を細かく制御することができる。
【００６０】
（８）また、図５、図６に示すインタフェース回路１１ｄ、１１ｅでは、選択回路Ｓ１分の遅延のほかに、ドライバ回路２００、２０１の前段の論理回路Ｃ２、Ｃ３の内部遅延により、ドライバ回路２００、２０１内のｐＭＯＳトランジスタＭ１、Ｍ３への信号の伝達が、ｎＭＯＳトランジスタＭ２、Ｍ４よりも遅れ、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのスイッチングタイミングが異なり信号線Ｄ１ｐ、Ｄ１ｍに出力される信号波形が乱れる。この問題を解決するためには、図５に示すインタフェース回路１１ｄを例とすると、図８に示すインタフェース回路１１ｇのように、ｎＭＯＳトランジスタＭ２、Ｍ４の夫々のゲート前に、ダミーの論理回路Ｃ４、Ｃ５をおくことが望ましい。ダミーの論理回路Ｃ４は、ダミーの選択回路Ｓ２の出力信号とグランド電位ＶｓｓとのＯＲ演算を施すＯＲ回路であり、その演算結果の信号をトランジスタＭ２のゲートへ出力する。ダミーの論理回路Ｃ５についても同様である。なお、インタフェース回路１１ｇでは、論理回路Ｃ２とＣ４の前段に、ダミーの選択回路Ｓ２を挿入している。ダミーの選択回路Ｓ２は、インタフェース回路１１ｆのダミーの選択回路Ｓ２と同じであり、インタフェース回路１１ｆにおける効果と同じ効果を奏する。
【００６１】
これにより、インタフェース回路１１ｇが信号線Ｄ１ｐ、Ｄ１ｍへ出力する信号品質の劣化を低減する効果を得る。
（９）なお、図１〜図８の各インタフェース回路において、入力制御回路４００への入力信号ＸＳＩＧ１は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、ＬＳＩ内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路４００へ出力できる。
【００６２】
（実施の形態２）
（１）図９に、本発明の第２の実施の形態におけるシングルエンド伝送及び差動伝送の切り替えが可能な双方向インタフェース回路１１ｈを示す。実施の形態１のインタフェース回路１１との差異は、インタフェース回路１１の構成に加えて、さらに、電流源回路Ｉｓ３と、差動レシーバ２１０と、差動伝送線路の終端として機能する終端抵抗回路Ｒ１と、シングルエンドレシーバ２２０と、シングルエンドレシーバ２２１と、論理回路Ｃ６、Ｃ７により構成される出力制御回路４１０とを具備していることである。以下、各回路の説明を行う。
【００６３】
双方向インタフェース回路１１ｈは、外部から、その入力端子を介して、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを受け取る。入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔは、「Ｌ」であるとき、双方向インタフェース回路１１ｈは、信号受信状態となり、「Ｈ」であるとき、双方向インタフェース回路１１ｈは、信号送信状態となる。
ドライバ回路２００は、トランジスタＭ１、Ｍ２によりプッシュプル型の出力段回路として構成され、ドライバ回路２００の出力ノードｎ１は、信号線Ｄ１ｐに接続される。同様に、ドライバ回路２０１は、トランジスタＭ３、Ｍ４によりプッシュプル型の出力段回路として構成され、ドライバ回路２０１の出力ノードｎ２は、信号線Ｄ１ｍに接続される。
【００６４】
駆動方式制御回路３００は、トランジスタＭ５と、出力電流を制御する電流源回路Ｉｓ１とから構成され、伝送方式制御信号ＳＥ／ＤＦによりトランジスタＭ５のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路３００はドライバ回路２００及び２０１を電圧駆動方式と電流駆動方式とを選択的に動作させることができる。ここでトランジスタＭ５は、導通状態におけるソース・ドレイン間抵抗（ＯＮ抵抗）がトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれよりも十分に低いものである。
【００６５】
入力制御回路４００は、選択回路Ｓ１及び論理反転回路ＩＮＶ１により構成され、ドライバ回路への入力信号ＸＳＩＧ１、ＸＳＩＧ２の出力制御を行う。具体的には、入力制御回路４００は、出力制御回路４１０内の論理回路Ｃ６へ入力信号ＸＳＩＧ１を出力し、選択回路Ｓ１による選択の結果の信号であって、伝送方式制御信号ＳＥ／ＤＦに応じて入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を選択的に論理回路Ｃ７へ出力する。
【００６６】
出力制御回路４１０を構成する論理回路Ｃ６は、Ａ端子、ＯＥ端子、Ｙ１端子及びＹ２端子を備え、Ａ端子から入力制御回路４００からの入力信号ＸＳＩＧ１を受け取る。また、ＯＥ端子から受け取った入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔにより、ドライバ回路２００に対しどの信号を出力するのかを制御する。例えば、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるとき双方向インタフェース回路１１ｈは、信号受信状態となり、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるとき双方向インタフェース回路１１ｈは、信号送信状態となる場合を例として具体的な動作を説明する。
【００６７】
入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」の場合（双方向インタフェース回路１１ｈが信号受信状態）、論理回路Ｃ６は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」をトランジスタＭ１のゲートへ出力し、Ｙ２端子から「Ｌ」をトランジスタＭ２のゲートへ出力する。
これによりドライバ回路２００の２つのトランジスタＭ１、Ｍ２は非導通状態となり、ドライバ回路２００の出力は高インピーダンス状態となるため、信号線Ｄ１ｐから入力されてくる信号波形に影響を与えない。
【００６８】
また、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」の場合（双方向インタフェース回路１１ｈが信号送信状態）、論理回路Ｃ６は、入力制御回路４００から受ける入力信号ＸＳＩＧ１を、Ｙ１、Ｙ２端子からそれぞれトランジスタＭ１、Ｍ２のゲートへ出力する。
論理回路Ｃ７の構成は、論理回路Ｃ６と同じであるので、説明を省略する。
【００６９】
論理回路Ｃ７は、Ａ端子から入力信号ＸＳＩＧ１の論理反転信号又は入力信号ＸＳＩＧ２を受け取り、ＯＥ端子から入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを受け取る。また、Ｙ１、Ｙ２端子からそれぞれトランジスタＭ３、Ｍ４のゲートへ各信号を出力する。
終端抵抗回路Ｒ１は、信号線Ｄ１ｐ、Ｄ１ｍに両端が接続され、伝送方式が差動伝送でかつ、ホスト機器から信号線Ｄ１ｐ、Ｄ１ｍを介して信号を受信する際に、信号線Ｄ１ｐ、Ｄ１ｍにより構成される差動伝送線路の終端抵抗回路として機能し、ホスト機器からシングルエンド伝送方式で信号を受信する場合及び、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍに対して信号を出力する場合は終端抵抗回路として機能せず、高インピーダンス状態となる。
【００７０】
なお、図１８に終端抵抗回路Ｒ１の具体的な構成の例を示す。
入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ及び伝送方式制御信号ＳＥ／ＤＦの組み合わせにより、トランジスタＭ１０の導通状態が制御され、差動信号を入力する方式の場合にのみトランジスタＭ１０が導通状態となり、終端抵抗回路Ｒ１が機能する。
終端抵抗回路Ｒ１は、ＡＮＤ回路Ｃ２１、抵抗ｒ１及びトランジスタＭ１０から構成され、ＡＮＤ回路Ｃ２１は、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号を受け取り、それぞれの信号に対するＡＮＤ演算を施し、得られた結果の信号をトランジスタＭ１０のゲートへ出力する。トランジスタＭ１０のソースは、信号線Ｄ１ｍに接続され、トランジスタＭ１０のドレインは、抵抗ｒ１の一端に接続される。抵抗ｒ１の他端は、信号線Ｄ１ｐに接続される。
【００７１】
伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔと、トランジスタＭ１０の導通の状態との論理関係を以下に示す。
ＳＥ／ＤＦ Ｉ／Ｏ inv（Ｉ／Ｏ） ＡＮＤ Ｍ１０
Ｌ（ＳＥ） Ｌ（受信） Ｈ Ｌ 非導通
Ｈ（ＤＦ） Ｌ（受信） Ｈ Ｈ 導通
Ｌ（ＳＥ） Ｈ（送信） Ｌ Ｌ 非導通
Ｈ（ＤＦ） Ｈ（送信） Ｌ Ｌ 非導通
ここで、ＳＥ／ＤＦ、Ｉ／Ｏは、それぞれ、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔを示し、inv（Ｉ／Ｏ）は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号を示し、ＡＮＤは、伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔの反転信号の演算結果を示し、Ｍ１０は、トランジスタＭ１０の導通又は非導通の状態を示す。
【００７２】
伝送方式制御信号ＳＥ／ＤＦ及び入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが、それぞれ、「Ｈ」及び「Ｌ」のとき、つまり、差動方式であり受信状態である場合にのみ、トランジスタＭ１０は、導通となって、終端抵抗回路Ｒ１は、終端抵抗として機能する。その他の場合に、トランジスタＭ１０は、非導通となって、終端抵抗回路Ｒ１は、終端抵抗回路として機能せず、高インピーダンス状態となる。
【００７３】
ただし、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍに対して差動伝送であり、かつホスト機器に対して信号を送信する場合においても、終端抵抗回路Ｒ１を機能させてもよい。この場合、信号線Ｄ１ｐ、Ｄ１ｍ上、及びホスト機器側における伝送線路のインピーダンス不整合により発生する反射波を軽減する効果を得る。
差動レシーバ２１０は、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍを経由して、ホスト機器から送られてくる差動信号を受信し、受信した差動信号を信号線ＤＦＲｃｖＯｕｔを介して出力する。
【００７４】
シングルエンドレシーバ２２０、２２１は、それぞれ、双方向インタフェース回路１１ｈが信号線Ｄ１ｐ、Ｄ１ｍを経由して、ホスト機器から送られてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２を介して出力する。
次に、双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の送信、受信の夫々の場合の動作を説明する。
（双方向インタフェース回路１１ｈを電圧駆動プッシュプル型シングルエンド伝送方式送信モードで動作させる場合）
双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送により信号送信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００７５】
このとき、入力制御回路４００内の選択回路Ｓ１は、端子Ｂに入力された信号ＸＳＩＧ２を端子Ｙから出力する。
出力制御回路４１０は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるから、入力制御回路４００から受けた信号ＸＳＩＧ１を論理回路Ｃ６の端子Ｙ１、Ｙ２よりドライバ回路２００へ出力する。また同様に信号ＸＳＩＧ２を論理回路Ｃ７の端子Ｙ１、Ｙ２よりドライバ回路２０１へ出力する。
【００７６】
駆動方式制御回路３００では、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」であるから、トランジスタＭ５のソース・ドレイン間は導通状態となる。前述の通りトランジスタＭ５のＯＮ抵抗は十分に低いため、ノードｎ３の電位は電源電位ＶＤＤとほぼ等しくなり結果として電流源回路Ｉｓ１は電流駆動の役割を果たさない。
終端抵抗回路Ｒ１は、Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」、すなわち双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送のモードの場合は、高インピーダンス状態となり、終端抵抗回路として機能せず、信号波形に影響を与えない。
【００７７】
したがって、ドライバ回路２００、２０１は電圧駆動方式で信号線Ｄ１ｐ、Ｄ１ｍに信号を出力する。
これにより、双方向インタフェース回路１１ｈは、電圧駆動方式で、入力信号ＸＳＩＧ１をドライバ回路２００から信号線Ｄ１ｐに出力し、入力信号ＸＳＩＧ２をドライバ回路２０１から信号線Ｄ１ｍに出力するため、双方向インタフェース回路１１ｈは電圧駆動プッシュプル型シングルエンド伝送方式の２チャネルのインタフェース回路として機能することが可能となる。
（双方向インタフェース回路１１ｈを電圧駆動プッシュプル型シングルエンド伝送方式で受信モードで動作させる場合）
双方向インタフェース回路１１ｈが電圧駆動プッシュプル型シングルエンド伝送により信号受信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」となる。
【００７８】
出力制御回路４１０において、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるから、前述の通り、論理回路Ｃ６、Ｃ７は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」を出力し、Ｙ２端子から「Ｌ」を出力する。
従って、ドライバ回路２００、２０１の出力は高インピーダンス状態となり、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から受信するシングルエンド信号波形に影響を与えない。
【００７９】
終端抵抗回路Ｒ１は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」である場合は、高インピーダンス状態となり終端抵抗回路として機能せず、受信するシングルエンド信号波形に影響を与えない。
シングルエンドレシーバ２２０、２２１は、それぞれ、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から伝送されてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２を介して、双方向インタフェース回路１１ｈの外部の回路（図示省略）へ伝達する。
【００８０】
これにより、双方向インタフェース回路１１ｈは、信号線Ｄ１ｐ、Ｄ１ｍを介して、外部ホスト機器から２つのシングルエンド信号を受信することが可能となる。
（双方向インタフェース回路１１ｈを電流駆動型差動伝送方式により信号送信モードで動作させる場合）
双方向インタフェース回路１１ｈが電流駆動型差動伝送により信号送信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。このとき、入力制御回路４００内の選択回路Ｓ１は、端子Ａに入力された信号ＸＳＩＧ１の論理反転信号を端子Ｙから出力する。
【００８１】
出力制御回路４１０は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」であるから、前述の通り入力制御回路４００から受けた信号ＸＳＩＧ１、ＸＳＩＧ２を夫々、ドライバ回路２００、２０１に伝える。
駆動方式制御回路３００では、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」であるから、トランジスタＭ５のソース・ドレイン間は非導通状態となる。
【００８２】
したがって、電流源回路Ｉｓ１は、ドライバ回路２００、２０１へ一定の電流を供給する。
従って、双方向インタフェース回路１１ｈは、電流駆動プッシュプル型差動伝送により、信号送信が可能となる。
（双方向インタフェース回路１１ｈを電流駆動型差動伝送方式により信号受信モードで動作させる場合）
双方向インタフェース回路１１ｈが電流駆動型差動伝送方式により信号受信状態で動作する場合は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となる。
【００８３】
出力制御回路４１０において、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」であるから、前述の通り、論理回路Ｃ６、Ｃ７は、入力制御回路４００から受ける信号に関わりなく、Ｙ１端子から「Ｈ」を出力し、Ｙ２端子から「Ｌ「を出力する。
従って、ドライバ回路２００、２０１の出力は高インピーダンス状態となり、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から受信する差動信号波形に影響を与えない。
【００８４】
終端抵抗回路Ｒ１は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」である場合は、終端抵抗回路として機能し、信号線Ｄ１ｐ、Ｄ１ｍを介してホスト機器から伝送された差動信号に対して、電位差を発生させる。
差動レシーバ２１０は、信号線Ｄ１ｐ、Ｄ１ｍからの差動信号を受け、受け取った信号を論理回路で扱う信号レベルにまで増幅し、得られた信号を信号線ＤＦＲｃｖＯｕｔを介して出力する。
【００８５】
これにより、双方向インタフェース回路１１ｈは、信号線Ｄ１ｐ、Ｄ１ｍを介して、外部ホスト機器から差動信号を受信することが可能となる。
上記構成により、双方向インタフェース回路１１ｈは、シングルエンド伝送時及び差動伝送時の出力を共通のドライバ回路２００、２０１で実現できる。
従って、余分な出力段回路の負荷容量の影響がないため、該インタフェース回路は高速信号を伝送する場合、及び受信する場合において、信号波形品質劣化の劣化を抑制できる双方向インタフェース回路を実現できる。
【００８６】
加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
（２）次に、双方向インタフェース回路１１ｈの変形例としての双方向インタフェース回路１１ｉについて説明する。
図１０に示すように、双方向インタフェース回路１１ｉは、双方向インタフェース回路１１ｈにおける駆動方式制御回路３００に代えて、駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を備えている。
【００８７】
双方向インタフェース回路１１ｉでは、ドライバ回路２００、２０１とグランド電位Ｖｓｓとを、電流源回路Ｉｓ２とｎＭＯＳトランジスタＭ６で構成される駆動方式制御回路３０１を介して接続する。
なお、双方向インタフェース回路１１ｈと双方向インタフェース回路１１ｉとの関係は、図１及び図２にそれぞれ示すインタフェース回路１１とインタフェース回路１１ａとの関係と同様である。
【００８８】
図９に示す双方向インタフェース回路１１ｈでは、駆動方式制御回路３００は、ドライバ回路２００、２０１と電源電位ＶＤＤとを接続しているが、一般に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで同じＯＮ抵抗を実現すると、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのほうが小面積で実現できる。従って、図１０の双方向インタフェース回路１１ｉは、図９の双方向インタフェース回路１１ｈの構成による効果に加えて、より小面積の双方向インタフェース回路を実現できる。
【００８９】
（３）次に、双方向インタフェース回路１１ｈ又は双方向インタフェース回路１１ｉの変形例としての双方向インタフェース回路１１ｊについて説明する。
双方向インタフェース回路１１ｊは、ＬＶＤＳなど差動信号の中間電位が電源ＶＤＤの２分の１に規定されている伝送規格に対応する場合のインタフェース回路の構成例である。
【００９０】
双方向インタフェース回路１１ｊは、双方向インタフェース回路１１ｈの構成に、さらに、駆動方式制御回路３０１及び論理反転回路ＩＮＶ２を付加して構成されている。あるいは、双方向インタフェース回路１１ｊは、双方向インタフェース回路１１ｉの構成に、さらに、双方向インタフェース回路１１ｈの駆動方式制御回路３００を付加して構成されていると言うこともできる。
【００９１】
双方向インタフェース回路１１ｊは、ドライバ回路２００及び２０１と、電源電位ＶＤＤとを駆動方式制御回路３００を介して接続し、ドライバ回路２００及び２０１と、グランド電位Ｖｓｓとを駆動方式制御回路３０１を介して接続している。
前述の通り、トランジスタＭ５とＭ６とは、十分にＯＮ抵抗が低いものであり、電流源Ｉｓ１、Ｉｓ２の電流駆動能力及びＯＮ抵抗は同程度であることが望ましい。この構成により、双方向インタフェース回路１１ｊが出力する差動信号の中間電位は電源電位ＶＤＤの２分の１になる。
【００９２】
図１１の構成により、電圧駆動プッシュプル型シングルエンド伝送とＬＶＤＳ系の差動伝送が切替可能なインタフェース回路において、ドライバ回路を共通化することができるため、高速信号受信時の信号波形の劣化の少ない双方向インタフェース回路を実現できる。
（４）次に、ＨＤＭＩなどオープンドレインタイプの差動伝送規格にも対応する双方向インタフェース回路１１ｋを図１２に示す。
【００９３】
双方向インタフェース回路１１ｋは、インタフェース回路１１ｃの構成に加えて、さらに、双方向インタフェース回路１１ｈが有する電流源回路Ｉｓ３と、差動レシーバ２１０と、終端抵抗回路Ｒ１と、シングルエンドレシーバ２２０と、シングルエンドレシーバ２２１と、出力制御回路４１０とを具備している。
双方向インタフェース回路１１ｋにおいて、オープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」になり、トランジスタＭ６のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ＯＤが「Ｈ」となり、トランジスタＭ７のソース・ドレイン間も非導通状態となる。この状態で電流源Ｉｓ２は、信号線Ｄ１ｐ、Ｄ１ｍを介してつながっているホスト機器側において信号線Ｄ１ｐ、Ｄ１ｍ夫々と電源ＶＤＤとを接続しているプルアップ抵抗（図示省略）を介して電源電位ＶＤＤから電流を引き込むように動作するため、双方向インタフェース回路１１ｋにおいて、オープンドレイン系の差動伝送が可能となる。
【００９４】
伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、かつオープンドレイン方式制御信号ＯＤが「Ｌ」の場合、双方向インタフェース回路１１ｋにおいて、図２に示すインタフェース回路１１ａと同様の電流駆動プッシュプル型差動伝送が可能となる。
伝送方式制御信号ＳＥ／ＤＦが「Ｌ」の場合は、トランジスタＭ６のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ＯＤに関わりなくトランジスタＭ７のソース・ドレイン間も導通状態となるため、双方向インタフェース回路１１ｋにおいて、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
【００９５】
図１２に示す双方向インタフェース回路１１ｋの構成により、電圧駆動プッシュプル型シングルエンド伝送と、電流駆動プッシュプル型差動伝送、及び電流駆動オープンドレイン型差動伝送を、共通のドライバ回路２００、２０１で実現できるため、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。
【００９６】
（５）次に、双方向インタフェース回路１１ｋの変形例としての双方向インタフェース回路１１Ｌについて説明する。
図１３に示す双方向インタフェース回路１１Ｌは、双方向インタフェース回路１１ｋが有するトランジスタＭ７及びＡＮＤ回路Ｃ１に代えて、インタフェース回路１１ｄと同様に、トランジスタＭ１のゲートの前段に論理回路としてＯＲ回路Ｃ８を備え、トランジスタＭ３のゲートの前段に論理回路としてＯＲ回路Ｃ９を備えている。
【００９７】
双方向インタフェース回路１１Ｌのように構成しても、シングルエンド伝送とプッシュプルタイプの差動伝送、及びオープンドレインタイプの差動伝送が切替可能なインタフェース回路を実現できる。
加えて、双方向インタフェース回路１１Ｌは、双方向インタフェース回路１１ｋが有するトランジスタＭ７を有していない。電源電位ＶＤＤとドライバ回路２００、２０１間は低インピーダンスであることが望ましいため、トランジスタＭ７のサイズを大きくしＯＮ抵抗を下げる必要があるが、双方向インタフェース回路１１Ｌは、トランジスタＭ７を有さない。このため双方向インタフェース回路１１Ｌは、回路の小面積化の効果も得ることができる。
【００９８】
（６）次に、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能な双方向インタフェース回路１１ｍを図１４に示す。
双方向インタフェース回路１１ｍは、双方向インタフェース回路１１ｊが有する構成に加えて、さらに、双方向インタフェース回路１１Ｌと同様に、トランジスタＭ１のゲートの前段に論理回路としてＯＲ回路Ｃ８を備え、トランジスタＭ３のゲートの前段に論理回路としてＯＲ回路Ｃ９を備えている。
【００９９】
双方向インタフェース回路１１ｍが電圧駆動シングルエンド伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｌ」、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、オープンドレイン方式制御信号ＯＤが「Ｌ」となり、トランジスタＭ５、Ｍ６のそれぞれのソース・ドレイン間が導通状態となる。
また、入力制御回路４００、出力制御回路４１０及び、ＯＲ回路Ｃ８、Ｃ９は、上記各制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ、ＳＥ／ＤＦの状態に従って、信号ＸＳＩＧ１、ＸＳＩＧ２をドライバ回路２００、２０１へ出力する。終端抵抗回路Ｒ１は、高インピーダンス状態となる。従って、双方向インタフェース回路１１ｍは、シングルエンド伝送が可能となる。
【０１００】
双方向インタフェース回路１１ｍがＬＶＤＳ系のプッシュプル差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｈ」、オープンドレイン方式制御信号ＯＤが「Ｌ」となり、トランジスタＭ５、Ｍ６のソース・ドレイン間が非導通状態となるため、駆動方式制御回路３００からドライバ回路２００、２０１へは定電流が供給される。また、入力制御回路４００、出力制御回路４１０及び、ＯＲ回路Ｃ８、Ｃ９は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔ、伝送方式制御信号ＳＥ／ＤＦの状態に従って、入力信号ＸＳＩＧ１をドライバ回路２００へ、入力信号ＸＳＩＧ１の論理反転信号をドライバ回路２０１へ、入力信号ＸＳＩＧ２をドライバ回路２０１へ出力する。終端抵抗回路Ｒ１は、高インピーダンス状態となり終端抵抗回路として機能しない。従って、双方向インタフェース回路１１ｍは、電流駆動プッシュプル差動伝送が可能となる。
【０１０１】
なお、双方向インタフェース回路１１ｍにおいて、終端抵抗回路Ｒ１を機能させてもよい。この場合、双方向インタフェース回路１１ｍが出力した差動信号が、信号線Ｄ１ｐ、Ｄ１ｍにつながるホスト機器側（図示省略）で反射して双方向インタフェース回路１１ｍに戻ってくる反射成分を抑制することができる。
双方向インタフェース回路１１ｍがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号ＳＥ／ＤＦが「Ｈ」となり、トランジスタＭ５、Ｍ６のそれぞれソース・ドレイン間が非導通状態となる。また、オープンドレイン方式制御信号ＯＤは「Ｈ」となり、ドライバ回路２００、２０１の夫々のｐＭＯＳトランジスタＭ１、Ｍ３のソース・ドレイン間は非導通状態となる。これにより、双方向インタフェース回路１１ｍは、オープンドレインタイプの差動伝送が可能となる。
【０１０２】
従って、図１４に示す双方向インタフェース回路１１ｍの構成により、電圧駆動プッシュプル型シングルエンド伝送と、ＬＶＤＳなどの差動信号の中間電位が電源ＶＤＤの２分の１に規定されている電流駆動型プッシュプル型差動伝送方式、及びオープンドレイン型差動伝送方式を選択可能なインタフェースの回路を共通のドライバ回路で構成でき、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制することが可能な双方向インタフェース回路を実現できる。
【０１０３】
（７）なお、図９〜図１４に示す各双方向インタフェース回路において、出力制御回路４１０内の論理回路Ｃ６への入力と比較して、選択回路Ｓ１による内部遅延分だけ論理回路Ｃ７への入力が遅れるため、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号間にはスキューが発生する。
この問題を解決するためには、図９に示す双方向インタフェース回路１１ｈを例とした場合、図１５に示す双方向インタフェース回路１１ｎのように、論理回路Ｃ６の前段に、ダミーの選択回路Ｓ２を設け、論理回路Ｃ６は、入力信号ＸＳＩＧ１をダミーの選択回路Ｓ２を介して受け取る構成とすることが望ましい。
【０１０４】
なお、この場合ダミーの選択回路Ｓ２が、常に、入力信号ＸＳＩＧ１を出力するように、選択回路Ｓ２の入力選択信号ＳＥＬを電源ＶＤＤ又はグランドＶｓｓなどに固定しておく。
これにより、双方向インタフェース回路が信号線Ｄ１ｐ、Ｄ１ｍへ出力する２つの信号間のスキューを抑制する効果を得る。
【０１０５】
なお、双方向インタフェース回路１１ｎのように、ダミーの選択回路Ｓ２を用いた場合でも、製造誤差などの原因により、選択回路Ｓ１との選択回路Ｓ２とで伝搬遅延がずれることもある。このため、ダミーの選択回路Ｓ２の代わりに、上述した図１９に示す遅延制御回路５００を用いてもよい。この構成によれば、ドライバ回路２００へ出力する信号の遅延時間を細かく制御することができる。
【０１０６】
（８）また、図１３、図１４に示す双方向インタフェース回路１１Ｌ、１１ｍでは、選択回路Ｓ１による遅延のほかに、ドライバ回路２００、２０１の前段のＯＲ回路Ｃ８、Ｃ９による内部遅延により、ドライバ回路２００、２０１内のｐＭＯＳトランジスタＭ１、Ｍ３への信号の伝達が、ｎＭＯＳトランジスタＭ２、Ｍ４よりも遅れ、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのスイッチングタイミングが異なり、信号線Ｄ１ｐ、Ｄ１ｍに出力される信号波形が乱れる。
【０１０７】
この問題を解決するためには、図１３に示す双方向インタフェース回路１１Ｌを例とすると、図１６に示す双方向インタフェース回路１１ｏのように、ｎＭＯＳトランジスタＭ２、Ｍ４の夫々のゲートの前段に、ダミーの論理回路Ｃ１０、Ｃ１１を配置することが望ましい。ダミーの論理回路Ｃ１０は、論理回路Ｃ６のＹ２端子の出力する信号と、グランド電位ＶｓｓとのＯＲ演算を行ってその結果の信号、つまり、常に、論理回路Ｃ６のＹ２端子の出力する信号を、トランジスタＭ２のゲートへ出力する。ダミーの論理回路Ｃ１１は、ダミーの論理回路Ｃ１０と同様に、論理回路Ｃ７のＹ２端子の出力する信号と、グランド電位ＶｓｓとのＯＲ演算を行ってその結果の信号、つまり、常に、論理回路Ｃ７のＹ２端子の出力する信号を、トランジスタＭ４のゲートへ出力する。
【０１０８】
これにより、双方向インタフェース回路が信号線Ｄ１ｐ、Ｄ１ｍへ出力する信号品質の劣化を低減する効果を得る。
（９）なお、高速な差動伝送を行う場合、信号線Ｄ１ｐ、Ｄ１ｍに流れる差動信号の振幅は、数１００ｍＶ程度であることが一般的であり、差動レシーバ２１０が出力して論理回路で使用される信号のレベル（例えば３．３Ｖ）と比較して、非常に低い。このため差動レシーバ内で信号レベルを増幅するために、電流源回路を用いる必要がある。
【０１０９】
このため、一般的には、図９に示す双方向インタフェース回路１１ｈのように、差動信号を出力するために用いる電流源回路Ｉｓ１と差動レシーバにおいて受信信号を増幅するために用いる電流源回路Ｉｓ３とが別々に存在しているが、図１７に示す双方向インタフェース回路１１ｐのように、電流源回路Ｉｓ３を取り除き、電流源回路Ｉｓ１をｐＭＯＳトランジスタＭ８を介して差動レシーバ２１０に接続するとしてもよい。つまり、電流源回路Ｉｓ１の出力側をトランジスタＭ８のソースに接続し、トランジスタＭ８のドレインを差動レシーバ２１０に接続する。また、入出力方式制御信号Ｉ／Ｏ−ＳｅｌｅｃｔをトランジスタＭ８のゲートに接続する。
【０１１０】
双方向インタフェース回路１１ｐにおいて、トランジスタＭ８は、入出力方式制御信号Ｉ／Ｏ−Ｓｅｌｅｃｔが「Ｌ」を示している場合に、電流源回路Ｉｓ１により供給される電流を差動レシーバ２１０へ流す。こうして、図１７に示す双方向インタフェース回路１１ｐの構成により、インタフェース回路が差動信号出力時に用いる電流源回路と、差動信号入力時に用いる電流源回路を共通化できるため、図９に示す双方向インタフェース回路１１ｈの構成による信号品質劣化抑制の効果に加えて、回路面積の削減の効果も得る。
【０１１１】
なお、図１７に示す双方向インタフェース回路１１ｐは、図９の双方向インタフェース回路１１ｈを例としたものであるが、図１０〜図１６の各双方向インタフェース回路に対して適用することができ、これにより、同様の効果を得る。
（１０）なお、図９〜図１７の各双方向インタフェース回路において、入力制御回路４００への入力信号ＸＳＩＧ１は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、ＬＳＩ内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路４００へ出力できる。
【０１１２】
（実施の形態３）
図２０は、本発明の第三の実施形態に関する、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路を適用したリムーバブルメモリカード１とそのホスト装置４を含んで構成される不揮発性メモリシステムの一例を示した図である。
【０１１３】
図２０において、リムーバブルメモリカード１は、プリント基板３上にホストコントローラＬＳＩ１０、フラッシュメモリ１４、及び複数の外部接続端子２ａ、２ｂ、２ｃ、・・・、２ｉを具備している。ホストコントローラＬＳＩ１０は、ホスト装置４との通信を行う複数のインタフェース回路１１ｘ、１１ｙ、１１ｚ、各種制御やレジスタ情報を処理するロジック回路１２及びフラッシュメモリと通信を行うメモリインタフェース回路１３を具備している。
【０１１４】
また、ホスト装置４は、半導体メモリカード制御回路４０、及び複数の外部接続端子５ａ、５ｂ、５ｃ、・・・、５ｉを具備している。半導体メモリカード制御回路４０内部には、リムーバブルメモリカード１とのデータ通信を行う複数のインタフェース回路４１ｘ、４１ｙ、４１ｚ、各種制御やレジスタ情報を処理する論理回路４２及びこれらを制御するためのＣＰＵ４３、ＲＯＭ４４、ＲＡＭ４５を具備している。
【０１１５】
リムーバブルメモリカード１とホスト装置４とは複数の外部接続端子２ａ、２ｂ、２ｃ、・・・、２ｉ及び複数の外部接続端子５ａ、５ｂ、５ｃ、・・・、５ｉを介してホスト機器と通信を行い、信号線Ｄ１ｐ、Ｄ１ｍ、Ｄ２ｐ、Ｄ２ｍ、Ｄ３ｐ、Ｄ３ｍにはデータ信号、コマンド/レスポンス信号、クロック信号などが伝送される。
ホスト装置４のインタフェース回路４１ｘ、４１ｙ、４１ｚ及びリムーバブルメモリカード１のインタフェース回路１１ｘ、１１ｙ、１１ｚは、共に初期状態ではシングルエンド伝送方式に設定される。
【０１１６】
ホスト装置４がリムーバブルメモリカード１とのインタフェースとしてシングルエンド伝送にのみ対応している場合は、リムーバブルメモリカード１の具備するインタフェース回路１１ｘ、１１ｙ、１１ｚはシングルエンド伝送のままでホスト装置と信号伝送を行う。
ホスト装置４がリムーバブルメモリカード１とのインタフェースとして差動伝送に対応している場合は、まずホスト装置４は、リムーバブルメモリカード１のインタフェース回路１１ｘが対応する伝送方式に関する情報を取得する。インタフェース回路１１ｘがシングルエンド伝送にのみ対応する場合、ホスト装置４とリムーバブルメモリカード１とはシングルエンド伝送方式で信号伝送を行う。インタフェース回路１１ｘが差動方式に対応している場合には、ホスト装置４は、リムーバブルメモリカード１のインタフェース回路１１ｘを差動伝送に設定すると共にインタフェース回路４１ｘを差動伝送に設定し、以降インタフェース回路１１ｘとインタフェース回路４１ｘとは差動伝送で信号伝送を行うことが可能となる。インタフェース回路１１ｙ、１１ｚ及びインタフェース回路４１ｙ、４１ｚについても、同様である。
【０１１７】
インタフェース回路１１ｘ、１１ｙ、１１ｚ及びインタフェース回路４１ｘ、４１ｙ、４１ｚには、実施の形態１、２で開示した図１から図１７に記載のいずれかのインタフェース回路が適用される。
また、ホスト装置４のインタフェース回路４１ｘ、４１ｙ、４１ｚがリムーバブルメモリカード１とのインタフェースとして差動伝送にのみ対応している場合、ホスト装置４が信号伝送可能なのはインタフェース回路１１ｘ、１１ｙ、１１ｚが差動伝送に対応したリムーバブルメモリカード１のみである。このような場合、インタフェース回路１１ｘ、１１ｙ、１１ｚが差動伝送に対応したリムーバブルメモリカード１は、初期状態においてインタフェース回路１１ｘ、１１ｙ、１１ｚを差動伝送に設定するようにしてもよい。
【０１１８】
このように、本実施例に係るリムーバブルメモリカード１及びホスト装置４は接続対象に応じてインタフェースを選択使用可能であるため、互換性を維持しつつ高速なデータ転送が可能となる。
なお、図２０においてリムーバブルメモリカード１は、ホスト装置４に装着して使用するリムーバブルな装置であれば、メモリ機能を有さない装置、例えばＩＯカードであっても構わない。
【０１１９】
すなわち、リムーバブル装置であれば、本実施例の特有の効果であるインタフェースの互換性維持を供することができる。
実施の形態３によれば、インタフェース回路１１ｘ、１１ｙ、１１ｚにおいて、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路として備えることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となるため、リムーバブルメモリカード１とホスト装置４との高速差動伝送が可能となる。加えて、回路面積の削減に効果を得るので、ホストコントローラＬＳＩ１０の回路面積の増加を抑制できる。従って、リムーバブルメモリカード１の中でフラッシュメモリ１４の配置できる面積を広く確保できるため、リムーバブルメモリカード１の記憶容量の向上にも効果を得る。
【０１２０】
（まとめ）
以上説明したように、本願発明は、２つドライバ回路と、電圧駆動と電流駆動の２つの駆動方式を切り替え可能な駆動方式制御回路を有し、前記２つのドライバ回路と電源電位との接続は、前記駆動方式制御回路を介して接続し、前記２つのドライバ回路には、２つの入力信号及びその論理反転信号が選択回路を介して選択的に入力され、また、前記駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替え可能なインタフェース回路である。
【０１２１】
本構成により、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送を同一のドライバ回路とすることができるので、出力段回路の負荷容量を抑制でき高速信号伝送時の信号波形品質劣化を抑制することが可能となる。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
【０１２２】
本発明のインタフェース回路によれば、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動プッシュプル型差動伝送を共通のドライバ回路で実現できるので、余分な出力段回路の負荷容量の影響がなく、高速信号伝送時の信号波形品質劣化を抑制したインタフェース回路を実現できる。加えて、シングルエンド伝送と差動伝送の出力段回路を統合したため、回路面積の削減にも効果がある。
【０１２３】
また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記２つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、前記入力制御回路は、前記第一、第二のドライバ回路の入力段に接続し、第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第二の信号を前記第二のドライバ回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号を前記第一のドライバ回路へ出力し、第一の信号の論理反転信号を前記第二のドライバ回路へ出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させることを特徴とする。
【０１２４】
ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
【０１２５】
ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１２６】
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１２７】
ここで、前記入力制御回路に加え、遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
また、本発明は、信号伝送を行うインタフェース回路であって、第一、および第二のドライバ回路と、前記２つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路と、前記第一、第二のドライバ回路の出力を制御する出力制御回路と、差動レシーバ回路と、第一、第二のシングルエンドレシーバ回路と、終端回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、また前記第一のドライバ回路の出力ノードは第一の信号線に接続し、前記第二のドライバ回路の出力ノードは第二の信号線に接続し、前記入力制御回路は、前記出力制御回路の入力段に接続し、前記第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号および第二の信号を前記出力制御回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号と第一の信号の論理反転信号を前記出力制御回路へ出力し、前記出力制御回路は、第五の信号レベルが第一の論理レベルの場合、前記第一、第二のドライバの出力を高インピーダンスとなるように制御し、第五の信号レベルが第二の論理レベルの場合、前記第一、第二のドライバ回路には、前記入力制御回路から出力された信号を出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させ、前記差動レシーバ回路は、一方の入力端子を前記第一の信号線に接続し、他方の入力端子を前記第二の信号線に接続し、前記終端回路は、一端を前記第一の信号線に接続し、他端を前記第二の信号線に接続し、前記第一のシングルエンドレシーバは前記第一の信号線に接続し、前記第二のシングルエンドレシーバは前記第二の信号線に接続することを特徴とする。
【０１２８】
ここで、前記駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続してもよい。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
【０１２９】
ここで、前記第一、第二のドライバ回路と電源電位とを、第一のスイッチ回路を介して接続し、第一のスイッチ回路は、前記第三の信号、および第四の信号の状態により、前記第一、第二のドライバ回路と電源電位との接続を制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１３０】
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
【０１３１】
ここで、前記入力制御回路に加え、第一の遅延調整用の回路を、前記第一もしくは第二のドライバ回路の前段、または前記第一かつ第二のドライバ回路の前段に具備してもよい。
ここで、前記双方向インタフェース回路は第二のスイッチ回路を具備し、前記駆動方式制御回路と前記差動レシーバとは、前記第二のスイッチ回路を介して接続し、前記第二のスイッチは、前記第五の信号が第一の論理レベルの場合、前記駆動方式制御回路から前記差動レシーバに電流を供給してもよい。
【０１３２】
また、本発明は、不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読み出し、書き込みを行うメモリコントローラであって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、外部からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置であって、不揮発性メモリと、メモリコントローラとを備え、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【０１３３】
また、本発明は、前記不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【０１３４】
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
また、本発明は、ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読み出し、書き込みを行う不揮発性記憶装置とを有した不揮発性記憶システムであって、前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、前記メモリコントローラは、前記インタフェース回路を有し、前記ホスト装置は、前記インタフェース回路を備え、前記インタフェース回路を介して前記データの入出力を行うことを特徴とする。
【産業上の利用可能性】
【０１３５】
本発明は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路の伝送速度向上及び小面積化に有用である。また、該インタフェース回路は、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なリムーバブルメモリカード及びそのホスト装置のインタフェース回路として特に有用である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の実施の形態１に係るインタフェース回路１１の構成の一例を示した図
【図２】本発明の実施の形態１に係るインタフェース回路１１ａの構成の一例を示した図
【図３】本発明の実施の形態１に係るインタフェース回路１１ｂの構成の一例を示した図
【図４】本発明の実施の形態１に係るインタフェース回路１１ｃの構成の一例を示した図
【図５】本発明の実施の形態１に係るインタフェース回路１１ｄの構成の一例を示した図
【図６】本発明の実施の形態１に係るインタフェース回路１１ｅの構成の一例を示した図
【図７】本発明の実施の形態１に係るインタフェース回路１１ｆの構成の一例を示した図
【図８】本発明の実施の形態１に係るインタフェース回路１１ｇの構成の一例を示した図
【図９】本発明の実施の形態２に係る双方向インタフェース回路１１ｈの構成の一例を示した図
【図１０】本発明の実施の形態２に係る双方向インタフェース回路１１ｉの構成の一例を示した図
【図１１】本発明の実施の形態２に係る双方向インタフェース回路１１ｊの構成の一例を示した図
【図１２】本発明の実施の形態２に係る双方向インタフェース回路１１ｋの構成の一例を示した図
【図１３】本発明の実施の形態２に係る双方向インタフェース回路１１Ｌの構成の一例を示した図
【図１４】本発明の実施の形態２に係る双方向インタフェース回路１１ｍの構成の一例を示した図
【図１５】本発明の実施の形態２に係る双方向インタフェース回路１１ｎの構成の一例を示した図
【図１６】本発明の実施の形態２に係る双方向インタフェース回路１１ｏの構成の一例を示した図
【図１７】本発明の実施の形態２に係る双方向インタフェース回路１１ｐの構成の一例を示した図
【図１８】本発明の実施の形態２に係る終端抵抗回路Ｒ１の構成の一例を示した図
【図１９】本発明の実施形態１，２に係る遅延制御回路５００の一例を示した図
【図２０】本発明の実施の形態３に係るリムーバブルメモリカード１及びホスト装置４の構成の一例を示した図
【図２１】シングルエンド伝送と差動伝送の切替が可能な従来技術を示した図
【符号の説明】
【０１３７】
１ リムーバブルメモリカード
２ａ、２ｂ、・・・、２ｉ 外部接続端子
３ プリント基板
１０ ホストコントローラＬＳＩ
１１ａ、１１ｂ、１１ｃ、・・・、１１ｇ インタフェース回路
１１ｈ、１１ｉ、１１ｊ、・・・、１１ｐ 双方向インタフェース回路
１１ｘ、１１ｙ、１１ｚ インタフェース回路
１２ ロジック回路
１３ メモリインタフェース回路
１４ フラッシュメモリ
１００、１０１ シングルエンドドライバ回路
１１０ 差動ドライバ回路
２００、２０１ ドライバ回路
２１０ インタフェース入力回路（差動レシーバ）
２２０、２２１ インタフェース入力回路（シングルエンドレシーバ）
３００、３０１ 駆動方式制御回路
４００ 入力制御回路
４１０ 出力制御回路
４ ホスト装置
４０ 半導体メモリカード制御回路
４１ｘ、４１ｙ、４１ｚ インタフェース回路
４２ 論理回路
４３ ＣＰＵ
４４ ＲＯＭ
４５ ＲＡＭ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７ 論理回路
Ｄ１ｐ、Ｄ１ｍ、Ｄ２ｐ、Ｄ２ｍ、Ｄ３ｐ，Ｄ３ｍ 信号線
ＤＦＲｃｖＯｕｔ 差動レシーバ出力信号
ＤｌｙＳｅｌ 遅延量選択信号
ＤＵ１、ＤＵ２、・・・、ＤＵ９ 遅延回路
Ｉ／Ｏ−Ｓｅｌｅｃｔ 入出力方式制御信号
Ｉｓ１、Ｉｓ２、Ｉｓ３ 電流源回路
ｎ１、ｎ２、ｎ３、ｎ４ 回路ノード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ 反転回路
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０ トランジスタ
ＶＤＤ 電源
Ｖｓｓ グランド
ＯＤ オープンドレイン方式制御信号
Ｒ１ 終端抵抗回路
Ｓ１、Ｓ２、Ｓ３ 選択回路
ＳＥ／ＤＦ 伝送方式制御信号
ＳＥＲｃｖＯｕｔ１、ＳＥＲｃｖＯｕｔ２ シングルエンドレシーバ出力信号
ＸＳＩＧ１、ＸＳＩＧ２ ドライバ回路への入力信号
【特許請求の範囲】
【請求項１】
シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で信号を仲介して伝送するインタフェース回路であって、
前記伝送方式のうちの１の伝送方式を示す方式信号を第１外部回路から受信する信号受信手段と、
それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力する第１及び第２ドライバ回路と、
前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号を前記第１ドライバ回路へ出力し、第１入力信号の論理反転信号を前記第２ドライバ回路へ出力する入力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と
を備えることを特徴とするインタフェース回路。
【請求項２】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、
前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続される
ことを特徴とする請求項２に記載のインタフェース回路。
【請求項４】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路
を備えることを特徴とする請求項１に記載のインタフェース回路。
【請求項５】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力する
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項６】
前記インタフェース回路は、さらに、
前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項７】
シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、
前記伝送方式のうちの１の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第１外部回路から受信する信号受信手段と、
それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力し、及び、第２外部回路との接続を切断する第１及び第２ドライバ回路と、
前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号及び第１入力信号の論理反転信号を出力する入力制御回路と、
前記入力制御回路から第１及び第２入力信号を受信し、又は第１入力信号及び前記論理反転信号を受信し、前記方向信号が第２外部回路への送信を示す場合に、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、又は受信した第１入力信号及び論理反転信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方向信号が第２外部回路からの受信を示す場合に、第２外部回路との接続を切断するように第１及び第２ドライバ回路を制御する出力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と、
前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第２外部回路からの受信を示す場合に、一端を前記第１ドライバ回路と前記第２外部回路とを接続する第１信号線に接続し、他端を前記第２ドライバ回路と前記第２外部回路とを接続する第２信号線に接続する終端抵抗回路と、
前記第２外部回路から、前記第１及び第２信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、
前記第２外部回路から、前記第１信号線を介してシングルエンド信号を受信する第１シングルエンドレシーバ回路と、
前記第２外部回路から、前記第２信号線を介してシングルエンド信号を受信する第２シングルエンドレシーバ回路と
を備えることを特徴とする双方向インタフェース回路。
【請求項８】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項９】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記双方向インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、
前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続される
ことを特徴とする請求項８に記載の双方向インタフェース回路。
【請求項１０】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路
を備えることを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１１】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力する
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１２】
前記インタフェース回路は、さらに、
前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１３】
前記双方向インタフェース回路は、さらに、
前記方向信号が第２外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第２スイッチ回路
を備えることを特徴とする請求項７から請求項１２に記載の双方向インタフェース回路。
【請求項１４】
不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し、書込みを行うメモリコントローラであって、
請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするメモリコントローラ。
【請求項１５】
外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、
前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶装置。
【請求項１６】
請求項１５に記載の不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、
請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするホスト装置。
【請求項１７】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【請求項１８】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記ホスト装置は、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【請求項１９】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、
前記ホスト装置は、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【請求項１】
シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で信号を仲介して伝送するインタフェース回路であって、
前記伝送方式のうちの１の伝送方式を示す方式信号を第１外部回路から受信する信号受信手段と、
それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力する第１及び第２ドライバ回路と、
前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号を前記第１ドライバ回路へ出力し、第１入力信号の論理反転信号を前記第２ドライバ回路へ出力する入力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と
を備えることを特徴とするインタフェース回路。
【請求項２】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、
前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続される
ことを特徴とする請求項２に記載のインタフェース回路。
【請求項４】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路
を備えることを特徴とする請求項１に記載のインタフェース回路。
【請求項５】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力する
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項６】
前記インタフェース回路は、さらに、
前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項７】
シングルエンド伝送方式及び差動伝送方式を切り換えて、第１外部回路と第２外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、
前記伝送方式のうちの１の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第１外部回路から受信する信号受信手段と、
それぞれ、信号を受信し、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第２外部回路へ出力し、及び、第２外部回路との接続を切断する第１及び第２ドライバ回路と、
前記第１外部回路から第１及び第２入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第１及び第２入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第１入力信号及び第１入力信号の論理反転信号を出力する入力制御回路と、
前記入力制御回路から第１及び第２入力信号を受信し、又は第１入力信号及び前記論理反転信号を受信し、前記方向信号が第２外部回路への送信を示す場合に、受信した第１及び第２入力信号をそれぞれ第１及び第２ドライバ回路へ出力し、又は受信した第１入力信号及び論理反転信号をそれぞれ第１及び第２ドライバ回路へ出力し、前記方向信号が第２外部回路からの受信を示す場合に、第２外部回路との接続を切断するように第１及び第２ドライバ回路を制御する出力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる駆動制御回路と、
前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第２外部回路からの受信を示す場合に、一端を前記第１ドライバ回路と前記第２外部回路とを接続する第１信号線に接続し、他端を前記第２ドライバ回路と前記第２外部回路とを接続する第２信号線に接続する終端抵抗回路と、
前記第２外部回路から、前記第１及び第２信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、
前記第２外部回路から、前記第１信号線を介してシングルエンド信号を受信する第１シングルエンドレシーバ回路と、
前記第２外部回路から、前記第２信号線を介してシングルエンド信号を受信する第２シングルエンドレシーバ回路と
を備えることを特徴とする双方向インタフェース回路。
【請求項８】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項９】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記双方向インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第１及び第２ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第１及び第２ドライバ回路を電流駆動方式で動作させる第２駆動制御回路を備え、
前記第１及び第２ドライバ回路は、前記第２駆動制御回路を介してグランドに接続される
ことを特徴とする請求項８に記載の双方向インタフェース回路。
【請求項１０】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第１及び第２ドライバ回路と電源回路との接続及び切断を切り換える第１スイッチ回路
を備えることを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１１】
前記第１及び第２ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第１及び第２ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第１論理レベルの場合、前記入力制御回路から出力される信号を前記第１及び第２ドライバ回路へ出力し、前記制御信号が第２論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第１及び第２ドライバ回路へ出力する
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１２】
前記インタフェース回路は、さらに、
前記第１ドライバ回路の前段に、前記第２ドライバ回路の前段に、又は前記第１及び第２ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項７に記載の双方向インタフェース回路。
【請求項１３】
前記双方向インタフェース回路は、さらに、
前記方向信号が第２外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第２スイッチ回路
を備えることを特徴とする請求項７から請求項１２に記載の双方向インタフェース回路。
【請求項１４】
不揮発性メモリに接続され、外部からのアクセス指示に応じてデータの読出し、書込みを行うメモリコントローラであって、
請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするメモリコントローラ。
【請求項１５】
外部からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置であって、
前記不揮発性記憶装置は、不揮発性メモリと、メモリコントローラとを備え、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶装置。
【請求項１６】
請求項１５に記載の不揮発性記憶装置と接続して、前記不揮発性記憶装置にデータを書き込み、前記不揮発性記憶装置からデータを読み出すホスト装置であって、
請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とするホスト装置。
【請求項１７】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラを有し、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【請求項１８】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記ホスト装置は、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を備え、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【請求項１９】
ホスト装置と、前記ホスト装置からのアクセス指示に応じてデータの読出し、書込みを行う不揮発性記憶装置とを有する不揮発性記憶システムであって、
前記不揮発性記憶装置は、不揮発性メモリとメモリコントローラとを有し、
前記メモリコントローラは、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、
前記ホスト装置は、請求項１から請求項１３に記載のいずれかのインタフェース回路又は双方向インタフェース回路を有し、
前記インタフェース回路又は双方向インタフェース回路を介して前記データの入出力を行うことを特徴とする不揮発性記憶システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００９−１１０３１７（Ｐ２００９−１１０３１７Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８２５６５（Ｐ２００７−２８２５６５）
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]