スイッチングレギュレータの制御回路、方法、およびそれらを用いたスイッチングレギュレータ
【課題】消費電流を低減する。
【解決手段】第１コンパレータ１０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを、ヒステリシスを有するしきい値電圧Ｖｔｈと比較し、帰還電圧Ｖｆｂがしきい値電圧より低いときアサートされる電圧比較信号Ｖｃｍｐを出力する。第２コンパレータ１２は、スイッチングトランジスタＭ１に流れる電流ＩＬが基準電流Ｉｃに達するとアサートされる電流比較信号Ｉｃｍｐを生成する。ロジック部２０は、電圧比較信号Ｖｃｍｐがアサートされる期間中、電流比較信号Ｉｃｍｐがアサートされると、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオフする第２レベルにセットし、所定のオフ時間Ｔｏｆｆの経過後に、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオンする第１レベルにセットする。
【解決手段】第１コンパレータ１０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを、ヒステリシスを有するしきい値電圧Ｖｔｈと比較し、帰還電圧Ｖｆｂがしきい値電圧より低いときアサートされる電圧比較信号Ｖｃｍｐを出力する。第２コンパレータ１２は、スイッチングトランジスタＭ１に流れる電流ＩＬが基準電流Ｉｃに達するとアサートされる電流比較信号Ｉｃｍｐを生成する。ロジック部２０は、電圧比較信号Ｖｃｍｐがアサートされる期間中、電流比較信号Ｉｃｍｐがアサートされると、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオフする第２レベルにセットし、所定のオフ時間Ｔｏｆｆの経過後に、制御信号ＳｐｆｍをスイッチングトランジスタＭ１がオンする第１レベルにセットする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特にその低消費電力化に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistant）、デジタルカメラをはじめとする電子機器には、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするＩＣや電子部品が搭載される。電池電圧よりも高いもしくは低い電圧を生成するために、電池電圧を昇圧もしくは降圧するスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータのスイッチング素子のオンオフを制御する制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている。パルス幅変調方式によれば、スイッチング素子がオンするオン時間の時間比率、すなわちデューティ比を変化させることにより、電池電圧に応じて昇圧率を変化させ、出力電圧を一定に保つことができる。
【０００４】
こうしたスイッチングレギュレータにおいて、負荷電流が減少した軽負荷状態における変換効率の改善が大きな課題となる。以下の特許文献には、軽負荷状態において、スイッチングトランジスタのスイッチング動作をある期間、停止することにより、消費電力（消費電流）を低減する方式が開示される。この方式は、スイッチング素子がオンする頻度、つまりパルスの周波数が負荷の状態に応じて変化することから、パルス周波数変調（ＰＦＭ）方式とも称される。
【特許文献１】特開２００３−３０９９６６号公報
【特許文献２】特開２００６−２９５８０２号公報
【特許文献３】特開２００８−６７５０５号公報
【特許文献４】特開２００８−１４８５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３に記載のＰＦＭ方式のスイッチングレギュレータは、オシレータが設けられており、オシレータからのクロックパルスを基準として、スイッチング素子のオンもしくはオフのタイミングを制御する。ＰＦＭ方式は本来、軽負荷時におけるスイッチングレギュレータの消費電力を低減して高効率化を図る技術である。一方、スイッチングレギュレータの高周波化が進むと、オシレータの消費電流が増加するため、ＰＦＭモードのスイッチングレギュレータの消費電力が、オシレータの消費電力によって制限されることとなる。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的のひとつは、軽負荷時の効率をさらに改善したスイッチングレギュレータの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様によれば、スイッチングトランジスタを有するスイッチングレギュレータの制御回路が提供される。この制御回路は、スイッチングレギュレータの出力電圧に応じた帰還電圧を所定の下側しきい値電圧と比較し、帰還電圧が下側しきい値電圧まで低下するとアサートされる電圧比較信号を出力する第１コンパレータと、スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、電流が基準電流に達するとアサートされる電流比較信号を生成する第２コンパレータと、電圧比較信号および電流比較信号と、を受け、スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するロジック部と、制御信号にもとづき、スイッチングトランジスタを駆動するドライバと、を備える。ロジック部は、電圧比較信号がアサートされる期間中、電流比較信号がアサートされると、制御信号を第２レベルにセットし、所定のオフ時間の経過後に、制御信号を第１レベルにセットする動作を繰り返す。
【０００８】
この態様によると、オシレータが不要となるため、軽負荷時の消費電力を低減することができる。
【０００９】
第１コンパレータは、下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータであり、帰還電圧がしきい値電圧より低いとき、電圧比較信号をアサートしてもよい。ヒステリシスコンパレータを用いることにより、出力電圧の変動する電圧範囲を設定することができる。
【００１０】
ある態様において、ロジック部は、制御信号に応じた論理レベルを有するパルス信号を受け、パルス信号が第１レベルに遷移すると、オフ時間の経過後にアサートされるゲート信号を生成するゲート信号生成部と、ゲート信号と電圧比較信号の論理積を生成する論理積ゲートと、論理積ゲートの出力信号がアサートされると第１レベルに、電流比較信号がアサートされると第２レベルに設定される制御信号を生成するフリップフロップと、を含んでもよい。
【００１１】
制御回路は、１つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を集積化することにより、回路面積を削減することができる。
【００１２】
本発明の別の態様は、スイッチングレギュレータに関する。このスイッチングレギュレータは、スイッチングトランジスタと、スイッチングトランジスタがオン、オフすることにより発生するスイッチング電圧がその一端に印加されるインダクタと、インダクタに流れる電流を整流する整流素子と、インダクタに流れる電流によって充電される出力キャパシタと、スイッチングトランジスタのオン、オフを制御する上述のいずれかの態様の制御回路と、を備える。
【００１３】
本発明のさらに別の態様は、スイッチングレギュレータのスイッチングトランジスタのオン、オフ状態を制御する方法に関する。この方法は、以下のステップ１〜３を備える。
１． スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、帰還電圧が下側しきい値電圧まで低下するとアサートされる電圧比較信号を生成する。
２． スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、電流が基準電流に達するとアサートされる電流比較信号を生成する。
３． 電圧比較信号および電流比較信号にもとづき、スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成する。
ステップ３において、電圧比較信号がアサートされる期間中、電流比較信号がアサートされると、制御信号を前記スイッチングトランジスタがオフする第２レベルにセットし、所定のオフ時間の経過後に、制御信号をスイッチングトランジスタがオンする第１レベルにセットする動作が繰り返される。
この態様によれば、自励的に制御信号を生成できるため、オシレータなどの周期的な信号を生成する回路が不要となり、消費電力を低減することができる。
【００１４】
ステップ１における帰還電圧と下側しきい値電圧との比較は、下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータによってなされてもよい。
【００１５】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明に係るスイッチングレギュレータの制御回路によれば、軽負荷時の効率を改善することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、本発明の実施の形態に係るスイッチングレギュレータ２００の構成を示す。本実施の形態に係るスイッチングレギュレータ２００は、降圧型の同期整流スイッチングレギュレータであって、その制御回路１００と、スイッチングレギュレータ出力回路（以下、単に出力回路という）１１０の２つのブロックを含んで構成される。このスイッチングレギュレータ２００は、入力端子２０２に入力される入力電圧Ｖｉｎを降圧し、それを安定化した出力電圧Ｖｏｕｔを出力端子２０４から出力する。
【００２０】
出力回路１１０は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、出力インダクタＬ１、出力キャパシタＣ１を含む。
スイッチングトランジスタＭ１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、一端（ソース）が入力端子２０２と接続され、他端（ドレイン）がスイッチング端子１０２と接続される。スイッチングトランジスタＭ１のゲートには駆動信号ＳＤＨが印加され、駆動信号ＳＤＨがローレベル（第１レベル）のときオン、ハイレベル（第２レベル）のときオフする。
【００２１】
同期整流トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、スイッチング端子１０２と接地端子の間に設けられる。同期整流トランジスタＭ２のゲートには、駆動信号ＳＤＬが印加され、スイッチングトランジスタＭ１と相補的にオン、オフする。同期整流トランジスタＭ２は出力インダクタＬ１に流れる電流を整流する整流素子として機能する。なお、同期整流トランジスタＭ２に代えて整流ダイオードを用いてもよい。
【００２２】
スイッチングトランジスタＭ１、同期整流トランジスタＭ２が相補的にオン、オフすることにより、スイッチング端子１０２には、入力電圧Ｖｉｎと接地電圧（０Ｖ）の間でスイングするスイッチング電圧Ｖｓｗが発生する。出力インダクタＬ１の一端は、スイッチング端子１０２と接続され、スイッチング電圧Ｖｓｗが印加されており、その他端は出力端子２０４と接続される。出力キャパシタＣ１は、出力端子２０４と接地端子の間に設けられる。出力キャパシタＣ１は、出力インダクタＬ１に流れる電流ＩＬによって充電される。
【００２３】
なお、スイッチングレギュレータ２００は、図１に示す降圧型のスイッチングレギュレータに限定されず、昇圧型、昇降圧型のいずれでもよいし、インダクタに代えてトランスを利用した絶縁型スイッチング電源であってもよいし、あるいはＤＣ／ＡＣコンバータ（インバータ）やキャパシタ充電回路などのその他の電源装置であってもよい。当業者には、これらの変形例に適した出力回路１１０の回路トポロジーが採用できることが理解される。
【００２４】
制御回路１００は、スイッチング端子１０２および帰還端子１０４を備える。帰還端子１０４には、出力端子２０４の出力電圧Ｖｏｕｔが、第１帰還抵抗Ｒ１０、第２帰還抵抗Ｒ１１によって分圧された帰還電圧Ｖｆｂが入力される。
【００２５】
制御回路１００は、ドライバ１４、パルス周波数変調器１６と、パルス幅変調器１８を備え、ひとつの半導体基板上に一体集積化された機能ＩＣである。なお、スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、制御回路１００に内蔵されていてもよいし、外付けされてもよい。重負荷時においてパルス幅変調器１８がアクティブとなり、軽負荷時においてパルス周波数変調器１６がアクティブとなる。ドライバ１４は、パルス周波数変調器１６により生成される制御信号Ｓｐｆｍ、またはパルス幅変調器１８により生成される制御信号Ｓｐｗｍにもとづいて、スイッチングトランジスタＭ１、同期整流トランジスタＭ２を駆動する。なお、重負荷状態であるか軽負荷状態であるかの判定は、公知のさまざまな技術を用いればよいため、ここでは説明を省略する。
【００２６】
はじめに、パルス幅変調器１８について説明する。パルス幅変調器１８は、出力電圧Ｖｏｕｔ（帰還電圧Ｖｆｂ）が所定の基準電圧と一致するようにデューティ比が制御されるＰＷＭ信号Ｓｐｗｍを生成する。パルス幅変調器１８は、公知技術を用いて構成できるため、説明を省略する。
【００２７】
続いて、パルス周波数変調器１６の構成を説明する。パルス周波数変調器１６は、第１コンパレータ１０、第２コンパレータ１２、ロジック部２０を含む。
【００２８】
第１コンパレータ１０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを、所定の下側しきい値電圧ＶｔｈＬと比較する。第１コンパレータ１０は、比較の結果、帰還電圧Ｖｆｂがしきい値電圧ＶｔｈＬまで低下すると、アサート（本実施の形態においてハイレベルの状態）される電圧比較信号Ｖｃｍｐを出力する。
【００２９】
図１において、第１コンパレータ１０は、下側しきい値電圧ＶｔｈＬとそれより高い上側しきい値電圧ＶｔｈＨをしきい値電圧とするヒステリシスコンパレータとして構成される。ヒステリシスコンパレータ（１０）は、帰還電圧Ｖｆｂがしきい値電圧Ｖｔｈより低いときアサート（本実施の形態においてハイレベルの状態）される電圧比較信号Ｖｃｍｐを出力する。具体的には、電圧比較信号Ｖｃｍｐがアサートされる期間、しきい値電圧Ｖｔｈは、高い上側しきい値電圧ＶｔｈＨに設定され、ネゲート（本明細書においてローレベルの状態）される期間、しきい値電圧Ｖｔｈは低いレベルＶｔｈＬに設定される。第１コンパレータ１０は、ヒステリシス付きのコンパレータであってもよいし、帰還電圧Ｖｆｂを上側しきい値電圧ＶｔｈＨ、下側しきい値電圧ＶｔｈＬそれぞれと比較する２つのコンパレータおよびロジック回路の組み合わせで構成されてもよい。
【００３０】
ヒステリシスコンパレータを用いることにより、後述する図２のタイムチャートに示すように、帰還電圧Ｖｆｂを下側しきい値電圧ＶｔｈＬと上側しきい値電圧ＶｔｈＨの間で遷移させることができる。
【００３１】
ただし、第１コンパレータ１０はヒステリシスを有していなくてもよく、単に下側しきい値電圧ＶｔｈＬを帰還電圧Ｖｆｂと比較するコンパレータであってもよい。この場合であっても、帰還電圧Ｖｆｂの最低電圧を、下側しきい値電圧ＶｔｈＬによって設定することができる。
【００３２】
第２コンパレータ１２は、スイッチングトランジスタＭ１に流れる検出電流Ｉｓを、所定の基準電流Ｉｃと比較する。第２コンパレータ１２は、検出電流Ｉｓが基準電流Ｉｃに達すると、電流比較信号Ｉｃｍｐをアサートする（本明細書においてハイレベル）。
【００３３】
図１において、第２コンパレータ１２は検出電流Ｉｓに応じた検出電圧Ｖｓを、基準電流Ｉｃに応じた基準電圧Ｖｔｈ３と比較する。基準電圧Ｖｔｈ３を生成するために、抵抗Ｒ１および電流源１３が設けられる。抵抗Ｒ１の一端には、入力電圧Ｖｉｎが印加される。電流源１３は、抵抗Ｒ１と直列に接続されており、所定の基準電流Ｉｃを生成する。基準電圧Ｖｔｈ３は、
Ｖｔｈ３＝Ｖｉｎ−Ｒ１×Ｉｃ
で与えられる。
【００３４】
スイッチングトランジスタＭ１のオン抵抗をＲｏｎ１、スイッチングトランジスタＭ１に流れる電流をＩＬと書くとき、検出電圧Ｖｓは、
Ｖｓ＝Ｖｉｎ−Ｒｏｎ１×ＩＬ
で与えられる。
【００３５】
ここで、検出電圧Ｖｓと基準電圧Ｖｔｈ３を比較することは、スイッチングトランジスタＭ１の電圧降下（Ｒ１×ＩＬ）と抵抗Ｒ１の電圧降下（Ｒ１×Ｉｃ）を比較することと等価であり、更に言えば、電流ＩＬと基準電流Ｉｃと比較することと等価である。なお、電流の比較方法はここで説明したものに限定されない。
【００３６】
ロジック部２０は、電圧比較信号Ｖｃｍｐおよび電流比較信号Ｉｃｍｐとを受け、制御信号Ｓｐｆｍを生成する。制御信号Ｓｐｆｍは、スイッチングトランジスタＭ１がオンすべき期間に第１レベル（ローレベル）、オフすべき期間に第２レベル（ハイレベル）となる。
【００３７】
ドライバ１４は、制御信号Ｓｐｆｍにもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。具体的には、制御信号Ｓｐｆｍに応じた論理レベルをとる駆動信号ＳＤＨおよびＳＤＬを生成し、スイッチングトランジスタＭ１および同期整流トランジスタＭ２それぞれのゲートに供給する。
【００３８】
ロジック部２０は、電圧比較信号Ｖｃｍｐがアサートされる期間中、電流比較信号Ｉｃｍｐがアサートされると、制御信号Ｓｐｆｍを第２レベル（ハイレベル）にセットし、その後、所定のオフ時間Ｔｏｆｆが経過後に、制御信号Ｓｐｆｍを第１レベル（ローレベル）にセットする動作を繰り返す。
【００３９】
この機能を実現するために、図１は以下のように構成することができる。ロジック部２０は、論理積ゲート２２、第１ワンショット回路２４、フリップフロップ２６、第２ワンショット回路２８、インバータ３０を含む。
【００４０】
ロジック部２０は、制御信号Ｓｐｆｍに応じた論理レベルを有するパルス信号（ここでは、駆動信号ＳＤＨ）を受ける。ゲート信号生成部２７は、パルス信号ＳＤＨが第１レベル（ローレベル）に遷移すると、オフ時間Ｔｏｆｆの経過後にアサート（ハイレベル）されるゲート信号Ｓ４を生成する。たとえばゲート信号生成部２７は、第２ワンショット回路２８およびインバータ３０を含む。第２ワンショット回路２８は、パルス信号ＳＤＨがハイレベルに遷移してから所定期間（オフ時間Ｔｏｆｆ）の間、ハイレベルとなるワンショットパルスＳ３を生成する。インバータ３０は、ワンショットパルスＳ３を反転し、ゲート信号Ｓ４を生成する。
【００４１】
論理積ゲート２２は、ゲート信号Ｓ４と電圧比較信号Ｖｃｍｐの論理積（ＡＮＤ）を生成する。第１ワンショット回路２４は、論理積ゲート２２の出力信号（オン信号）Ｓ１がアサート（ハイレベル）すると、所定のパルス幅を有するワンショットパルスＳ２を生成する。
【００４２】
フリップフロップ２６は、論理積ゲート２２からのオン信号Ｓ１（つまりＳ２）がアサートされると第１レベル（ハイレベル）に、電流比較信号Ｉｃｍｐがアサートされると第２レベル（ハイレベル）に設定される制御信号Ｓｐｆｍを生成する。
【００４３】
より具体的には、フリップフロップ２６は、Ｄフリップフロップである。Ｄフリップフロップの入力端子Ｄには、ハイレベル（第１レベル）が入力され、クロック端子には、第１ワンショット回路２４からのワンショットパルスが入力される。フリップフロップ２６のリセット端子には、電流比較信号Ｉｃｍｐが入力される。Ｄフリップフロップの反転出力端子からは、制御信号Ｓｐｆｍが出力される。
【００４４】
以上が制御回路１００の構成である。続いてその動作を説明する。図２は、図１の制御回路１００の軽負荷時の動作を示すタイムチャートである。
【００４５】
軽負荷時にパルス周波数変調器１６がアクティブとなる。ＰＦＭモードでは、同期整流トランジスタＭ２は固定的にオフされる。時刻ｔ０以前、駆動信号ＳＨＤ、ＳＤＬはローレベルであり、スイッチングトランジスタＭ１、同期整流トランジスタＭ２がいずれもオフしている。このとき、出力キャパシタＣ１に蓄えられた電荷が、図示しない負荷に供給されることにより、帰還電圧Ｖｆｂが時間とともに低下する。時刻ｔ０において、電圧比較信号Ｖｃｍｐはローレベル（ネゲート）であり、第１コンパレータ１０のしきい値電圧Ｖｔｈは、下側のレベルＶｔｈＬに設定されている。この間、Ｖｆｂ＞Ｖｔｈが成り立っている。また、駆動信号ＳＤＨがハイレベルであるから、ゲート信号Ｓ４もハイレベルに保たれている。
【００４６】
時刻ｔ０に、帰還電圧Ｖｆｂが下側のしきい値電圧ＶｔｈＬまで低下すると、電圧比較信号Ｖｃｍｐがハイレベルとなる（アサート）。これを受けて、論理積ゲート２２の出力信号（オン信号）Ｓ１および第１ワンショット回路２４の出力信号（ワンショットパルス）Ｓ２がアサートされると、フリップフロップ２６のクロック端子にポジティブエッジが入力され、反転出力（制御信号Ｓｐｆｍ）がローレベルとなる。また、時刻ｔ１以降、第１コンパレータ１０のしきい値電圧Ｖｔｈは高いレベルＶｔｈＨに切りかわる。
【００４７】
制御信号Ｓｐｆｍがローレベルとなると、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなり、出力インダクタＬ１の一端（スイッチング端子１０２）に入力電圧Ｖｉｎが印加され、コイル電流ＩＬが増加しはじめる。
【００４８】
時刻ｔ１に、スイッチングトランジスタＭ１に流れる電流ＩＬが基準電流Ｉｃに達すると、電流比較信号Ｉｃｍｐがアサートされる。電流比較信号Ｉｃｍｐがアサートされると、フリップフロップ２６がリセットされ、その反転出力（制御信号Ｓｐｆｍ）および駆動信号ＳＤＨがハイレベルに遷移し、スイッチングトランジスタＭ１がオフする。スイッチングトランジスタＭ１がオフすると、コイル電流ＩＬが減少し始める。
【００４９】
時刻ｔ１に駆動信号ＳＤＨがハイレベルに遷移すると、第２ワンショット回路２８により所定のオフ時間Ｔｏｆｆの間、ハイレベルとなるワンショットパルスＳ３が生成される。インバータ３０によって反転されたワンショットパルスＳ３、つまりゲート信号Ｓ４は、時刻ｔ１からオフ時間Ｔｏｆｆ経過後の時刻ｔ２にハイレベルに遷移する。
【００５０】
時刻ｔ２にゲート信号Ｓ４がハイレベルに遷移すると、オン信号Ｓ１がハイレベルとなり、再びスイッチングトランジスタＭ１がオンする。同様のプロセスを経て、時刻ｔ３にスイッチングトランジスタＭ１はオフする。
【００５１】
時刻ｔ０以降、スイッチングトランジスタＭ１が間欠的にオンすることにより、正のコイル電流ＩＬが流れ、出力キャパシタＣ１が充電され、出力電圧Ｖｏｕｔ（帰還電圧Ｖｆｂ）が増加する。
【００５２】
時刻ｔ４に、帰還電圧Ｖｆｂがしきい値電圧Ｖｔｈ（＝ＶｔｈＨ）を超えると、電圧比較信号Ｖｃｍｐがネゲートされる。電圧比較信号Ｖｃｍｐがネゲートされる期間、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチングは完全に停止する。
【００５３】
時刻ｔ５に帰還電圧Ｖｆｂが下側のしきい値電圧ＶｔｈＬまで低下すると、再び電圧比較信号Ｖｃｍｐがアサートされる。制御回路１００は、軽負荷状態において、時刻ｔ０〜ｔ５までの一連の動作を繰り返す。
【００５４】
以上が制御回路１００の動作である。制御回路１００によれば、軽負荷状態においてオシレータが不要となるため、回路面積を削減することができる。さらにオシレータが不要となることから、消費電力を従来に比べて各段に小さくすることができる。
【００５５】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５６】
本実施の形態における各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態に係るスイッチングレギュレータの構成を示す図である。
【図２】図１の制御回路の軽負荷時の動作を示すタイムチャートである。
【符号の説明】
【００５８】
Ｃ１…出力キャパシタ、Ｌ１…出力インダクタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｒ１０…第１帰還抵抗、Ｒ１１…第２帰還抵抗、１０…第１コンパレータ、１２…第２コンパレータ、１４…ドライバ、１６…パルス周波数変調器、１８…パルス幅変調器、２０…ロジック部、２２…論理積ゲート、２４…第１ワンショット回路、２６…フリップフロップ、２７…ゲート信号生成部、２８…第２ワンショット回路、３０…インバータ、１００…制御回路、１０２…スイッチング端子、１０４…帰還端子、１１０…出力回路、２００…スイッチングレギュレータ、２０２…入力端子、２０４…出力端子。
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特にその低消費電力化に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistant）、デジタルカメラをはじめとする電子機器には、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするＩＣや電子部品が搭載される。電池電圧よりも高いもしくは低い電圧を生成するために、電池電圧を昇圧もしくは降圧するスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータのスイッチング素子のオンオフを制御する制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている。パルス幅変調方式によれば、スイッチング素子がオンするオン時間の時間比率、すなわちデューティ比を変化させることにより、電池電圧に応じて昇圧率を変化させ、出力電圧を一定に保つことができる。
【０００４】
こうしたスイッチングレギュレータにおいて、負荷電流が減少した軽負荷状態における変換効率の改善が大きな課題となる。以下の特許文献には、軽負荷状態において、スイッチングトランジスタのスイッチング動作をある期間、停止することにより、消費電力（消費電流）を低減する方式が開示される。この方式は、スイッチング素子がオンする頻度、つまりパルスの周波数が負荷の状態に応じて変化することから、パルス周波数変調（ＰＦＭ）方式とも称される。
【特許文献１】特開２００３−３０９９６６号公報
【特許文献２】特開２００６−２９５８０２号公報
【特許文献３】特開２００８−６７５０５号公報
【特許文献４】特開２００８−１４８５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３に記載のＰＦＭ方式のスイッチングレギュレータは、オシレータが設けられており、オシレータからのクロックパルスを基準として、スイッチング素子のオンもしくはオフのタイミングを制御する。ＰＦＭ方式は本来、軽負荷時におけるスイッチングレギュレータの消費電力を低減して高効率化を図る技術である。一方、スイッチングレギュレータの高周波化が進むと、オシレータの消費電流が増加するため、ＰＦＭモードのスイッチングレギュレータの消費電力が、オシレータの消費電力によって制限されることとなる。
【０００６】
本発明は係る課題に鑑みてなされたものであり、その目的のひとつは、軽負荷時の効率をさらに改善したスイッチングレギュレータの提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様によれば、スイッチングトランジスタを有するスイッチングレギュレータの制御回路が提供される。この制御回路は、スイッチングレギュレータの出力電圧に応じた帰還電圧を所定の下側しきい値電圧と比較し、帰還電圧が下側しきい値電圧まで低下するとアサートされる電圧比較信号を出力する第１コンパレータと、スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、電流が基準電流に達するとアサートされる電流比較信号を生成する第２コンパレータと、電圧比較信号および電流比較信号と、を受け、スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するロジック部と、制御信号にもとづき、スイッチングトランジスタを駆動するドライバと、を備える。ロジック部は、電圧比較信号がアサートされる期間中、電流比較信号がアサートされると、制御信号を第２レベルにセットし、所定のオフ時間の経過後に、制御信号を第１レベルにセットする動作を繰り返す。
【０００８】
この態様によると、オシレータが不要となるため、軽負荷時の消費電力を低減することができる。
【０００９】
第１コンパレータは、下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータであり、帰還電圧がしきい値電圧より低いとき、電圧比較信号をアサートしてもよい。ヒステリシスコンパレータを用いることにより、出力電圧の変動する電圧範囲を設定することができる。
【００１０】
ある態様において、ロジック部は、制御信号に応じた論理レベルを有するパルス信号を受け、パルス信号が第１レベルに遷移すると、オフ時間の経過後にアサートされるゲート信号を生成するゲート信号生成部と、ゲート信号と電圧比較信号の論理積を生成する論理積ゲートと、論理積ゲートの出力信号がアサートされると第１レベルに、電流比較信号がアサートされると第２レベルに設定される制御信号を生成するフリップフロップと、を含んでもよい。
【００１１】
制御回路は、１つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を集積化することにより、回路面積を削減することができる。
【００１２】
本発明の別の態様は、スイッチングレギュレータに関する。このスイッチングレギュレータは、スイッチングトランジスタと、スイッチングトランジスタがオン、オフすることにより発生するスイッチング電圧がその一端に印加されるインダクタと、インダクタに流れる電流を整流する整流素子と、インダクタに流れる電流によって充電される出力キャパシタと、スイッチングトランジスタのオン、オフを制御する上述のいずれかの態様の制御回路と、を備える。
【００１３】
本発明のさらに別の態様は、スイッチングレギュレータのスイッチングトランジスタのオン、オフ状態を制御する方法に関する。この方法は、以下のステップ１〜３を備える。
１． スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、帰還電圧が下側しきい値電圧まで低下するとアサートされる電圧比較信号を生成する。
２． スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、電流が基準電流に達するとアサートされる電流比較信号を生成する。
３． 電圧比較信号および電流比較信号にもとづき、スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成する。
ステップ３において、電圧比較信号がアサートされる期間中、電流比較信号がアサートされると、制御信号を前記スイッチングトランジスタがオフする第２レベルにセットし、所定のオフ時間の経過後に、制御信号をスイッチングトランジスタがオンする第１レベルにセットする動作が繰り返される。
この態様によれば、自励的に制御信号を生成できるため、オシレータなどの周期的な信号を生成する回路が不要となり、消費電力を低減することができる。
【００１４】
ステップ１における帰還電圧と下側しきい値電圧との比較は、下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータによってなされてもよい。
【００１５】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明に係るスイッチングレギュレータの制御回路によれば、軽負荷時の効率を改善することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、本発明の実施の形態に係るスイッチングレギュレータ２００の構成を示す。本実施の形態に係るスイッチングレギュレータ２００は、降圧型の同期整流スイッチングレギュレータであって、その制御回路１００と、スイッチングレギュレータ出力回路（以下、単に出力回路という）１１０の２つのブロックを含んで構成される。このスイッチングレギュレータ２００は、入力端子２０２に入力される入力電圧Ｖｉｎを降圧し、それを安定化した出力電圧Ｖｏｕｔを出力端子２０４から出力する。
【００２０】
出力回路１１０は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、出力インダクタＬ１、出力キャパシタＣ１を含む。
スイッチングトランジスタＭ１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、一端（ソース）が入力端子２０２と接続され、他端（ドレイン）がスイッチング端子１０２と接続される。スイッチングトランジスタＭ１のゲートには駆動信号ＳＤＨが印加され、駆動信号ＳＤＨがローレベル（第１レベル）のときオン、ハイレベル（第２レベル）のときオフする。
【００２１】
同期整流トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、スイッチング端子１０２と接地端子の間に設けられる。同期整流トランジスタＭ２のゲートには、駆動信号ＳＤＬが印加され、スイッチングトランジスタＭ１と相補的にオン、オフする。同期整流トランジスタＭ２は出力インダクタＬ１に流れる電流を整流する整流素子として機能する。なお、同期整流トランジスタＭ２に代えて整流ダイオードを用いてもよい。
【００２２】
スイッチングトランジスタＭ１、同期整流トランジスタＭ２が相補的にオン、オフすることにより、スイッチング端子１０２には、入力電圧Ｖｉｎと接地電圧（０Ｖ）の間でスイングするスイッチング電圧Ｖｓｗが発生する。出力インダクタＬ１の一端は、スイッチング端子１０２と接続され、スイッチング電圧Ｖｓｗが印加されており、その他端は出力端子２０４と接続される。出力キャパシタＣ１は、出力端子２０４と接地端子の間に設けられる。出力キャパシタＣ１は、出力インダクタＬ１に流れる電流ＩＬによって充電される。
【００２３】
なお、スイッチングレギュレータ２００は、図１に示す降圧型のスイッチングレギュレータに限定されず、昇圧型、昇降圧型のいずれでもよいし、インダクタに代えてトランスを利用した絶縁型スイッチング電源であってもよいし、あるいはＤＣ／ＡＣコンバータ（インバータ）やキャパシタ充電回路などのその他の電源装置であってもよい。当業者には、これらの変形例に適した出力回路１１０の回路トポロジーが採用できることが理解される。
【００２４】
制御回路１００は、スイッチング端子１０２および帰還端子１０４を備える。帰還端子１０４には、出力端子２０４の出力電圧Ｖｏｕｔが、第１帰還抵抗Ｒ１０、第２帰還抵抗Ｒ１１によって分圧された帰還電圧Ｖｆｂが入力される。
【００２５】
制御回路１００は、ドライバ１４、パルス周波数変調器１６と、パルス幅変調器１８を備え、ひとつの半導体基板上に一体集積化された機能ＩＣである。なお、スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、制御回路１００に内蔵されていてもよいし、外付けされてもよい。重負荷時においてパルス幅変調器１８がアクティブとなり、軽負荷時においてパルス周波数変調器１６がアクティブとなる。ドライバ１４は、パルス周波数変調器１６により生成される制御信号Ｓｐｆｍ、またはパルス幅変調器１８により生成される制御信号Ｓｐｗｍにもとづいて、スイッチングトランジスタＭ１、同期整流トランジスタＭ２を駆動する。なお、重負荷状態であるか軽負荷状態であるかの判定は、公知のさまざまな技術を用いればよいため、ここでは説明を省略する。
【００２６】
はじめに、パルス幅変調器１８について説明する。パルス幅変調器１８は、出力電圧Ｖｏｕｔ（帰還電圧Ｖｆｂ）が所定の基準電圧と一致するようにデューティ比が制御されるＰＷＭ信号Ｓｐｗｍを生成する。パルス幅変調器１８は、公知技術を用いて構成できるため、説明を省略する。
【００２７】
続いて、パルス周波数変調器１６の構成を説明する。パルス周波数変調器１６は、第１コンパレータ１０、第２コンパレータ１２、ロジック部２０を含む。
【００２８】
第１コンパレータ１０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを、所定の下側しきい値電圧ＶｔｈＬと比較する。第１コンパレータ１０は、比較の結果、帰還電圧Ｖｆｂがしきい値電圧ＶｔｈＬまで低下すると、アサート（本実施の形態においてハイレベルの状態）される電圧比較信号Ｖｃｍｐを出力する。
【００２９】
図１において、第１コンパレータ１０は、下側しきい値電圧ＶｔｈＬとそれより高い上側しきい値電圧ＶｔｈＨをしきい値電圧とするヒステリシスコンパレータとして構成される。ヒステリシスコンパレータ（１０）は、帰還電圧Ｖｆｂがしきい値電圧Ｖｔｈより低いときアサート（本実施の形態においてハイレベルの状態）される電圧比較信号Ｖｃｍｐを出力する。具体的には、電圧比較信号Ｖｃｍｐがアサートされる期間、しきい値電圧Ｖｔｈは、高い上側しきい値電圧ＶｔｈＨに設定され、ネゲート（本明細書においてローレベルの状態）される期間、しきい値電圧Ｖｔｈは低いレベルＶｔｈＬに設定される。第１コンパレータ１０は、ヒステリシス付きのコンパレータであってもよいし、帰還電圧Ｖｆｂを上側しきい値電圧ＶｔｈＨ、下側しきい値電圧ＶｔｈＬそれぞれと比較する２つのコンパレータおよびロジック回路の組み合わせで構成されてもよい。
【００３０】
ヒステリシスコンパレータを用いることにより、後述する図２のタイムチャートに示すように、帰還電圧Ｖｆｂを下側しきい値電圧ＶｔｈＬと上側しきい値電圧ＶｔｈＨの間で遷移させることができる。
【００３１】
ただし、第１コンパレータ１０はヒステリシスを有していなくてもよく、単に下側しきい値電圧ＶｔｈＬを帰還電圧Ｖｆｂと比較するコンパレータであってもよい。この場合であっても、帰還電圧Ｖｆｂの最低電圧を、下側しきい値電圧ＶｔｈＬによって設定することができる。
【００３２】
第２コンパレータ１２は、スイッチングトランジスタＭ１に流れる検出電流Ｉｓを、所定の基準電流Ｉｃと比較する。第２コンパレータ１２は、検出電流Ｉｓが基準電流Ｉｃに達すると、電流比較信号Ｉｃｍｐをアサートする（本明細書においてハイレベル）。
【００３３】
図１において、第２コンパレータ１２は検出電流Ｉｓに応じた検出電圧Ｖｓを、基準電流Ｉｃに応じた基準電圧Ｖｔｈ３と比較する。基準電圧Ｖｔｈ３を生成するために、抵抗Ｒ１および電流源１３が設けられる。抵抗Ｒ１の一端には、入力電圧Ｖｉｎが印加される。電流源１３は、抵抗Ｒ１と直列に接続されており、所定の基準電流Ｉｃを生成する。基準電圧Ｖｔｈ３は、
Ｖｔｈ３＝Ｖｉｎ−Ｒ１×Ｉｃ
で与えられる。
【００３４】
スイッチングトランジスタＭ１のオン抵抗をＲｏｎ１、スイッチングトランジスタＭ１に流れる電流をＩＬと書くとき、検出電圧Ｖｓは、
Ｖｓ＝Ｖｉｎ−Ｒｏｎ１×ＩＬ
で与えられる。
【００３５】
ここで、検出電圧Ｖｓと基準電圧Ｖｔｈ３を比較することは、スイッチングトランジスタＭ１の電圧降下（Ｒ１×ＩＬ）と抵抗Ｒ１の電圧降下（Ｒ１×Ｉｃ）を比較することと等価であり、更に言えば、電流ＩＬと基準電流Ｉｃと比較することと等価である。なお、電流の比較方法はここで説明したものに限定されない。
【００３６】
ロジック部２０は、電圧比較信号Ｖｃｍｐおよび電流比較信号Ｉｃｍｐとを受け、制御信号Ｓｐｆｍを生成する。制御信号Ｓｐｆｍは、スイッチングトランジスタＭ１がオンすべき期間に第１レベル（ローレベル）、オフすべき期間に第２レベル（ハイレベル）となる。
【００３７】
ドライバ１４は、制御信号Ｓｐｆｍにもとづき、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。具体的には、制御信号Ｓｐｆｍに応じた論理レベルをとる駆動信号ＳＤＨおよびＳＤＬを生成し、スイッチングトランジスタＭ１および同期整流トランジスタＭ２それぞれのゲートに供給する。
【００３８】
ロジック部２０は、電圧比較信号Ｖｃｍｐがアサートされる期間中、電流比較信号Ｉｃｍｐがアサートされると、制御信号Ｓｐｆｍを第２レベル（ハイレベル）にセットし、その後、所定のオフ時間Ｔｏｆｆが経過後に、制御信号Ｓｐｆｍを第１レベル（ローレベル）にセットする動作を繰り返す。
【００３９】
この機能を実現するために、図１は以下のように構成することができる。ロジック部２０は、論理積ゲート２２、第１ワンショット回路２４、フリップフロップ２６、第２ワンショット回路２８、インバータ３０を含む。
【００４０】
ロジック部２０は、制御信号Ｓｐｆｍに応じた論理レベルを有するパルス信号（ここでは、駆動信号ＳＤＨ）を受ける。ゲート信号生成部２７は、パルス信号ＳＤＨが第１レベル（ローレベル）に遷移すると、オフ時間Ｔｏｆｆの経過後にアサート（ハイレベル）されるゲート信号Ｓ４を生成する。たとえばゲート信号生成部２７は、第２ワンショット回路２８およびインバータ３０を含む。第２ワンショット回路２８は、パルス信号ＳＤＨがハイレベルに遷移してから所定期間（オフ時間Ｔｏｆｆ）の間、ハイレベルとなるワンショットパルスＳ３を生成する。インバータ３０は、ワンショットパルスＳ３を反転し、ゲート信号Ｓ４を生成する。
【００４１】
論理積ゲート２２は、ゲート信号Ｓ４と電圧比較信号Ｖｃｍｐの論理積（ＡＮＤ）を生成する。第１ワンショット回路２４は、論理積ゲート２２の出力信号（オン信号）Ｓ１がアサート（ハイレベル）すると、所定のパルス幅を有するワンショットパルスＳ２を生成する。
【００４２】
フリップフロップ２６は、論理積ゲート２２からのオン信号Ｓ１（つまりＳ２）がアサートされると第１レベル（ハイレベル）に、電流比較信号Ｉｃｍｐがアサートされると第２レベル（ハイレベル）に設定される制御信号Ｓｐｆｍを生成する。
【００４３】
より具体的には、フリップフロップ２６は、Ｄフリップフロップである。Ｄフリップフロップの入力端子Ｄには、ハイレベル（第１レベル）が入力され、クロック端子には、第１ワンショット回路２４からのワンショットパルスが入力される。フリップフロップ２６のリセット端子には、電流比較信号Ｉｃｍｐが入力される。Ｄフリップフロップの反転出力端子からは、制御信号Ｓｐｆｍが出力される。
【００４４】
以上が制御回路１００の構成である。続いてその動作を説明する。図２は、図１の制御回路１００の軽負荷時の動作を示すタイムチャートである。
【００４５】
軽負荷時にパルス周波数変調器１６がアクティブとなる。ＰＦＭモードでは、同期整流トランジスタＭ２は固定的にオフされる。時刻ｔ０以前、駆動信号ＳＨＤ、ＳＤＬはローレベルであり、スイッチングトランジスタＭ１、同期整流トランジスタＭ２がいずれもオフしている。このとき、出力キャパシタＣ１に蓄えられた電荷が、図示しない負荷に供給されることにより、帰還電圧Ｖｆｂが時間とともに低下する。時刻ｔ０において、電圧比較信号Ｖｃｍｐはローレベル（ネゲート）であり、第１コンパレータ１０のしきい値電圧Ｖｔｈは、下側のレベルＶｔｈＬに設定されている。この間、Ｖｆｂ＞Ｖｔｈが成り立っている。また、駆動信号ＳＤＨがハイレベルであるから、ゲート信号Ｓ４もハイレベルに保たれている。
【００４６】
時刻ｔ０に、帰還電圧Ｖｆｂが下側のしきい値電圧ＶｔｈＬまで低下すると、電圧比較信号Ｖｃｍｐがハイレベルとなる（アサート）。これを受けて、論理積ゲート２２の出力信号（オン信号）Ｓ１および第１ワンショット回路２４の出力信号（ワンショットパルス）Ｓ２がアサートされると、フリップフロップ２６のクロック端子にポジティブエッジが入力され、反転出力（制御信号Ｓｐｆｍ）がローレベルとなる。また、時刻ｔ１以降、第１コンパレータ１０のしきい値電圧Ｖｔｈは高いレベルＶｔｈＨに切りかわる。
【００４７】
制御信号Ｓｐｆｍがローレベルとなると、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなり、出力インダクタＬ１の一端（スイッチング端子１０２）に入力電圧Ｖｉｎが印加され、コイル電流ＩＬが増加しはじめる。
【００４８】
時刻ｔ１に、スイッチングトランジスタＭ１に流れる電流ＩＬが基準電流Ｉｃに達すると、電流比較信号Ｉｃｍｐがアサートされる。電流比較信号Ｉｃｍｐがアサートされると、フリップフロップ２６がリセットされ、その反転出力（制御信号Ｓｐｆｍ）および駆動信号ＳＤＨがハイレベルに遷移し、スイッチングトランジスタＭ１がオフする。スイッチングトランジスタＭ１がオフすると、コイル電流ＩＬが減少し始める。
【００４９】
時刻ｔ１に駆動信号ＳＤＨがハイレベルに遷移すると、第２ワンショット回路２８により所定のオフ時間Ｔｏｆｆの間、ハイレベルとなるワンショットパルスＳ３が生成される。インバータ３０によって反転されたワンショットパルスＳ３、つまりゲート信号Ｓ４は、時刻ｔ１からオフ時間Ｔｏｆｆ経過後の時刻ｔ２にハイレベルに遷移する。
【００５０】
時刻ｔ２にゲート信号Ｓ４がハイレベルに遷移すると、オン信号Ｓ１がハイレベルとなり、再びスイッチングトランジスタＭ１がオンする。同様のプロセスを経て、時刻ｔ３にスイッチングトランジスタＭ１はオフする。
【００５１】
時刻ｔ０以降、スイッチングトランジスタＭ１が間欠的にオンすることにより、正のコイル電流ＩＬが流れ、出力キャパシタＣ１が充電され、出力電圧Ｖｏｕｔ（帰還電圧Ｖｆｂ）が増加する。
【００５２】
時刻ｔ４に、帰還電圧Ｖｆｂがしきい値電圧Ｖｔｈ（＝ＶｔｈＨ）を超えると、電圧比較信号Ｖｃｍｐがネゲートされる。電圧比較信号Ｖｃｍｐがネゲートされる期間、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチングは完全に停止する。
【００５３】
時刻ｔ５に帰還電圧Ｖｆｂが下側のしきい値電圧ＶｔｈＬまで低下すると、再び電圧比較信号Ｖｃｍｐがアサートされる。制御回路１００は、軽負荷状態において、時刻ｔ０〜ｔ５までの一連の動作を繰り返す。
【００５４】
以上が制御回路１００の動作である。制御回路１００によれば、軽負荷状態においてオシレータが不要となるため、回路面積を削減することができる。さらにオシレータが不要となることから、消費電力を従来に比べて各段に小さくすることができる。
【００５５】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５６】
本実施の形態における各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態に係るスイッチングレギュレータの構成を示す図である。
【図２】図１の制御回路の軽負荷時の動作を示すタイムチャートである。
【符号の説明】
【００５８】
Ｃ１…出力キャパシタ、Ｌ１…出力インダクタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｒ１０…第１帰還抵抗、Ｒ１１…第２帰還抵抗、１０…第１コンパレータ、１２…第２コンパレータ、１４…ドライバ、１６…パルス周波数変調器、１８…パルス幅変調器、２０…ロジック部、２２…論理積ゲート、２４…第１ワンショット回路、２６…フリップフロップ、２７…ゲート信号生成部、２８…第２ワンショット回路、３０…インバータ、１００…制御回路、１０２…スイッチング端子、１０４…帰還端子、１１０…出力回路、２００…スイッチングレギュレータ、２０２…入力端子、２０４…出力端子。
【特許請求の範囲】
【請求項１】
スイッチングトランジスタを有するスイッチングレギュレータの制御回路であって、
前記スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、前記帰還電圧が前記下側しきい値電圧まで低下するとアサートされる電圧比較信号を出力する第１コンパレータと、
前記スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、前記電流が前記基準電流に達するとアサートされる電流比較信号を生成する第２コンパレータと、
前記電圧比較信号および前記電流比較信号と、を受け、前記スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するロジック部と、
前記制御信号にもとづき、前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記ロジック部は、前記電圧比較信号がアサートされる期間中、前記電流比較信号がアサートされると、前記制御信号を第２レベルにセットし、所定のオフ時間の経過後に、前記制御信号を第１レベルにセットする動作を繰り返すことを特徴とする制御回路。
【請求項２】
前記第１コンパレータは、前記下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータであり、前記帰還電圧が前記しきい値電圧より低いとき、前記電圧比較信号をアサートすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ロジック部は、前記制御信号に応じた論理レベルを有するパルス信号を受け、かつ
前記パルス信号が第１レベルに遷移すると、前記オフ時間の経過後にアサートされるゲート信号を生成するゲート信号生成部と、
前記ゲート信号と前記電圧比較信号の論理積を生成する論理積ゲートと、
前記論理積ゲートの出力信号がアサートされると前記第１レベルに、前記電流比較信号がアサートされると前記第２レベルに設定される前記制御信号を生成するフリップフロップと、
を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項４】
スイッチングトランジスタと、
前記スイッチングトランジスタがオン、オフすることにより発生するスイッチング電圧が印加されるインダクタと、
前記インダクタに流れる電流を整流する整流素子と、
前記インダクタに流れる電流によって充電される出力キャパシタと、
前記スイッチングトランジスタのオン、オフを制御する請求項１から３のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチングレギュレータ。
【請求項５】
スイッチングレギュレータのスイッチングトランジスタのオン、オフ状態を制御する方法であって、
前記スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、前記帰還電圧が前記下側しきい値電圧まで低下するとアサートされる電圧比較信号を生成するステップと、
前記スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、前記電流が前記基準電流に達するとアサートされる電流比較信号を生成するステップと、
前記電圧比較信号および前記電流比較信号にもとづき、前記スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するステップと、
を備え、
前記制御信号を生成するステップは、
前記電圧比較信号がアサートされる期間中、前記電流比較信号がアサートされると、前記制御信号を前記スイッチングトランジスタがオフする第２レベルにセットし、所定のオフ時間の経過後に、前記制御信号を前記スイッチングトランジスタがオンする第１レベルにセットする動作を繰り返すことを特徴とする方法。
【請求項６】
前記帰還電圧と前記下側しきい値電圧との比較は、前記下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータによってなされることを特徴とする請求項５に記載の方法。
【請求項１】
スイッチングトランジスタを有するスイッチングレギュレータの制御回路であって、
前記スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、前記帰還電圧が前記下側しきい値電圧まで低下するとアサートされる電圧比較信号を出力する第１コンパレータと、
前記スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、前記電流が前記基準電流に達するとアサートされる電流比較信号を生成する第２コンパレータと、
前記電圧比較信号および前記電流比較信号と、を受け、前記スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するロジック部と、
前記制御信号にもとづき、前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記ロジック部は、前記電圧比較信号がアサートされる期間中、前記電流比較信号がアサートされると、前記制御信号を第２レベルにセットし、所定のオフ時間の経過後に、前記制御信号を第１レベルにセットする動作を繰り返すことを特徴とする制御回路。
【請求項２】
前記第１コンパレータは、前記下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータであり、前記帰還電圧が前記しきい値電圧より低いとき、前記電圧比較信号をアサートすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ロジック部は、前記制御信号に応じた論理レベルを有するパルス信号を受け、かつ
前記パルス信号が第１レベルに遷移すると、前記オフ時間の経過後にアサートされるゲート信号を生成するゲート信号生成部と、
前記ゲート信号と前記電圧比較信号の論理積を生成する論理積ゲートと、
前記論理積ゲートの出力信号がアサートされると前記第１レベルに、前記電流比較信号がアサートされると前記第２レベルに設定される前記制御信号を生成するフリップフロップと、
を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項４】
スイッチングトランジスタと、
前記スイッチングトランジスタがオン、オフすることにより発生するスイッチング電圧が印加されるインダクタと、
前記インダクタに流れる電流を整流する整流素子と、
前記インダクタに流れる電流によって充電される出力キャパシタと、
前記スイッチングトランジスタのオン、オフを制御する請求項１から３のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチングレギュレータ。
【請求項５】
スイッチングレギュレータのスイッチングトランジスタのオン、オフ状態を制御する方法であって、
前記スイッチングレギュレータの出力電圧に応じた帰還電圧を、所定の下側しきい値電圧と比較し、前記帰還電圧が前記下側しきい値電圧まで低下するとアサートされる電圧比較信号を生成するステップと、
前記スイッチングトランジスタに流れる電流を、所定の基準電流と比較し、前記電流が前記基準電流に達するとアサートされる電流比較信号を生成するステップと、
前記電圧比較信号および前記電流比較信号にもとづき、前記スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなる制御信号を生成するステップと、
を備え、
前記制御信号を生成するステップは、
前記電圧比較信号がアサートされる期間中、前記電流比較信号がアサートされると、前記制御信号を前記スイッチングトランジスタがオフする第２レベルにセットし、所定のオフ時間の経過後に、前記制御信号を前記スイッチングトランジスタがオンする第１レベルにセットする動作を繰り返すことを特徴とする方法。
【請求項６】
前記帰還電圧と前記下側しきい値電圧との比較は、前記下側しきい値電圧とそれより高い上側しきい値電圧をしきい値電圧とするヒステリシスコンパレータによってなされることを特徴とする請求項５に記載の方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１５４７０６（Ｐ２０１０−１５４７０６Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３３２１８１（Ｐ２００８−３３２１８１）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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