データ検出装置
【目的】 チャネルからの再生信号のジッタの影響を受けずにデータを検出できるようにする。
【構成】 チャネルからの再生信号のサンプルに基づいて、その間の信号値を補間フィルタ部１１によって補間し、補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値をリサンプリング部１２によって取り出す。
【構成】 チャネルからの再生信号のサンプルに基づいて、その間の信号値を補間フィルタ部１１によって補間し、補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値をリサンプリング部１２によって取り出す。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばディジタル磁気記録装置等に使用されるチャネルからの再生信号のデータを検出するデータ検出装置に関する。
【０００２】
【従来の技術】従来、チャネルからの再生信号を観測してビタビ復号を行うことにより、再生信号のデータを検出するデータ検出装置が提案されている。ビタビ復号器には、（１）本来のデータ存在時刻（すなわち「０゜位相」）における信号レベル値のサンプル、（２）再生信号に含まれるノイズを平均化した時の０゜位相信号レベル平均値、の２つを与える必要がある。
【０００３】このため、データ検出装置は、０゜位相に同期するための位相ロックループ（以下、「ＰＬＬ」と称す）と、信号レベル平均値追従回路を有しなければならない。そこで、従来は、確率的最急降下アルゴリズムにより、サンプリング位相とゲインを制御することにより、上記２つの機能を実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の従来のデータ検出装置においては、入力再生信号のジッタにより、サンプリング位相が揺らぎ、ビタビ復号器や後段のデコーダ等のディジタル回路が、この揺らぎに従って動作せざるを得ない。従って、特に、高速動作する回路の設計が難しく、またＬＳＩ化した回路のテストが困難である等の問題点があった。
【０００５】本発明は、このような状況に鑑みてなされたものであり、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できるデータ検出装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のデータ検出装置は、チャネルからの再生信号をサンプリングしてサンプルを出力するサンプリング回路と、このサンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間する補間器（例えば、実施例の補間フィルタ部１１）と、この補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出す抽出手段（例えば、実施例のリサンプリング部１２）とを備えることを特徴とする。
【０００７】
【作用】上記構成の本発明のデータ検出装置においては、サンプリング回路が、チャネルからの再生信号をサンプリングしてサンプルを出力し、補間器が、サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間し、抽出手段が、補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出す。従って、全ての処理を、ジッタを含む再生デ−タとは同期しない固定クロックに基づいて行うことができるので、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できる。
【０００８】
【実施例】図１は、本発明のデータ検出装置の一実施例の構成を示す。この実施例の説明に入る前に、本発明を利用できるディジタル磁気ディスク記録再生装置について説明する。
【０００９】図１０は、データの流れから見たディジタル磁気ディスク記録再生装置を示すブロック図である。ホストコンピュータ８０からハードディスクドライブ（ＨＤＤ）サブシステム９０にデータを記録する場合には、まず、ホストコンピュータ８０からバスインターフェースを介してＨＤＤサブシステム９０内部のコントローラ９１にデータが送られ、コントローラ９１はこのデータを磁気ディスクに記録できるフォーマットにあてはめ、さらに磁気記録再生チャネルに適合する変調を施して、記録アンプ９２に送る。記録アンプ９２はヘッドディスクアセンブリ９３内部の磁気ヘッドに記録電流を流して、データの記録が行われる。なおヘッドディスクアセンブリ９３は、データを記録する磁気ディスク、記録再生ヘッド、ヘッド移動機構およびスピンドルモータ等からなる機構ブロックである。
【００１０】データを再生する場合は、ヘッドディスクアセンブリ９３において磁気ディスク上の記録磁化パターンが磁気再生ヘッドにより読み出され、再生アンプ９４により再生信号として増幅され、データ検出装置９５において、ディジタルデータに戻される。このディジタルデータは、さらにコントローラ９１でチャネル変調の復調やフォーマットの解除が行われ、バスインターフェースを介してホストコンピュータ８０に送られる。
【００１１】本発明は、図１０の磁気記録再生装置のうちデータ検出装置９５において利用可能なものである。
【００１２】本発明を利用できるデータ検出装置９５は、例えば、図１１に示されているように、再生アンプ９４の出力を受けてエンベロープレベル一定の信号を出力するアナログＡＧＣアンプ１００と、このアンプ１００の出力信号をディジタル信号に変換するＡ／Ｄ変換器１０１と、この変換器１０１の出力信号を等化するトランスバーサル型等化器（ＦＩＲフィルタ）１０２と、この等化器１０２の出力Ｓkを受けて０゜位相クロックを抽出して、０゜位相データすなわちデータ存在点の位相Ｐkを出力するディジタルＰＬＬ回路１０３と、等化器１０２の出力およびディジタルＰＬＬ回路１０３の出力を受けて、データ存在点（０゜位相）における信号振幅レベルＳ0kを出力する０゜位相サンプル値補間器１０４と、この補間器１０４から出力される信号振幅レベルＳ0kに基づいて、最尤復号を行ってデータ判定を行い、検出データｄkを出力するビタビ復号器１０５とを含んで構成される。
【００１３】補間器１０４の出力Ｓ0kは、サンプリング間隔Ｔsに１回ずつ出力されるので、平均して２サンプルに１つしか０゜位相に該当しない。補間器１０４の出力Ｓ0kが、データ判定対象となる０゜位相振幅レベル値か否かを示す信号として、ディジタルＰＬＬ回路１０３から有効信号Ｖkが、ビタビ復号器１０５に供給される。ビタビ復号器１０５は、Ｖk＝１となる時刻においてのみ、データ判定動作を行えば良い。
【００１４】データ検出装置９５においては、Ａ／Ｄ変換器１０１以降全ての回路がディジタル信号処理を行う。また、データ検出の動作速度は、通常１０Ｍｂｉｔｓ／ｓｅｃ以上の高速である。従って、回路規模を小さくするためには、装置内部の各部の信号データ表現を固定小数点にするのが一般的であり、かつ信号語長を必要最小限に抑えることが必要である。ところが、信号語長を短くすると、装置各部で表現できる信号のダイナミックレンジが小さくなり、再生信号レベルに大きな変動があると、オーバフローが生じてしまう。アナログＡＧＣアンプ１００は、再生信号レベルをほぼ一定に保ち、データ検出装置９５内部のオーバフローを防止する。
【００１５】Ａ／Ｄ変換器１０１は、ＡＧＣアンプ１００からのアナログ再生信号をチャネルビットレートの定数倍のサンプリング周波数ｆsでサンプリングし所定の信号語長に量子化する。実施例は、最も簡単な場合であるサンプリング周波数ｆsがチャネルビットレートの２倍の場合である。
【００１６】等化器１０２は、磁気記録チャネルの帯域制限特性などによる符号間干渉を除去する。例えばトランスバーサル型などの線形等化器を使用してディジタル信号処理回路で実現できる。
【００１７】ディジタルＰＬＬ回路１０３は、固定クロックでサンプリングされた信号サンプル値Ｓkに基づいて、データ存在点の位相Ｐkに同期する回路である。ディジタルＰＬＬ回路１０３については、特願平３−３０６６４３号に詳しく開示されているので、ここでは、図１２１２に概略的構成を示し、簡単に説明するだけにとどめる。
【００１８】図１２を参照するに、瞬時位相計算部１１０から説明する。瞬時位相計算部１１０は、入力として、時刻ｔ＝ｋＴsにおけるＰＲＳチャネル再生信号のサンプル値Ｓkを受ける。瞬時位相計算部１１０は、入力信号データとは非同期に固定クロックでサンプリングされた連続する２つの信号サンプル値に基づいて、信号サンプルＳkの存在時刻ｔ＝ｋＴsからさかのぼって当該第ｋタイムスロット内の信号波形ゼロクロス点（０゜位相の候補）までの時間である瞬時位相ΔＰkを出力する。単位は、量子化位相数である。
【００１９】瞬時位相ΔＰkは、位相値０を持つ０゜位相から時刻ｋＴsまでの距離であると同時に、時刻ｔ＝ｋＴsが位相上でどの値を持つかを表す。ここで位相上では、３６０゜がデイジタル値２NPLLに相当する。また、１タイムスロット幅の時間Ｔsは、位相上では１８０゜に相当し、量子化位相数を単位とすると２NPLL-1に相当する。
【００２０】瞬時位相ΔＰkは、連続する２つの信号サンプル値ＳkとＳk-1間の信号波形が直線近似できるものと仮定し、（式１）を使用して求める（図１３参照）。
【００２１】
【数１】
【００２２】ただし、２NPLL-1は、１サンプル間隔の位相量子化数である。なお、Ｓk-1＝Ｓkの場合は、分母が０となる問題が発生するが、実は、零交差が存在せずＰＬＬ位相更新が行われないので、ΔＰkを計算する必要はない。
【００２３】瞬時位相ΔＰkは、ＮPLL（図１３の例では、５）ビットの位相データΔＰkとして、ＡＮＤゲート１１１を介してディジタル信号処理型ＰＬＬ１１３に入力される。
【００２４】次に、０゜位相対応瞬時位相データ選出部１１２について説明する。瞬時位相ΔＰkは、信号波形がゼロクロスする場合には、常に計算されるものである。従って、チャネル符号法によっては、本来のデータが存在する０゜位相ではない点において計算されたものである場合がある。例えば、図１４に示すようアイパターンを呈するチャネル符号化の場合には、全てのゼロクロス点が０゜位相に対応するが、図１５に示すようアイパターンを呈するパーシャルレスポンス（以下、ＰＲＳと称す）（１，０，１）の場合等では、０゜位相以外にも逆位相でゼロクロスする場合がある。従って、何らかの手段によって、真の０゜位相における瞬時位相計算出力だけを選別なければならない。このため、例えばＰＲＳ（１，０，１）の場合には、３値レベル予測部１１２Ａによって仮データを検出し、位相制御信号生成部１１２Ｂが、仮データに基づいて０゜位相と判定した瞬時位相ΔＰkに対して位相制御信号ｍｏｄｉｆｉｙ＿Ｐkを出力する。これにより、選別された瞬時位相ΔＰkのみが、ＡＮＤゲート１１１を介してディジタル信号処理型ＰＬＬ回路１１３に供給可能となる。
【００２５】次に、ディジタル信号処理型ＰＬＬ回路１１３について説明する。このＰＬＬ回路１１３は、ディジタル信号処理で実現した１次位相同期ループであり、入力された瞬時０゜位相に追従するべく、内部位相データＰkを更新していく。ディジタル信号処理型ＰＬＬ回路１１３は、ディジタルループフィルタ１１５と、このフィルタ１１５から出力される位相データＰkを１サンプリング時間間隔遅延させて内部位相データＰk-1を出力する内部位相レジスタ１１６と、このレジスタ１１６から出力される内部位相データＰk-1と、ＡＮＤゲート１１１から供給される瞬時０゜位相とを加算する加算器１１４とを含んで構成される。位相更新規則は、（式２）に示す通りである。
【００２６】
【数２】
【００２７】図１３に示されているように、ｋ番目のタイムスロット（（ｋ−１）Ｔs＜ｔ≦ｋＴs）は、２NPLL-1個の量子化位相に仮想的に分割されている。時刻の推移に従って、各量子化位相値は、モジュロ（２NPLL）（すなわちｍｏｄｕｌｏ（２NPLL））でインクリメントしていく。ディジタルＰＬＬ回路１０３の出力位相Ｐkは、サンプリング時刻ｔ＝ｋＴs（第ｋタイムスロットの終端時刻）の位相であり、０゜位相時刻での位相値は０である。従って、Ｐkは、固定サンプリング時刻ｔ＝ｋＴsから０゜位相点までの時間（量子化位相単位での距離）を表す。ところで、サンプリングレートは、チャネルデータレートの２倍なので、平均して２タイムスロットに１回しか０゜位相データは存在しない。よって、ディジタルＰＬＬ回路８３から、０゜位相データの有無を示す有効信号Ｖkが、次の（式３）に従って生成される。
【００２８】
【数３】
【００２９】０゜位相データＰkおよび有効信号Ｖkは、０゜位相データ存在点のタイムスロット内における位置を示すデータとして、０゜位相サンプル値補間器１０４に供給される。
【００３０】次に、本発明によるデータ検出装置の実施例すなわち０゜位相サンプル値補間器１０４の実施例の動作原理および構成について説明する。
【００３１】本発明のデ−タ検出装置では、等化、位相同期など全ての処理が、再生デ−タとは非同期のサンプルに基づいて行われる。このため、等化後サンプル系列から、補間によりデ−タ判定に必要な０゜位相信号値を計算する。補間器には、オーバーサンプリング補間フィルタを用いた方法を採用する。
【００３２】まず、等化器出力サンプルを２NPLL-1倍ゼロ詰めオ−バ−サンプリングする。このオ−バ−サンプル系列を、カットオフ周波数がｆs／２の直線位相ＦＩＲ−ＬＰＦ（ローパスフィルタ）で補間フィルタリングすれば、各量子化位相における信号レベルが計算できる。これら量子化位相のうちどれかが０゜位相であるので、そこにおける補間後信号サンプルのみをリサンプリングして、ビタビ復号器１０５等のデ−タ判定器に供給する。
【００３３】実際には、全ての量子化位相において補間フィルタリングをする必要はなく、デ−タ判定に必要な０゜位相においてのみ、補間フィルタリング演算を行うのみでよい。
【００３４】本発明の本質的特徴は、等化、位相同期など全ての処理がジッタを含む再生デ−タとは同期しない固定クロックにもとづいて行われることである。そのため殆どの場合、等化出力サンプルは、本来の再生デ−タとして意味のある０゜位相サンプルには一致しない。ところが、最終段でのビタビ復号等のデータ判定のためには、０゜位相における等化後信号サンプルが必要である。
【００３５】サンプルと０゜位相との関係は、図１６に示されている。ここで、何らかの計算手段によって、当該タイムスロットの前後の複数サンプルと０゜位相指示値Ｐkに基づき、０゜位相での信号サンプル値を求める必要がある。
【００３６】０゜位相サンプル値補間を行うための手法としては、Ｎｅｗｔｏｎ補間公式を用いる方法などが考えられるが、次数が小さい場合には、補間精度が良くないといわれている。
【００３７】そこで、ディジタルオ−ディオ機器などで用いられているサンプリングレ−ト変換器にヒントを得て、オ−バ−サンプリングフィルタを応用する方法を発明した。ここで必要なのはサンプリングレ−ト変換ではなく、いわばサンプリング位相変換であるが、周波数変化の積分が位相変化であることから分かるように、両者は、同一事象を異なる見地から眺めているだけである。よって、同一原理が適用できる。また、実質的にディジタル磁気記録再生信号は帯域制限されていると見なせるので、ディジタル信号処理理論に基礎を置く本方法が適当と言える。
【００３８】図１は、本発明のデータ検出装置の一実施例の構成を示し、図２は、図１の実施例の動作例を示し、図３は、図１の実施例の各部の信号のパワースペクトラム密度の例を示す。
【００３９】オ−バ−サンプリング部１０は、入力信号サンプルを本来のサンプルレ−トｆsの２NPLL-1倍の速度で０詰めオ−バ−サンプリングする。これにより、図２R>２（ｂ）の波形が得られる。本来の入力サンプルの存在点以外のサンプルは０であり、実質上は、入力サンプル系列と変わらない。このスペクトラムは、図３（ａ）に示されているように、周波数軸上を周期ｆsで繰り返す。
【００４０】補間フィルタ部１１は、２NPLL-1・ｆsのクロックで動作するＦＩＲ−ＬＰＦであり、オーバーサンプリング部１０の出力に対して補間フィルタリングを行う。これにより、０詰めされていた点のサンプル値が計算され、補間される。時間軸上では、図２（ｃ）に示されるインパルス応答が、オ−バ−サンプル後系列の非０サンプルに畳み込みされ、図２（ｄ）に示されている補間後サンプル列となる（図２（ｄ）では、見安くするため、離散サンプル列を連続表現している）。
【００４１】図２（ａ）の入力系列から見て図２（ｄ）の補間出力系列が遅延しているのは、補間フィルタ部１１の群遅延によるものである。遅延量はインパルス応答長の１／２である。
【００４２】図３（ｂ）に示されているように、補間フィルタ部１１は、周期ｆsで繰り返す入力信号スペクトラムをカットオフ周波数ｆ／２のＬＰＦで、切り取るように動作する。 以上で、入力サンプル系列の間のサンプル点が補間され、サンプリング周波数が見かけ上２NPLL-1倍に上げられた系列が作られることになる。
【００４３】次に、リサンプリング部１２について説明する。補間後系列のサンプルのうちのどれかが、０゜位相サンプルである。これは平均して２Ｔs［Ｓｅｃ］に１つ存在する（ここで、１Ｔs＝１／ｆs）。すなわち、２NPLL個の補間後サンプルのうち、平均して１つである。どれが０゜位相サンプルかは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３の出力する位相Ｐkにより各タイムスロットＴs毎に指示される。そこで、位相Ｐkにおける補間後サンプルをリサンプリングしてやれば、ビタビ復号器１０５に必要な０゜位相サンプルが得られる（但し、Ｐkはアナログ量としての真の０゜位相を１Ｔs当たり、２NPLL-1個に量子化したものである。よって厳密には、補間により得られるのは、真の０゜位相デ−タ振幅値にもっとも近い量子化位相サンプル値である。）。リサンプリング部１２の出力は、Ｄ型フリップフロップ１３のＤ入力に供給される。
【００４４】リサンプリングにより、周波数軸上スペクトラム分布は変化する。リサンプリング周期は、ジッタによる再生信号のチャネルビットレ−ト変動により、固定クロックのＴsよりも短くなったり、長くなったりする。今、リサンプリング周波数が少し高くなり、ｆs＋Δｆになると、図３（ｃ）に示すように、スペクトラム分布は引き延ばされたようになる。リサンプリング周波数が少し低くなったときは、図３（ｄ）に示すように、スペクトラム分布が逆に圧縮される。
【００４５】次に、リサンプリングを考慮した補間計算簡略化について説明する。これまで、原理に忠実に補間原理を述べてきた。しかし、実際には補間フィルタ部１１は、０詰めされた、殆どのものが０のサンプル系列を対象に畳み込み演算を行うわけであり、値が０のサンプルに対する演算を省略すれば、計算量をかなり減らせる。
【００４６】今、図４の補間原理ブロック図に示すように記号を付ける。時間インデックスｉ，ｊ，ｋの関係は、図５に示されている。ｋは、Ａ／Ｄ変換器１０１のサンプリングクロック（すなわちデータ検出装置９５全体のマスタ−クロック）に対応し、ｉおよびｊは、１タイムスロット内部にディジタルＰＬＬ回路１０３により仮想的に設定されている量子化位相に対応する時刻である。
【００４７】まず、補間原理の各処理ステップにおける信号サンプルの関係を以下に数式表現する。
【００４８】［ステップ−１］０詰めオーバーサンプリング入力信号サンプルの存在時刻のみ、非０サンプルが出力され、その他の時刻では０が詰められるので、
【００４９】
【数４】
【００５０】
【数５】
【００５１】［ステップ−２］補間フィルタリング０詰めオ−バ−サンプリングされたサンプル系列ｘiに対して、補間フィルタ部１１のインパルス応答ｈiが畳み込みされる。補間フィルタ部１１の次数を偶数Ｎとする時、
【００５２】
【数６】
【００５３】ここで、ＨはＮ次インパルス応答ベクトルであり、Ｘはオ−バ−サンプル後信号サンプルベクトルである。
【００５４】
【数７】
【００５５】
【数８】
【００５６】［ステップ−３］リサンプリング１タイムスロットにおいて、Ｓkの存在時刻ｋからさかのぼって０゜位相サンプルＳ0kに至るまでの距離（時間差あるいは位相差）がＰkである。これは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３の出力位相である。リサンプル部１２は、Ｐkの値に従って補間フィルタ出力系列から、０゜位相サンプルＳ0kを選び出し、出力する。
【００５７】
【数９】
【００５８】［補間演算の簡略化］実際には、０゜詰め後のサンプルｘi＝０の場合は、補間フィルタリング演算（式７）における係数乗算と累加算は不要だから、演算は大幅に簡略化される。（式６）と（式９）より、リサンプリング後の０゜位相サンプルは、（式１０）で示されるようになる。
【００５９】
【数１０】
【００６０】ここで、（式５）よりｘ（２NPLL-1・ｋ−Ｐk−ｉ）は、２NPLL-1・ｋ−Ｐk−ｉが２NPLL-1の整数倍である時を除き、０である。すなわち、ある整数ｎに対して、
【００６１】
【数１１】
【００６２】よって、ｉが次の条件を満たす時のみ、係数ｈiの乗算を行えば良い。
【００６３】
【数１２】
【００６４】この時、オ−バ−サンプル後信号サンプルｘは、入力サンプルＳnに等しくなる。
【００６５】
【数１３】
【００６６】以上から、補間原理の３ステップは、次の１ステップに集約することができる。
【００６７】
【数１４】
【００６８】当該タイムスロット（ｋ＝０）にのみ着目すると、補間出力を得るのに必要な演算は、次の（式１５）のようになる。
【００６９】
【数１５】
【００７０】従って補間演算は、Ｎ次ＦＩＲフィルタ係数ベクトルｈを２NPLL-1毎に間引いたものを入力信号サンプルに畳み込むだけで良い。ここで、間引きの位相が、Ｐkにより指示される。すなわち補間器は、図６に示されるように、係数ベクトルｈを位相データＰkに基づいて選択するスイッチ２０と、スイッチ２０の出力ｈPkと入力信号ベクトルＳとの内積演算手段２１とを含むＮ／（２NPLL-1）次のリアルタイム可変係数ＦＩＲフィルタに簡略化することができる。
【００７１】［簡略演算のためのハ−ドウエア構成］（式１５）を実行するための補間ハ−ドウエアは、リアルタイムに係数ベクトルｈが入れ換えられるＦＩＲフィルタであれば良い。係数ベクトルｈのセットは、補間フィルタ部１１の設計が終われば直ちに与えられ、後で変更する必要はない。よって、各タップ係数をＲＯＭテ−ブルに記憶させ、位相デ−タＰkにより各ＲＯＭテ−ブルのアドレスを一斉に切り換えれば良い。
【００７２】図７は、（式１５）の簡略化補間演算を実行するハ−ドウエア構成例を示す。パラメ−タは、次のように設定した。
Ｎ＝１２８，ＮPLL＝５，２NPLL-1＝１６２NPLL-1種類の係数を記憶するＲＯＭテ−ブルにより、ＦＩＲフィルタの各タップ係数が与えられる。各ＲＯＭに記憶されるデ−タすなわち出力係数を図８に示す。各ＲＯＭに記憶されるデータは、原理上のＮ次ＦＩＲフィルタのインパルス応答を、長さ２NPLL-1＝１６ずつ切り取ったものである。各ＲＯＭのアドレスは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３から与えられる位相デ−タＰkに従って一斉に切り替えられ、補間と同時にリサンプリングが行われる。ここで、Ｐkは各タイムスロットにおいて変化する可能性があり、係数ＲＯＭアドレスも各タイムスロット内で切り替えが可能でなければならない。
【００７３】また、デ−タの存在する０゜位相は、平均して２タイムスロットに１回しか存在しない。０゜位相が存在しないスロットでは、Ｐkは当該時刻ｋから隣のスロットに存在する０゜位相Ｓ゜k-1までの距離（量子化位相数）を表現しており、その値はＰk-1＋２NPLL-1である。ここでディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３からは、あるスロットにおける０゜位相の有無を示すために有効信号Ｖkが出力されている。０゜位相が存在しない（Ｖａｌｉｄでない）スロットに対しても補間フィルタは動作しているため、補間出力が得られる。そのためには、次の場合分けを行って正しいアドレスＡkを計算すれば良い。
【００７４】
【数１６】
【００７５】図７のブロック図においては、（式１６）の計算を実行するために、定数器４２が２NPLL-1を発生し、加算器４１が定数器４２の出力２NPLL-1とＰkとを加算し、スイッチ４３が、有効信号Ｖkに従って、加算器４１の出力と、Ｐkとを切り換えて出力するように構成されている。しかし、実際のディジタルハードウェアにおいては、このアドレス計算は、単にＰkのＭＳＢを無視するだけでよく、特にハードウェアは不要である。
【００７６】図７のブロック図の他の部分について説明すると、縦続接続された７つの遅延回路３１、３２、３３、３４、３５、３６および３７は、入力Ｓkに対してそれぞれ１タイムスロットずつ遅延させる。ＲＯＭ５１、５２、５３、５４、５５、５６、５７および５８は、それぞれ、スイッチ４３から供給されるアドレスに対応したデータすなわち係数を出力する（各係数については、図８参照）。乗算器６１は、入力Ｓkと、ＲＯＭ５１の出力係数とを乗算し、乗算器６２は、遅延回路３１の出力と、ＲＯＭ５２の出力係数とを乗算し、乗算器６３は、遅延回路３２の出力と、ＲＯＭ５３の出力係数とを乗算し、乗算器６４は、遅延回路３３の出力と、ＲＯＭ５４の出力係数とを乗算し、乗算器６５は、遅延回路３４の出力と、ＲＯＭ５５の出力係数とを乗算し、乗算器６６は、遅延回路３５の出力と、ＲＯＭ５６の出力係数とを乗算し、乗算器６７は、遅延回路３６の出力と、ＲＯＭ５７の出力係数とを乗算し、乗算器６８は、遅延回路３７の出力と、ＲＯＭ５８の出力係数とを乗算する。加算器７１は、乗算器６１と６２の出力を加算し、加算器７２は、乗算器６３の出力と加算器７１の出力を加算し、加算器７３は、乗算器６４の出力と加算器７２の出力を加算し、加算器７４は、乗算器６５の出力と加算器７３の出力を加算し、加算器７５は、乗算器６６の出力と加算器７４の出力を加算し、加算器７６は、乗算器６７の出力と加算器７５の出力を加算し、加算器７７は、乗算器６８の出力と加算器７６の出力を加算してＳ0kを出力する。
【００７７】無効（Ｉｎｖａｌｉｄ）なスロットに対して補間演算しても、それはデータ判定には使用されない。その意味で、補間器の演算の約１／２は、冗長である。これは、本発明の原理上、隣接する２つのタイムスロットが有効（Ｖａｌｉｄ）である場合が存在するためである。この冗長度は、ビタビ複合器１０５等のデータ判定器内に設けられたＦＩＦＯバッファによって取り除かれる。
【００７８】図９は、図１の実施例と、図１１のディジタルＰＬＬ回路１０３との連係動作例を示す。図９（ａ）は、ディジタルＰＬＬ回路１０３および０゜位相サンプル値補間器１０４への入力信号のアナログ表現である。ビットレートがＰＬＬの中心周波数（固定周波数のサンプリングレートの１／２）よりも４％ほど低い場合に相当する正弦波である。これを固定クロックでサンプリングして得られたサンプルＳkが、図９（ｂ）に示されている。
【００７９】ディジタルＰＬＬ回路１０３は、図９（ｂ）に示されたＳkから瞬時位相ΔＰkを計算する。瞬時位相ΔＰkは、図９（ｄ）に示されているように、入力信号周波数が低いため、瞬時位相ΔＰkは、時間の経過とともに、ｍｏｄｕｌｏ（１６）で小さくなり、のこぎり波状に変化する。ディジタルＰＬＬ回路１０３は、内部位相を修正しつつ、瞬時位相ΔＰkに追従し、位相Ｐkを出力する。図９（ｆ）に示されているように、位相Ｐkものこぎり波状に変化し、入力信号の位相推移に追従する。
【００８０】図９（ｅ）に示されているように、有効信号Ｖkは、通常、１サンプルおきに有効（Ｖａｌｉｄ）と無効（Ｉｎｖａｌｉｄ）とを繰り返す。これは、平均して２タイムスロットに１回しか０゜位相データ点が存在しないからである。しかし、入力信号がゆっくり変化するのに対応するために、２５サンプルに１回は、無効を２回連続させている。
【００８１】図９（ｃ）は、０゜位相サンプル値補間器１０４の出力Ｓ0kを示す。図９（ｃ）中、有効なサンプルには、丸印が付されている。これらの出力サンプルは、ほぼ−１，０，＋１のいずれかであり、本来の０゜位相データ値と一致している。すなわち、このことは、入力信号周波数とＰＬＬ中心周波数とがずれているにもかかわらず、本発明により、正しく位相同期と０゜位相データ値の補間が行われていることを意味する。これに対し、入力サンプルＳkにおいては、有効なサンプルが、必ずしも正しいデータ値になっていない。例えば、Ｓ10、Ｓ12、Ｓ14は、データ値−１，０＋１と全く一致しない。
【００８２】上記実施例においては、データ検出のために、ビタビ復号器を使用したが、単純な閾値との比較によるデータ検出器を使用しても良い。
【００８３】上記実施例は、ＰＲＳ（１，０，−１）に関するものであるが、本発明は、これに限定されず、ＰＲＳ（１，−１）にも適用できる。
【００８４】また、本発明は、ディジタル磁気記録再生装置のほか、ディジタル通信装置等種々の装置に利用できる。
【００８５】
【発明の効果】本発明のデータ検出装置によれば、補間器が、サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間し、抽出手段が、補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出すようにしたので、データ検出装置内の全ての構成要素ブロックを、同一の固定クロックで同期動作するディジタル信号処理回路で実現できるから、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できる。また、従来、異なるチップに分割して配置されていたデータ検出装置、ＥＣＣ復号器、コントローラ、およびインターフェース回路等を、同一ＬＳＩチップ上に容易に形成できる。従って、装置全体の小型化および低コスト化を実現できる。また、大規模ＬＳＩ化の際の設計およびテストが容易となる。さらに、アナログ外付け部品が不要となり、無調整化を図ることができるとともに、経年変化も小さい。
【図面の簡単な説明】
【図１】本発明のデータ検出装置の一実施例の構成を示すブロック図である。
【図２】図１の実施例の動作例を示す波形図である。
【図３】図１の実施例の各部の信号のパワースペクトラム密度の例を示す図である。
【図４】図１の実施例において補間計算の簡略化を行った場合の信号記号の定義を示す説明図である。
【図５】図４の各記号によって示される信号の時間関係を示す説明図である。
【図６】リアルタイム可変係数ＦＩＲフィルタを示すブロック図である。
【図７】式１５の簡略化補間演算を実行するハードウェア構成例を示すブロック図である。
【図８】図７の各ＲＯＭの出力係数を示す図である。
【図９】図１の実施例と、図１１のディジタルＰＬＬ回路１０３との連係動作例を示す波形図である。
【図１０】ディジタル磁気ディスク記録再生装置の例を示すブロック図である。
【図１１】図１０のデータ検出装置９５の一構成例を示すブロック図である。
【図１２】図１１のディジタル位相ロックループ回路１０３の一構成例を示すブロック図である。
【図１３】図１１のディジタル位相ロックループ回路１０３におけるＰＲＳ（１，０−１）再生信号波形からの瞬時位相データ検出の原理を示す説明図である。
【図１４】信号波形のゼロクロス点が常に０゜位相に対応する一例のアイパターンを示す波形図である。
【図１５】ＰＲＳ（１，０，−１）チャネルからの再生信号の一例のアイパターンを示す波形図である。
【図１６】ＰＲＳ（１，０，−１）チャネルからの再生信号波形における等化出力サンプルと０゜位相データとの関係を示す説明図である。
【符号の説明】
１０ オーバーサンプリング部
１１ 補間フィルタ部
１２ リサンプリング部
９５ データ検出装置
１０３ ディジタル位相ロックループ回路
１０４ ０゜位相サンプル値補間器
１０５ ビタビ復号器
【０００１】
【産業上の利用分野】本発明は、例えばディジタル磁気記録装置等に使用されるチャネルからの再生信号のデータを検出するデータ検出装置に関する。
【０００２】
【従来の技術】従来、チャネルからの再生信号を観測してビタビ復号を行うことにより、再生信号のデータを検出するデータ検出装置が提案されている。ビタビ復号器には、（１）本来のデータ存在時刻（すなわち「０゜位相」）における信号レベル値のサンプル、（２）再生信号に含まれるノイズを平均化した時の０゜位相信号レベル平均値、の２つを与える必要がある。
【０００３】このため、データ検出装置は、０゜位相に同期するための位相ロックループ（以下、「ＰＬＬ」と称す）と、信号レベル平均値追従回路を有しなければならない。そこで、従来は、確率的最急降下アルゴリズムにより、サンプリング位相とゲインを制御することにより、上記２つの機能を実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の従来のデータ検出装置においては、入力再生信号のジッタにより、サンプリング位相が揺らぎ、ビタビ復号器や後段のデコーダ等のディジタル回路が、この揺らぎに従って動作せざるを得ない。従って、特に、高速動作する回路の設計が難しく、またＬＳＩ化した回路のテストが困難である等の問題点があった。
【０００５】本発明は、このような状況に鑑みてなされたものであり、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できるデータ検出装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のデータ検出装置は、チャネルからの再生信号をサンプリングしてサンプルを出力するサンプリング回路と、このサンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間する補間器（例えば、実施例の補間フィルタ部１１）と、この補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出す抽出手段（例えば、実施例のリサンプリング部１２）とを備えることを特徴とする。
【０００７】
【作用】上記構成の本発明のデータ検出装置においては、サンプリング回路が、チャネルからの再生信号をサンプリングしてサンプルを出力し、補間器が、サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間し、抽出手段が、補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出す。従って、全ての処理を、ジッタを含む再生デ−タとは同期しない固定クロックに基づいて行うことができるので、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できる。
【０００８】
【実施例】図１は、本発明のデータ検出装置の一実施例の構成を示す。この実施例の説明に入る前に、本発明を利用できるディジタル磁気ディスク記録再生装置について説明する。
【０００９】図１０は、データの流れから見たディジタル磁気ディスク記録再生装置を示すブロック図である。ホストコンピュータ８０からハードディスクドライブ（ＨＤＤ）サブシステム９０にデータを記録する場合には、まず、ホストコンピュータ８０からバスインターフェースを介してＨＤＤサブシステム９０内部のコントローラ９１にデータが送られ、コントローラ９１はこのデータを磁気ディスクに記録できるフォーマットにあてはめ、さらに磁気記録再生チャネルに適合する変調を施して、記録アンプ９２に送る。記録アンプ９２はヘッドディスクアセンブリ９３内部の磁気ヘッドに記録電流を流して、データの記録が行われる。なおヘッドディスクアセンブリ９３は、データを記録する磁気ディスク、記録再生ヘッド、ヘッド移動機構およびスピンドルモータ等からなる機構ブロックである。
【００１０】データを再生する場合は、ヘッドディスクアセンブリ９３において磁気ディスク上の記録磁化パターンが磁気再生ヘッドにより読み出され、再生アンプ９４により再生信号として増幅され、データ検出装置９５において、ディジタルデータに戻される。このディジタルデータは、さらにコントローラ９１でチャネル変調の復調やフォーマットの解除が行われ、バスインターフェースを介してホストコンピュータ８０に送られる。
【００１１】本発明は、図１０の磁気記録再生装置のうちデータ検出装置９５において利用可能なものである。
【００１２】本発明を利用できるデータ検出装置９５は、例えば、図１１に示されているように、再生アンプ９４の出力を受けてエンベロープレベル一定の信号を出力するアナログＡＧＣアンプ１００と、このアンプ１００の出力信号をディジタル信号に変換するＡ／Ｄ変換器１０１と、この変換器１０１の出力信号を等化するトランスバーサル型等化器（ＦＩＲフィルタ）１０２と、この等化器１０２の出力Ｓkを受けて０゜位相クロックを抽出して、０゜位相データすなわちデータ存在点の位相Ｐkを出力するディジタルＰＬＬ回路１０３と、等化器１０２の出力およびディジタルＰＬＬ回路１０３の出力を受けて、データ存在点（０゜位相）における信号振幅レベルＳ0kを出力する０゜位相サンプル値補間器１０４と、この補間器１０４から出力される信号振幅レベルＳ0kに基づいて、最尤復号を行ってデータ判定を行い、検出データｄkを出力するビタビ復号器１０５とを含んで構成される。
【００１３】補間器１０４の出力Ｓ0kは、サンプリング間隔Ｔsに１回ずつ出力されるので、平均して２サンプルに１つしか０゜位相に該当しない。補間器１０４の出力Ｓ0kが、データ判定対象となる０゜位相振幅レベル値か否かを示す信号として、ディジタルＰＬＬ回路１０３から有効信号Ｖkが、ビタビ復号器１０５に供給される。ビタビ復号器１０５は、Ｖk＝１となる時刻においてのみ、データ判定動作を行えば良い。
【００１４】データ検出装置９５においては、Ａ／Ｄ変換器１０１以降全ての回路がディジタル信号処理を行う。また、データ検出の動作速度は、通常１０Ｍｂｉｔｓ／ｓｅｃ以上の高速である。従って、回路規模を小さくするためには、装置内部の各部の信号データ表現を固定小数点にするのが一般的であり、かつ信号語長を必要最小限に抑えることが必要である。ところが、信号語長を短くすると、装置各部で表現できる信号のダイナミックレンジが小さくなり、再生信号レベルに大きな変動があると、オーバフローが生じてしまう。アナログＡＧＣアンプ１００は、再生信号レベルをほぼ一定に保ち、データ検出装置９５内部のオーバフローを防止する。
【００１５】Ａ／Ｄ変換器１０１は、ＡＧＣアンプ１００からのアナログ再生信号をチャネルビットレートの定数倍のサンプリング周波数ｆsでサンプリングし所定の信号語長に量子化する。実施例は、最も簡単な場合であるサンプリング周波数ｆsがチャネルビットレートの２倍の場合である。
【００１６】等化器１０２は、磁気記録チャネルの帯域制限特性などによる符号間干渉を除去する。例えばトランスバーサル型などの線形等化器を使用してディジタル信号処理回路で実現できる。
【００１７】ディジタルＰＬＬ回路１０３は、固定クロックでサンプリングされた信号サンプル値Ｓkに基づいて、データ存在点の位相Ｐkに同期する回路である。ディジタルＰＬＬ回路１０３については、特願平３−３０６６４３号に詳しく開示されているので、ここでは、図１２１２に概略的構成を示し、簡単に説明するだけにとどめる。
【００１８】図１２を参照するに、瞬時位相計算部１１０から説明する。瞬時位相計算部１１０は、入力として、時刻ｔ＝ｋＴsにおけるＰＲＳチャネル再生信号のサンプル値Ｓkを受ける。瞬時位相計算部１１０は、入力信号データとは非同期に固定クロックでサンプリングされた連続する２つの信号サンプル値に基づいて、信号サンプルＳkの存在時刻ｔ＝ｋＴsからさかのぼって当該第ｋタイムスロット内の信号波形ゼロクロス点（０゜位相の候補）までの時間である瞬時位相ΔＰkを出力する。単位は、量子化位相数である。
【００１９】瞬時位相ΔＰkは、位相値０を持つ０゜位相から時刻ｋＴsまでの距離であると同時に、時刻ｔ＝ｋＴsが位相上でどの値を持つかを表す。ここで位相上では、３６０゜がデイジタル値２NPLLに相当する。また、１タイムスロット幅の時間Ｔsは、位相上では１８０゜に相当し、量子化位相数を単位とすると２NPLL-1に相当する。
【００２０】瞬時位相ΔＰkは、連続する２つの信号サンプル値ＳkとＳk-1間の信号波形が直線近似できるものと仮定し、（式１）を使用して求める（図１３参照）。
【００２１】
【数１】
【００２２】ただし、２NPLL-1は、１サンプル間隔の位相量子化数である。なお、Ｓk-1＝Ｓkの場合は、分母が０となる問題が発生するが、実は、零交差が存在せずＰＬＬ位相更新が行われないので、ΔＰkを計算する必要はない。
【００２３】瞬時位相ΔＰkは、ＮPLL（図１３の例では、５）ビットの位相データΔＰkとして、ＡＮＤゲート１１１を介してディジタル信号処理型ＰＬＬ１１３に入力される。
【００２４】次に、０゜位相対応瞬時位相データ選出部１１２について説明する。瞬時位相ΔＰkは、信号波形がゼロクロスする場合には、常に計算されるものである。従って、チャネル符号法によっては、本来のデータが存在する０゜位相ではない点において計算されたものである場合がある。例えば、図１４に示すようアイパターンを呈するチャネル符号化の場合には、全てのゼロクロス点が０゜位相に対応するが、図１５に示すようアイパターンを呈するパーシャルレスポンス（以下、ＰＲＳと称す）（１，０，１）の場合等では、０゜位相以外にも逆位相でゼロクロスする場合がある。従って、何らかの手段によって、真の０゜位相における瞬時位相計算出力だけを選別なければならない。このため、例えばＰＲＳ（１，０，１）の場合には、３値レベル予測部１１２Ａによって仮データを検出し、位相制御信号生成部１１２Ｂが、仮データに基づいて０゜位相と判定した瞬時位相ΔＰkに対して位相制御信号ｍｏｄｉｆｉｙ＿Ｐkを出力する。これにより、選別された瞬時位相ΔＰkのみが、ＡＮＤゲート１１１を介してディジタル信号処理型ＰＬＬ回路１１３に供給可能となる。
【００２５】次に、ディジタル信号処理型ＰＬＬ回路１１３について説明する。このＰＬＬ回路１１３は、ディジタル信号処理で実現した１次位相同期ループであり、入力された瞬時０゜位相に追従するべく、内部位相データＰkを更新していく。ディジタル信号処理型ＰＬＬ回路１１３は、ディジタルループフィルタ１１５と、このフィルタ１１５から出力される位相データＰkを１サンプリング時間間隔遅延させて内部位相データＰk-1を出力する内部位相レジスタ１１６と、このレジスタ１１６から出力される内部位相データＰk-1と、ＡＮＤゲート１１１から供給される瞬時０゜位相とを加算する加算器１１４とを含んで構成される。位相更新規則は、（式２）に示す通りである。
【００２６】
【数２】
【００２７】図１３に示されているように、ｋ番目のタイムスロット（（ｋ−１）Ｔs＜ｔ≦ｋＴs）は、２NPLL-1個の量子化位相に仮想的に分割されている。時刻の推移に従って、各量子化位相値は、モジュロ（２NPLL）（すなわちｍｏｄｕｌｏ（２NPLL））でインクリメントしていく。ディジタルＰＬＬ回路１０３の出力位相Ｐkは、サンプリング時刻ｔ＝ｋＴs（第ｋタイムスロットの終端時刻）の位相であり、０゜位相時刻での位相値は０である。従って、Ｐkは、固定サンプリング時刻ｔ＝ｋＴsから０゜位相点までの時間（量子化位相単位での距離）を表す。ところで、サンプリングレートは、チャネルデータレートの２倍なので、平均して２タイムスロットに１回しか０゜位相データは存在しない。よって、ディジタルＰＬＬ回路８３から、０゜位相データの有無を示す有効信号Ｖkが、次の（式３）に従って生成される。
【００２８】
【数３】
【００２９】０゜位相データＰkおよび有効信号Ｖkは、０゜位相データ存在点のタイムスロット内における位置を示すデータとして、０゜位相サンプル値補間器１０４に供給される。
【００３０】次に、本発明によるデータ検出装置の実施例すなわち０゜位相サンプル値補間器１０４の実施例の動作原理および構成について説明する。
【００３１】本発明のデ−タ検出装置では、等化、位相同期など全ての処理が、再生デ−タとは非同期のサンプルに基づいて行われる。このため、等化後サンプル系列から、補間によりデ−タ判定に必要な０゜位相信号値を計算する。補間器には、オーバーサンプリング補間フィルタを用いた方法を採用する。
【００３２】まず、等化器出力サンプルを２NPLL-1倍ゼロ詰めオ−バ−サンプリングする。このオ−バ−サンプル系列を、カットオフ周波数がｆs／２の直線位相ＦＩＲ−ＬＰＦ（ローパスフィルタ）で補間フィルタリングすれば、各量子化位相における信号レベルが計算できる。これら量子化位相のうちどれかが０゜位相であるので、そこにおける補間後信号サンプルのみをリサンプリングして、ビタビ復号器１０５等のデ−タ判定器に供給する。
【００３３】実際には、全ての量子化位相において補間フィルタリングをする必要はなく、デ−タ判定に必要な０゜位相においてのみ、補間フィルタリング演算を行うのみでよい。
【００３４】本発明の本質的特徴は、等化、位相同期など全ての処理がジッタを含む再生デ−タとは同期しない固定クロックにもとづいて行われることである。そのため殆どの場合、等化出力サンプルは、本来の再生デ−タとして意味のある０゜位相サンプルには一致しない。ところが、最終段でのビタビ復号等のデータ判定のためには、０゜位相における等化後信号サンプルが必要である。
【００３５】サンプルと０゜位相との関係は、図１６に示されている。ここで、何らかの計算手段によって、当該タイムスロットの前後の複数サンプルと０゜位相指示値Ｐkに基づき、０゜位相での信号サンプル値を求める必要がある。
【００３６】０゜位相サンプル値補間を行うための手法としては、Ｎｅｗｔｏｎ補間公式を用いる方法などが考えられるが、次数が小さい場合には、補間精度が良くないといわれている。
【００３７】そこで、ディジタルオ−ディオ機器などで用いられているサンプリングレ−ト変換器にヒントを得て、オ−バ−サンプリングフィルタを応用する方法を発明した。ここで必要なのはサンプリングレ−ト変換ではなく、いわばサンプリング位相変換であるが、周波数変化の積分が位相変化であることから分かるように、両者は、同一事象を異なる見地から眺めているだけである。よって、同一原理が適用できる。また、実質的にディジタル磁気記録再生信号は帯域制限されていると見なせるので、ディジタル信号処理理論に基礎を置く本方法が適当と言える。
【００３８】図１は、本発明のデータ検出装置の一実施例の構成を示し、図２は、図１の実施例の動作例を示し、図３は、図１の実施例の各部の信号のパワースペクトラム密度の例を示す。
【００３９】オ−バ−サンプリング部１０は、入力信号サンプルを本来のサンプルレ−トｆsの２NPLL-1倍の速度で０詰めオ−バ−サンプリングする。これにより、図２R>２（ｂ）の波形が得られる。本来の入力サンプルの存在点以外のサンプルは０であり、実質上は、入力サンプル系列と変わらない。このスペクトラムは、図３（ａ）に示されているように、周波数軸上を周期ｆsで繰り返す。
【００４０】補間フィルタ部１１は、２NPLL-1・ｆsのクロックで動作するＦＩＲ−ＬＰＦであり、オーバーサンプリング部１０の出力に対して補間フィルタリングを行う。これにより、０詰めされていた点のサンプル値が計算され、補間される。時間軸上では、図２（ｃ）に示されるインパルス応答が、オ−バ−サンプル後系列の非０サンプルに畳み込みされ、図２（ｄ）に示されている補間後サンプル列となる（図２（ｄ）では、見安くするため、離散サンプル列を連続表現している）。
【００４１】図２（ａ）の入力系列から見て図２（ｄ）の補間出力系列が遅延しているのは、補間フィルタ部１１の群遅延によるものである。遅延量はインパルス応答長の１／２である。
【００４２】図３（ｂ）に示されているように、補間フィルタ部１１は、周期ｆsで繰り返す入力信号スペクトラムをカットオフ周波数ｆ／２のＬＰＦで、切り取るように動作する。 以上で、入力サンプル系列の間のサンプル点が補間され、サンプリング周波数が見かけ上２NPLL-1倍に上げられた系列が作られることになる。
【００４３】次に、リサンプリング部１２について説明する。補間後系列のサンプルのうちのどれかが、０゜位相サンプルである。これは平均して２Ｔs［Ｓｅｃ］に１つ存在する（ここで、１Ｔs＝１／ｆs）。すなわち、２NPLL個の補間後サンプルのうち、平均して１つである。どれが０゜位相サンプルかは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３の出力する位相Ｐkにより各タイムスロットＴs毎に指示される。そこで、位相Ｐkにおける補間後サンプルをリサンプリングしてやれば、ビタビ復号器１０５に必要な０゜位相サンプルが得られる（但し、Ｐkはアナログ量としての真の０゜位相を１Ｔs当たり、２NPLL-1個に量子化したものである。よって厳密には、補間により得られるのは、真の０゜位相デ−タ振幅値にもっとも近い量子化位相サンプル値である。）。リサンプリング部１２の出力は、Ｄ型フリップフロップ１３のＤ入力に供給される。
【００４４】リサンプリングにより、周波数軸上スペクトラム分布は変化する。リサンプリング周期は、ジッタによる再生信号のチャネルビットレ−ト変動により、固定クロックのＴsよりも短くなったり、長くなったりする。今、リサンプリング周波数が少し高くなり、ｆs＋Δｆになると、図３（ｃ）に示すように、スペクトラム分布は引き延ばされたようになる。リサンプリング周波数が少し低くなったときは、図３（ｄ）に示すように、スペクトラム分布が逆に圧縮される。
【００４５】次に、リサンプリングを考慮した補間計算簡略化について説明する。これまで、原理に忠実に補間原理を述べてきた。しかし、実際には補間フィルタ部１１は、０詰めされた、殆どのものが０のサンプル系列を対象に畳み込み演算を行うわけであり、値が０のサンプルに対する演算を省略すれば、計算量をかなり減らせる。
【００４６】今、図４の補間原理ブロック図に示すように記号を付ける。時間インデックスｉ，ｊ，ｋの関係は、図５に示されている。ｋは、Ａ／Ｄ変換器１０１のサンプリングクロック（すなわちデータ検出装置９５全体のマスタ−クロック）に対応し、ｉおよびｊは、１タイムスロット内部にディジタルＰＬＬ回路１０３により仮想的に設定されている量子化位相に対応する時刻である。
【００４７】まず、補間原理の各処理ステップにおける信号サンプルの関係を以下に数式表現する。
【００４８】［ステップ−１］０詰めオーバーサンプリング入力信号サンプルの存在時刻のみ、非０サンプルが出力され、その他の時刻では０が詰められるので、
【００４９】
【数４】
【００５０】
【数５】
【００５１】［ステップ−２］補間フィルタリング０詰めオ−バ−サンプリングされたサンプル系列ｘiに対して、補間フィルタ部１１のインパルス応答ｈiが畳み込みされる。補間フィルタ部１１の次数を偶数Ｎとする時、
【００５２】
【数６】
【００５３】ここで、ＨはＮ次インパルス応答ベクトルであり、Ｘはオ−バ−サンプル後信号サンプルベクトルである。
【００５４】
【数７】
【００５５】
【数８】
【００５６】［ステップ−３］リサンプリング１タイムスロットにおいて、Ｓkの存在時刻ｋからさかのぼって０゜位相サンプルＳ0kに至るまでの距離（時間差あるいは位相差）がＰkである。これは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３の出力位相である。リサンプル部１２は、Ｐkの値に従って補間フィルタ出力系列から、０゜位相サンプルＳ0kを選び出し、出力する。
【００５７】
【数９】
【００５８】［補間演算の簡略化］実際には、０゜詰め後のサンプルｘi＝０の場合は、補間フィルタリング演算（式７）における係数乗算と累加算は不要だから、演算は大幅に簡略化される。（式６）と（式９）より、リサンプリング後の０゜位相サンプルは、（式１０）で示されるようになる。
【００５９】
【数１０】
【００６０】ここで、（式５）よりｘ（２NPLL-1・ｋ−Ｐk−ｉ）は、２NPLL-1・ｋ−Ｐk−ｉが２NPLL-1の整数倍である時を除き、０である。すなわち、ある整数ｎに対して、
【００６１】
【数１１】
【００６２】よって、ｉが次の条件を満たす時のみ、係数ｈiの乗算を行えば良い。
【００６３】
【数１２】
【００６４】この時、オ−バ−サンプル後信号サンプルｘは、入力サンプルＳnに等しくなる。
【００６５】
【数１３】
【００６６】以上から、補間原理の３ステップは、次の１ステップに集約することができる。
【００６７】
【数１４】
【００６８】当該タイムスロット（ｋ＝０）にのみ着目すると、補間出力を得るのに必要な演算は、次の（式１５）のようになる。
【００６９】
【数１５】
【００７０】従って補間演算は、Ｎ次ＦＩＲフィルタ係数ベクトルｈを２NPLL-1毎に間引いたものを入力信号サンプルに畳み込むだけで良い。ここで、間引きの位相が、Ｐkにより指示される。すなわち補間器は、図６に示されるように、係数ベクトルｈを位相データＰkに基づいて選択するスイッチ２０と、スイッチ２０の出力ｈPkと入力信号ベクトルＳとの内積演算手段２１とを含むＮ／（２NPLL-1）次のリアルタイム可変係数ＦＩＲフィルタに簡略化することができる。
【００７１】［簡略演算のためのハ−ドウエア構成］（式１５）を実行するための補間ハ−ドウエアは、リアルタイムに係数ベクトルｈが入れ換えられるＦＩＲフィルタであれば良い。係数ベクトルｈのセットは、補間フィルタ部１１の設計が終われば直ちに与えられ、後で変更する必要はない。よって、各タップ係数をＲＯＭテ−ブルに記憶させ、位相デ−タＰkにより各ＲＯＭテ−ブルのアドレスを一斉に切り換えれば良い。
【００７２】図７は、（式１５）の簡略化補間演算を実行するハ−ドウエア構成例を示す。パラメ−タは、次のように設定した。
Ｎ＝１２８，ＮPLL＝５，２NPLL-1＝１６２NPLL-1種類の係数を記憶するＲＯＭテ−ブルにより、ＦＩＲフィルタの各タップ係数が与えられる。各ＲＯＭに記憶されるデ−タすなわち出力係数を図８に示す。各ＲＯＭに記憶されるデータは、原理上のＮ次ＦＩＲフィルタのインパルス応答を、長さ２NPLL-1＝１６ずつ切り取ったものである。各ＲＯＭのアドレスは、ディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３から与えられる位相デ−タＰkに従って一斉に切り替えられ、補間と同時にリサンプリングが行われる。ここで、Ｐkは各タイムスロットにおいて変化する可能性があり、係数ＲＯＭアドレスも各タイムスロット内で切り替えが可能でなければならない。
【００７３】また、デ−タの存在する０゜位相は、平均して２タイムスロットに１回しか存在しない。０゜位相が存在しないスロットでは、Ｐkは当該時刻ｋから隣のスロットに存在する０゜位相Ｓ゜k-1までの距離（量子化位相数）を表現しており、その値はＰk-1＋２NPLL-1である。ここでディジタルＰＬＬ回路（Ｄ3ＰＬＬ）１０３からは、あるスロットにおける０゜位相の有無を示すために有効信号Ｖkが出力されている。０゜位相が存在しない（Ｖａｌｉｄでない）スロットに対しても補間フィルタは動作しているため、補間出力が得られる。そのためには、次の場合分けを行って正しいアドレスＡkを計算すれば良い。
【００７４】
【数１６】
【００７５】図７のブロック図においては、（式１６）の計算を実行するために、定数器４２が２NPLL-1を発生し、加算器４１が定数器４２の出力２NPLL-1とＰkとを加算し、スイッチ４３が、有効信号Ｖkに従って、加算器４１の出力と、Ｐkとを切り換えて出力するように構成されている。しかし、実際のディジタルハードウェアにおいては、このアドレス計算は、単にＰkのＭＳＢを無視するだけでよく、特にハードウェアは不要である。
【００７６】図７のブロック図の他の部分について説明すると、縦続接続された７つの遅延回路３１、３２、３３、３４、３５、３６および３７は、入力Ｓkに対してそれぞれ１タイムスロットずつ遅延させる。ＲＯＭ５１、５２、５３、５４、５５、５６、５７および５８は、それぞれ、スイッチ４３から供給されるアドレスに対応したデータすなわち係数を出力する（各係数については、図８参照）。乗算器６１は、入力Ｓkと、ＲＯＭ５１の出力係数とを乗算し、乗算器６２は、遅延回路３１の出力と、ＲＯＭ５２の出力係数とを乗算し、乗算器６３は、遅延回路３２の出力と、ＲＯＭ５３の出力係数とを乗算し、乗算器６４は、遅延回路３３の出力と、ＲＯＭ５４の出力係数とを乗算し、乗算器６５は、遅延回路３４の出力と、ＲＯＭ５５の出力係数とを乗算し、乗算器６６は、遅延回路３５の出力と、ＲＯＭ５６の出力係数とを乗算し、乗算器６７は、遅延回路３６の出力と、ＲＯＭ５７の出力係数とを乗算し、乗算器６８は、遅延回路３７の出力と、ＲＯＭ５８の出力係数とを乗算する。加算器７１は、乗算器６１と６２の出力を加算し、加算器７２は、乗算器６３の出力と加算器７１の出力を加算し、加算器７３は、乗算器６４の出力と加算器７２の出力を加算し、加算器７４は、乗算器６５の出力と加算器７３の出力を加算し、加算器７５は、乗算器６６の出力と加算器７４の出力を加算し、加算器７６は、乗算器６７の出力と加算器７５の出力を加算し、加算器７７は、乗算器６８の出力と加算器７６の出力を加算してＳ0kを出力する。
【００７７】無効（Ｉｎｖａｌｉｄ）なスロットに対して補間演算しても、それはデータ判定には使用されない。その意味で、補間器の演算の約１／２は、冗長である。これは、本発明の原理上、隣接する２つのタイムスロットが有効（Ｖａｌｉｄ）である場合が存在するためである。この冗長度は、ビタビ複合器１０５等のデータ判定器内に設けられたＦＩＦＯバッファによって取り除かれる。
【００７８】図９は、図１の実施例と、図１１のディジタルＰＬＬ回路１０３との連係動作例を示す。図９（ａ）は、ディジタルＰＬＬ回路１０３および０゜位相サンプル値補間器１０４への入力信号のアナログ表現である。ビットレートがＰＬＬの中心周波数（固定周波数のサンプリングレートの１／２）よりも４％ほど低い場合に相当する正弦波である。これを固定クロックでサンプリングして得られたサンプルＳkが、図９（ｂ）に示されている。
【００７９】ディジタルＰＬＬ回路１０３は、図９（ｂ）に示されたＳkから瞬時位相ΔＰkを計算する。瞬時位相ΔＰkは、図９（ｄ）に示されているように、入力信号周波数が低いため、瞬時位相ΔＰkは、時間の経過とともに、ｍｏｄｕｌｏ（１６）で小さくなり、のこぎり波状に変化する。ディジタルＰＬＬ回路１０３は、内部位相を修正しつつ、瞬時位相ΔＰkに追従し、位相Ｐkを出力する。図９（ｆ）に示されているように、位相Ｐkものこぎり波状に変化し、入力信号の位相推移に追従する。
【００８０】図９（ｅ）に示されているように、有効信号Ｖkは、通常、１サンプルおきに有効（Ｖａｌｉｄ）と無効（Ｉｎｖａｌｉｄ）とを繰り返す。これは、平均して２タイムスロットに１回しか０゜位相データ点が存在しないからである。しかし、入力信号がゆっくり変化するのに対応するために、２５サンプルに１回は、無効を２回連続させている。
【００８１】図９（ｃ）は、０゜位相サンプル値補間器１０４の出力Ｓ0kを示す。図９（ｃ）中、有効なサンプルには、丸印が付されている。これらの出力サンプルは、ほぼ−１，０，＋１のいずれかであり、本来の０゜位相データ値と一致している。すなわち、このことは、入力信号周波数とＰＬＬ中心周波数とがずれているにもかかわらず、本発明により、正しく位相同期と０゜位相データ値の補間が行われていることを意味する。これに対し、入力サンプルＳkにおいては、有効なサンプルが、必ずしも正しいデータ値になっていない。例えば、Ｓ10、Ｓ12、Ｓ14は、データ値−１，０＋１と全く一致しない。
【００８２】上記実施例においては、データ検出のために、ビタビ復号器を使用したが、単純な閾値との比較によるデータ検出器を使用しても良い。
【００８３】上記実施例は、ＰＲＳ（１，０，−１）に関するものであるが、本発明は、これに限定されず、ＰＲＳ（１，−１）にも適用できる。
【００８４】また、本発明は、ディジタル磁気記録再生装置のほか、ディジタル通信装置等種々の装置に利用できる。
【００８５】
【発明の効果】本発明のデータ検出装置によれば、補間器が、サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間し、抽出手段が、補間器によって補間された信号値のうち、再生信号のデータ存在点の位相に一致する信号値を取り出すようにしたので、データ検出装置内の全ての構成要素ブロックを、同一の固定クロックで同期動作するディジタル信号処理回路で実現できるから、チャネルからの再生信号のジッタの影響を受けずに再生信号のデータを検出できる。また、従来、異なるチップに分割して配置されていたデータ検出装置、ＥＣＣ復号器、コントローラ、およびインターフェース回路等を、同一ＬＳＩチップ上に容易に形成できる。従って、装置全体の小型化および低コスト化を実現できる。また、大規模ＬＳＩ化の際の設計およびテストが容易となる。さらに、アナログ外付け部品が不要となり、無調整化を図ることができるとともに、経年変化も小さい。
【図面の簡単な説明】
【図１】本発明のデータ検出装置の一実施例の構成を示すブロック図である。
【図２】図１の実施例の動作例を示す波形図である。
【図３】図１の実施例の各部の信号のパワースペクトラム密度の例を示す図である。
【図４】図１の実施例において補間計算の簡略化を行った場合の信号記号の定義を示す説明図である。
【図５】図４の各記号によって示される信号の時間関係を示す説明図である。
【図６】リアルタイム可変係数ＦＩＲフィルタを示すブロック図である。
【図７】式１５の簡略化補間演算を実行するハードウェア構成例を示すブロック図である。
【図８】図７の各ＲＯＭの出力係数を示す図である。
【図９】図１の実施例と、図１１のディジタルＰＬＬ回路１０３との連係動作例を示す波形図である。
【図１０】ディジタル磁気ディスク記録再生装置の例を示すブロック図である。
【図１１】図１０のデータ検出装置９５の一構成例を示すブロック図である。
【図１２】図１１のディジタル位相ロックループ回路１０３の一構成例を示すブロック図である。
【図１３】図１１のディジタル位相ロックループ回路１０３におけるＰＲＳ（１，０−１）再生信号波形からの瞬時位相データ検出の原理を示す説明図である。
【図１４】信号波形のゼロクロス点が常に０゜位相に対応する一例のアイパターンを示す波形図である。
【図１５】ＰＲＳ（１，０，−１）チャネルからの再生信号の一例のアイパターンを示す波形図である。
【図１６】ＰＲＳ（１，０，−１）チャネルからの再生信号波形における等化出力サンプルと０゜位相データとの関係を示す説明図である。
【符号の説明】
１０ オーバーサンプリング部
１１ 補間フィルタ部
１２ リサンプリング部
９５ データ検出装置
１０３ ディジタル位相ロックループ回路
１０４ ０゜位相サンプル値補間器
１０５ ビタビ復号器
【特許請求の範囲】
【請求項１】 チャネルからの再生信号をサンプリングしてサンプルを出力するサンプリング回路と、前記サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間する補間器と、前記補間器によって補間された信号値のうち、前記再生信号のデータ存在点の位相に一致する信号値を取り出す抽出手段とを備えることを特徴とするデータ検出装置。
【請求項１】 チャネルからの再生信号をサンプリングしてサンプルを出力するサンプリング回路と、前記サンプリング回路から出力されるサンプルに基づいて、その間の信号値を補間する補間器と、前記補間器によって補間された信号値のうち、前記再生信号のデータ存在点の位相に一致する信号値を取り出す抽出手段とを備えることを特徴とするデータ検出装置。
【図１】
【図２】
【図４】
【図５】
【図６】
【図１４】
【図１５】
【図３】
【図１６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１３】
【図１２】
【図２】
【図４】
【図５】
【図６】
【図１４】
【図１５】
【図３】
【図１６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１３】
【図１２】
【公開番号】特開平５−２２７０４２
【公開日】平成５年（１９９３）９月３日
【国際特許分類】
【出願番号】特願平４−５９７０９
【出願日】平成４年（１９９２）２月１４日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成５年（１９９３）９月３日
【国際特許分類】
【出願日】平成４年（１９９２）２月１４日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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