データ転送回路
【課題】 ＭＣＰのＬＳＩチップ間において、１本のパターン配線で複数の信号を転送することができるデータ転送回路を提供する。
【解決手段】 複数の送信データＳｉ（例えば、ｉ＝０〜３）に対応して２段のＦＦ１１ｉ，１３ｉからなるシフトレジスタを設け、システムクロックＣＬＫを１／４に分周した分周クロックＣＫＤで保持する。ＥＯＲ１５ｉとＯＲ１６で送信データＳｉの変化を検出したときに、その分周クロックＣＫＤの期間だけ検出信号ＤＥＴを出力し、システムクロックＣＬＫを転送クロックＣＫＴとして出力する。送信側回路１０では、カウンタ１８で転送クロックＣＫＴをカウントし、カウント値に基づいて送信データＳｉを時分割多重化して転送データＴＸＤを出力する。受信側回路２０では、カウンタ２２で転送クロックＣＫＴをカウントし、そのカウント値に基づいて転送データＴＸＤを分離する。
【解決手段】 複数の送信データＳｉ（例えば、ｉ＝０〜３）に対応して２段のＦＦ１１ｉ，１３ｉからなるシフトレジスタを設け、システムクロックＣＬＫを１／４に分周した分周クロックＣＫＤで保持する。ＥＯＲ１５ｉとＯＲ１６で送信データＳｉの変化を検出したときに、その分周クロックＣＫＤの期間だけ検出信号ＤＥＴを出力し、システムクロックＣＬＫを転送クロックＣＫＴとして出力する。送信側回路１０では、カウンタ１８で転送クロックＣＫＴをカウントし、カウント値に基づいて送信データＳｉを時分割多重化して転送データＴＸＤを出力する。受信側回路２０では、カウンタ２２で転送クロックＣＫＴをカウントし、そのカウント値に基づいて転送データＴＸＤを分離する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一パッケージ内にある２つの大規模集積回路（以下、「ＬＳＩ」という）チップ間で、１本の信号線を使用して複数のデータを転送するデータ転送回路に関するものである。
【背景技術】
【０００２】
図２は、従来のマルチチップパッケージ（以下、「ＭＣＰ」という）におけるデータ転送回路の概念図である。
【０００３】
ＭＣＰは、１つのパッケージ１内に、複数のＬＳＩチップ２，３を実装したものである。ＬＳＩチップ２，３は基盤４の上に配置され、この基盤４には複数のパターン配線５が形成されている。ＬＳＩチップ２，３間の接続は、各ＬＳＩチップ２，３から基盤４上の対応するパッド６にワイヤー７でボンディング接続することによって行われる。パッド６の間は、それぞれパターン配線５で接続されているので、各ＬＳＩチップ２，３を対応するパッド６にボンディング接続すれば、配線が完了する。
【０００４】
【特許文献１】特開２００２−１０８８１０号公報
【特許文献２】特開２００３−２５６３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記ＭＣＰのデータ転送回路は、ＬＳＩチップ２，３間で転送する信号の数だけ、パターン配線５が必要である。従って、転送する信号の数が多くなると、これに比例して基盤４上のパターン配線５とパッド６の数が増えることになる。パッド６のサイズは、ボンディング接続するために必要な面積となるため、ＬＳＩチップ上の配線よりもかなり大きい。このため、１つのパッケージに実装できるパッドの数には限界があり、その数を越える信号を転送することができなかった。
【０００６】
本発明は、ＭＣＰのＬＳＩチップ間において、１本のパターン配線で複数の信号を転送することができるデータ転送回路を提供すること目的としている。更に、本発明は、送信側の信号が変化した時にのみ、データ送受信を行うことにより、データ転送回路の消費電力を低減することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、同一パッケージ内に配置された２つの集積回路チップ間で１本の信号線を用いて複数のデータを転送するために、データ送信側の集積回路チップに設けられて前記複数のデータを時分割多重化して出力する送信側回路と、データ受信側の集積回路チップに設けられて前記送信側回路から送られてきた前記時分割多重化された複数のデータを個々のデータに分離する受信側回路とで構成されるデータ転送回路において、送信側回路を次のように構成している。
【０００８】
即ち、この送信側回路は、クロック信号を１／Ｎ（但し、Ｎは複数）に分周して分周クロックを生成する分周手段と、Ｎ個の送信データを前記分周クロックに同期して保持するデータ保持手段と、前記データ保持手段に保持された送信データとその前の分周クロックに同期して保持された送信データとを比較し、変化があった場合に次の分周クロックが与えられるまでの間、変化検出信号を出力する変化検出手段と、前記変化検出信号が与えられている間、前記クロック信号を転送クロックとして出力するゲート手段と、前記転送クロックをカウントしてそのカウント値を送信側選択信号として出力する送信側カウント手段と、前記データ保持手段に保持された前記Ｎ個の送信データを前記送信側選択信号に従って順次選択し、時分割多重化して出力する多重化手段とを備えている。
【発明の効果】
【０００９】
本発明では、データ保持手段によって分周クロック毎に送信データを保持すると共に、変化検出手段によって保持したデータに変化があるか否かを検出し、変化があったときにゲート手段から転送クロックを出力し、この転送クロックに従って送信データを時分割多重化して出力するようにしている。これにより、１本の信号線で複数のデータを転送することができ、かつ送信データが変化していないときにはデータ転送が行われないので、データ転送回路の消費電力を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
送信側回路に対する受信側回路として、例えば、Ｎ個の送信データに対応して設けられたＮ個のデータラッチ手段と、転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、送られてきた時分割多重化されたＮ個の送信データを受信側選択信号に基づいて分離して対応するデータラッチ手段に与える分離手段とを設ける。
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図１は、本発明の実施例１を示すデータ転送回路の構成図である。
このデータ転送回路は、ＭＣＰ上のＬＳＩチップ間で、１本の信号線（パターン配線）を用いて複数のデータを時分割多重化して転送するもので、送信側チップに設けられる送信側回路１０と、受信側チップに設けられる受信側回路２０で構成されている。ここでは、転送するデータの数Ｎを４として説明するが、データ数Ｎは任意である。
【００１３】
送信側回路１０は、送信データＳ０，Ｓ１，Ｓ２，Ｓ３をそれぞれ分周クロックＣＫＤのタイミングに同期して保持するフリップフロップ（以下、「ＦＦ」という）１１ｉ（但し、ｉ＝０，１，２，３）を有している。分周クロックＣＫＤは、システムクロックＣＬＫを分周器１２で１／４（＝１／Ｎ）に分周して生成されたものである。各ＦＦ１１ｉの出力側は、それぞれ同様に分周クロックＣＫＤのタイミングで動作するＦＦ１３ｉの入力側に接続されると共に、マルチプレクサ（以下、「ＭＵＸ」という）１４の第０から第３の入力側に接続されている。ＭＵＸ１４は、選択信号ＳＥＬで指定された入力信号を選択して出力するもので、このＭＵＸ１４から受信側回路２０に対して、時分割多重化された転送データＴＸＤが出力されるようになっている。
【００１４】
また送信側回路１０は、ＦＦ１１ｉから出力される信号ＳｉａとＦＦ１３ｉから出力される信号Ｓｉｂを比較して送信データＳｉの変化を検出するための排他的論理和ゲート（以下、「ＥＯＲ」という）１５ｉを有している。各ＥＯＲ１５ｉの出力側は、４入力の論理和ゲート（以下、「ＯＲ」という）１６に与えられ、少なくとも１つの送信データＳｉが変化したときに、このＯＲ１６からレベル“Ｈ”となる検出信号ＤＥＴが出力されるようになっている。
【００１５】
ＯＲ１６の出力側は２入力の論理積ゲート（以下、「ＡＮＤ」という）１７の一方の入力側に接続され、このＡＮＤ１７の他方の入力側にシステムクロックＣＬＫが与えられている。これにより、検出信号ＤＥＴが“Ｈ”のときに、ＡＮＤ１７から転送クロックＣＫＴが出力され、この転送クロックＣＫＴがカウンタ（ＣＮＴ）１８に与えられると共に、受信側回路２０に出力されるようになっている。カウンタ１８は、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬをＭＵＸ１４に与えるものである。
【００１６】
一方、受信側回路２０は、送信側回路１０から転送データＴＸＤが与えられるＭＵＸ２１と、転送クロックＣＫＴが与えられるカウンタ２２を有している。カウンタ２２は、送信側回路１０のカウンタ１８と同様に、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬを出力するものである。選択信号ＳＥＬは、ＭＵＸ２１に与えられるようになっている。ＭＵＸ２１は、第０から第３の出力端子を有し、入力された転送データＴＸＤを選択信号ＳＥＬで選択された出力端子に出力するものである。選択されていない出力端子は、ハイインピーダンス状態となるように構成されている。
【００１７】
ＭＵＸ２１の第０から第３の出力端子には、それぞれ２つのインバータをループ状に接続して構成されたラッチ２３ｉが接続されると共に、ＦＦ２４ｉが接続されている。ＦＦ２４ｉは、ラッチ２３ｉに保持された信号を転送クロックＣＫＴに同期して取り込み、受信データＲｉとして出力するものである。
【００１８】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００１９】
ここでは、送信データＳ２がレベル“Ｌ”から“Ｈ”に変化し、更に、“Ｈ”から“Ｌ”に変化する場合について説明する。なお、この間、送信データＳ０，Ｓ１，Ｓ３は、“Ｌ”のまま変化しないものとする。
【００２０】
システムクロックＣＬＫは分周器１２で１／４に分周され、分周クロックＣＫＤが生成されてＦＦ１１ｉ，１３ｉに供給される。初めは、すべての送信データＳｉが“Ｌ”であるので、各ＦＦ１１ｉ，１３ｉの出力信号は、すべて“Ｌ”となっている。従って、各ＥＯＲ１５ｉから出力される信号Ｓｉｃも“Ｌ”となり、検出信号ＤＥＴも“Ｌ”である。また、カウンタ１８，２２も、リセット信号ＲＳＴでリセットされた状態で、選択信号ＳＥＬは０となっている。
【００２１】
図３の時刻Ｔ１において、送信データＳ２が“Ｌ”から“Ｈ”に変化すると、次の時刻Ｔ２における分周クロックＣＫＤの立ち上がりに同期して、ＦＦ１１２から出力される信号Ｓ２ａが“Ｈ”になる。この時点では、ＦＦ１１２の後段のＦＦ１３２のデータは変化していないので、信号Ｓ２ｂは“Ｌ”である。従って、ＥＯＲ１４２から出力される信号Ｓ２ｃが“Ｈ”となり、ＯＲ１６から出力される検出信号ＤＥＴも“Ｈ”となる。これにより、ＡＮＤ１７によるゲートが開き、システムクロックＣＬＫが転送クロックＣＫＴとして出力される。送信側回路１０のカウンタ１８と受信側回路２０のカウンタ２２では、転送クロックＣＫＴの立ち下がりに同期してカウンタアップ動作が行われ、選択信号ＳＥＬの値は、０から１，２，３の順に増加し、４回目の立ち下がりで０に戻る。
【００２２】
時刻Ｔ３における転送クロックＣＫＴの最初の立ち上がり時点では、選択信号ＳＥＬの値は０である。従って、ＭＵＸ１４ではＦＦ１１０の信号Ｓ０ａが選択され、“Ｌ”の転送データＴＸＤとして受信側回路２０のＭＵＸ２１へ転送されている。ＭＵＸ２１へ与えられる選択信号ＳＥＬも０であるので、このＭＵＸ２１の第０の出力端子には“Ｌ”が出力され、ラッチ２３０に“Ｌ”が保持されている。ここで、転送クロックＣＫＴが立ち上がると、ＦＦ２４０に“Ｌ”が保持され、受信データＲ０は“Ｌ”となる。
【００２３】
時刻Ｔ４において転送クロックＣＫＴが立ち下がると、選択信号ＳＥＬの値は１となり、ＭＵＸ１４でＦＦ１１１の信号Ｓ１ａが選択され、“Ｌ”の転送データＴＸＤが受信側回路２０のＭＵＸ２１へ与えられる。これにより、ＭＵＸ２１の第１の出力端子に“Ｌ”が出力され、ラッチ２３１に“Ｌ”が保持される。そして、次の時刻Ｔ５における転送クロックＣＫＴが立ち上がりで、ＦＦ２４１に“Ｌ”が保持され、受信データＲ１は“Ｌ”となる。
【００２４】
更に、時刻Ｔ６における転送クロックＣＫＴの立ち下がりで選択信号ＳＥＬが２となり、ＦＦ１１２の信号Ｓ２ａ（“Ｈ”）が転送データＴＸＤとして受信側回路２０へ転送され、ラッチ２３２に“Ｈ”が保持される。そして、時刻Ｔ７における転送クロックＣＫＴが立ち上がりで、ＦＦ２４２に“Ｈ”が保持され受信データＲ２は“Ｈ”となる。
【００２５】
同様に、時刻Ｔ８における転送クロックＣＫＴが立ち下がりで選択信号ＳＥＬが３となり、ＦＦ１１３の信号Ｓ３ａ（“Ｌ”）が転送データＴＸＤとして受信側回路２０へ転送され、ラッチ２３３に“Ｌ”が保持される。そして、時刻Ｔ９における転送クロックＣＫＴが立ち上がりで、ＦＦ２４３に“Ｌ”が保持され、受信データＲ３は“Ｌ”となる。
【００２６】
時刻Ｔ１０において分周クロックＣＫＤが立ち上がると、ＦＦ１１ｉに保持されていたデータがＦＦ１３ｉにシフトされ、このＦＦ１１ｉには新たな送信データＳｉが保持される。新たな送信データＳｉに変化がなければ、各ＥＯＲ１５ｉの信号Ｓｉｃはすべて“Ｌ”となるので、検出信号ＤＥＴは“Ｌ”となる。これにより、転送クロックＣＫＴは停止されて“Ｌ”となり、各カウンタ１８，２２から出力される選択信号は０となって、一連のデータ転送は完了する。
【００２７】
次に、時刻Ｔ１１において、送信データＳ２が“Ｈ”から“Ｌ”に変化すると、時刻Ｔ１で“Ｌ”から“Ｈ”に変化したときと同様の動作が行われ、受信データＲ２は“Ｌ”となる。
【００２８】
以上のように、この実施例１のデータ転送回路は、少なくとも１つの送信データが変化したときに、全送信データＳｉを転送クロックＣＫＴに同期して転送データＴＸＤとして時分割多重化して直列に送信するように送信側回路１０を構成し、受信側回路２０において転送クロックＣＫＴに基づいて生成された選択信号ＳＥＬに従って転送データＴＸＤを対応するラッチ２３ｉに保持するように構成している。これにより、１本のパターン配線で複数のデータを転送することが可能になり、かつ、送信データが変化した時にのみデータ送受信が行われるので、消費電力を低減できるという利点がある。
【００２９】
なお、この実施例１では、受信側回路２０に各ラッチ２３ｉの信号を転送クロックＣＫＴに同期して保持するＦＦ２４ｉを設けているが、これらのＦＦ２４ｉは省略することができる。
【実施例２】
【００３０】
図４（ａ），（ｂ）は、本発明の実施例２を示すデータ転送回路の説明図であり、同図（ａ）は受信側回路の構成図、及び同図（ｂ）は信号波形図である。
【００３１】
図４（ａ）の受信側回路２０Ａは、図１中の受信側回路２０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
この受信側回路２０Ａは、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬを生成するカウンタ２２と、この選択信号ＳＥＬをデコードして第０から第３まで出力端子の内の対応する出力端子に“Ｈ”を出力するデコーダ（ＤＥＣ）２５を有している。
【００３３】
デコーダ２５の第０から第３まで出力端子は、それぞれ２入力のＡＮＤ２６０〜２６３の第１の入力側に接続され、これらのＡＮＤ２６０〜２６３の第２の入力側には、転送クロックＣＫＴが共通に与えられている。ＡＮＤ２６０〜２６３の出力側は、それぞれＦＦ２７０〜２７３のクロック端子に接続されている。また、ＦＦ２７０〜２７３のデータ端子には転送データＴＸＤが共通に与えられ、これらのＦＦ２７０〜２７３の出力側から、それぞれ受信データＲ９〜Ｒ３が出力されるようになっている。
【００３４】
次に動作を説明する。
実施例１で説明したように、送信データが変化すると、送信側回路１０から転送クロックＣＫＴとこれに同期して転送データＴＸＤが直列に転送されて来る。
【００３５】
転送クロックＣＫＴが最初に立ち上がるとき、カウンタ２２から出力される選択信号ＳＥＬは０となっているので、ＡＮＤ２６０からラッチ信号ＬＡ０が出力されてＦＦ２７０のクロック端子に与えられる。これにより、転送データＴＸＤとして転送されている信号Ｓ０ａがＦＦ２７０に保持され、受信データＲ０として信号Ｓ０ａが出力される。その後、転送クロックＣＫＴが立ち下がると、カウンタ２２の選択信号ＳＥＬは１となる。
【００３６】
転送クロックＣＫＴの２回目の立ち上がりでは、ＡＮＤ２６１からラッチ信号ＬＡ１が出力されてＦＦ２７１のクロック端子に与えられる。これにより、転送データＴＸＤとして転送されている信号Ｓ１ａがＦＦ２７１に保持され、受信データＲ１として信号Ｓ１ａが出力される。その後、転送クロックＣＫＴが立ち下がると、カウンタ２２の選択信号ＳＥＬは２となる。
【００３７】
以下同様に、転送クロックＣＫＴの３回目及び４回目の立ち上がりによって、転送データＴＸＤが順次ＦＦ２７２，２７３に保持され、受信データＲ２，Ｒ３として信号Ｓ２ａ，信号Ｓ３ａがそれぞれ出力される。
【００３８】
４回目の転送クロックＣＫＴの立ち下がりにより、カウンタ２２から出力される選択信号ＳＥＬは０に戻り、一連のデータ転送は完了する。
【００３９】
以上のように、この実施例２のデータ転送回路は、実施例１と同様の利点に加えて、実施例１に比べて回路構成を簡素化することができるという利点がある。
【実施例３】
【００４０】
図５（ａ），（ｂ）は、本発明の実施例３を示すデータ転送回路の説明図であり、同図（ａ）は受信側回路の構成図、及び同図（ｂ）は信号波形図である。
【００４１】
図５（ａ）の受信側回路２０Ｂは、図１中の受信側回路２０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００４２】
この受信側回路２０Ｂは、４段のシフトレジスタを構成する４個のＦＦ２８ａ，２８ｂ，２８ｃ，２８ｄを有している。初段のＦＦ２８ａに転送データＴＸＤが与えられ、各ＦＦ２８ａ〜２８ｄのクロック端子には転送クロックＣＫＴが共通に与えられるようになっている。
【００４３】
更に、この受信側回路２０Ｂは、送信側回路１０から与えられる分周クロックＣＫＤに同期して受信データＲ０〜Ｒ３を保持して出力するためのＦＦ２９０〜２９３を有している。即ち、ＦＦ２８ｄから出力される信号Ｓ２８ｄはＦＦ２９０の入力側に与えられ、このＦＦ２８ｄの出力側から受信データＲ０が出力されるようになっている。同様に、ＦＦ２８ｃから出力される信号Ｓ２８ｃ、ＦＦ２８ｂから出力される信号Ｓ２８ｂ、及びＦＦ２８ａから出力される信号Ｓ２８ａは、それぞれＦＦ２９１，２９２，２９３の入力側に与えられ、これらのＦＦ２９１〜２９３から、それぞれ受信データＲ１，Ｒ２，Ｒ３が出力されるようになっている。
【００４４】
次に動作を説明する。
実施例１で説明したように、送信データが変化すると、送信側回路１０から転送クロックＣＫＴとこれに同期して転送データＴＸＤが直列に転送されて来る。また、分周クロックＣＫＤは、システムクロックＣＬＫを分周して生成されたもので、転送クロックＣＫＴとは同期が取られている。
【００４５】
転送クロックＣＫＴが最初に立ち上がると、転送データＴＸＤとして転送されている信号Ｓ０ａがＦＦ２８ａに保持される。その後、転送クロックＣＫＴが立ち下がり、これに従って転送データＴＸＤは信号Ｓ１ａに切り替えられる。
【００４６】
転送クロックＣＫＴの２回目の立ち上がりで、ＦＦ２８ａの保持データはＦＦ２８ｂにシフトされ、このＦＦ２８ａには次の転送データＴＸＤである信号Ｓ１ａが保持される。その後、転送クロックＣＫＴの立ち下がりで、転送データＴＸＤは信号Ｓ２ａに切り替えられる。
【００４７】
以下同様に、転送クロックＣＫＴの３回目及び４回目の立ち上がりにより、転送データＴＸＤが順次ＦＦ２８２，２８３にシフトされ、ＦＦ２９０，２９１，２９２，２９３の入力側には、それぞれ信号Ｓ０ａ，Ｓ１ａ，Ｓ２ａ，Ｓ３ａが与えられる。そして、４回目の転送クロックＣＫＴの立ち下がりと同時に与えられる分周クロックＣＫＤの立ち上がりにより、これらの信号Ｓ０ａ〜Ｓ３ａがＦＦ２９０〜２９３に保持され、受信データＲ０〜Ｒ３として出力される。
【００４８】
以上のように、この実施例３のデータ転送回路は、実施例１と同様の利点に加えて、実施例１に比べて回路構成を簡素化することができるという利点がある。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１を示すデータ転送回路の構成図である。
【図２】従来のＭＣＰにおけるデータ転送回路の概念図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すデータ転送回路の説明図である。
【図５】本発明の実施例３を示すデータ転送回路の説明図である。
【符号の説明】
【００５０】
１０ 送信側回路
１１，１３，２４，２７，２８，２９ ＦＦ（フリップフロップ）
１２ 分周器
１４，２１ ＭＵＸ（マルチプレクサ）
１５ ＥＯＲ（排他的論理和ゲート）
１６ ＯＲ（論理和ゲート）
１７，２６ ＡＮＤ（論理積ゲート）
１８，２２ カウンタ
２３ ラッチ
２５ デコーダ
【技術分野】
【０００１】
本発明は、同一パッケージ内にある２つの大規模集積回路（以下、「ＬＳＩ」という）チップ間で、１本の信号線を使用して複数のデータを転送するデータ転送回路に関するものである。
【背景技術】
【０００２】
図２は、従来のマルチチップパッケージ（以下、「ＭＣＰ」という）におけるデータ転送回路の概念図である。
【０００３】
ＭＣＰは、１つのパッケージ１内に、複数のＬＳＩチップ２，３を実装したものである。ＬＳＩチップ２，３は基盤４の上に配置され、この基盤４には複数のパターン配線５が形成されている。ＬＳＩチップ２，３間の接続は、各ＬＳＩチップ２，３から基盤４上の対応するパッド６にワイヤー７でボンディング接続することによって行われる。パッド６の間は、それぞれパターン配線５で接続されているので、各ＬＳＩチップ２，３を対応するパッド６にボンディング接続すれば、配線が完了する。
【０００４】
【特許文献１】特開２００２−１０８８１０号公報
【特許文献２】特開２００３−２５６３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記ＭＣＰのデータ転送回路は、ＬＳＩチップ２，３間で転送する信号の数だけ、パターン配線５が必要である。従って、転送する信号の数が多くなると、これに比例して基盤４上のパターン配線５とパッド６の数が増えることになる。パッド６のサイズは、ボンディング接続するために必要な面積となるため、ＬＳＩチップ上の配線よりもかなり大きい。このため、１つのパッケージに実装できるパッドの数には限界があり、その数を越える信号を転送することができなかった。
【０００６】
本発明は、ＭＣＰのＬＳＩチップ間において、１本のパターン配線で複数の信号を転送することができるデータ転送回路を提供すること目的としている。更に、本発明は、送信側の信号が変化した時にのみ、データ送受信を行うことにより、データ転送回路の消費電力を低減することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、同一パッケージ内に配置された２つの集積回路チップ間で１本の信号線を用いて複数のデータを転送するために、データ送信側の集積回路チップに設けられて前記複数のデータを時分割多重化して出力する送信側回路と、データ受信側の集積回路チップに設けられて前記送信側回路から送られてきた前記時分割多重化された複数のデータを個々のデータに分離する受信側回路とで構成されるデータ転送回路において、送信側回路を次のように構成している。
【０００８】
即ち、この送信側回路は、クロック信号を１／Ｎ（但し、Ｎは複数）に分周して分周クロックを生成する分周手段と、Ｎ個の送信データを前記分周クロックに同期して保持するデータ保持手段と、前記データ保持手段に保持された送信データとその前の分周クロックに同期して保持された送信データとを比較し、変化があった場合に次の分周クロックが与えられるまでの間、変化検出信号を出力する変化検出手段と、前記変化検出信号が与えられている間、前記クロック信号を転送クロックとして出力するゲート手段と、前記転送クロックをカウントしてそのカウント値を送信側選択信号として出力する送信側カウント手段と、前記データ保持手段に保持された前記Ｎ個の送信データを前記送信側選択信号に従って順次選択し、時分割多重化して出力する多重化手段とを備えている。
【発明の効果】
【０００９】
本発明では、データ保持手段によって分周クロック毎に送信データを保持すると共に、変化検出手段によって保持したデータに変化があるか否かを検出し、変化があったときにゲート手段から転送クロックを出力し、この転送クロックに従って送信データを時分割多重化して出力するようにしている。これにより、１本の信号線で複数のデータを転送することができ、かつ送信データが変化していないときにはデータ転送が行われないので、データ転送回路の消費電力を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
送信側回路に対する受信側回路として、例えば、Ｎ個の送信データに対応して設けられたＮ個のデータラッチ手段と、転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、送られてきた時分割多重化されたＮ個の送信データを受信側選択信号に基づいて分離して対応するデータラッチ手段に与える分離手段とを設ける。
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図１は、本発明の実施例１を示すデータ転送回路の構成図である。
このデータ転送回路は、ＭＣＰ上のＬＳＩチップ間で、１本の信号線（パターン配線）を用いて複数のデータを時分割多重化して転送するもので、送信側チップに設けられる送信側回路１０と、受信側チップに設けられる受信側回路２０で構成されている。ここでは、転送するデータの数Ｎを４として説明するが、データ数Ｎは任意である。
【００１３】
送信側回路１０は、送信データＳ０，Ｓ１，Ｓ２，Ｓ３をそれぞれ分周クロックＣＫＤのタイミングに同期して保持するフリップフロップ（以下、「ＦＦ」という）１１ｉ（但し、ｉ＝０，１，２，３）を有している。分周クロックＣＫＤは、システムクロックＣＬＫを分周器１２で１／４（＝１／Ｎ）に分周して生成されたものである。各ＦＦ１１ｉの出力側は、それぞれ同様に分周クロックＣＫＤのタイミングで動作するＦＦ１３ｉの入力側に接続されると共に、マルチプレクサ（以下、「ＭＵＸ」という）１４の第０から第３の入力側に接続されている。ＭＵＸ１４は、選択信号ＳＥＬで指定された入力信号を選択して出力するもので、このＭＵＸ１４から受信側回路２０に対して、時分割多重化された転送データＴＸＤが出力されるようになっている。
【００１４】
また送信側回路１０は、ＦＦ１１ｉから出力される信号ＳｉａとＦＦ１３ｉから出力される信号Ｓｉｂを比較して送信データＳｉの変化を検出するための排他的論理和ゲート（以下、「ＥＯＲ」という）１５ｉを有している。各ＥＯＲ１５ｉの出力側は、４入力の論理和ゲート（以下、「ＯＲ」という）１６に与えられ、少なくとも１つの送信データＳｉが変化したときに、このＯＲ１６からレベル“Ｈ”となる検出信号ＤＥＴが出力されるようになっている。
【００１５】
ＯＲ１６の出力側は２入力の論理積ゲート（以下、「ＡＮＤ」という）１７の一方の入力側に接続され、このＡＮＤ１７の他方の入力側にシステムクロックＣＬＫが与えられている。これにより、検出信号ＤＥＴが“Ｈ”のときに、ＡＮＤ１７から転送クロックＣＫＴが出力され、この転送クロックＣＫＴがカウンタ（ＣＮＴ）１８に与えられると共に、受信側回路２０に出力されるようになっている。カウンタ１８は、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬをＭＵＸ１４に与えるものである。
【００１６】
一方、受信側回路２０は、送信側回路１０から転送データＴＸＤが与えられるＭＵＸ２１と、転送クロックＣＫＴが与えられるカウンタ２２を有している。カウンタ２２は、送信側回路１０のカウンタ１８と同様に、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬを出力するものである。選択信号ＳＥＬは、ＭＵＸ２１に与えられるようになっている。ＭＵＸ２１は、第０から第３の出力端子を有し、入力された転送データＴＸＤを選択信号ＳＥＬで選択された出力端子に出力するものである。選択されていない出力端子は、ハイインピーダンス状態となるように構成されている。
【００１７】
ＭＵＸ２１の第０から第３の出力端子には、それぞれ２つのインバータをループ状に接続して構成されたラッチ２３ｉが接続されると共に、ＦＦ２４ｉが接続されている。ＦＦ２４ｉは、ラッチ２３ｉに保持された信号を転送クロックＣＫＴに同期して取り込み、受信データＲｉとして出力するものである。
【００１８】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００１９】
ここでは、送信データＳ２がレベル“Ｌ”から“Ｈ”に変化し、更に、“Ｈ”から“Ｌ”に変化する場合について説明する。なお、この間、送信データＳ０，Ｓ１，Ｓ３は、“Ｌ”のまま変化しないものとする。
【００２０】
システムクロックＣＬＫは分周器１２で１／４に分周され、分周クロックＣＫＤが生成されてＦＦ１１ｉ，１３ｉに供給される。初めは、すべての送信データＳｉが“Ｌ”であるので、各ＦＦ１１ｉ，１３ｉの出力信号は、すべて“Ｌ”となっている。従って、各ＥＯＲ１５ｉから出力される信号Ｓｉｃも“Ｌ”となり、検出信号ＤＥＴも“Ｌ”である。また、カウンタ１８，２２も、リセット信号ＲＳＴでリセットされた状態で、選択信号ＳＥＬは０となっている。
【００２１】
図３の時刻Ｔ１において、送信データＳ２が“Ｌ”から“Ｈ”に変化すると、次の時刻Ｔ２における分周クロックＣＫＤの立ち上がりに同期して、ＦＦ１１２から出力される信号Ｓ２ａが“Ｈ”になる。この時点では、ＦＦ１１２の後段のＦＦ１３２のデータは変化していないので、信号Ｓ２ｂは“Ｌ”である。従って、ＥＯＲ１４２から出力される信号Ｓ２ｃが“Ｈ”となり、ＯＲ１６から出力される検出信号ＤＥＴも“Ｈ”となる。これにより、ＡＮＤ１７によるゲートが開き、システムクロックＣＬＫが転送クロックＣＫＴとして出力される。送信側回路１０のカウンタ１８と受信側回路２０のカウンタ２２では、転送クロックＣＫＴの立ち下がりに同期してカウンタアップ動作が行われ、選択信号ＳＥＬの値は、０から１，２，３の順に増加し、４回目の立ち下がりで０に戻る。
【００２２】
時刻Ｔ３における転送クロックＣＫＴの最初の立ち上がり時点では、選択信号ＳＥＬの値は０である。従って、ＭＵＸ１４ではＦＦ１１０の信号Ｓ０ａが選択され、“Ｌ”の転送データＴＸＤとして受信側回路２０のＭＵＸ２１へ転送されている。ＭＵＸ２１へ与えられる選択信号ＳＥＬも０であるので、このＭＵＸ２１の第０の出力端子には“Ｌ”が出力され、ラッチ２３０に“Ｌ”が保持されている。ここで、転送クロックＣＫＴが立ち上がると、ＦＦ２４０に“Ｌ”が保持され、受信データＲ０は“Ｌ”となる。
【００２３】
時刻Ｔ４において転送クロックＣＫＴが立ち下がると、選択信号ＳＥＬの値は１となり、ＭＵＸ１４でＦＦ１１１の信号Ｓ１ａが選択され、“Ｌ”の転送データＴＸＤが受信側回路２０のＭＵＸ２１へ与えられる。これにより、ＭＵＸ２１の第１の出力端子に“Ｌ”が出力され、ラッチ２３１に“Ｌ”が保持される。そして、次の時刻Ｔ５における転送クロックＣＫＴが立ち上がりで、ＦＦ２４１に“Ｌ”が保持され、受信データＲ１は“Ｌ”となる。
【００２４】
更に、時刻Ｔ６における転送クロックＣＫＴの立ち下がりで選択信号ＳＥＬが２となり、ＦＦ１１２の信号Ｓ２ａ（“Ｈ”）が転送データＴＸＤとして受信側回路２０へ転送され、ラッチ２３２に“Ｈ”が保持される。そして、時刻Ｔ７における転送クロックＣＫＴが立ち上がりで、ＦＦ２４２に“Ｈ”が保持され受信データＲ２は“Ｈ”となる。
【００２５】
同様に、時刻Ｔ８における転送クロックＣＫＴが立ち下がりで選択信号ＳＥＬが３となり、ＦＦ１１３の信号Ｓ３ａ（“Ｌ”）が転送データＴＸＤとして受信側回路２０へ転送され、ラッチ２３３に“Ｌ”が保持される。そして、時刻Ｔ９における転送クロックＣＫＴが立ち上がりで、ＦＦ２４３に“Ｌ”が保持され、受信データＲ３は“Ｌ”となる。
【００２６】
時刻Ｔ１０において分周クロックＣＫＤが立ち上がると、ＦＦ１１ｉに保持されていたデータがＦＦ１３ｉにシフトされ、このＦＦ１１ｉには新たな送信データＳｉが保持される。新たな送信データＳｉに変化がなければ、各ＥＯＲ１５ｉの信号Ｓｉｃはすべて“Ｌ”となるので、検出信号ＤＥＴは“Ｌ”となる。これにより、転送クロックＣＫＴは停止されて“Ｌ”となり、各カウンタ１８，２２から出力される選択信号は０となって、一連のデータ転送は完了する。
【００２７】
次に、時刻Ｔ１１において、送信データＳ２が“Ｈ”から“Ｌ”に変化すると、時刻Ｔ１で“Ｌ”から“Ｈ”に変化したときと同様の動作が行われ、受信データＲ２は“Ｌ”となる。
【００２８】
以上のように、この実施例１のデータ転送回路は、少なくとも１つの送信データが変化したときに、全送信データＳｉを転送クロックＣＫＴに同期して転送データＴＸＤとして時分割多重化して直列に送信するように送信側回路１０を構成し、受信側回路２０において転送クロックＣＫＴに基づいて生成された選択信号ＳＥＬに従って転送データＴＸＤを対応するラッチ２３ｉに保持するように構成している。これにより、１本のパターン配線で複数のデータを転送することが可能になり、かつ、送信データが変化した時にのみデータ送受信が行われるので、消費電力を低減できるという利点がある。
【００２９】
なお、この実施例１では、受信側回路２０に各ラッチ２３ｉの信号を転送クロックＣＫＴに同期して保持するＦＦ２４ｉを設けているが、これらのＦＦ２４ｉは省略することができる。
【実施例２】
【００３０】
図４（ａ），（ｂ）は、本発明の実施例２を示すデータ転送回路の説明図であり、同図（ａ）は受信側回路の構成図、及び同図（ｂ）は信号波形図である。
【００３１】
図４（ａ）の受信側回路２０Ａは、図１中の受信側回路２０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
この受信側回路２０Ａは、リセット信号ＲＳＴでリセットされ、転送クロックＣＫＴの立ち下がりに同期してカウントアップして０から３までの値の選択信号ＳＥＬを生成するカウンタ２２と、この選択信号ＳＥＬをデコードして第０から第３まで出力端子の内の対応する出力端子に“Ｈ”を出力するデコーダ（ＤＥＣ）２５を有している。
【００３３】
デコーダ２５の第０から第３まで出力端子は、それぞれ２入力のＡＮＤ２６０〜２６３の第１の入力側に接続され、これらのＡＮＤ２６０〜２６３の第２の入力側には、転送クロックＣＫＴが共通に与えられている。ＡＮＤ２６０〜２６３の出力側は、それぞれＦＦ２７０〜２７３のクロック端子に接続されている。また、ＦＦ２７０〜２７３のデータ端子には転送データＴＸＤが共通に与えられ、これらのＦＦ２７０〜２７３の出力側から、それぞれ受信データＲ９〜Ｒ３が出力されるようになっている。
【００３４】
次に動作を説明する。
実施例１で説明したように、送信データが変化すると、送信側回路１０から転送クロックＣＫＴとこれに同期して転送データＴＸＤが直列に転送されて来る。
【００３５】
転送クロックＣＫＴが最初に立ち上がるとき、カウンタ２２から出力される選択信号ＳＥＬは０となっているので、ＡＮＤ２６０からラッチ信号ＬＡ０が出力されてＦＦ２７０のクロック端子に与えられる。これにより、転送データＴＸＤとして転送されている信号Ｓ０ａがＦＦ２７０に保持され、受信データＲ０として信号Ｓ０ａが出力される。その後、転送クロックＣＫＴが立ち下がると、カウンタ２２の選択信号ＳＥＬは１となる。
【００３６】
転送クロックＣＫＴの２回目の立ち上がりでは、ＡＮＤ２６１からラッチ信号ＬＡ１が出力されてＦＦ２７１のクロック端子に与えられる。これにより、転送データＴＸＤとして転送されている信号Ｓ１ａがＦＦ２７１に保持され、受信データＲ１として信号Ｓ１ａが出力される。その後、転送クロックＣＫＴが立ち下がると、カウンタ２２の選択信号ＳＥＬは２となる。
【００３７】
以下同様に、転送クロックＣＫＴの３回目及び４回目の立ち上がりによって、転送データＴＸＤが順次ＦＦ２７２，２７３に保持され、受信データＲ２，Ｒ３として信号Ｓ２ａ，信号Ｓ３ａがそれぞれ出力される。
【００３８】
４回目の転送クロックＣＫＴの立ち下がりにより、カウンタ２２から出力される選択信号ＳＥＬは０に戻り、一連のデータ転送は完了する。
【００３９】
以上のように、この実施例２のデータ転送回路は、実施例１と同様の利点に加えて、実施例１に比べて回路構成を簡素化することができるという利点がある。
【実施例３】
【００４０】
図５（ａ），（ｂ）は、本発明の実施例３を示すデータ転送回路の説明図であり、同図（ａ）は受信側回路の構成図、及び同図（ｂ）は信号波形図である。
【００４１】
図５（ａ）の受信側回路２０Ｂは、図１中の受信側回路２０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００４２】
この受信側回路２０Ｂは、４段のシフトレジスタを構成する４個のＦＦ２８ａ，２８ｂ，２８ｃ，２８ｄを有している。初段のＦＦ２８ａに転送データＴＸＤが与えられ、各ＦＦ２８ａ〜２８ｄのクロック端子には転送クロックＣＫＴが共通に与えられるようになっている。
【００４３】
更に、この受信側回路２０Ｂは、送信側回路１０から与えられる分周クロックＣＫＤに同期して受信データＲ０〜Ｒ３を保持して出力するためのＦＦ２９０〜２９３を有している。即ち、ＦＦ２８ｄから出力される信号Ｓ２８ｄはＦＦ２９０の入力側に与えられ、このＦＦ２８ｄの出力側から受信データＲ０が出力されるようになっている。同様に、ＦＦ２８ｃから出力される信号Ｓ２８ｃ、ＦＦ２８ｂから出力される信号Ｓ２８ｂ、及びＦＦ２８ａから出力される信号Ｓ２８ａは、それぞれＦＦ２９１，２９２，２９３の入力側に与えられ、これらのＦＦ２９１〜２９３から、それぞれ受信データＲ１，Ｒ２，Ｒ３が出力されるようになっている。
【００４４】
次に動作を説明する。
実施例１で説明したように、送信データが変化すると、送信側回路１０から転送クロックＣＫＴとこれに同期して転送データＴＸＤが直列に転送されて来る。また、分周クロックＣＫＤは、システムクロックＣＬＫを分周して生成されたもので、転送クロックＣＫＴとは同期が取られている。
【００４５】
転送クロックＣＫＴが最初に立ち上がると、転送データＴＸＤとして転送されている信号Ｓ０ａがＦＦ２８ａに保持される。その後、転送クロックＣＫＴが立ち下がり、これに従って転送データＴＸＤは信号Ｓ１ａに切り替えられる。
【００４６】
転送クロックＣＫＴの２回目の立ち上がりで、ＦＦ２８ａの保持データはＦＦ２８ｂにシフトされ、このＦＦ２８ａには次の転送データＴＸＤである信号Ｓ１ａが保持される。その後、転送クロックＣＫＴの立ち下がりで、転送データＴＸＤは信号Ｓ２ａに切り替えられる。
【００４７】
以下同様に、転送クロックＣＫＴの３回目及び４回目の立ち上がりにより、転送データＴＸＤが順次ＦＦ２８２，２８３にシフトされ、ＦＦ２９０，２９１，２９２，２９３の入力側には、それぞれ信号Ｓ０ａ，Ｓ１ａ，Ｓ２ａ，Ｓ３ａが与えられる。そして、４回目の転送クロックＣＫＴの立ち下がりと同時に与えられる分周クロックＣＫＤの立ち上がりにより、これらの信号Ｓ０ａ〜Ｓ３ａがＦＦ２９０〜２９３に保持され、受信データＲ０〜Ｒ３として出力される。
【００４８】
以上のように、この実施例３のデータ転送回路は、実施例１と同様の利点に加えて、実施例１に比べて回路構成を簡素化することができるという利点がある。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１を示すデータ転送回路の構成図である。
【図２】従来のＭＣＰにおけるデータ転送回路の概念図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すデータ転送回路の説明図である。
【図５】本発明の実施例３を示すデータ転送回路の説明図である。
【符号の説明】
【００５０】
１０ 送信側回路
１１，１３，２４，２７，２８，２９ ＦＦ（フリップフロップ）
１２ 分周器
１４，２１ ＭＵＸ（マルチプレクサ）
１５ ＥＯＲ（排他的論理和ゲート）
１６ ＯＲ（論理和ゲート）
１７，２６ ＡＮＤ（論理積ゲート）
１８，２２ カウンタ
２３ ラッチ
２５ デコーダ
【特許請求の範囲】
【請求項１】
同一パッケージ内に配置された２つの集積回路チップ間で１本の信号線を用いて複数のデータを転送するために、データ送信側の集積回路チップに設けられて前記複数のデータを時分割多重化して出力する送信側回路と、データ受信側の集積回路チップに設けられて前記送信側回路から送られてきた前記時分割多重化された複数のデータを個々のデータに分離する受信側回路とで構成されるデータ転送回路であって、
前記送信側回路は、
クロック信号を１／Ｎ（但し、Ｎは複数）に分周して分周クロックを生成する分周手段と、
Ｎ個の送信データを前記分周クロックに同期して保持するデータ保持手段と、
前記データ保持手段に保持された送信データとその前の分周クロックに同期して保持された送信データとを比較し、変化があった場合に次の分周クロックが与えられるまでの間、変化検出信号を出力する変化検出手段と、
前記変化検出信号が与えられている間、前記クロック信号を転送クロックとして出力するゲート手段と、
前記転送クロックをカウントしてそのカウント値を送信側選択信号として出力する送信側カウント手段と、
前記データ保持手段に保持された前記Ｎ個の送信データを前記送信側選択信号に従って順次選択し、時分割多重化して出力する多重化手段とを、
備えたことを特徴とするデータ転送回路。
【請求項２】
前記受信側回路は、
前記Ｎ個の送信データに対応して設けられたＮ個のデータラッチ手段と、
前記転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、
前記多重化手段から送られてきた時分割多重化された前記Ｎ個の送信データを前記受信側選択信号に基づいて分離して対応する前記データラッチ手段に与える分離手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【請求項３】
前記受信側回路は、
前記Ｎ個の送信データに対応して設けられ、各入力端子に前記時分割多重化された送信データが共通に与えられるＮ個のデータラッチ手段と、
前記転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、
前記受信側選択信号をデコードし、前記Ｎ個のデータラッチ手段に対してデータの取り込みのタイミングを指定するラッチ信号を順次出力するデコード手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【請求項４】
前記受信側回路は、
前記時分割多重化された送信データを前記転送クロックに同期して順次保持してシフトするＮ段のシフトレジスタからなるデータシフト手段と、
前記Ｎ段のシフトレジスタに保持された前記Ｎ個の送信データを前記分周クロックに同期して取り込んで出力するＮ個のデータラッチ手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【請求項１】
同一パッケージ内に配置された２つの集積回路チップ間で１本の信号線を用いて複数のデータを転送するために、データ送信側の集積回路チップに設けられて前記複数のデータを時分割多重化して出力する送信側回路と、データ受信側の集積回路チップに設けられて前記送信側回路から送られてきた前記時分割多重化された複数のデータを個々のデータに分離する受信側回路とで構成されるデータ転送回路であって、
前記送信側回路は、
クロック信号を１／Ｎ（但し、Ｎは複数）に分周して分周クロックを生成する分周手段と、
Ｎ個の送信データを前記分周クロックに同期して保持するデータ保持手段と、
前記データ保持手段に保持された送信データとその前の分周クロックに同期して保持された送信データとを比較し、変化があった場合に次の分周クロックが与えられるまでの間、変化検出信号を出力する変化検出手段と、
前記変化検出信号が与えられている間、前記クロック信号を転送クロックとして出力するゲート手段と、
前記転送クロックをカウントしてそのカウント値を送信側選択信号として出力する送信側カウント手段と、
前記データ保持手段に保持された前記Ｎ個の送信データを前記送信側選択信号に従って順次選択し、時分割多重化して出力する多重化手段とを、
備えたことを特徴とするデータ転送回路。
【請求項２】
前記受信側回路は、
前記Ｎ個の送信データに対応して設けられたＮ個のデータラッチ手段と、
前記転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、
前記多重化手段から送られてきた時分割多重化された前記Ｎ個の送信データを前記受信側選択信号に基づいて分離して対応する前記データラッチ手段に与える分離手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【請求項３】
前記受信側回路は、
前記Ｎ個の送信データに対応して設けられ、各入力端子に前記時分割多重化された送信データが共通に与えられるＮ個のデータラッチ手段と、
前記転送クロックをカウントしてそのカウント値を受信側選択信号として出力する受信側カウント手段と、
前記受信側選択信号をデコードし、前記Ｎ個のデータラッチ手段に対してデータの取り込みのタイミングを指定するラッチ信号を順次出力するデコード手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【請求項４】
前記受信側回路は、
前記時分割多重化された送信データを前記転送クロックに同期して順次保持してシフトするＮ段のシフトレジスタからなるデータシフト手段と、
前記Ｎ段のシフトレジスタに保持された前記Ｎ個の送信データを前記分周クロックに同期して取り込んで出力するＮ個のデータラッチ手段とを、
備えたことを特徴とする請求項１記載のデータ転送回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１６３５５４（Ｐ２００６−１６３５５４Ａ）
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願番号】特願２００４−３５０７４４（Ｐ２００４−３５０７４４）
【出願日】平成１６年１２月３日（２００４．１２．３）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１８年６月２２日（２００６．６．２２）
【国際特許分類】
【出願日】平成１６年１２月３日（２００４．１２．３）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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