ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路
本発明の実施の形態は、集積回路基板上に形成されるアナログ計算セルのアレイを含むハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路を含む。各計算セル内のアナログ電子回路は、計算セルから実質的に垂直に延在する、第1のタイプの1つ又は複数のピン及び第2のタイプの1つ又は複数のピンに接続される。計算セルは1つ又は複数のナノワイヤ相互接続層によってさらに相互接続され、各ナノワイヤ相互接続層は、メムリスティブ副層の両側に2つのナノワイヤ副層を含み、1つの相互接続層の各ナノワイヤ副層内の各ナノワイヤは、単一の計算セルピン、及びその相互接続層の他のナノワイヤ副層内の複数のナノワイヤに接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は材料科学及び電子回路実装に関し、より詳細には、生物学的神経回路を模倣するニューロモルフィック回路を含む、多種多様の異なる複合電子回路、処理システム及び計算デバイスを実現するためのハイブリッドマイクロスケール−ナノスケール集積回路アーキテクチャに関する。
【0002】
[関連出願の相互参照]
本出願は2007年12月5日に出願された仮特許出願第60/992,663号の利益を主張する。
【背景技術】
【0003】
コンピュータプロセッサ、メモリ及び他の計算機械のためのマイクロスケール回路を実現する現在の手法は、過去半世紀の間に、回路密度及び計算能力を、驚異的な勢いで、指数関数的に高めることになった。
しかしながら、長年にわたってコンピュータの発展を特徴付けており、「ムーアの法則」と呼ばれる、処理能力及び機構密度が2年毎に急増、すなわち倍増するという法則は、横ばいになり始めており、現在、機構サイズをさらに小さくすることは、信号線のサイズが細くなるのに応じて電気抵抗が増加すること、機構サイズが小さくなるのに応じて機構の静電容量が増加することに起因して、プロセッサが生成する熱量が増加して熱を除去するのが難しくなること、機構サイズが小さくなるほど製造するのが難しくなることに起因して、プロセッサ及びメモリ構成要素の欠陥率及び故障率が高くなること、並びに機構サイズをさらに小さくするための製造設備及び方法を設計することが難しくなることを含む、物理的な制限及び実用上の制約に直面している。
集積回路内の機構サイズをさらに小さくすることが益々難しくなることはわかっているので、集積回路を基にする電子デバイスの計算能力を高めるための種々の代替の手法が利用され始めている。
一例として、プロセッサ製造供給元は、種々のタスクを並列に実行する複数のコアにわたって計算を分散させることによって計算能力を高めるマルチコアプロセッサを製造している。
他の取り組みは、ナノスケールレベルにおいて回路を製造すること、種々の分子エレクトロニクス技法を用いること、及び電子通信媒体を通じてデータ信号を伝送する際に生じる誤りを改善するために誤り訂正符号を用いるのと同じように、情報科学に基づく理論的な手法を適用することによって欠陥及び信頼性の問題に対処することを含む。
さらなる取り組みは、「ニューロモルフィック(neuromorphic)回路」と呼ばれるナノスケール回路を開発することを対象とし、ニューロモルフィック回路は、驚くほど効率的で、低電力の並列計算機構を生命体に提供する生物学的な神経回路を模倣する。
しかしながら、多くの現在の手法は、シナプスに対するニューロモルフィック等価回路を実現するために、相補形金属酸化膜半導体(「CMOS])技術において実装される従来の論理回路を用いており、ニューロンに対するニューロモルフィック等価回路を形成することができる密度が、半導体チップ表面積の1平方センチメートル当たり実質的に数千ニューロンに厳しく制限される。
したがって、ニューロモルフィック回路の研究者及び開発者は、十分に高密度のニューロモルフィック回路を製造するために、新たな技法及び新たなアーキテクチャが必要とされることを認識している。
【発明の概要】
【0004】
本発明の実施の形態は、集積回路基板上に形成されるアナログ計算セルのアレイを含むハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路を含む。
各計算セル内のアナログ電子回路は、計算セルから実質的に垂直に延在する、第1のタイプの1つ又は複数のピン及び第2のタイプの1つ又は複数のピンに接続される。
計算セルは1つ又は複数のナノワイヤ相互接続層によってさらに相互接続され、各ナノワイヤ相互接続層は、メムリスティブ副層(memristive sublayer)の両側に2つのナノワイヤ副層を含み、1つの相互接続層の各ナノワイヤ副層内の各ナノワイヤは、単一の計算セルピン、及びその相互接続層の他のナノワイヤ副層内の複数のナノワイヤに接続される。
本発明のマイクロスケール−ナノスケールハイブリッドニューロモルフィック回路アーキテクチャを用いて、ニューロモルフィック層状皮質(laminar cortical)回路を含む、極めて多くの数の異なる複合電子回路、計算システム及び計算デバイスを実現することができる。
【図面の簡単な説明】
【0005】
【図1】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の基本計算セルを示す図である。
【図2】本発明の種々の実施形態においてシナプス動作をモデル化する、2つのナノワイヤ間のメムリスティブ接合部を示す図である。
【図3A】本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す図である。
【図3B】本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す図である。
【図4】本発明のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の種々の実施形態において基本計算ユニットとしての役割を果たすニューラルセルを示す図である。
【図5A】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5B】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5C】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5D】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5E】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図6】本発明の種々の実施形態によるニューラルセルの一般的な内部回路を示す図である。
【図7】本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる習慣化(habituative)伝送ゲート計算セルを示す図である。
【図8】本発明の一実施形態による、習慣化伝送ゲート計算セルによる入力信号の変更を示す図である。
【図9】本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる、入力計算セル及び出力計算セルを含む、2つのさらなるタイプの計算セルの例を示す図である。
【図10】本発明の一実施形態を表すマイクロスケール−ナノスケールハイブリッドニューロモルフィック回路の入力計算セルのための入力信号及び出力信号を示す図である。
【図11A】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す図である。
【図11B】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す図である。
【図12A】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12B】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12C】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12D】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12E】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12F】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図13】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路のナノワイヤ相互接続層のナノワイヤを通じて伝送される双方向信号を示す図である。
【図14】シナプス前ニューロン及びシナプス後ニューロンが相互接続されるメムリスティブナノワイヤ接合部内のコンダクタンス変化を示す図である。
【図15】本発明の一実施形態による、デジタル論理フリップフロップの動作に類似のアナログ動作を示す6計算セル双極子の一実施態様を示す図である。
【図16】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路において用いることができる第2のタイプの多計算セルモジュールを示す図である。
【図17】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの階層的な相互接続を示す図である。
【図18】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に実現することができる第2のタイプの論理構造を示す図である。
【図19】本発明に従って形成することができ、且つ層状皮質層ニューロモルフィック回路を実現するために、複数の隣接する層状皮質層モジュールと共に用いることができる層状皮質回路モジュールを示す図である。
【発明を実施するための形態】
【0006】
本発明の実施形態は、実質的に無限の数の異なる電子回路、計算システム及び計算デバイスを実装するための、超高密度で低消費電力のアナログニューロモルフィック回路を提供するハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路を対象とする。
用語「マイクロスケール」は、数マイクロメートルから10ナノメートル〜100ナノメートルまでの最小寸法を有する、フォトリソグラフィ、ドーピング、エッチング及び線形化を含む、集積回路を製造するための種々の技法によって、シリコンに基づく集積回路層又は他の半導体物質に基づく集積回路層内に実装される、マイクロスケール及びサブマイクロスケールの構成要素及び機構を指している。
用語「ナノスケール」は、ナノワイヤ、並びにネット及びクロスバーを含む種々のナノワイヤ構造を製造するための種々の方法を用いて実装される、数十ナノメートルから10ナノメートル未満までの範囲に及ぶ最小寸法を有する、より小さな機構及び構成要素を指している。
【0007】
生物学的回路をエミュレートするように形成される生物学的な神経回路及びニューロモルフィック電子回路は、シナプスを通じて他のニューラルセルユニットとそれぞれ相互接続される、ニューラルセル及びニューロン計算ユニットに基づく。
ニューロンの活動レベルは一般的に短期メモリを実現し、長期にわたる刺激及び他の習慣化反応の結果としての神経興奮の低下が一般的に中期メモリを実現し、シナプス重みが長期メモリを実現する。
一般的に、生物学的神経回路では、所与のニューロンは、10,000まで、又はそれよりも多くのシナプスを通じて、他のニューロンに相互接続される場合がある。
上記のように、集積回路内のマイクロスケール及びサブマイクロスケール電子構成要素からニューロモルフィック回路を構築する試みは、サブマイクロスケール論理回路においてシナプス機能をシミュレートすることに集積回路のかなりの部分を費やすことに起因して、現段階では一般的に、ニューロン密度がかなり低くなっている。
ニューロンよりもはるかに多くのシナプスが必要とされるので、多くのニューロモルフィック集積回路設計では、ニューロモルフィック集積回路の表面の大部分が、はるかに少ない数のニューロン間にある多数のシナプス接続を実装することに充てられる。
【0008】
本発明の実施形態は、ナノワイヤ間のメムリスティブ接合部としてシナプスを実装することによって、高ニューロン密度ニューロモルフィック集積回路を提供する。
シナプス、及びシナプスによって相互接続されるナノワイヤ信号線は生物学的神経回路の樹状突起及び軸索を模倣し、半導体集積回路層の上方にあるナノワイヤ相互接続層内に形成され、それにより、以下の説明において「ニューラルセル」と呼ばれるニューロン計算セル、及び多計算セルモジュールを実装するために半導体集積回路表面を保つ。
したがって、本発明に従って設計及び製造されるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路は、論理回路ではなく、メムリスティックナノワイヤ接合部を利用して、シナプスを実装し、ニューラルセル間のシナプス、及びシナプスに基づく相互接続は、半導体集積回路層の上方にあるナノワイヤ相互接続層内に実装され、3次元ハイブリッドマイクロスケール−ナノスケールニューロモルフィック回路アーキテクチャにおいて非常に高いニューラルセル密度を提供する。
【0009】
図1は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の基本計算セルを示す。
その基本計算セルは、半導体集積回路層102の通常のエリアを含み、そこから4つの導電ピン104〜107が垂直に延在する。
図1のナノワイヤ108のような水平ナノワイヤが、パッド状構造物110のようなパッド状構造物を通じて導電ピンと相互接続し、且つハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の計算セルの2次元アレイにおいて計算セル102に近接する複数の計算セルにわたって直線的に延在する。
後にさらに検討されるように、計算セル102の半導体集積回路層は、ニューロン又は他の基本計算デバイスのモデルを実現する種々の相互接続及びアナログ構成要素を含み、そのうちのいくつかが後に詳細に説明される。
4つの垂直ピン104〜107は、計算セルの半導体集積回路層部分102内のアナログ構成要素及び回路を、ナノワイヤ108のようなナノワイヤの層に相互接続するための役割を果たす。
それらのナノワイヤはさらに、ナノワイヤ、及びシナプスをモデル化するメムリスティブ接合部を通じて、その計算セルを近隣の計算セルに相互接続する場合がある。
【0010】
図2は、本発明の種々の実施形態においてシナプス動作をモデル化する2つのナノワイヤ間のメムリスティブ接合部を示す。
図2において、第1の計算セル202は、近隣の計算セル204に隣接して配置されるように示される。
第1のナノワイヤ206が、近隣の隣接計算セル204の垂直ピン208に接続される。
第2のナノワイヤ210が、図2の前景に示される、計算セル202の垂直ピン212に電気的に接続される。
第1のナノワイヤ206及び第2のナノワイヤ210は、図2において小さな破線の円214によって区切られる領域内で互いに重なり合い、その重なり合う領域は差込図216において拡大される。
メムリスティック材料から成る小さな層218が第1のナノワイヤ206と第2のナノワイヤ210との間に存在し、第1のナノワイヤを第2のナノワイヤと電気的に相互接続する。
2つのナノワイヤ間のメムリスティック接合部は、差込図218内に示されるように、2つの信号線222及び224を相互接続するメムリスタ記号220によって記号によって表すことができる。
後にさらに検討されるように、相互接続層内の各ナノワイヤは、メムリスティック接合部を通じて、数多くの異なるナノワイヤと相互接続する場合がある。
【0011】
図3A及び図3Bは、本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す。
図3A及び図3Bはいずれも、メムリスティブ接合部のための電流/電圧プロットを示す。
電圧が横軸302に対してプロットされ、電流が縦軸304に対してプロットされる。
図3Aには、電圧掃引が示される。
電圧掃引を含む連続的な電圧変化が、図3Aの電流/電圧プロット316に一致し、且つその下にある第2の電圧軸314に対してプロットされる電圧経路312によって表される。
図3Aに示されるように、電圧掃引は、0電圧306から電圧V+max308まで電圧を徐々に増加させ、その後、負の電圧V−max310まで連続して減少させ、その後、その電圧を増加させて0(図3Aの306)まで戻すことによって実行される。
その電流/電圧プロットは、メムリスティブ材料の導電率が電圧掃引中に如何に変化するかを示す。
【0012】
最初に、メムリスティブ材料は低導電率状態にあるので、電圧が0(図3Aの306)からV+max308の直前まで増加するときに、プロット318の第1の部分において、電流の大きさは相対的に低いままである。
V+max付近において、メムリスティブ材料の抵抗が急激に降下する、すなわち、導電率が非線形に増加するのに応じて、電流が急速に上昇し始める(320)。その後、電圧が、V+maxからV−max310まで減少するとき、プロット322及び324の部分において、対応する電圧値に対してメムリスティブ材料によって通される電流の大きさが相対的に大きいことから明らかであるように、メムリスティブ材料の導電率は高いままである。
負の電圧V−max付近において、メムリスティブ材料のコンダクタンスが突然、急激に減少し始める(326)。
メムリスティブ材料は、V−maxにおいて低コンダクタンス状態になり、電圧が再び0(図3Aの328)に向かって増加するときに保持される。
図3Bに示されるように、第2の電圧掃引330は、破線332によって示されるように、第1の電圧掃引中に生成されるコンダクタンスに対して、メムリスティブ材料のコンダクタンスを増加させる。
さらなる電圧掃引が、先行する電圧掃引中に生成されるコンダクタンスに対して、メムリスティブ材料のコンダクタンスをさらに増加させる場合がある。
したがって、メムリスティブ材料は、連続的に増減する印加電圧下でコンダクタンスの非線形性を示し、さらに、先行するコンダクタンス状態の記憶も示す。
言い換えると、本発明の実施形態において用いられる種々のタイプのメムリスティブ材料の場合に、メムリスティブ材料の物理状態wは、メムリスティブ材料の現在の物理状態及び印加される電圧の両方の関数として、時間と共に変化する
dw/dt=f(w,V)
本発明の実施形態においてメムリスティブ接合部によって通される電流iは、印加される電圧、及び材料のコンダクタンスの関数である。ただし、コンダクタンスgは、メムリスティブ材料の現在の状態、及び印加される電圧の両方の関数である。
i=g(w,v)V
図3A及び図3Bに示されるように、メムリスティブ接合部のコンダクタンスは、現在印加されている電圧と、且つ先行する時間間隔にわたって印加される電圧の履歴とに依存する。
【0013】
シナプスは一般的に、シナプス前ニューロンiによって生成され、シナプスを通ってシナプス後ニューロンjに送られる信号の増幅又は減衰を引き起こす。
或る特定のモデルでは、シナプスの利得、すなわち重みは0.0〜1.0の範囲に及び、利得0.0は信号の完全減衰を表し、利得1.0は信号の無減衰を表す。
これらのモデルにおいて、ニューロンは複数の活動度を有し、ニューロンiの活動度xiがしきい値よりも高いとき、ニューロンは出力信号を出す。
ニューロン動作のための数学モデルは後の節において与えられる。
シナプス前ニューロンiをシナプス後ニューロンjに相互接続する或るシナプスの場合の利得の変化率zijのための1つの数学モデルが以下のように表される。
(dzij/dt)=εf((xj)(−ωzij+g(xi)))
ただし、
zijはシナプス前ニューロンiをシナプス後ニューロンjと相互接続するシナプスijの重み、すなわちシナプスijによって生成される利得であり、
εは学習速度であり、
ωは忘却速度であり、
f(xj)はニューロンiの活動度の非線形関数であり、
g(xi)はニューロンjの活動度の非線形関数であり、
tは時間である。
本発明の数多くの実施形態において、f()及びg()は一般的にS字状(sigmoidal)である。
1つの例示的なS字状、すなわち「S」字関数はtanh()である。
シナプス前ニューロン及びシナプス後ニューロンがいずれも高い活動度を有するとき、利得zijは急速に増加する。
項−ωzijは、その項−ωzijの大きさがシナプス後ニューロンの活動度の非線形関数g(xi)の現在値よりも大きいときに、シナプスの利得が時間と共に減少するのを確実にする。
シナプスの重みは、フィードバック項−ωzijに起因して、際限なく増減することはできず、それはシナプスの重みが1.0に近づくにつれて、シナプスの重みを減少させるための役割を果たし、シナプスの重みが0.0に近づくにつれて次第に少なくなるフィードバックを生成する。
シナプス動作のための数学モデルは、ニューロン活動度のための数学モデルに依存し、それらのモデルは互いへの相互フィードバックを与える。
シナプス利得のための数学モデルを、メムリスティブ接合部の導電率変化を記述する上記の式、詳細にはコンダクタンス関数g(w,v)と比較することから明らかであるように、メムリスティブ接合部のコンダクタンスは、利得関数を物理的に具体化したものを与えることができ、その時間導関数は上記の数学モデルとして表される。なぜなら、シナプスモデルのニューロン活動度の非線形関数f(xi)及びg(xi)は、ニューロン間の物理的な電圧に関連し、所与の時点における利得zijは、メムリスティブ接合部に印加される電圧の履歴に関連するためである。
したがって、メムリスティブナノワイヤ接合部のコンダクタンスのための関数式は、メムリスティブナノワイヤ接合部によって接続されるシナプス前及びシナプス後ニューロンの現在の活動度、及びメムリスティブナノワイヤ接合部の直近の印加電圧履歴に依存する。
したがって、本発明の種々の実施形態において、ナノワイヤを相互接続するメムリスティブナノワイヤ接合部は、上記の数学モデルによって表されるようなシナプス動作をモデル化するのに適している電流信号を通すための物理的特性を提供する。
【0014】
図4は、本発明のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の種々の実施形態において基本計算ユニットとしての役割を果たすニューラルセルを示す。
ニューラルセルは、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の1つのタイプの計算セルである。
上記のように、ニューラルセル402は、4つの垂直導電ピン404〜407を備える。
それらのピンは、そのコンパス方位によって呼ばれ、図4において計算セルの右側にコンパス図410が示される。
NWピン404及びSEピン405は、ニューラルセルからの出力信号をNWピン404及びSEピン405と相互接続されるナノワイヤに伝導する。
SWピン406及びNEピン407はいずれも、それらのピンに接続されるナノワイヤからそれらのピンに入力される信号を、ニューラルセル402に伝導する。
SWピン406は抑制信号をニューラルセルに伝導し、一方、NEピン407は興奮入力信号をニューラルセルに伝導する。
興奮入力信号はニューラルセルの活動度を上げる傾向があり、一方、抑制信号はニューラルセルの活動度を下げる傾向がある。
【0015】
図4に示される基本ニューラルセル402は一般的に、ニューロンのための数多くの異なる数学モデルのうちの1つを実現する。
一般的に、受信される興奮信号の周波数及び数が抑制信号の周波数及び数よりも著しく大きいとき、ニューロンの活動度は一般的に活動度しきい値よりも高くなる。ただし、活動度しきい値は、ニューロンが出力ピン404及び405を通じて出力信号を出す点である。
【0016】
入力興奮信号及び入力抑制信号は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の他のニューラルセルから受信され、ニューラルセル402によって出力される出力信号は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の他の計算セルに送られる。
ニューラルセル及びニューロモルフィック回路は一般的に、種々のフィードバック機構を含み、ニューロモルフィック回路内の個々のニューラルセルの活動度を制御し、抑制する非線形動作を示す。
シナプスを通じて高密度に相互接続される比較的少数のニューラルセルのみを含む、適度なサイズのニューロモルフィック回路であっても、かなり複雑な機能性を示すことができ、それは多くの場合に、閉じた形の数式を用いてモデル化することはできず、従来のブール論理に基づくデジタル論理回路において実装するのは難しいであろう。
図4において、入力412及び出力412は、4つの垂直ピンを通じて信号を受信すること、及び信号を送信することに加えて、ニューラルセルが全て、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路レベル内に実装されるさらなるマイクロスケール又はサブマイクロスケール信号線を通じて、隣接する計算セルと相互接続できることを示す。
【0017】
図5A〜図5Eは、本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す。
図5Aに示されるように、興奮入力502のような、NE入力ピン(図4の407)への全ての興奮入力が、加算演算504によって合算される。
同様に、抑制入力信号506のような全ての抑制入力信号が、同様の加算関数508によって合算される。
図4の入力412のような、半導体集積回路層からのさらなる入力が、加算演算に含まれる場合があるか、又はニューラルセル処理の後のステージを実施する機能構成要素に入力される場合がある。
加算構成要素504及び508は、単に、入力ナノワイヤ信号線が接続される入力ピンとすることができるか、又は増幅構成要素及び他の電子構成要素を含む場合がある。
その後、興奮信号の和及び抑制入力信号の和は、信号生成機能構成要素510に入力され、信号生成機能構成要素は、図5Aにおいて信号/時間プロット512によって表されるアナログ電圧信号を生成する。
【0018】
図5Bに示されるように、例示的なニューラルセルは、漏れ積分器機能構成要素を含み、漏れ積分器機能構成要素は、現在時刻を含む、先行する或る時間間隔にわたって信号生成機能又は演算(図5Aにおいて示される)によって生成される信号を絶えず積分する。
図5Bに示されるように、漏れ積分は、アナログ信号522にわたって時間窓関数520を重ね合わせ、時間窓関数520より下にあるアナログ信号の部分を積分することと見なすことができる。
図5Bにおいて、且つ後続の図面において、アナログ信号は、例示を簡単にするために、一様に正の値を有するように示されるが、実際には、アナログ信号は、正、0又は負のいずれかとすることができる。
【0019】
図5Cに示されるように、漏れ積分機能構成要素は、しきい値機能構成要素530に積分された信号528を出力する。
しきい値機能構成要素によって判断されるように、積分された信号がしきい値よりも大きい値を有するとき、ニューラルセルは、図5Cにおいてスパイク列532によって示される出力信号を出力する。
そうでない場合には、ニューラルセルは、図5Cにおいて定数ゼロ関数534のプロットによって示されるように、信号を出力しない。
しきい値機能構成要素は、出力信号生成構成要素を起動するか、代替的には、出力信号生成構成要素を含むと見なすことができる。
【0020】
代替的には、ニューラルセルの演算は、図5Dに示されるように、畳み込み関数546を生成するためのアナログ信号542及び時間窓関数ψ544に関する畳み込み演算540と見なすことができる。
その後、しきい値548が畳み込み関数546に重ね合わせられるか、又は畳み込み関数が、しきい値距離だけ下方に平行移動されて、対応する活動度関数550が生成される。
したがって、図5Dのニューラルセル活動度プロット550によって示されるように、時間間隔552及び554のような、入力信号の漏れ積分がしきい値より高い値を生成する時間間隔中に、ニューラルセルは活動的である。
【0021】
図5Eは、本発明の種々の実施形態による、ニューラルセルの内部演算を要約する。
興奮信号560が合算され(562)、信号処理関数564に入力される。
同様に、抑制信号566が加算関数568によって合算され、信号処理関数564に入力される。
信号生成演算は、ニューロン動作のための種々の数学モデルのうちのいずれかに従って合成された合算入力に基づいてアナログ信号を生成しうる。
たとえば、信号生成関数は、合算された興奮入力信号及び合算された抑制入力信号の両方に非線形関数を適用し、その後、非線形関数を適用した結果を一次(線形)結合することができる。
信号生成関数564は、漏れ積分器関数570にアナログ信号を出力し、漏れ積分器関数は、或る先行する時間間隔にわたって積分された信号をしきい値関数572に出力し、しきい値関数は、ニューラルセルが出力信号を出力するのに十分に活動的であるか否かを判断する。
【0022】
後に検討されるように、漏れ積分は神経回路の特殊な事例であり、例示するのが比較的容易であるので、神経回路例として図5A〜図5Eの例において示される。
後に検討される、ホジキン−ハクスレーニューロンモデル、及びシャントモデル(shunting model)を実現する回路を含む、さらなる、より機能的に強化され且つより自由度のあるニューロン回路が用いられる場合もある。
これらのより機能的に強化され且つより自由度のあるニューロン回路では、しきい値構成要素が不要な場合があることが強調されるべきである。
或る特定のニューロモルフィック回路において、ニューロン間の信号としてスパイク列が生成されるときに、しきい値回路は有用であるが、他のモデルでは、しきい値処理構成要素を用いることなく、信号スパイクが生成される場合があるか、又は代替的には、信号は、スパイク列を含むのではなく、より連続的にすることができる。
【0023】
図6は、本発明の種々の実施形態による、ニューラルセルの一般的な内部回路を示す。
ニューラルセル602は、出力ピン604及び606を介して、メムリスタ記号608のようなメムリスタ記号によって表される、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ニューロモルフィック回路の近隣の計算セルに信号を出力する。
ニューラルセルは、第1の入力ピン610を通じて抑制信号を受信し、第2の入力ピン612を通じて興奮信号を受信する。
図6における出力信号、抑制入力信号及び興奮入力信号へのピンの割当ては、図4を参照しながら検討された割当てと同一であるが、代替の実施形態では異なる割当てが行なわれる場合があり、所与のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路が、計算セルのために種々の異なるピン割当てを用いる場合がある。
図6に示されるニューラルセルでは、演算増幅器に基づく簡単な加算回路614及び616を用いて、興奮入力信号及び抑制入力信号を加算し、合算興奮信号入力信号620及び合算抑制信号入力信号622が生成され、それらの信号はニューラルセルの内部回路624に入力され、その内部回路は、図5A〜図5Eを参照しながら上記で検討された信号生成、積分及びしきい値処理機能を実施する。
漏れ積分、信号合成及びしきい値処理のために用いられる回路の厳密な特性は、ニューラルセルによって受信される入力信号の特性、及びニューラルセルによって実施される厳密な数学モデルに依拠する。
たとえば、漏れ積分のために、演算増幅器及びキャパシタに基づく積分回路が用いられる場合があり、信号合成のために、種々のタイプの演算増幅器に基づく加算回路を用いて、2つの合算入力信号620及び622を一次結合することができる。
【0024】
ニューラルセルのために、種々の異なるタイプの数学モデルがある。
任意の所与のニューロモルフィック回路において、所望の高レベルの機能を適切にエミュレートするか、又は実施するために、ニューロンの異なる数学モデルを実現するいくつかの異なるタイプのニューラルセルが用いられる場合がある。
ニューラルセルのための1つの数学モデルは、以下のように表すことができる。
【0025】
【数1】
【0026】
ただし、
iはモデル化されたニューロンであり、
xiは、ニューロンiの活動度であり、
tは時間であり、
fj(xj)はニューロンjの活動度の非線形関数であり、
zjiはニューロンjとiとの間のシナプスの重みであり、
gjはニューロンjの活動度の非線形関数であり、
nは興奮入力を通じてノードiに結合されるニューロンの数であり、
mは抑制入力を通じてノードiに結合されるニューロンの数であり、
A及びBは定数である。
【0027】
このモデルでは、特定のニューラルセルiの活動度は、第1の受動減衰項−Axi、フィードバック項によって変更される興奮入力の和を表す第2の項
【0028】
【数2】
【0029】
及びフィードバック項によって変更される抑制入力の和を表す第3の項
【0030】
【数3】
【0031】
の一次結合である。
このモデルでは、ニューロンiの活動度xiは、0.0〜1.0の範囲に及ぶ。
ニューロン活動度が高く、1.0に近づくとき、その式内のフィードバック項が、活動度がさらに高くなるのを制限するための役割を果たし、活動度を強制的に下げる。
一方、ニューロンiの活動度xiが低く、0.0に近いとき、フィードバック項の有意性は低下し、ニューラルセルは、興奮入力に対して高い感度で、且つ抑制入力に対して低い感度で応答し、それにより、ニューラルセルの活動度を高める。
上記で検討されたように、ニューラルセルの活動度がしきい値よりも高くなるとき、そのニューラルセルは、シナプスのようなメムリスティブナノワイヤ接合部を通じて、近隣の計算セルに出力信号を出し、同じく、半導体集積回路層信号線を通じて隣接計算セルに信号を出力する場合がある。
上記で検討されたように、ニューラルセル演算のための数多くの異なる取り得る数学モデルが実現可能であり、単一のニューロモルフィック回路内で多数の異なるモデルが用いられる場合があり、その場合、階層的なニューロモルフィック回路内の異なる論理レベルにあるニューラルセルが、ニューラルセル動作の異なる数学モデルを実施する。
【0032】
図7は、本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる習慣化伝送ゲート計算セルを示す。
図7に示されるような、習慣化伝送ゲートセル(「HTG])は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ニューラルセルを他のニューラルセルに接続するために用いられる垂直ピンを利用しない。
代わりに、HTG702は、半導体集積回路信号線を通じて、ニューロモルフィック回路内の隣接計算セルから入力704を受信し、隣接計算セルへの出力706を生成する。
HTGは、抑制入力及び興奮入力に応答してニューラルセルによって生成される信号よりも、入力信号に対して相対的に長い持続時間の効果をもたらす。
図8は、本発明の一実施形態による、習慣化伝送ゲート計算セルによる入力信号の変更を示す。
図8において、入力信号は、信号強度対時間の第1のプロット802内にプロットされ、対応する出力信号は、信号強度対時間の第2のプロット804内にプロットされる。
図8の2つのプロットは、時間軸806及び808に対してそれぞれ揃えられる。
入力信号810が正の電圧ピーク812を含むとき、出力信号814も、入力信号内の正の電圧ピーク812に対応する正の電圧ピーク816を含む。
しかしながら、出力信号において、電圧は一般的に著しく低い電圧においてピークに達し、その後、正の電圧ピークに続く時間にわたって、負の電圧818まで降下する。
HTGは、シナプス後ニューロンが最初に興奮入力に対して反応しやすいが、興奮入力が持続するとシナプス後ニューロンの感度が急速に低下するという生物学的な神経回路原理をモデル化する。
【0033】
HTGのための1つの取り得る数字モデルが以下に与えられる。
dzi/dt=A(1−zi)−Bf[T(yi)]zi
【0034】
ただし、
ziは習慣化伝送ゲートによって入力信号に適用される利得であり、
tは時間であり、
yiは習慣化伝送ゲートへの入力であり、
Tは整流関数であり、
f[T(yi)]は整流された入力の非線形関数であり、
A及びBは定数である。
【0035】
この式において、ziは入力信号に対してHTGセルの出力信号に適用される利得である。
このモデルにおいて、利得は0.0〜1.0の範囲に及ぶ。
第1の項A(1−zi)は、HTGの利得の相対的に長期にわたる回復を与え、一方、第2の項−Bf[T(yi)]ziは、HTGに正の信号が入力されるときの、急激な出力信号減衰と、それに続く長い持続時間にわたる負の信号とを与える。
本発明の一実施形態を表す任意の特定のニューロモルフィック集積回路において、任意の所与のHTGのために用いられる特定の数学モデルは、定数A及びBの値に関して異なる場合があるか、又はHTGのための数式全体に関して異なる場合がある。
しかしながら、一般的には、HTGセルを用いて、ニューラルセルによって出力されるか、又は受信される長期にわたる興奮信号又は抑制信号の影響を減少させる。
【0036】
図9は、本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる、入力計算セル及び出力計算セルを含む、2つのさらなるタイプの計算セルの例を示す。
入力計算セル902は、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の外部にある信号送信エンティティから入力信号904を受信し、入力信号を処理した後に、出力信号ピン910及び912を介して、処理された信号906及び908を出力する。
出力計算セル914は、入力信号ピン920及び922を通じてハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の外部計算セルから興奮信号916及び抑制信号918を受信し、入力信号を処理して、ニューロモルフィック集積回路の外部にある信号受信エンティティに出力される、処理された信号924を生成する。
出力計算セルは、半導体集積回路層信号線を通じて、さらに入力を受信することができ、入力計算セルは、半導体集積回路層信号線に、さらに信号を出力することができる。
さらに、入力計算セル及び出力計算セルを用いて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の2つの異なる内部アナログ信号を互いに変換することができる。
【0037】
図10は、本発明の一実施形態を表す、マイクロスケール−ナノスケールハイブリッドニューロモルフィック回路の入力計算セルのための入力信号及び出力信号を示す。
多くの場合に、入力信号1002は、パケット形式のデジタル信号であり得、その信号において、2進数のシーケンスを含む固定長又は可変長パケットが、外部エンティティから入力計算セルに送信される。
入力計算セルは、図10において信号対時間プロット1004において示される、アナログ電圧又は電流信号を生成するために、デジタル/アナログ信号変換を実行する。
同様に、出力計算セル(図9の914)はアナログ信号を受信し、パケット形式のデジタル信号1002を出力するために、アナログ/デジタル信号変換を実行する。
数多くの異なる取り得るタイプのデジタル信号が存在し、ニューロモルフィック回路の種々の異なる実施態様が、異なるタイプのアナログ信号を利用できる。
それゆえ、入力計算セル及び出力計算セルの内部回路は、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路によって受信されるデジタル信号、及びそこから送出されるデジタル信号のタイプの両方、並びに集積ニューロモルフィック集積回路内で用いられる種々のタイプのアナログ信号に大きく依存する。
【0038】
図11A及び図11Bは、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す。
図11Aは、4ピン計算セルの3×3アレイを示す。
上記のように、計算セル1102のような各計算セルは、2つの出力ピン1104及び1106と、抑制入力ピン1108と、興奮入力ピン1110とを含む。
図11Bは、図11Aに示されるような計算セルの3×3アレイを示す。該アレイ上に、平行ナノワイヤから成る2つの副層と、1つのメムリスティブ材料副層とを含む相互接続層が実装されている。
図11Bにおいて、計算セル1102の入力ピン1110のような各入力ピンは、パッド1112とのインターフェースを成し、パッド1112は、左側にある実質的に水平なナノワイヤ1114を、右側にある実質的に水平なナノワイヤ1116に接合し、且つ左側のナノワイヤ1114及び右側のナノワイヤ1116の両方を入力ピン1112に接合する。
したがって、計算セルのアレイ内の入力ピンに接続される全てのナノワイヤが、平行なナノワイヤから成る第1の副層を形成する。
図11Bに示されるように、それらのナノワイヤは、計算セルの3×3アレイの上側1118及び下側1120の水平縁部の方向に対してわずかに回転している。
この回転によって、ナノワイヤは、左方向及び右方向の両方において水平に延在できるようになり、且つパッド及び垂直ピンを介してナノワイヤが接続される計算セルの内部又は外部にある任意の付加的な垂直ピンに重なることなく、多くの近隣の計算セルに伸びることができるようになる。
計算セル1102内の出力ピン1104のような出力ピンはそれぞれ、実質的に垂直なナノワイヤに同じように接続される。
したがって、計算セルの3×3アレイ内の出力ピンに接続されるナノワイヤは、実質的に平行なナノワイヤから成る第2の副層を形成し、第2の副層のナノワイヤは第1の副層のナノワイヤと実質的に直交する。
【0039】
図11Bにおいて、ナノワイヤ間のメムリスティブナノワイヤ接合部は、2つのナノワイヤ間の交差点にある、塗潰された円板1124のような、塗潰された小さな円板として示される。
メムリスティブナノワイヤ接合部1124は、シナプス前ニューラルセル1126及びシナプス後ニューラルセル1128を相互接続するシナプスをモデル化する。
メムリスティブナノワイヤ接合部1124は、シナプス前計算セル1126の出力ピン1130を、シナプス後ニューラルセル1128の抑制入力ピン1132と相互接続する。
本発明によれば、複数のナノワイヤ相互接続層oが、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路層の上方に実装される場合がある。
複数の相互接続層によって、ニューラルセルを、複数の階層的な論理レベルにおいて、シナプスのようなメムリスティブナノワイヤ接合部を通じて互いに相互接続できるようになる。
本発明の多相互接続層ニューロモルフィック集積回路アーキテクチャは、極めて多くの数の異なる取り得る計算セル相互接続構造を提供し、それゆえ、非常の多くの数の異なる取り得るニューロモルフィック回路を実現するための極めて自由度が高く、且つ強力な相互接続アーキテクチャを提供する。
【0040】
本発明の或る特定のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の実施形態では、ナノワイヤ接合部は、オン状態及びオフ状態になるように、製造中に構成される場合があるか、又は製造後にプログラムされる場合があり、オンになるように構成されるナノワイヤ接合部のみが電流を通し、シナプスのような動作を示すのに対して、オフになるように構成されるナノワイヤ接合部は開いたスイッチとしての役割を果たす。
本発明の他のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の実施形態では、ナノワイヤ接合部は全てオン状態になるように構成され、各ナノワイヤ接合部のコンダクタンスは、その中を通る電圧信号によって排他的に決定される。
【0041】
図12A〜図12Fは、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す。
図12A〜図12Fは、単一の計算セルに関するニューロモルフィック集積回路の製造を示す。
しかしながら、上記のように、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路は非常に多くの数の計算セルを含み、それらの計算セルは合わせて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の表面をタイル張りにする。
或る特定の実施形態では、半導体基板の1平方センチメートル当たり、数千万から数億個の個別の計算セルを製造することができる。
図12A〜図12Fにおいて示される製造方法は一般的に、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の全ての計算セルに同時に適用される。
【0042】
図12Aに示されるように、各計算セル1202が、フォトリソグラフィ、ドーピング、エッチング及び平坦化技法を含む、集積回路製造の種々の方法のうちのいずれかを用いて形成される。
計算セルの表面1204は、上記の4つの垂直導電ピンのための4つの導電ベース1206〜1209を含む。
製造方法、及び特定の応用例によって実施される必要がある計算セル動作のための数学モデルに応じて、計算セルは種々の形状及びサイズのうちの任意のものを有しうる。
セルのための一般的な形状は、正方形、長方形、六角形及び正三角形を含み、それらは全て、半導体基板の表面を完全にタイル張りするために、2次元アレイ内に敷き詰められうる。
下層を成す集積回路を製造した後の第1のステップでは、図12Bにおいて示されるように、ナノワイヤの第1の副層1210が、集積回路の表面上にインプリントされるか、又は他の方法によって形成され、各ナノワイヤは、パッド1212のようなパッド状構造物を通じて単一の垂直ピンに接触し、且つそのパッドから両側に延在して単一のナノワイヤを形成する。
図12Bに示されるように、第1のナノワイヤ副層のナノワイヤは互いに平行であり、下層を成す計算セルの両方の入力ピン、又は両方の出力ピンに接続し、所与の副層の単一のナノワイヤは多くても1つのピンにしか接続されない。
第1の副層のナノワイヤに接続されない垂直ピンは、下層を成す垂直ピン導電ベース(図12Aの1207及び1209)に重なるビア(via)として、第1の副層1214及び1216内に延在する。
【0043】
次に、図12Cに示されるように、メムリスティブ材料の薄い層1220が、第1のナノワイヤ副層1210の上側表面上に被着される。
このメムリスティブ材料は、第1の副層1210のナノワイヤと、後続のステップにおいて付加される第2の副層のナノワイヤとの間のメムリスティブナノワイヤ接合部を形成する。
導電ピンは埋込ビア1222〜1225によってメムリスティブ材料層を貫通して延長されることに留意されたい。
次に、図12Dにおいて示されるように、第2のナノワイヤ副層1230がメムリスティブ層1220の上方に付加される。
第2のナノワイヤ副層のナノワイヤは平行であり、各ナノワイヤは単一の垂直ピンに接続される。
第1のナノワイヤ副層が出力ピンに接続されるとき、第2のナノワイヤ副層は入力ピンに接続され、逆もまた同様である。
第2の副層のナノワイヤは、第1の副層のナノワイヤと実質的に直交することに留意されたい。
次に、図12Eに示されるように、第2のナノワイヤ副層1230の上方に絶縁層1240が付加され、ここでもまた、垂直ピンは埋込ビア1242〜1245によって延長される。
【0044】
図12Fに示されるように、第1の絶縁層1240の上側に、付加的なナノワイヤ相互接続層1250を形成することができる。
本発明の実施形態を表すマイクロスケール−ナノスケールハイブリッドニューロモルフィック集積回路は、基本的に任意の数の相互接続層を含む場合があり、最も上にある絶縁層1252は一般的に下層を成す相互接続層を完全に絶縁し、それゆえ、垂直ピンを最後の絶縁層の表面まで延長する埋込ビアを含まない。
再び、図12A〜図12Fは、単一の計算セルの観点から製造工程を示すが、有用なデバイスの場合、図12A〜図12Fに示される一連のステップにおいて、一度に、基板表面の1平方センチメートル当たり、何百万、数千万、又は数億の計算セルが製造される。
【0045】
図13は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路のナノワイヤ相互接続層のナノワイヤを通じて伝送される双方向信号を示す。
図13において、第1のニューラルセル1302は、第1のナノワイヤ1306、第2のナノワイヤ1308、及び第1のナノワイヤ1306と第2のナノワイヤ1308とを相互接続するメムリスティブナノワイヤ接合部1310を介して、第2のニューラルセル1304と相互接続される。
第1のナノワイヤは、第1の、すなわちシナプス前ニューラルセル1302の出力ピン1312に接続され、第2のナノワイヤ1310は、第2の、すなわちシナプス後ニューラルセル1304の入力ピン1314に接続される。
上記のように、シナプス前ニューラルセルが活動度しきい値よりも高い活動度を有するとき、シナプス前ニューラルセルは、図13において矢印1316によって表される順方向信号を出力する。
同様に、シナプス後セルが第2の活動度しきい値レベルよりも高い活動度を有するとき、そのシナプス後セルは、シナプス前ニューラルセル1302に向かって、入力ピンを通じて、図13において矢印1318によって表される逆方向信号を出力する。
ニューラルセルが順方向信号及び逆方向信号のいずれを出す場合でも、本発明の或る特定の実施形態では、上記のように、シナプス動作をモデル化するナノワイヤ接合部のメムリスティブ材料において状態変化がもたらされる。
【0046】
図14は、メムリスティブナノワイヤ接合部のコンダクタンス変化を示しており、その接合部を通じて、シナプス前ニューロン及びシナプス後ニューロンが相互接続される。
図14において、種々の信号プロットが、全ての場合に時間軸1402のような横軸の時間軸に対してプロットされる時間に対して垂直方向において揃えられる。
図14の種々のプロットは、第1の信号線1406を第2の信号線1408と接続するメムリスティブナノワイヤ接合部1404の信号及び状態変化を示す。
第1のプロット1410は、第1の信号線に接続されるシナプス前ノード(図13の1302)から生じる、第1の信号線1406を通って送信される順方向信号をプロットする。
第2のプロット1412は、第2の信号線に接続されるシナプス後ノード(図13の1304)から生じる、第2の信号線を通って送信される逆方向信号をプロットする。
第3のプロット1414は、各時点におけるメムリスタ1404の両端での電圧降下を示しており、最後のプロット1416は、各時点におけるメムリスタのコンダクタンスを示す。
破線の垂直線1418のような破線の垂直線は、種々のプロット1410、1412、1414及び1416の各プロットの或る特定の時点を示す。
【0047】
順方向信号が正の電圧ピーク1422又は負の電圧ピーク1424を示し、一方、逆方向信号が平坦であるとき、メムリスタの両端においてそれぞれ、相対的に小さな負の電圧降下1426及び相対的に小さな正の電圧降下1428が生じる。
これらの小さな電圧降下は、メムリスタのコンダクタンスにおいて、対応する小さな減少1430及び小さな増加1432を生成する。
順方向信号及び逆方向信号の両方において、同じ符号で、等しい大きさの電圧ピーク、1434及び1436及び1438及び1440が生じるとき、メムリスティブナノワイヤ接合部の両端で電圧降下1442及び1444は生じないので、メムリスタのコンダクタンスは変化しない。
しかしながら、同じ時点において、順方向信号において正のピーク1450が、逆方向信号において負のピーク1452が生じるとき、メムリスタの両端において相対的に大きな負の電圧降下1454が生じ、コンダクタンスにおいて対応する大きな降下1456を引き起こす。
同様に、逆方向信号の正のピーク1462に対応する時点における順方向信号の負の電圧ピーク1460は、メムリスタの両端において相対的に大きな正の電圧降下1464を引き起こし、メムリスティブ材料において対応する大きなコンダクタンス増加1466を引き起こす。
したがって、或る特定のタイプの順方向及び逆方向信号を生成することによって、ニューラルセルは、接続しているメムリスティブナノワイヤ接合部が、上記で数学的に記述されたシナプス動作をモデル化する導電性変化を示すことができるようにする。
順方向信号及び逆方向信号のために適した波形を用いるとき、シナプス動作のためのヘブ(Hebbian)学習モデルに従って、シナプス前ニューラルセルによって高い活動度が引き起こされる順方向信号が送信された直後にシナプス後ニューロンが高い活動度を有する時点で、メムリスティブ材料が大きな導電率変化を示すように促すことができる。
さらに、メムリスティブナノワイヤ接合部の導電率は、活動度レベルの過去のパターン、及びそれらの接合部が相互接続するシナプス前ニューラルセル及びシナプス後ニューラルセルからの信号出力を反映する。
【0048】
本発明の実施形態によるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に、複数の隣接計算セルを含む、種々の異なる機能モジュールを形成することができる。
図15は、本発明の一実施形態による、6計算セル双極子の実施態様を示し、それは、デジタル論理フリップフロップに類似のアナログ動作を示す。
双極子モジュール1502は、その全体が、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の集積回路層内に形成される。
ニューラルセル1504及び1506は、双極子の入力ノードを表し、ニューラルセル1508及び1510は双極子の出力ノードを表す。
その双極子において、一方の出力ノードは、他方の出力ノードが低い活動度を有するときに高い活動度を有する傾向があり、逆もまた同様であり、出力ノードの活動状態は、入力ノードへの入力が一定であるか、又は入力がないときに一定のままである傾向がある。
したがって、その双極子はアナログフリップフロップとして動作し、基本的に、出力ノードの2つの取り得る活動レベル状態のうちの一方をラッチする。
入力ノード1504は、信号線1512を介して出力ノード1508に興奮信号を送信し、信号線1514を介して出力ノード1510に抑制信号を送信する。
入力ノード1506は、類似であるが、逆の信号伝送パターンに従う。
出力ノードは、HTGノード1524及び1526を通じて、入力ノード1504及び1506に正のフィードバック信号1518及び1520を出力する。
したがって、入力ノード1504が高い活動度を有するとき、出力ノード1408は高い活動度を有する傾向があり、入力ノード1504の高い活動度を強化する。
入力ノード1506が高い活動度を有するとき、出力ノード1510は高い活動度を有する傾向があり、入力ノード1506の高い活動度を強化する。
それゆえ、左側の列の計算ノード1504及び1508は、右側の列の計算セル1506及び1510と高い活動状態を競い合う。
【0049】
図16は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる場合がある第2のタイプの多計算セルモジュールを示す。
図16に示されるモジュールは9計算セル包囲構造であり、8つの周辺計算セル1602〜1609が、活動的であるとき、中央計算セル1610に抑制水平信号を送信する。
本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に、種々の異なる数の計算セルを含む、種々の異なるタイプの包囲構造を形成することができる。
或る特定の事例では、複数の計算セルから成る、小さい方の隣接する環状構造が中央セルに興奮信号を送信することができ、一方、周辺計算セルから成る、大きい方の包囲する環状構造が中央計算セルに抑制信号を送信することができ、逆もまた同様である。
さらなるタイプの包囲構造では、中央セルから周辺セルに、フィードバック信号を送信することができ、逆もまた同様である。
或る特定の事例では、複数の中央セルが、複数の包囲セルから成る1つ又は複数の環状構造によって包囲される場合があり、各環状構造が異なるタイプ又はレベルの順方向信号フィードバックを与える。
種々のタイプのパターン認識回路及びオリエンテーションマップを実現するために、複数の包囲構造がよく用いられる。
【0050】
図17は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの階層的な相互接続を示す。
図17は、計算セルの24×28アレイ1702を示す。
各セルは、アレイの下に与えられる論理レベル鍵1704に従って、或る論理レベルを割り当てられる。
たとえば、陰影付き計算セル1706のような陰影付きの計算セルは、第1の論理レベルを形成する。
計算セルのそのような階層的論理配列は、1つのナノワイヤ相互接続層を用いて、各レベルのニューラルセルを相互接続することによって実現されうる。
たとえば、第1のレベルの計算セルは、第1のナノワイヤ相互接続層内のナノワイヤ及びメムリスティブナノワイヤ接合部によって水平に相互接続される場合がある。
第2の論理レベルのセルは、第2のナノワイヤ相互接続層によって同じように相互接続される場合がある。
さらに、順方向及びフィードバック相互接続が複数の相互接続レベルを横断する場合があり、それにより、論理レベル間での信号の交換を提供することができる。
階層的に並べられた計算セル層は、種々のタイプのパターン認識ニューロモルフィック回路、及び複数の入力から推測結果を導く推測エンジンにおいて有用である。
【0051】
図18は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で実現されうる第2のタイプの論理構造を示す。
図18において示される、層状皮層は、計算セル1802のような複数の低レベルセンサ入力計算セルを含む場合があり、それぞれ双極子モジュール1804のような双極子モジュールに接続され、そのモジュールは層状皮層の単純セルをモデル化する。
双極子モジュールはさらに、互いに、且つ複合セル1806のような複合セルと相互接続され、複合セルは、さらに高いレベルの計算セル又は出力セルに信号を出力する。
層状皮層は、パーセプトロン、及び数多くの他のタイプのニューロモルフィック回路において用途を見いだす。
図19は、本発明に従って形成することができ、層状皮層ニューロモルフィック回路を実現するために、隣接する複数の層状皮層モジュールと共に用いられうる層状皮層回路モジュールを示す。
層状皮層モジュール1902は、6つの計算セル1904〜1909から実装される、6計算セル双極子を含む。
入力計算セル1910はセンサ入力を表し、一対の計算セル1912及び1914は層状皮層の複合セルを表す。
さらに大きなモジュールは、計算セル1904〜1909を含む双極子に複数のセンサ入力を与えるために、付加的なセンサ入力セルを含む場合がある。
セル間の相互接続は、半導体集積回路層において排他的に形成される場合があるか、又は1つ若しくは複数のナノワイヤ相互接続層をさらに利用する場合がある。
【0052】
本発明を特定の実施形態に関して説明してきたが、本発明はこれらの実施形態に制限されることは意図していない。
本発明の精神の範囲内にある変更が、当業者には明らかになるであろう。
たとえば、計算セルは、ニューロン、入力セル、出力セル及びHTGセルに加えて、種々のセルタイプを実現する場合がある。
数多くのタイプのニューロモルフィック回路に対して4ピン計算セル(unit)が十分な接続性を与えるように見えるが、種々の代替の実施形態では、さらに多くの数、又は少ない数の入力及び出力ピンが用いられうる。
上記のように、本発明の実施形態によるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の集積回路レベル内に、付加的な信号線及び他の信号伝送関連構成要素を形成してもよい。
半導体集積回路層信号線を用いて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の多計算セルモジュール及び他の論理ユニットの計算セル間の付加的な接続性を与えることができる。
多数の集積回路製造技法のうちの任意のものを用いて、種々の異なるタイプの半導体基板の任意のものにおいて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路層を形成することができる。
ニューロモルフィック集積回路を、異なる寸法及び面積を用いて形成することができ、計算セルのアレイ内の欠陥のある計算セルに対応するために、欠陥検出機能、欠陥改良機能及び欠陥許容機能を含む、付加的な機能を組み込むこともできる。
ニューロモルフィック集積回路は、内部で電流信号及び電圧信号の両方を利用することができ、パケット形式のデジタル信号を含む、種々のタイプの外部信号を受信し、送出することができる。
本発明の多くの実施形態において、内部ニューロモルフィック集積回路信号は、アナログ電流信号及びアナログ電圧信号の両方を含む。
ニューロモルフィック集積回路内で、生物学的軸索スパイクに類似している、種々のタイプの順方向及び逆方向のアナログ信号パターンを利用することができるが、ニューロモルフィック集積回路は、単純な電圧レベル信号及び/又は電流レベル信号に基づいて動作してもよい。
ニューロモルフィック集積回路は、入力計算セル及び出力計算セルにタイミング信号を与えるクロック信号伝搬機能を含む、付加的な機能を含む場合がある。
ニューロモルフィック集積回路は、それぞれ関連する複数のナノワイヤ相互接続層と相互接続される、複数の集積回路層をさらに含む場合がある。
【0053】
これまでの説明は、本発明を完全に理解してもらうために、その説明の目的上、特定の用語を使用した。
しかしながら、本発明を実施するために、具体的な細部が不要であることは当業者には明らかであろう。
本発明の具体的な実施形態のこれまでの説明は、例示し、説明するために提示される。
それらの説明は、本発明を余す所なく述べることも、開示されるのと全く同じ形に限定することも意図していない。
上記の教示に鑑みて、数多くの変更及び変形が可能である。
それらの実施形態は、本発明の原理及びその実用的な応用例を最もわかりやすく説明し、それにより、意図される特定の用途に合わせて種々の変更を加えながら、当業者が本発明及び種々の実施形態を最大限に利用できるようにするために、図示及び説明される。
本発明の範囲は添付の特許請求の範囲及びその均等物によって規定されることが意図されている。
【符号の説明】
【0054】
102 半導体集積回路層
104〜107 導電ピン
108 ナノワイヤ
110 パッド状構造物
202 第1の計算セル
204 近隣の計算セル
206 第1のナノワイヤ
210 第2のナノワイヤ
208,212 垂直ピン
222,224 信号線
220 メムリスタ記号
【技術分野】
【0001】
本発明は材料科学及び電子回路実装に関し、より詳細には、生物学的神経回路を模倣するニューロモルフィック回路を含む、多種多様の異なる複合電子回路、処理システム及び計算デバイスを実現するためのハイブリッドマイクロスケール−ナノスケール集積回路アーキテクチャに関する。
【0002】
[関連出願の相互参照]
本出願は2007年12月5日に出願された仮特許出願第60/992,663号の利益を主張する。
【背景技術】
【0003】
コンピュータプロセッサ、メモリ及び他の計算機械のためのマイクロスケール回路を実現する現在の手法は、過去半世紀の間に、回路密度及び計算能力を、驚異的な勢いで、指数関数的に高めることになった。
しかしながら、長年にわたってコンピュータの発展を特徴付けており、「ムーアの法則」と呼ばれる、処理能力及び機構密度が2年毎に急増、すなわち倍増するという法則は、横ばいになり始めており、現在、機構サイズをさらに小さくすることは、信号線のサイズが細くなるのに応じて電気抵抗が増加すること、機構サイズが小さくなるのに応じて機構の静電容量が増加することに起因して、プロセッサが生成する熱量が増加して熱を除去するのが難しくなること、機構サイズが小さくなるほど製造するのが難しくなることに起因して、プロセッサ及びメモリ構成要素の欠陥率及び故障率が高くなること、並びに機構サイズをさらに小さくするための製造設備及び方法を設計することが難しくなることを含む、物理的な制限及び実用上の制約に直面している。
集積回路内の機構サイズをさらに小さくすることが益々難しくなることはわかっているので、集積回路を基にする電子デバイスの計算能力を高めるための種々の代替の手法が利用され始めている。
一例として、プロセッサ製造供給元は、種々のタスクを並列に実行する複数のコアにわたって計算を分散させることによって計算能力を高めるマルチコアプロセッサを製造している。
他の取り組みは、ナノスケールレベルにおいて回路を製造すること、種々の分子エレクトロニクス技法を用いること、及び電子通信媒体を通じてデータ信号を伝送する際に生じる誤りを改善するために誤り訂正符号を用いるのと同じように、情報科学に基づく理論的な手法を適用することによって欠陥及び信頼性の問題に対処することを含む。
さらなる取り組みは、「ニューロモルフィック(neuromorphic)回路」と呼ばれるナノスケール回路を開発することを対象とし、ニューロモルフィック回路は、驚くほど効率的で、低電力の並列計算機構を生命体に提供する生物学的な神経回路を模倣する。
しかしながら、多くの現在の手法は、シナプスに対するニューロモルフィック等価回路を実現するために、相補形金属酸化膜半導体(「CMOS])技術において実装される従来の論理回路を用いており、ニューロンに対するニューロモルフィック等価回路を形成することができる密度が、半導体チップ表面積の1平方センチメートル当たり実質的に数千ニューロンに厳しく制限される。
したがって、ニューロモルフィック回路の研究者及び開発者は、十分に高密度のニューロモルフィック回路を製造するために、新たな技法及び新たなアーキテクチャが必要とされることを認識している。
【発明の概要】
【0004】
本発明の実施の形態は、集積回路基板上に形成されるアナログ計算セルのアレイを含むハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路を含む。
各計算セル内のアナログ電子回路は、計算セルから実質的に垂直に延在する、第1のタイプの1つ又は複数のピン及び第2のタイプの1つ又は複数のピンに接続される。
計算セルは1つ又は複数のナノワイヤ相互接続層によってさらに相互接続され、各ナノワイヤ相互接続層は、メムリスティブ副層(memristive sublayer)の両側に2つのナノワイヤ副層を含み、1つの相互接続層の各ナノワイヤ副層内の各ナノワイヤは、単一の計算セルピン、及びその相互接続層の他のナノワイヤ副層内の複数のナノワイヤに接続される。
本発明のマイクロスケール−ナノスケールハイブリッドニューロモルフィック回路アーキテクチャを用いて、ニューロモルフィック層状皮質(laminar cortical)回路を含む、極めて多くの数の異なる複合電子回路、計算システム及び計算デバイスを実現することができる。
【図面の簡単な説明】
【0005】
【図1】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の基本計算セルを示す図である。
【図2】本発明の種々の実施形態においてシナプス動作をモデル化する、2つのナノワイヤ間のメムリスティブ接合部を示す図である。
【図3A】本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す図である。
【図3B】本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す図である。
【図4】本発明のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の種々の実施形態において基本計算ユニットとしての役割を果たすニューラルセルを示す図である。
【図5A】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5B】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5C】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5D】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図5E】本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す図である。
【図6】本発明の種々の実施形態によるニューラルセルの一般的な内部回路を示す図である。
【図7】本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる習慣化(habituative)伝送ゲート計算セルを示す図である。
【図8】本発明の一実施形態による、習慣化伝送ゲート計算セルによる入力信号の変更を示す図である。
【図9】本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる、入力計算セル及び出力計算セルを含む、2つのさらなるタイプの計算セルの例を示す図である。
【図10】本発明の一実施形態を表すマイクロスケール−ナノスケールハイブリッドニューロモルフィック回路の入力計算セルのための入力信号及び出力信号を示す図である。
【図11A】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す図である。
【図11B】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す図である。
【図12A】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12B】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12C】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12D】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12E】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図12F】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す図である。
【図13】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路のナノワイヤ相互接続層のナノワイヤを通じて伝送される双方向信号を示す図である。
【図14】シナプス前ニューロン及びシナプス後ニューロンが相互接続されるメムリスティブナノワイヤ接合部内のコンダクタンス変化を示す図である。
【図15】本発明の一実施形態による、デジタル論理フリップフロップの動作に類似のアナログ動作を示す6計算セル双極子の一実施態様を示す図である。
【図16】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路において用いることができる第2のタイプの多計算セルモジュールを示す図である。
【図17】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの階層的な相互接続を示す図である。
【図18】本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に実現することができる第2のタイプの論理構造を示す図である。
【図19】本発明に従って形成することができ、且つ層状皮質層ニューロモルフィック回路を実現するために、複数の隣接する層状皮質層モジュールと共に用いることができる層状皮質回路モジュールを示す図である。
【発明を実施するための形態】
【0006】
本発明の実施形態は、実質的に無限の数の異なる電子回路、計算システム及び計算デバイスを実装するための、超高密度で低消費電力のアナログニューロモルフィック回路を提供するハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路を対象とする。
用語「マイクロスケール」は、数マイクロメートルから10ナノメートル〜100ナノメートルまでの最小寸法を有する、フォトリソグラフィ、ドーピング、エッチング及び線形化を含む、集積回路を製造するための種々の技法によって、シリコンに基づく集積回路層又は他の半導体物質に基づく集積回路層内に実装される、マイクロスケール及びサブマイクロスケールの構成要素及び機構を指している。
用語「ナノスケール」は、ナノワイヤ、並びにネット及びクロスバーを含む種々のナノワイヤ構造を製造するための種々の方法を用いて実装される、数十ナノメートルから10ナノメートル未満までの範囲に及ぶ最小寸法を有する、より小さな機構及び構成要素を指している。
【0007】
生物学的回路をエミュレートするように形成される生物学的な神経回路及びニューロモルフィック電子回路は、シナプスを通じて他のニューラルセルユニットとそれぞれ相互接続される、ニューラルセル及びニューロン計算ユニットに基づく。
ニューロンの活動レベルは一般的に短期メモリを実現し、長期にわたる刺激及び他の習慣化反応の結果としての神経興奮の低下が一般的に中期メモリを実現し、シナプス重みが長期メモリを実現する。
一般的に、生物学的神経回路では、所与のニューロンは、10,000まで、又はそれよりも多くのシナプスを通じて、他のニューロンに相互接続される場合がある。
上記のように、集積回路内のマイクロスケール及びサブマイクロスケール電子構成要素からニューロモルフィック回路を構築する試みは、サブマイクロスケール論理回路においてシナプス機能をシミュレートすることに集積回路のかなりの部分を費やすことに起因して、現段階では一般的に、ニューロン密度がかなり低くなっている。
ニューロンよりもはるかに多くのシナプスが必要とされるので、多くのニューロモルフィック集積回路設計では、ニューロモルフィック集積回路の表面の大部分が、はるかに少ない数のニューロン間にある多数のシナプス接続を実装することに充てられる。
【0008】
本発明の実施形態は、ナノワイヤ間のメムリスティブ接合部としてシナプスを実装することによって、高ニューロン密度ニューロモルフィック集積回路を提供する。
シナプス、及びシナプスによって相互接続されるナノワイヤ信号線は生物学的神経回路の樹状突起及び軸索を模倣し、半導体集積回路層の上方にあるナノワイヤ相互接続層内に形成され、それにより、以下の説明において「ニューラルセル」と呼ばれるニューロン計算セル、及び多計算セルモジュールを実装するために半導体集積回路表面を保つ。
したがって、本発明に従って設計及び製造されるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路は、論理回路ではなく、メムリスティックナノワイヤ接合部を利用して、シナプスを実装し、ニューラルセル間のシナプス、及びシナプスに基づく相互接続は、半導体集積回路層の上方にあるナノワイヤ相互接続層内に実装され、3次元ハイブリッドマイクロスケール−ナノスケールニューロモルフィック回路アーキテクチャにおいて非常に高いニューラルセル密度を提供する。
【0009】
図1は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の基本計算セルを示す。
その基本計算セルは、半導体集積回路層102の通常のエリアを含み、そこから4つの導電ピン104〜107が垂直に延在する。
図1のナノワイヤ108のような水平ナノワイヤが、パッド状構造物110のようなパッド状構造物を通じて導電ピンと相互接続し、且つハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の計算セルの2次元アレイにおいて計算セル102に近接する複数の計算セルにわたって直線的に延在する。
後にさらに検討されるように、計算セル102の半導体集積回路層は、ニューロン又は他の基本計算デバイスのモデルを実現する種々の相互接続及びアナログ構成要素を含み、そのうちのいくつかが後に詳細に説明される。
4つの垂直ピン104〜107は、計算セルの半導体集積回路層部分102内のアナログ構成要素及び回路を、ナノワイヤ108のようなナノワイヤの層に相互接続するための役割を果たす。
それらのナノワイヤはさらに、ナノワイヤ、及びシナプスをモデル化するメムリスティブ接合部を通じて、その計算セルを近隣の計算セルに相互接続する場合がある。
【0010】
図2は、本発明の種々の実施形態においてシナプス動作をモデル化する2つのナノワイヤ間のメムリスティブ接合部を示す。
図2において、第1の計算セル202は、近隣の計算セル204に隣接して配置されるように示される。
第1のナノワイヤ206が、近隣の隣接計算セル204の垂直ピン208に接続される。
第2のナノワイヤ210が、図2の前景に示される、計算セル202の垂直ピン212に電気的に接続される。
第1のナノワイヤ206及び第2のナノワイヤ210は、図2において小さな破線の円214によって区切られる領域内で互いに重なり合い、その重なり合う領域は差込図216において拡大される。
メムリスティック材料から成る小さな層218が第1のナノワイヤ206と第2のナノワイヤ210との間に存在し、第1のナノワイヤを第2のナノワイヤと電気的に相互接続する。
2つのナノワイヤ間のメムリスティック接合部は、差込図218内に示されるように、2つの信号線222及び224を相互接続するメムリスタ記号220によって記号によって表すことができる。
後にさらに検討されるように、相互接続層内の各ナノワイヤは、メムリスティック接合部を通じて、数多くの異なるナノワイヤと相互接続する場合がある。
【0011】
図3A及び図3Bは、本発明の種々の実施形態においてシナプスをモデル化するために用いられるメムリスティブ接合部の基本的な電子的特性を示す。
図3A及び図3Bはいずれも、メムリスティブ接合部のための電流/電圧プロットを示す。
電圧が横軸302に対してプロットされ、電流が縦軸304に対してプロットされる。
図3Aには、電圧掃引が示される。
電圧掃引を含む連続的な電圧変化が、図3Aの電流/電圧プロット316に一致し、且つその下にある第2の電圧軸314に対してプロットされる電圧経路312によって表される。
図3Aに示されるように、電圧掃引は、0電圧306から電圧V+max308まで電圧を徐々に増加させ、その後、負の電圧V−max310まで連続して減少させ、その後、その電圧を増加させて0(図3Aの306)まで戻すことによって実行される。
その電流/電圧プロットは、メムリスティブ材料の導電率が電圧掃引中に如何に変化するかを示す。
【0012】
最初に、メムリスティブ材料は低導電率状態にあるので、電圧が0(図3Aの306)からV+max308の直前まで増加するときに、プロット318の第1の部分において、電流の大きさは相対的に低いままである。
V+max付近において、メムリスティブ材料の抵抗が急激に降下する、すなわち、導電率が非線形に増加するのに応じて、電流が急速に上昇し始める(320)。その後、電圧が、V+maxからV−max310まで減少するとき、プロット322及び324の部分において、対応する電圧値に対してメムリスティブ材料によって通される電流の大きさが相対的に大きいことから明らかであるように、メムリスティブ材料の導電率は高いままである。
負の電圧V−max付近において、メムリスティブ材料のコンダクタンスが突然、急激に減少し始める(326)。
メムリスティブ材料は、V−maxにおいて低コンダクタンス状態になり、電圧が再び0(図3Aの328)に向かって増加するときに保持される。
図3Bに示されるように、第2の電圧掃引330は、破線332によって示されるように、第1の電圧掃引中に生成されるコンダクタンスに対して、メムリスティブ材料のコンダクタンスを増加させる。
さらなる電圧掃引が、先行する電圧掃引中に生成されるコンダクタンスに対して、メムリスティブ材料のコンダクタンスをさらに増加させる場合がある。
したがって、メムリスティブ材料は、連続的に増減する印加電圧下でコンダクタンスの非線形性を示し、さらに、先行するコンダクタンス状態の記憶も示す。
言い換えると、本発明の実施形態において用いられる種々のタイプのメムリスティブ材料の場合に、メムリスティブ材料の物理状態wは、メムリスティブ材料の現在の物理状態及び印加される電圧の両方の関数として、時間と共に変化する
dw/dt=f(w,V)
本発明の実施形態においてメムリスティブ接合部によって通される電流iは、印加される電圧、及び材料のコンダクタンスの関数である。ただし、コンダクタンスgは、メムリスティブ材料の現在の状態、及び印加される電圧の両方の関数である。
i=g(w,v)V
図3A及び図3Bに示されるように、メムリスティブ接合部のコンダクタンスは、現在印加されている電圧と、且つ先行する時間間隔にわたって印加される電圧の履歴とに依存する。
【0013】
シナプスは一般的に、シナプス前ニューロンiによって生成され、シナプスを通ってシナプス後ニューロンjに送られる信号の増幅又は減衰を引き起こす。
或る特定のモデルでは、シナプスの利得、すなわち重みは0.0〜1.0の範囲に及び、利得0.0は信号の完全減衰を表し、利得1.0は信号の無減衰を表す。
これらのモデルにおいて、ニューロンは複数の活動度を有し、ニューロンiの活動度xiがしきい値よりも高いとき、ニューロンは出力信号を出す。
ニューロン動作のための数学モデルは後の節において与えられる。
シナプス前ニューロンiをシナプス後ニューロンjに相互接続する或るシナプスの場合の利得の変化率zijのための1つの数学モデルが以下のように表される。
(dzij/dt)=εf((xj)(−ωzij+g(xi)))
ただし、
zijはシナプス前ニューロンiをシナプス後ニューロンjと相互接続するシナプスijの重み、すなわちシナプスijによって生成される利得であり、
εは学習速度であり、
ωは忘却速度であり、
f(xj)はニューロンiの活動度の非線形関数であり、
g(xi)はニューロンjの活動度の非線形関数であり、
tは時間である。
本発明の数多くの実施形態において、f()及びg()は一般的にS字状(sigmoidal)である。
1つの例示的なS字状、すなわち「S」字関数はtanh()である。
シナプス前ニューロン及びシナプス後ニューロンがいずれも高い活動度を有するとき、利得zijは急速に増加する。
項−ωzijは、その項−ωzijの大きさがシナプス後ニューロンの活動度の非線形関数g(xi)の現在値よりも大きいときに、シナプスの利得が時間と共に減少するのを確実にする。
シナプスの重みは、フィードバック項−ωzijに起因して、際限なく増減することはできず、それはシナプスの重みが1.0に近づくにつれて、シナプスの重みを減少させるための役割を果たし、シナプスの重みが0.0に近づくにつれて次第に少なくなるフィードバックを生成する。
シナプス動作のための数学モデルは、ニューロン活動度のための数学モデルに依存し、それらのモデルは互いへの相互フィードバックを与える。
シナプス利得のための数学モデルを、メムリスティブ接合部の導電率変化を記述する上記の式、詳細にはコンダクタンス関数g(w,v)と比較することから明らかであるように、メムリスティブ接合部のコンダクタンスは、利得関数を物理的に具体化したものを与えることができ、その時間導関数は上記の数学モデルとして表される。なぜなら、シナプスモデルのニューロン活動度の非線形関数f(xi)及びg(xi)は、ニューロン間の物理的な電圧に関連し、所与の時点における利得zijは、メムリスティブ接合部に印加される電圧の履歴に関連するためである。
したがって、メムリスティブナノワイヤ接合部のコンダクタンスのための関数式は、メムリスティブナノワイヤ接合部によって接続されるシナプス前及びシナプス後ニューロンの現在の活動度、及びメムリスティブナノワイヤ接合部の直近の印加電圧履歴に依存する。
したがって、本発明の種々の実施形態において、ナノワイヤを相互接続するメムリスティブナノワイヤ接合部は、上記の数学モデルによって表されるようなシナプス動作をモデル化するのに適している電流信号を通すための物理的特性を提供する。
【0014】
図4は、本発明のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の種々の実施形態において基本計算ユニットとしての役割を果たすニューラルセルを示す。
ニューラルセルは、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の1つのタイプの計算セルである。
上記のように、ニューラルセル402は、4つの垂直導電ピン404〜407を備える。
それらのピンは、そのコンパス方位によって呼ばれ、図4において計算セルの右側にコンパス図410が示される。
NWピン404及びSEピン405は、ニューラルセルからの出力信号をNWピン404及びSEピン405と相互接続されるナノワイヤに伝導する。
SWピン406及びNEピン407はいずれも、それらのピンに接続されるナノワイヤからそれらのピンに入力される信号を、ニューラルセル402に伝導する。
SWピン406は抑制信号をニューラルセルに伝導し、一方、NEピン407は興奮入力信号をニューラルセルに伝導する。
興奮入力信号はニューラルセルの活動度を上げる傾向があり、一方、抑制信号はニューラルセルの活動度を下げる傾向がある。
【0015】
図4に示される基本ニューラルセル402は一般的に、ニューロンのための数多くの異なる数学モデルのうちの1つを実現する。
一般的に、受信される興奮信号の周波数及び数が抑制信号の周波数及び数よりも著しく大きいとき、ニューロンの活動度は一般的に活動度しきい値よりも高くなる。ただし、活動度しきい値は、ニューロンが出力ピン404及び405を通じて出力信号を出す点である。
【0016】
入力興奮信号及び入力抑制信号は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の他のニューラルセルから受信され、ニューラルセル402によって出力される出力信号は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の他の計算セルに送られる。
ニューラルセル及びニューロモルフィック回路は一般的に、種々のフィードバック機構を含み、ニューロモルフィック回路内の個々のニューラルセルの活動度を制御し、抑制する非線形動作を示す。
シナプスを通じて高密度に相互接続される比較的少数のニューラルセルのみを含む、適度なサイズのニューロモルフィック回路であっても、かなり複雑な機能性を示すことができ、それは多くの場合に、閉じた形の数式を用いてモデル化することはできず、従来のブール論理に基づくデジタル論理回路において実装するのは難しいであろう。
図4において、入力412及び出力412は、4つの垂直ピンを通じて信号を受信すること、及び信号を送信することに加えて、ニューラルセルが全て、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路レベル内に実装されるさらなるマイクロスケール又はサブマイクロスケール信号線を通じて、隣接する計算セルと相互接続できることを示す。
【0017】
図5A〜図5Eは、本発明の一実施形態を表す1つの容易に例示されるニューラルセルの内部演算を示す。
図5Aに示されるように、興奮入力502のような、NE入力ピン(図4の407)への全ての興奮入力が、加算演算504によって合算される。
同様に、抑制入力信号506のような全ての抑制入力信号が、同様の加算関数508によって合算される。
図4の入力412のような、半導体集積回路層からのさらなる入力が、加算演算に含まれる場合があるか、又はニューラルセル処理の後のステージを実施する機能構成要素に入力される場合がある。
加算構成要素504及び508は、単に、入力ナノワイヤ信号線が接続される入力ピンとすることができるか、又は増幅構成要素及び他の電子構成要素を含む場合がある。
その後、興奮信号の和及び抑制入力信号の和は、信号生成機能構成要素510に入力され、信号生成機能構成要素は、図5Aにおいて信号/時間プロット512によって表されるアナログ電圧信号を生成する。
【0018】
図5Bに示されるように、例示的なニューラルセルは、漏れ積分器機能構成要素を含み、漏れ積分器機能構成要素は、現在時刻を含む、先行する或る時間間隔にわたって信号生成機能又は演算(図5Aにおいて示される)によって生成される信号を絶えず積分する。
図5Bに示されるように、漏れ積分は、アナログ信号522にわたって時間窓関数520を重ね合わせ、時間窓関数520より下にあるアナログ信号の部分を積分することと見なすことができる。
図5Bにおいて、且つ後続の図面において、アナログ信号は、例示を簡単にするために、一様に正の値を有するように示されるが、実際には、アナログ信号は、正、0又は負のいずれかとすることができる。
【0019】
図5Cに示されるように、漏れ積分機能構成要素は、しきい値機能構成要素530に積分された信号528を出力する。
しきい値機能構成要素によって判断されるように、積分された信号がしきい値よりも大きい値を有するとき、ニューラルセルは、図5Cにおいてスパイク列532によって示される出力信号を出力する。
そうでない場合には、ニューラルセルは、図5Cにおいて定数ゼロ関数534のプロットによって示されるように、信号を出力しない。
しきい値機能構成要素は、出力信号生成構成要素を起動するか、代替的には、出力信号生成構成要素を含むと見なすことができる。
【0020】
代替的には、ニューラルセルの演算は、図5Dに示されるように、畳み込み関数546を生成するためのアナログ信号542及び時間窓関数ψ544に関する畳み込み演算540と見なすことができる。
その後、しきい値548が畳み込み関数546に重ね合わせられるか、又は畳み込み関数が、しきい値距離だけ下方に平行移動されて、対応する活動度関数550が生成される。
したがって、図5Dのニューラルセル活動度プロット550によって示されるように、時間間隔552及び554のような、入力信号の漏れ積分がしきい値より高い値を生成する時間間隔中に、ニューラルセルは活動的である。
【0021】
図5Eは、本発明の種々の実施形態による、ニューラルセルの内部演算を要約する。
興奮信号560が合算され(562)、信号処理関数564に入力される。
同様に、抑制信号566が加算関数568によって合算され、信号処理関数564に入力される。
信号生成演算は、ニューロン動作のための種々の数学モデルのうちのいずれかに従って合成された合算入力に基づいてアナログ信号を生成しうる。
たとえば、信号生成関数は、合算された興奮入力信号及び合算された抑制入力信号の両方に非線形関数を適用し、その後、非線形関数を適用した結果を一次(線形)結合することができる。
信号生成関数564は、漏れ積分器関数570にアナログ信号を出力し、漏れ積分器関数は、或る先行する時間間隔にわたって積分された信号をしきい値関数572に出力し、しきい値関数は、ニューラルセルが出力信号を出力するのに十分に活動的であるか否かを判断する。
【0022】
後に検討されるように、漏れ積分は神経回路の特殊な事例であり、例示するのが比較的容易であるので、神経回路例として図5A〜図5Eの例において示される。
後に検討される、ホジキン−ハクスレーニューロンモデル、及びシャントモデル(shunting model)を実現する回路を含む、さらなる、より機能的に強化され且つより自由度のあるニューロン回路が用いられる場合もある。
これらのより機能的に強化され且つより自由度のあるニューロン回路では、しきい値構成要素が不要な場合があることが強調されるべきである。
或る特定のニューロモルフィック回路において、ニューロン間の信号としてスパイク列が生成されるときに、しきい値回路は有用であるが、他のモデルでは、しきい値処理構成要素を用いることなく、信号スパイクが生成される場合があるか、又は代替的には、信号は、スパイク列を含むのではなく、より連続的にすることができる。
【0023】
図6は、本発明の種々の実施形態による、ニューラルセルの一般的な内部回路を示す。
ニューラルセル602は、出力ピン604及び606を介して、メムリスタ記号608のようなメムリスタ記号によって表される、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ニューロモルフィック回路の近隣の計算セルに信号を出力する。
ニューラルセルは、第1の入力ピン610を通じて抑制信号を受信し、第2の入力ピン612を通じて興奮信号を受信する。
図6における出力信号、抑制入力信号及び興奮入力信号へのピンの割当ては、図4を参照しながら検討された割当てと同一であるが、代替の実施形態では異なる割当てが行なわれる場合があり、所与のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路が、計算セルのために種々の異なるピン割当てを用いる場合がある。
図6に示されるニューラルセルでは、演算増幅器に基づく簡単な加算回路614及び616を用いて、興奮入力信号及び抑制入力信号を加算し、合算興奮信号入力信号620及び合算抑制信号入力信号622が生成され、それらの信号はニューラルセルの内部回路624に入力され、その内部回路は、図5A〜図5Eを参照しながら上記で検討された信号生成、積分及びしきい値処理機能を実施する。
漏れ積分、信号合成及びしきい値処理のために用いられる回路の厳密な特性は、ニューラルセルによって受信される入力信号の特性、及びニューラルセルによって実施される厳密な数学モデルに依拠する。
たとえば、漏れ積分のために、演算増幅器及びキャパシタに基づく積分回路が用いられる場合があり、信号合成のために、種々のタイプの演算増幅器に基づく加算回路を用いて、2つの合算入力信号620及び622を一次結合することができる。
【0024】
ニューラルセルのために、種々の異なるタイプの数学モデルがある。
任意の所与のニューロモルフィック回路において、所望の高レベルの機能を適切にエミュレートするか、又は実施するために、ニューロンの異なる数学モデルを実現するいくつかの異なるタイプのニューラルセルが用いられる場合がある。
ニューラルセルのための1つの数学モデルは、以下のように表すことができる。
【0025】
【数1】
【0026】
ただし、
iはモデル化されたニューロンであり、
xiは、ニューロンiの活動度であり、
tは時間であり、
fj(xj)はニューロンjの活動度の非線形関数であり、
zjiはニューロンjとiとの間のシナプスの重みであり、
gjはニューロンjの活動度の非線形関数であり、
nは興奮入力を通じてノードiに結合されるニューロンの数であり、
mは抑制入力を通じてノードiに結合されるニューロンの数であり、
A及びBは定数である。
【0027】
このモデルでは、特定のニューラルセルiの活動度は、第1の受動減衰項−Axi、フィードバック項によって変更される興奮入力の和を表す第2の項
【0028】
【数2】
【0029】
及びフィードバック項によって変更される抑制入力の和を表す第3の項
【0030】
【数3】
【0031】
の一次結合である。
このモデルでは、ニューロンiの活動度xiは、0.0〜1.0の範囲に及ぶ。
ニューロン活動度が高く、1.0に近づくとき、その式内のフィードバック項が、活動度がさらに高くなるのを制限するための役割を果たし、活動度を強制的に下げる。
一方、ニューロンiの活動度xiが低く、0.0に近いとき、フィードバック項の有意性は低下し、ニューラルセルは、興奮入力に対して高い感度で、且つ抑制入力に対して低い感度で応答し、それにより、ニューラルセルの活動度を高める。
上記で検討されたように、ニューラルセルの活動度がしきい値よりも高くなるとき、そのニューラルセルは、シナプスのようなメムリスティブナノワイヤ接合部を通じて、近隣の計算セルに出力信号を出し、同じく、半導体集積回路層信号線を通じて隣接計算セルに信号を出力する場合がある。
上記で検討されたように、ニューラルセル演算のための数多くの異なる取り得る数学モデルが実現可能であり、単一のニューロモルフィック回路内で多数の異なるモデルが用いられる場合があり、その場合、階層的なニューロモルフィック回路内の異なる論理レベルにあるニューラルセルが、ニューラルセル動作の異なる数学モデルを実施する。
【0032】
図7は、本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる習慣化伝送ゲート計算セルを示す。
図7に示されるような、習慣化伝送ゲートセル(「HTG])は、シナプスのようなメムリスティブナノワイヤ接合部を通じて、ニューラルセルを他のニューラルセルに接続するために用いられる垂直ピンを利用しない。
代わりに、HTG702は、半導体集積回路信号線を通じて、ニューロモルフィック回路内の隣接計算セルから入力704を受信し、隣接計算セルへの出力706を生成する。
HTGは、抑制入力及び興奮入力に応答してニューラルセルによって生成される信号よりも、入力信号に対して相対的に長い持続時間の効果をもたらす。
図8は、本発明の一実施形態による、習慣化伝送ゲート計算セルによる入力信号の変更を示す。
図8において、入力信号は、信号強度対時間の第1のプロット802内にプロットされ、対応する出力信号は、信号強度対時間の第2のプロット804内にプロットされる。
図8の2つのプロットは、時間軸806及び808に対してそれぞれ揃えられる。
入力信号810が正の電圧ピーク812を含むとき、出力信号814も、入力信号内の正の電圧ピーク812に対応する正の電圧ピーク816を含む。
しかしながら、出力信号において、電圧は一般的に著しく低い電圧においてピークに達し、その後、正の電圧ピークに続く時間にわたって、負の電圧818まで降下する。
HTGは、シナプス後ニューロンが最初に興奮入力に対して反応しやすいが、興奮入力が持続するとシナプス後ニューロンの感度が急速に低下するという生物学的な神経回路原理をモデル化する。
【0033】
HTGのための1つの取り得る数字モデルが以下に与えられる。
dzi/dt=A(1−zi)−Bf[T(yi)]zi
【0034】
ただし、
ziは習慣化伝送ゲートによって入力信号に適用される利得であり、
tは時間であり、
yiは習慣化伝送ゲートへの入力であり、
Tは整流関数であり、
f[T(yi)]は整流された入力の非線形関数であり、
A及びBは定数である。
【0035】
この式において、ziは入力信号に対してHTGセルの出力信号に適用される利得である。
このモデルにおいて、利得は0.0〜1.0の範囲に及ぶ。
第1の項A(1−zi)は、HTGの利得の相対的に長期にわたる回復を与え、一方、第2の項−Bf[T(yi)]ziは、HTGに正の信号が入力されるときの、急激な出力信号減衰と、それに続く長い持続時間にわたる負の信号とを与える。
本発明の一実施形態を表す任意の特定のニューロモルフィック集積回路において、任意の所与のHTGのために用いられる特定の数学モデルは、定数A及びBの値に関して異なる場合があるか、又はHTGのための数式全体に関して異なる場合がある。
しかしながら、一般的には、HTGセルを用いて、ニューラルセルによって出力されるか、又は受信される長期にわたる興奮信号又は抑制信号の影響を減少させる。
【0036】
図9は、本発明の実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる、入力計算セル及び出力計算セルを含む、2つのさらなるタイプの計算セルの例を示す。
入力計算セル902は、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の外部にある信号送信エンティティから入力信号904を受信し、入力信号を処理した後に、出力信号ピン910及び912を介して、処理された信号906及び908を出力する。
出力計算セル914は、入力信号ピン920及び922を通じてハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の外部計算セルから興奮信号916及び抑制信号918を受信し、入力信号を処理して、ニューロモルフィック集積回路の外部にある信号受信エンティティに出力される、処理された信号924を生成する。
出力計算セルは、半導体集積回路層信号線を通じて、さらに入力を受信することができ、入力計算セルは、半導体集積回路層信号線に、さらに信号を出力することができる。
さらに、入力計算セル及び出力計算セルを用いて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の2つの異なる内部アナログ信号を互いに変換することができる。
【0037】
図10は、本発明の一実施形態を表す、マイクロスケール−ナノスケールハイブリッドニューロモルフィック回路の入力計算セルのための入力信号及び出力信号を示す。
多くの場合に、入力信号1002は、パケット形式のデジタル信号であり得、その信号において、2進数のシーケンスを含む固定長又は可変長パケットが、外部エンティティから入力計算セルに送信される。
入力計算セルは、図10において信号対時間プロット1004において示される、アナログ電圧又は電流信号を生成するために、デジタル/アナログ信号変換を実行する。
同様に、出力計算セル(図9の914)はアナログ信号を受信し、パケット形式のデジタル信号1002を出力するために、アナログ/デジタル信号変換を実行する。
数多くの異なる取り得るタイプのデジタル信号が存在し、ニューロモルフィック回路の種々の異なる実施態様が、異なるタイプのアナログ信号を利用できる。
それゆえ、入力計算セル及び出力計算セルの内部回路は、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路によって受信されるデジタル信号、及びそこから送出されるデジタル信号のタイプの両方、並びに集積ニューロモルフィック集積回路内で用いられる種々のタイプのアナログ信号に大きく依存する。
【0038】
図11A及び図11Bは、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの相互接続を示す。
図11Aは、4ピン計算セルの3×3アレイを示す。
上記のように、計算セル1102のような各計算セルは、2つの出力ピン1104及び1106と、抑制入力ピン1108と、興奮入力ピン1110とを含む。
図11Bは、図11Aに示されるような計算セルの3×3アレイを示す。該アレイ上に、平行ナノワイヤから成る2つの副層と、1つのメムリスティブ材料副層とを含む相互接続層が実装されている。
図11Bにおいて、計算セル1102の入力ピン1110のような各入力ピンは、パッド1112とのインターフェースを成し、パッド1112は、左側にある実質的に水平なナノワイヤ1114を、右側にある実質的に水平なナノワイヤ1116に接合し、且つ左側のナノワイヤ1114及び右側のナノワイヤ1116の両方を入力ピン1112に接合する。
したがって、計算セルのアレイ内の入力ピンに接続される全てのナノワイヤが、平行なナノワイヤから成る第1の副層を形成する。
図11Bに示されるように、それらのナノワイヤは、計算セルの3×3アレイの上側1118及び下側1120の水平縁部の方向に対してわずかに回転している。
この回転によって、ナノワイヤは、左方向及び右方向の両方において水平に延在できるようになり、且つパッド及び垂直ピンを介してナノワイヤが接続される計算セルの内部又は外部にある任意の付加的な垂直ピンに重なることなく、多くの近隣の計算セルに伸びることができるようになる。
計算セル1102内の出力ピン1104のような出力ピンはそれぞれ、実質的に垂直なナノワイヤに同じように接続される。
したがって、計算セルの3×3アレイ内の出力ピンに接続されるナノワイヤは、実質的に平行なナノワイヤから成る第2の副層を形成し、第2の副層のナノワイヤは第1の副層のナノワイヤと実質的に直交する。
【0039】
図11Bにおいて、ナノワイヤ間のメムリスティブナノワイヤ接合部は、2つのナノワイヤ間の交差点にある、塗潰された円板1124のような、塗潰された小さな円板として示される。
メムリスティブナノワイヤ接合部1124は、シナプス前ニューラルセル1126及びシナプス後ニューラルセル1128を相互接続するシナプスをモデル化する。
メムリスティブナノワイヤ接合部1124は、シナプス前計算セル1126の出力ピン1130を、シナプス後ニューラルセル1128の抑制入力ピン1132と相互接続する。
本発明によれば、複数のナノワイヤ相互接続層oが、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路層の上方に実装される場合がある。
複数の相互接続層によって、ニューラルセルを、複数の階層的な論理レベルにおいて、シナプスのようなメムリスティブナノワイヤ接合部を通じて互いに相互接続できるようになる。
本発明の多相互接続層ニューロモルフィック集積回路アーキテクチャは、極めて多くの数の異なる取り得る計算セル相互接続構造を提供し、それゆえ、非常の多くの数の異なる取り得るニューロモルフィック回路を実現するための極めて自由度が高く、且つ強力な相互接続アーキテクチャを提供する。
【0040】
本発明の或る特定のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の実施形態では、ナノワイヤ接合部は、オン状態及びオフ状態になるように、製造中に構成される場合があるか、又は製造後にプログラムされる場合があり、オンになるように構成されるナノワイヤ接合部のみが電流を通し、シナプスのような動作を示すのに対して、オフになるように構成されるナノワイヤ接合部は開いたスイッチとしての役割を果たす。
本発明の他のハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の実施形態では、ナノワイヤ接合部は全てオン状態になるように構成され、各ナノワイヤ接合部のコンダクタンスは、その中を通る電圧信号によって排他的に決定される。
【0041】
図12A〜図12Fは、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の製造を示す。
図12A〜図12Fは、単一の計算セルに関するニューロモルフィック集積回路の製造を示す。
しかしながら、上記のように、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路は非常に多くの数の計算セルを含み、それらの計算セルは合わせて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の表面をタイル張りにする。
或る特定の実施形態では、半導体基板の1平方センチメートル当たり、数千万から数億個の個別の計算セルを製造することができる。
図12A〜図12Fにおいて示される製造方法は一般的に、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の全ての計算セルに同時に適用される。
【0042】
図12Aに示されるように、各計算セル1202が、フォトリソグラフィ、ドーピング、エッチング及び平坦化技法を含む、集積回路製造の種々の方法のうちのいずれかを用いて形成される。
計算セルの表面1204は、上記の4つの垂直導電ピンのための4つの導電ベース1206〜1209を含む。
製造方法、及び特定の応用例によって実施される必要がある計算セル動作のための数学モデルに応じて、計算セルは種々の形状及びサイズのうちの任意のものを有しうる。
セルのための一般的な形状は、正方形、長方形、六角形及び正三角形を含み、それらは全て、半導体基板の表面を完全にタイル張りするために、2次元アレイ内に敷き詰められうる。
下層を成す集積回路を製造した後の第1のステップでは、図12Bにおいて示されるように、ナノワイヤの第1の副層1210が、集積回路の表面上にインプリントされるか、又は他の方法によって形成され、各ナノワイヤは、パッド1212のようなパッド状構造物を通じて単一の垂直ピンに接触し、且つそのパッドから両側に延在して単一のナノワイヤを形成する。
図12Bに示されるように、第1のナノワイヤ副層のナノワイヤは互いに平行であり、下層を成す計算セルの両方の入力ピン、又は両方の出力ピンに接続し、所与の副層の単一のナノワイヤは多くても1つのピンにしか接続されない。
第1の副層のナノワイヤに接続されない垂直ピンは、下層を成す垂直ピン導電ベース(図12Aの1207及び1209)に重なるビア(via)として、第1の副層1214及び1216内に延在する。
【0043】
次に、図12Cに示されるように、メムリスティブ材料の薄い層1220が、第1のナノワイヤ副層1210の上側表面上に被着される。
このメムリスティブ材料は、第1の副層1210のナノワイヤと、後続のステップにおいて付加される第2の副層のナノワイヤとの間のメムリスティブナノワイヤ接合部を形成する。
導電ピンは埋込ビア1222〜1225によってメムリスティブ材料層を貫通して延長されることに留意されたい。
次に、図12Dにおいて示されるように、第2のナノワイヤ副層1230がメムリスティブ層1220の上方に付加される。
第2のナノワイヤ副層のナノワイヤは平行であり、各ナノワイヤは単一の垂直ピンに接続される。
第1のナノワイヤ副層が出力ピンに接続されるとき、第2のナノワイヤ副層は入力ピンに接続され、逆もまた同様である。
第2の副層のナノワイヤは、第1の副層のナノワイヤと実質的に直交することに留意されたい。
次に、図12Eに示されるように、第2のナノワイヤ副層1230の上方に絶縁層1240が付加され、ここでもまた、垂直ピンは埋込ビア1242〜1245によって延長される。
【0044】
図12Fに示されるように、第1の絶縁層1240の上側に、付加的なナノワイヤ相互接続層1250を形成することができる。
本発明の実施形態を表すマイクロスケール−ナノスケールハイブリッドニューロモルフィック集積回路は、基本的に任意の数の相互接続層を含む場合があり、最も上にある絶縁層1252は一般的に下層を成す相互接続層を完全に絶縁し、それゆえ、垂直ピンを最後の絶縁層の表面まで延長する埋込ビアを含まない。
再び、図12A〜図12Fは、単一の計算セルの観点から製造工程を示すが、有用なデバイスの場合、図12A〜図12Fに示される一連のステップにおいて、一度に、基板表面の1平方センチメートル当たり、何百万、数千万、又は数億の計算セルが製造される。
【0045】
図13は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路のナノワイヤ相互接続層のナノワイヤを通じて伝送される双方向信号を示す。
図13において、第1のニューラルセル1302は、第1のナノワイヤ1306、第2のナノワイヤ1308、及び第1のナノワイヤ1306と第2のナノワイヤ1308とを相互接続するメムリスティブナノワイヤ接合部1310を介して、第2のニューラルセル1304と相互接続される。
第1のナノワイヤは、第1の、すなわちシナプス前ニューラルセル1302の出力ピン1312に接続され、第2のナノワイヤ1310は、第2の、すなわちシナプス後ニューラルセル1304の入力ピン1314に接続される。
上記のように、シナプス前ニューラルセルが活動度しきい値よりも高い活動度を有するとき、シナプス前ニューラルセルは、図13において矢印1316によって表される順方向信号を出力する。
同様に、シナプス後セルが第2の活動度しきい値レベルよりも高い活動度を有するとき、そのシナプス後セルは、シナプス前ニューラルセル1302に向かって、入力ピンを通じて、図13において矢印1318によって表される逆方向信号を出力する。
ニューラルセルが順方向信号及び逆方向信号のいずれを出す場合でも、本発明の或る特定の実施形態では、上記のように、シナプス動作をモデル化するナノワイヤ接合部のメムリスティブ材料において状態変化がもたらされる。
【0046】
図14は、メムリスティブナノワイヤ接合部のコンダクタンス変化を示しており、その接合部を通じて、シナプス前ニューロン及びシナプス後ニューロンが相互接続される。
図14において、種々の信号プロットが、全ての場合に時間軸1402のような横軸の時間軸に対してプロットされる時間に対して垂直方向において揃えられる。
図14の種々のプロットは、第1の信号線1406を第2の信号線1408と接続するメムリスティブナノワイヤ接合部1404の信号及び状態変化を示す。
第1のプロット1410は、第1の信号線に接続されるシナプス前ノード(図13の1302)から生じる、第1の信号線1406を通って送信される順方向信号をプロットする。
第2のプロット1412は、第2の信号線に接続されるシナプス後ノード(図13の1304)から生じる、第2の信号線を通って送信される逆方向信号をプロットする。
第3のプロット1414は、各時点におけるメムリスタ1404の両端での電圧降下を示しており、最後のプロット1416は、各時点におけるメムリスタのコンダクタンスを示す。
破線の垂直線1418のような破線の垂直線は、種々のプロット1410、1412、1414及び1416の各プロットの或る特定の時点を示す。
【0047】
順方向信号が正の電圧ピーク1422又は負の電圧ピーク1424を示し、一方、逆方向信号が平坦であるとき、メムリスタの両端においてそれぞれ、相対的に小さな負の電圧降下1426及び相対的に小さな正の電圧降下1428が生じる。
これらの小さな電圧降下は、メムリスタのコンダクタンスにおいて、対応する小さな減少1430及び小さな増加1432を生成する。
順方向信号及び逆方向信号の両方において、同じ符号で、等しい大きさの電圧ピーク、1434及び1436及び1438及び1440が生じるとき、メムリスティブナノワイヤ接合部の両端で電圧降下1442及び1444は生じないので、メムリスタのコンダクタンスは変化しない。
しかしながら、同じ時点において、順方向信号において正のピーク1450が、逆方向信号において負のピーク1452が生じるとき、メムリスタの両端において相対的に大きな負の電圧降下1454が生じ、コンダクタンスにおいて対応する大きな降下1456を引き起こす。
同様に、逆方向信号の正のピーク1462に対応する時点における順方向信号の負の電圧ピーク1460は、メムリスタの両端において相対的に大きな正の電圧降下1464を引き起こし、メムリスティブ材料において対応する大きなコンダクタンス増加1466を引き起こす。
したがって、或る特定のタイプの順方向及び逆方向信号を生成することによって、ニューラルセルは、接続しているメムリスティブナノワイヤ接合部が、上記で数学的に記述されたシナプス動作をモデル化する導電性変化を示すことができるようにする。
順方向信号及び逆方向信号のために適した波形を用いるとき、シナプス動作のためのヘブ(Hebbian)学習モデルに従って、シナプス前ニューラルセルによって高い活動度が引き起こされる順方向信号が送信された直後にシナプス後ニューロンが高い活動度を有する時点で、メムリスティブ材料が大きな導電率変化を示すように促すことができる。
さらに、メムリスティブナノワイヤ接合部の導電率は、活動度レベルの過去のパターン、及びそれらの接合部が相互接続するシナプス前ニューラルセル及びシナプス後ニューラルセルからの信号出力を反映する。
【0048】
本発明の実施形態によるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に、複数の隣接計算セルを含む、種々の異なる機能モジュールを形成することができる。
図15は、本発明の一実施形態による、6計算セル双極子の実施態様を示し、それは、デジタル論理フリップフロップに類似のアナログ動作を示す。
双極子モジュール1502は、その全体が、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の集積回路層内に形成される。
ニューラルセル1504及び1506は、双極子の入力ノードを表し、ニューラルセル1508及び1510は双極子の出力ノードを表す。
その双極子において、一方の出力ノードは、他方の出力ノードが低い活動度を有するときに高い活動度を有する傾向があり、逆もまた同様であり、出力ノードの活動状態は、入力ノードへの入力が一定であるか、又は入力がないときに一定のままである傾向がある。
したがって、その双極子はアナログフリップフロップとして動作し、基本的に、出力ノードの2つの取り得る活動レベル状態のうちの一方をラッチする。
入力ノード1504は、信号線1512を介して出力ノード1508に興奮信号を送信し、信号線1514を介して出力ノード1510に抑制信号を送信する。
入力ノード1506は、類似であるが、逆の信号伝送パターンに従う。
出力ノードは、HTGノード1524及び1526を通じて、入力ノード1504及び1506に正のフィードバック信号1518及び1520を出力する。
したがって、入力ノード1504が高い活動度を有するとき、出力ノード1408は高い活動度を有する傾向があり、入力ノード1504の高い活動度を強化する。
入力ノード1506が高い活動度を有するとき、出力ノード1510は高い活動度を有する傾向があり、入力ノード1506の高い活動度を強化する。
それゆえ、左側の列の計算ノード1504及び1508は、右側の列の計算セル1506及び1510と高い活動状態を競い合う。
【0049】
図16は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で用いられる場合がある第2のタイプの多計算セルモジュールを示す。
図16に示されるモジュールは9計算セル包囲構造であり、8つの周辺計算セル1602〜1609が、活動的であるとき、中央計算セル1610に抑制水平信号を送信する。
本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内に、種々の異なる数の計算セルを含む、種々の異なるタイプの包囲構造を形成することができる。
或る特定の事例では、複数の計算セルから成る、小さい方の隣接する環状構造が中央セルに興奮信号を送信することができ、一方、周辺計算セルから成る、大きい方の包囲する環状構造が中央計算セルに抑制信号を送信することができ、逆もまた同様である。
さらなるタイプの包囲構造では、中央セルから周辺セルに、フィードバック信号を送信することができ、逆もまた同様である。
或る特定の事例では、複数の中央セルが、複数の包囲セルから成る1つ又は複数の環状構造によって包囲される場合があり、各環状構造が異なるタイプ又はレベルの順方向信号フィードバックを与える。
種々のタイプのパターン認識回路及びオリエンテーションマップを実現するために、複数の包囲構造がよく用いられる。
【0050】
図17は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の計算セルの階層的な相互接続を示す。
図17は、計算セルの24×28アレイ1702を示す。
各セルは、アレイの下に与えられる論理レベル鍵1704に従って、或る論理レベルを割り当てられる。
たとえば、陰影付き計算セル1706のような陰影付きの計算セルは、第1の論理レベルを形成する。
計算セルのそのような階層的論理配列は、1つのナノワイヤ相互接続層を用いて、各レベルのニューラルセルを相互接続することによって実現されうる。
たとえば、第1のレベルの計算セルは、第1のナノワイヤ相互接続層内のナノワイヤ及びメムリスティブナノワイヤ接合部によって水平に相互接続される場合がある。
第2の論理レベルのセルは、第2のナノワイヤ相互接続層によって同じように相互接続される場合がある。
さらに、順方向及びフィードバック相互接続が複数の相互接続レベルを横断する場合があり、それにより、論理レベル間での信号の交換を提供することができる。
階層的に並べられた計算セル層は、種々のタイプのパターン認識ニューロモルフィック回路、及び複数の入力から推測結果を導く推測エンジンにおいて有用である。
【0051】
図18は、本発明の一実施形態を表すハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内で実現されうる第2のタイプの論理構造を示す。
図18において示される、層状皮層は、計算セル1802のような複数の低レベルセンサ入力計算セルを含む場合があり、それぞれ双極子モジュール1804のような双極子モジュールに接続され、そのモジュールは層状皮層の単純セルをモデル化する。
双極子モジュールはさらに、互いに、且つ複合セル1806のような複合セルと相互接続され、複合セルは、さらに高いレベルの計算セル又は出力セルに信号を出力する。
層状皮層は、パーセプトロン、及び数多くの他のタイプのニューロモルフィック回路において用途を見いだす。
図19は、本発明に従って形成することができ、層状皮層ニューロモルフィック回路を実現するために、隣接する複数の層状皮層モジュールと共に用いられうる層状皮層回路モジュールを示す。
層状皮層モジュール1902は、6つの計算セル1904〜1909から実装される、6計算セル双極子を含む。
入力計算セル1910はセンサ入力を表し、一対の計算セル1912及び1914は層状皮層の複合セルを表す。
さらに大きなモジュールは、計算セル1904〜1909を含む双極子に複数のセンサ入力を与えるために、付加的なセンサ入力セルを含む場合がある。
セル間の相互接続は、半導体集積回路層において排他的に形成される場合があるか、又は1つ若しくは複数のナノワイヤ相互接続層をさらに利用する場合がある。
【0052】
本発明を特定の実施形態に関して説明してきたが、本発明はこれらの実施形態に制限されることは意図していない。
本発明の精神の範囲内にある変更が、当業者には明らかになるであろう。
たとえば、計算セルは、ニューロン、入力セル、出力セル及びHTGセルに加えて、種々のセルタイプを実現する場合がある。
数多くのタイプのニューロモルフィック回路に対して4ピン計算セル(unit)が十分な接続性を与えるように見えるが、種々の代替の実施形態では、さらに多くの数、又は少ない数の入力及び出力ピンが用いられうる。
上記のように、本発明の実施形態によるハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の集積回路レベル内に、付加的な信号線及び他の信号伝送関連構成要素を形成してもよい。
半導体集積回路層信号線を用いて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路内の多計算セルモジュール及び他の論理ユニットの計算セル間の付加的な接続性を与えることができる。
多数の集積回路製造技法のうちの任意のものを用いて、種々の異なるタイプの半導体基板の任意のものにおいて、ハイブリッドマイクロスケール−ナノスケールニューロモルフィック集積回路の半導体集積回路層を形成することができる。
ニューロモルフィック集積回路を、異なる寸法及び面積を用いて形成することができ、計算セルのアレイ内の欠陥のある計算セルに対応するために、欠陥検出機能、欠陥改良機能及び欠陥許容機能を含む、付加的な機能を組み込むこともできる。
ニューロモルフィック集積回路は、内部で電流信号及び電圧信号の両方を利用することができ、パケット形式のデジタル信号を含む、種々のタイプの外部信号を受信し、送出することができる。
本発明の多くの実施形態において、内部ニューロモルフィック集積回路信号は、アナログ電流信号及びアナログ電圧信号の両方を含む。
ニューロモルフィック集積回路内で、生物学的軸索スパイクに類似している、種々のタイプの順方向及び逆方向のアナログ信号パターンを利用することができるが、ニューロモルフィック集積回路は、単純な電圧レベル信号及び/又は電流レベル信号に基づいて動作してもよい。
ニューロモルフィック集積回路は、入力計算セル及び出力計算セルにタイミング信号を与えるクロック信号伝搬機能を含む、付加的な機能を含む場合がある。
ニューロモルフィック集積回路は、それぞれ関連する複数のナノワイヤ相互接続層と相互接続される、複数の集積回路層をさらに含む場合がある。
【0053】
これまでの説明は、本発明を完全に理解してもらうために、その説明の目的上、特定の用語を使用した。
しかしながら、本発明を実施するために、具体的な細部が不要であることは当業者には明らかであろう。
本発明の具体的な実施形態のこれまでの説明は、例示し、説明するために提示される。
それらの説明は、本発明を余す所なく述べることも、開示されるのと全く同じ形に限定することも意図していない。
上記の教示に鑑みて、数多くの変更及び変形が可能である。
それらの実施形態は、本発明の原理及びその実用的な応用例を最もわかりやすく説明し、それにより、意図される特定の用途に合わせて種々の変更を加えながら、当業者が本発明及び種々の実施形態を最大限に利用できるようにするために、図示及び説明される。
本発明の範囲は添付の特許請求の範囲及びその均等物によって規定されることが意図されている。
【符号の説明】
【0054】
102 半導体集積回路層
104〜107 導電ピン
108 ナノワイヤ
110 パッド状構造物
202 第1の計算セル
204 近隣の計算セル
206 第1のナノワイヤ
210 第2のナノワイヤ
208,212 垂直ピン
222,224 信号線
220 メムリスタ記号
【特許請求の範囲】
【請求項1】
ニューロモルフィック集積回路であって、
集積回路基板上に形成されるアナログ計算セルのアレイであって、該計算セル内のアナログ電子回路は、該計算セルから実質的に垂直に延在する、第1のタイプの1つ又は複数のピン及び第2のタイプの1つ又は複数のピンに接続される、アナログ計算セルのアレイと、
前記アナログ計算セルのアレイの上方にある1つ又は複数のナノワイヤ相互接続層であって、各ナノワイヤ相互接続層は、
実質的に平行なナノワイヤから成る第1の副層であって、該第1の副層の各ナノワイヤは前記第1のタイプの単一の計算セルピンに接続される、第1の副層と、
メムリスティブ副層と、
実質的に平行なナノワイヤから成る第2の副層であって、該第2の副層の各ナノワイヤは前記第2のタイプの単一の計算セルピンに接続され、該第2の副層の該ナノワイヤは前記第1の副層の前記ナノワイヤの方向に対して平行でない方向に向けられる、第2の副層と
を備える、ナノワイヤ相互接続層と
を備えるニューロモルフィック集積回路。
【請求項2】
前記第2の副層の前記ナノワイヤは、前記第1の副層の前記ナノワイヤと重なり、メムリスティブナノワイヤ接合部を形成し、各接合部は、前記メムリスティブ副層を通じて、第2副層ナノワイヤを第1副層ナノワイヤと相互接続し、該接合部はシナプスをモデル化する
請求項1に記載のニューロモルフィック集積回路。
【請求項3】
前記メムリスティブナノワイヤ接合部は、以下のように表すことができるモデルを実現し、
dzij/dt=εf((xj)(−ωzij+g(xi)))
ただし、
zijはシナプス前ニューロンiをシナプス後ニューロンjに相互接続するシナプスijの重み、すなわちシナプスijによって生成される利得であり、
εは学習速度であり、
ωは忘却速度であり、
f(xj)はニューロンiの活動度の非線形関数であり、
g(xi)はニューロンjの活動度の非線形関数であり、
tは時間である
請求項2に記載のニューロモルフィック集積回路。
【請求項4】
前記計算セルは、
ニューロン計算セルと、
入力計算セルと、
出力計算セルと
を含む
請求項2に記載のニューロモルフィック集積回路。
【請求項5】
各ニューロン計算セルは、
前記ニューロン計算セルに入力される興奮信号の和を出力する第1の加算機能構成要素と、
前記ニューロン計算セルに入力される抑制信号の和を出力する第2の加算機能構成要素と、
前記第1の加算機能構成要素及び前記第2の加算機能構成要素からの出力を合成してアナログ信号を出力する信号生成機能構成要素と、
前記信号生成機能構成要素の出力を先行する時間間隔にわたって積分して、積分信号を出力する漏れ積分器機能構成要素と、
前記積分信号がしきい値を超えるときに、前記ニューロン計算セルからの出力信号放出を開始するしきい値処理機能構成要素と
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項6】
前記ニューロン計算セルは、以下のように表すことができるモデルを実現し、
【数1】
ただし、
iはモデル化されたニューロンであり、
xiは、ニューロンiの活動度であり、
tは時間であり、
fj(xj)はニューロンjの活動度の非線形関数であり、
zjiはニューロンjとiとの間のシナプスの重みであり、
gjはニューロンjの活動度の非線形関数であり、
nは興奮入力を通じてノードiに結合されるニューロンの数であり、
mは抑制入力を通じてノードiに結合されるニューロンの数であり、
A及びBは定数である
請求項4に記載のニューロモルフィック集積回路。
【請求項7】
各入力計算セルは、
外部信号を受信し、該受信した信号を、前記ニューロモルフィック集積回路の1つ又は複数の計算セルに出力されるアナログ信号に変換する符号化回路
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項8】
前記外部信号はパケット形式のデジタル信号であり、前記符号化回路は該信号をアナログ電圧信号又はアナログ電流信号のうちの一方に変換する
請求項7に記載のニューロモルフィック集積回路。
【請求項9】
各出力計算セルは、
前記ニューロモルフィック集積回路の1つ又は複数の計算セルによって、前記出力計算セルに入力されたアナログ信号から生成されるアナログ信号を、前記ニューロモルフィック集積回路の外部にあるエンティティに出力される外部信号に変換する復号回路
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項10】
前記外部信号はパケット形式のデジタル信号である
請求項9に記載のニューロモルフィック集積回路。
【請求項11】
前記計算セルは、
習慣化伝送ゲートセル
をさらに含む
請求項2に記載のニューロモルフィック集積回路。
【請求項12】
各習慣化伝送ゲートセルは、前記ニューロモルフィック集積回路の前記集積回路層内の信号線を用いて2つの計算セルを相互接続し、乗算利得を入力信号に適用して出力信号を生成する
請求項11に記載のニューロモルフィック集積回路。
【請求項13】
各習慣化伝送ゲートセルは、以下のように表すことができるモデルを実現し、
dzi/dt=A(1−zi)−Bf[T(yi)]zi
ただし、
ziは前記習慣化伝送ゲートによって入力信号に適用される利得であり、
tは時間であり、
yiは前記習慣化伝送ゲートへの入力であり、
Tは整流関数であり、
f[T(yi)]は整流された入力の非線形関数であり、
A及びBは定数である
請求項11に記載のニューロモルフィック集積回路。
【請求項14】
2つ以上の前記計算セルを組み合わせて、
双極子と、
包囲構造と、
層状皮層回路サブユニットと
を備えるモジュールを形成する
請求項11に記載のニューロモルフィック集積回路。
【請求項15】
前記計算セルは階層的な層に編成され、各該階層的な層のセルは、該階層的な層に対応するナノワイヤ相互接続層を通じて互いに信号を遣り取りする(intercommunicating)
請求項11に記載のニューロモルフィック集積回路。
【請求項1】
ニューロモルフィック集積回路であって、
集積回路基板上に形成されるアナログ計算セルのアレイであって、該計算セル内のアナログ電子回路は、該計算セルから実質的に垂直に延在する、第1のタイプの1つ又は複数のピン及び第2のタイプの1つ又は複数のピンに接続される、アナログ計算セルのアレイと、
前記アナログ計算セルのアレイの上方にある1つ又は複数のナノワイヤ相互接続層であって、各ナノワイヤ相互接続層は、
実質的に平行なナノワイヤから成る第1の副層であって、該第1の副層の各ナノワイヤは前記第1のタイプの単一の計算セルピンに接続される、第1の副層と、
メムリスティブ副層と、
実質的に平行なナノワイヤから成る第2の副層であって、該第2の副層の各ナノワイヤは前記第2のタイプの単一の計算セルピンに接続され、該第2の副層の該ナノワイヤは前記第1の副層の前記ナノワイヤの方向に対して平行でない方向に向けられる、第2の副層と
を備える、ナノワイヤ相互接続層と
を備えるニューロモルフィック集積回路。
【請求項2】
前記第2の副層の前記ナノワイヤは、前記第1の副層の前記ナノワイヤと重なり、メムリスティブナノワイヤ接合部を形成し、各接合部は、前記メムリスティブ副層を通じて、第2副層ナノワイヤを第1副層ナノワイヤと相互接続し、該接合部はシナプスをモデル化する
請求項1に記載のニューロモルフィック集積回路。
【請求項3】
前記メムリスティブナノワイヤ接合部は、以下のように表すことができるモデルを実現し、
dzij/dt=εf((xj)(−ωzij+g(xi)))
ただし、
zijはシナプス前ニューロンiをシナプス後ニューロンjに相互接続するシナプスijの重み、すなわちシナプスijによって生成される利得であり、
εは学習速度であり、
ωは忘却速度であり、
f(xj)はニューロンiの活動度の非線形関数であり、
g(xi)はニューロンjの活動度の非線形関数であり、
tは時間である
請求項2に記載のニューロモルフィック集積回路。
【請求項4】
前記計算セルは、
ニューロン計算セルと、
入力計算セルと、
出力計算セルと
を含む
請求項2に記載のニューロモルフィック集積回路。
【請求項5】
各ニューロン計算セルは、
前記ニューロン計算セルに入力される興奮信号の和を出力する第1の加算機能構成要素と、
前記ニューロン計算セルに入力される抑制信号の和を出力する第2の加算機能構成要素と、
前記第1の加算機能構成要素及び前記第2の加算機能構成要素からの出力を合成してアナログ信号を出力する信号生成機能構成要素と、
前記信号生成機能構成要素の出力を先行する時間間隔にわたって積分して、積分信号を出力する漏れ積分器機能構成要素と、
前記積分信号がしきい値を超えるときに、前記ニューロン計算セルからの出力信号放出を開始するしきい値処理機能構成要素と
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項6】
前記ニューロン計算セルは、以下のように表すことができるモデルを実現し、
【数1】
ただし、
iはモデル化されたニューロンであり、
xiは、ニューロンiの活動度であり、
tは時間であり、
fj(xj)はニューロンjの活動度の非線形関数であり、
zjiはニューロンjとiとの間のシナプスの重みであり、
gjはニューロンjの活動度の非線形関数であり、
nは興奮入力を通じてノードiに結合されるニューロンの数であり、
mは抑制入力を通じてノードiに結合されるニューロンの数であり、
A及びBは定数である
請求項4に記載のニューロモルフィック集積回路。
【請求項7】
各入力計算セルは、
外部信号を受信し、該受信した信号を、前記ニューロモルフィック集積回路の1つ又は複数の計算セルに出力されるアナログ信号に変換する符号化回路
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項8】
前記外部信号はパケット形式のデジタル信号であり、前記符号化回路は該信号をアナログ電圧信号又はアナログ電流信号のうちの一方に変換する
請求項7に記載のニューロモルフィック集積回路。
【請求項9】
各出力計算セルは、
前記ニューロモルフィック集積回路の1つ又は複数の計算セルによって、前記出力計算セルに入力されたアナログ信号から生成されるアナログ信号を、前記ニューロモルフィック集積回路の外部にあるエンティティに出力される外部信号に変換する復号回路
を備える
請求項4に記載のニューロモルフィック集積回路。
【請求項10】
前記外部信号はパケット形式のデジタル信号である
請求項9に記載のニューロモルフィック集積回路。
【請求項11】
前記計算セルは、
習慣化伝送ゲートセル
をさらに含む
請求項2に記載のニューロモルフィック集積回路。
【請求項12】
各習慣化伝送ゲートセルは、前記ニューロモルフィック集積回路の前記集積回路層内の信号線を用いて2つの計算セルを相互接続し、乗算利得を入力信号に適用して出力信号を生成する
請求項11に記載のニューロモルフィック集積回路。
【請求項13】
各習慣化伝送ゲートセルは、以下のように表すことができるモデルを実現し、
dzi/dt=A(1−zi)−Bf[T(yi)]zi
ただし、
ziは前記習慣化伝送ゲートによって入力信号に適用される利得であり、
tは時間であり、
yiは前記習慣化伝送ゲートへの入力であり、
Tは整流関数であり、
f[T(yi)]は整流された入力の非線形関数であり、
A及びBは定数である
請求項11に記載のニューロモルフィック集積回路。
【請求項14】
2つ以上の前記計算セルを組み合わせて、
双極子と、
包囲構造と、
層状皮層回路サブユニットと
を備えるモジュールを形成する
請求項11に記載のニューロモルフィック集積回路。
【請求項15】
前記計算セルは階層的な層に編成され、各該階層的な層のセルは、該階層的な層に対応するナノワイヤ相互接続層を通じて互いに信号を遣り取りする(intercommunicating)
請求項11に記載のニューロモルフィック集積回路。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2011−507232(P2011−507232A)
【公表日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願番号】特願2010−536903(P2010−536903)
【出願日】平成20年5月22日(2008.5.22)
【国際出願番号】PCT/US2008/006592
【国際公開番号】WO2009/075694
【国際公開日】平成21年6月18日(2009.6.18)
【出願人】(503003854)ヒューレット−パッカード デベロップメント カンパニー エル.ピー. (1,145)
【Fターム(参考)】
【公表日】平成23年3月3日(2011.3.3)
【国際特許分類】
【出願日】平成20年5月22日(2008.5.22)
【国際出願番号】PCT/US2008/006592
【国際公開番号】WO2009/075694
【国際公開日】平成21年6月18日(2009.6.18)
【出願人】(503003854)ヒューレット−パッカード デベロップメント カンパニー エル.ピー. (1,145)
【Fターム(参考)】
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