パルス計測用ディジタルフィルタ

【課題】検出系が持つ複数の時定数を補償し、信号ベースラインの変動を防止することにより、高速・高精度の計測をバランスよく実現し得るパルス計測用ディジタルフィルタを提供する。
【解決手段】検出信号を、第１の差分処理回路１０のレジスタ１１で遅延させるとともに、乗算器１２で係数ｋＬを掛け、さらに、減算器１３で、検出信号と前記乗算器１２出力との差分を求める。同様にして、第２、第３の差分処理回路２０，３０においても、減算器２３，３３で、それぞれ、前段の減算器１３，２３の出力と自回路の乗算器２２，３２の出力との差分を求め、３回の差分処理により、検出信号（入力信号）の時定数を補償し、信号ベースラインを‘０’とする。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子線マイクロアナライザ、Ｘ線回折装置等の放射線検出装置において、高精度・高速の計測・計数を可能とするパルス計測用のディジタルフィルタに関する。
【背景技術】
【０００２】
一般によく知られた放射線検出装置では、例えば図１に示すように，放射線（Ｘ線）センサ１に放射線（Ｘ線）が照射される毎に、これに応じインパルス状の電流が放射線センサ1に流れ、この検出電流がプレ処理回路4を経て、ディジタルフィルタであるＡ／Ｄ変換器５でパルス信号波形のフィルテング処理がなされて、後続回路で検出パルスのピーク値より、パルスの有無を検出し、検出パルスを計数する。
【０００３】
従来のパルス計測に関連する技術として、光電変換されたバーコード読み取り信号よりなるアナログ信号を波形整形した上で、予め設定してある閾値と比較することにより、アナログ信号に対応した2値のディジタル信号を生成する場合、アナログ信号波形における立上り開始点と立上り終了点、及び立下り開始点と立下り終了点を検出し、立上り／立下り開始点と終了点との間の変極点（中点）をもとめ、この２つの変極点間をディジタル信号波形とみなす２値化処理技術がある（例えば特許文献１参照）。
【特許文献１】特開平１０−２９３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
多くのＸ線検出器や放射線検出器では、その出力信号は、指数関数的に減衰するパルス信号である。パルス計測では、この指数関数的に減衰するパルス信号を用いて計数計測や波高値（ピーク値）計測を行っているが、パルス波形形状が計数計測や波高値計測にとって、適当なものでないため、目的に応じたフィルタの使用やデータ処理を行っている。
【０００５】
特に、放射線センサの特性のほかに、例えば検出回路（図１のプレ処理回路４）に、図１に示すようにコンデンサＣ１，Ｃ２を設け交流結合を採用している場合、さらに、アンプ２，３のローパスフィルタとしての特性が、放射線検出器の出力信号の波形形状に影響を与え、そのパルス波形は、必ずしも計数計測や波高値計測にとって適当でない。
【０００６】
その適当でない出力波形の一例を図３に示す。図３では、横軸に時間、縦軸に信号の強度をとっている。この例では、信号は、時間２００から立ち上がり始め、約２５０でピークとなり、その後、上記した検出回路４系の時定数で指数関数的に減衰している。又、減衰の過程で‘０’ラインを横切ってマイナス側に振れ、その後徐徐に‘０’に漸近する（図３のｂ参照）。このマイナス側に振れるのは、交流結合によるためであり、この特性のため信号の前（図３のａ参照）は、‘０’で有るが、指数関数的減衰時の‘０’クロス後はすぐに‘０’とはならない（図３のｂ参照）。
【０００７】
このような、特性のため、図４に例示するように、信号が連続すると（図４のｃ，ｄ参照）、後続のパルスの信号強度は、どこが基準であるのか判らないため、その測定精度が低下するという問題がる。
【０００８】
そこで、測定精度を確保しょうとすると、図３、図４で明らかなように、基準レベルが完全に‘０’に戻るタイミングで、次のパルス信号を検出するとすれば良い。しかし、これでは、信号間隔を十分広くとらねばならないが、信号間隔が広くなれば、信号の単位時間あたりの数を計測する計数能力が低下する。つまり、高速計測ができない、という問題がある。
【０００９】
この発明は、上記問題点に着目してなされたものであって、必要に応じ、高速・高精度の計数をバランス良く実現し得るディジタルフィルタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、この発明のディジタルフィルタは、入力信号がシリアル順次に格納される複数の記憶セルからなる第１のレジスタと、この第１のレジスタよりの前記入力信号に所定の係数を乗ずる第１の乗算手段と、前記入力信号と前記第１の乗算手段の出力とを入力に受け、減算処理を行う第１の減算手段とを備える第１の差分処理手段と、前記第１の差分処理手段の出力を受けて、シリアル順次に格納される複数の記憶セルからなる第２のレジスタと、この第2のレジスタよりの出力に所定の係数を乗ずる第２の乗算手段と、前記第1の減算器の出力と前記第２の乗算手段の出力とを入力に受け、減算処理を行う第２の減算手段とを備える第２の差分処理手段と、を少なくとも備えることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、それぞれ入力信号がシリアル順次に格納される複数の記憶セルからなるレジスタ、レジスタからの信号に所定の係数を乗ずる乗算手段、レジスタの出力と乗算手段の出力とを入力に受け、減算処理を行う減算手段を備える第１と第２の差分処理手段により、交流結合などによる不要の信号は補償できるので、レジスタによる遅延時間を適宜に設定することにより、高精度計測、と高速計測をバランス良く、また、目的に応じて高精度、高速計測のいずれかを優先して得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施の形態により、この発明を更に詳細に説明する。図２はこの発明の一実施形態ディジタルフィルタの回路構成を示すブロック図である。この実施形態ディジタルフィルタは、第１の差分処理回路１０と、第２の差分処理回路２０と、第３の差分処理回路３０とで構成され、検出回路系出力信号を入力として３回の差分処理を実行する。この差分処理により、検出系出力信号の示す波形の指数関数的振る舞いを、補償している。
【００１３】
第１の差分処理回路１０は、Ｌ個の記憶セル１１ａからなるレジスタ１１と、このレジスタ１１の出力を受けて所定の係数ｋＬを乗ずる乗算器１２と、検出系からの検出信号と乗算器１２からの出力とを入力に受け、差分演算する減算器１３とを備えている。レジスタ１１には、検出系からの入力信号が入力される。
【００１４】
第２の差分処理回路２０は、Ｍ個の記憶セル２１ａからなるレジスタ２１と、このレジスタ２１の出力を受けて所定の係数ｋＭを乗ずる乗算器２２と、前段の第１の差分処理回路１０の減算器１３からの出力信号と乗算器２２からの出力とを入力に受け、差分演算する減算器２３とを備えている。レジスタ２１には、減算器１３からの出力信号が入力される。
【００１５】
第３の差分処理回路３０は、Ｎ個の記憶セル３１ａからなるレジスタ３１と、このレジスタ３１の出力を受けて所定の係数ｋＮを乗ずる乗算器３２と、前段の第２の差分処理回路２０の減算器２３からの出力信号と乗算器３２からの出力とを入力に受け、差分演算する減算器３３とを備えている。レジスタ３１には、減算器２３からの出力信号が入力される。
【００１６】
このディジタルフィルタの伝達関数は、
【００１７】
【数１】

【００１８】
で表わされる。図２において、レジスタ１１は、ｚ−１の記憶セル１１ａがＬ個でＺ＾−Ｌ、つまりＺの−Ｍ乗を意味する。同様に、レジスタ２１は、ｚ−１の記憶セル２１ａがＭ個で、Ｚ＾−Ｍ、つまりＺの−Ｍ乗を意味し、レジスタ３１は、ｚ−１の記憶セル３１ａがＮ個でＺ＾−Ｎ、つまりＺの−Ｎ乗を意味する、また、ｋＬ，ｋＭ，ｋＮは、差分処理の係数であり、その値は、ｔｄｉ（遅延時間）とτｉ（補償時定数）より、上式で求める値である。
【００１９】
図４に示した検出系出力信号の時定数は、検出部時定数＝１００、増幅部ローパスフィルタ時定数＝３０、交流結合時定数＝１０００の条件である。これらの時定数をそれぞれｋＬ，ｋＭ，ｋＮに当てはめる。この実施形態ディジタルフィルタで、第１の差分処理回路１０に、図４に示す信号が入力されると、その入力信号が時間順次にシリアルにレジスタ１１に記憶されて遅延され、その出力に乗算器１２で係数ｋＬが掛けられる。減算器１３で上記入力信号と乗算器１２の出力との減算がなされ、この、第１の差分処理回路１０より、第１の差分処理された信号が出力される。
【００２０】
次に、この減算器１３の出力信号が、第２の差分処理回路２０の減算器２３に入力されるとともに、時間順次にシリアルにレジスタ２１に記憶されて遅延され、その出力に乗算器２２で係数ｋＭが掛けられる。減算器２３で上記減算器１３からの出力信号と乗算器２２の出力との減算がなされ、この、第２の差分処理回路２０より、第２の差分処理された信号が出力される。
【００２１】
最後に、上記減算器２３の出力信号が、第３の差分処理回路３０の減算器３３に入力されるとともに、時間順次にシリアルにレジスタ３１に記憶されて遅延され、乗算器３２で係数ｋＮが掛けられる。減算器３３で上記減算器２３からの出力信号と乗算器３２の出力との減算がなされ、この、第３の差分処理回路３０より、第３の差分処理された信号が出力される。その結果、この、第３の差分処理回路３０の出力、つまり、上記実施形態ディジタルフィルタの出力信号を見ると図５で示す波形Ａとなる。ここでは、遅延磁間ｔｄ１，ｔｄ２、ｔｄ３を検出系出力信号の立ち上がり時間より大きく取り、８０としている。
【００２２】
図５の波形Ａは、プラス・マイナスほぼ対象に振れている波形であり、第３の差分処理回路３０の出力波形である。入力信号に対し、プラス・マイナスに振れる信号出力波形となっている。この図から、明らかなように、ディジタルフィルタの出力では、信号の前後（図５のａ，ｂ参照）で‘０’となり、ベースライン変動が補償されていることが分かる。また、連続している入力信号に対し、ベースライン変動がないため、正しく同じ信号ピーク値（図５のＡ１，Ａ２参照）が出力されている。
【００２３】
このディジタル出力信号の連続した信号波形が重なるようになってくると前の信号が‘０’となる前に、次の信号が乗るために、信号強度ピーク値に誤差を生じるようになる。一方、信号ピーク値精度よりも計数能力を重視する場合は、ディジタルフィルタの遅延時間を短くすることで、信号間隔を小さくし、計数能力を向上できる。
【００２４】
図５の波形出力時と、３回差分ディジタルフィルタ条件のままでは、連続する信号の間隔が狭くなった場合、図６に示すように、前の信号と後の信号の信号分離ができなくなる。そこで、遅延時間ｔｄ１，ｔｄ２，ｔｄ３を８０から、例えば３０に短くする。これにより、図７に示すようにディジタル出力信号（図７のＡ１，Ａ２参照）の強度は減少するが、信号は分離され、信号強度の等しい波形が正しく２つ出力される。
【００２５】
さらに、他の波形処理例を図８、図９、図１０に示す。図８においては、実施形態ディジタルフィルタに信号ａを入力した場合の第１の差分処理回路の出力ｂを示している。図９は、図８に示した入力信号ａに対し第１の差分処理、さらに第２の差分処理を実施した場合の出力ｃを示している。出力ｃは、負・正のインパルス後は、‘０’ベースラインとなっている。
【００２６】
図１０は、入力信号ａをローパス処理した出力ｂに第１の差分処理と、さらに第２の差分処理を実施した出力ｃの例を示している。
【図面の簡単な説明】
【００２７】
【図１】一般的な放射線検出器の検出部の回路構成を示す回路図である。
【図２】この発明の一実施形態ディジタルフィルタの回路構成を示すブロック図である。
【図３】ローパスフィルタ、交流結合などを含む放射線検出器の出力信号波形を示す図である。
【図４】同放射線検出器の出力信号波形であって、信号が連続する場合の波形の一例を示す図である。
【図５】上記実施形態ディジタルフィルタの差分処理による出力波形の一例を示す図である。
【図６】同実施形態ディジタルフィルタの差分処理による出力波形であって、信号が短い間隔で連続する波形の一例を示す図である。
【図７】同実施形態ディジタルフィルタの差分処理による出力波形であって、図６よりも遅延時間を小さくした場合の、信号が短い間隔で連続する波形の一例を示す図である。
【図８】同実施形態ディジタルフィルタに入力した他の波形例及びその第１差分処理後の波形例を示す図である。
【図９】同実施形態ディジタルフィルタにおいて、図８に示した波形例の第２差分処理後の波形例を示す図である。
【図１０】同実施形態ディジタルフィルタにおいて、図８に示した入力波形に対し、差分処理回路の係数を変えた場合の差分出力波形を示す図である。
【符号の説明】
【００２８】
１０第１の差分処理回路
２０第２の差分処理回路
３０第３の差分処理回路
１１，２１，３１レジスタ
１１ａ，２１ａ，３１ａ記憶セル
１２、２２，３２乗算器
１３，２３，３３減算器

【特許請求の範囲】
【請求項１】
入力信号がシリアル順次に格納される複数の記憶セルからなる第１のレジスタと、この第１のレジスタよりの前記入力信号に所定の係数を乗ずる第１の乗算手段と、前記入力信号と前記第１の乗算手段の出力とを入力に受け、減算処理を行う第１の減算手段とを備える第１の差分処理手段と、
前記第１の差分処理手段の出力を受けて、シリアル順次に格納される複数の記憶セルからなる第２のレジスタと、この第2のレジスタよりの出力に所定の係数を乗ずる第２の乗算手段と、前記第1の減算器の出力と前記第２の乗算手段の出力とを入力に受け、減算処理を行う第２の減算手段とを備える第２の差分処理手段と、を少なくとも備えることを特徴とするパルス計測用ディジタルフィルタ。

【図１】