メモリ制御回路及びそれを用いたデータ伝送システム
【課題】送信機、受信機の双方において新たな入力端子を設ける必要がないデータ伝送システムを提供すること。
【解決手段】本発明に係るメモリ制御回路は、それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるものである。
【解決手段】本発明に係るメモリ制御回路は、それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路及びそれを用いたデータ伝送システムに関する。
【背景技術】
【０００２】
近年のデジタル家電製品やモバイル製品の市場の拡大に伴い、ＤＤＲ（Double Data Rate）メモリなどによる高速データ伝送が実現されている。しかし、このような高速データ伝送では、その信号配線数が多く、プリント基板上の配線の取り回しや配線層の入替えも複雑である。また、その配線間隔が狭く、その配線長も長い。そのため、信号配線間のクロストークによる信号波形の乱れや、配線の遅延が大きな問題となってきており、信号波形劣化の抑制や、波形整形による波形の復元などの技術が望まれている。同様に、高速動作により半導体内部の電源電位やＧＮＤ電位自体にもノイズが発生しており、信号波形の劣化の抑制が大きな課題となっている。
【０００３】
引用文献１は、ＤＤＲメモリの読み込み動作での誤動作防止を目的としており、送信機であるメモリから出力されたプルアップ出力及びプルダウン出力を元にメモリ制御回路内で基準電圧ＶＲＥＦを生成する。図５は、引用文献１の図７に開示されたデータ伝送システムを示す回路図である。
【０００４】
送信機駆動電圧の伝送のために、送信機３４０は第１電圧ドライバ６０ａ、第２電圧ドライバ６０ｂ、第１電圧出力端子７５ａ、及び第２電圧出力端子７５ｂを含み、受信機２４０は、第１電圧入力端子７０ａ及び第２電圧入力端子７０ｂを含む。
【０００５】
第１電圧ドライバ６０ａは、駆動接地電圧ＶＳＳ'によって変化する第１電圧信号を発生し、第１電圧信号は、第１電圧出力端子７５ａ及び電圧伝送ライン３５ａを通じて受信機２４０に伝送される。受信機２４０は、基準電圧発生回路１４０に連結された第１電圧入力端子７０ａを通じて第１電圧信号ＶＬを受信する。
【０００６】
第２電圧ドライバ６０ａは、駆動電源電圧ＶＤＤ'によって変化する第２電圧信号を発生し、前記第２電圧信号は第２電圧出力端子７５ｂ及び電圧伝送ライン３５ｂを通じて受信機２４０に伝送される。受信機２４０は、基準電圧発生回路１４０に連結された第２電圧入力端子７０ａを通じて第２電圧信号ＶＨを受信する。第１電圧ドライバ６０ａ及び第２電圧ドライバ６０ｂは、データ信号の伝送時、常にターンオン状態を維持する。
【０００７】
この場合、基準電圧発生回路１４０は、終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎ、受信された第１電圧信号ＶＬ及び第２電圧信号ＶＨに基づいて終端されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎのそれぞれに相応する基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを発生する。従って、基準電圧発生回路１４０は、送信機３４０の駆動接地電圧ＶＳＳ'及び駆動電源電圧ＶＤＤ'のノイズ及び受信機２４０の終端電圧の差異を全部反映して、各データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに適合な電圧レベルの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを発生する。
【０００８】
第１電圧信号ＶＬは論理ロウレベルのデータ信号と同じ経路を通じて送信機３４０の駆動接地電圧ＶＳＳ'から受信機２４０の第１電圧入力端子７０ａまで伝送される。同様に、第２電圧信号ＶＨは、論理ハイレベルのデータ信号と同じ経路を通じて送信機３４０の駆動電源電圧ＶＤＤ'から受信機２４０の第２電圧入力端子７０ｂまで伝送される。
【０００９】
図６は、引用文献１の図９に開示された基準電圧発生回路の回路図である。各基準電圧発生器１４０ａ、１４０ｂ、・・・、１４０ｎは、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎと第１電圧ノードＮＬ及び第２電圧ノードＮＨの間に並列に連結されている。また、各基準電圧発生器１４０ａ、１４０ｂ、・・・、１４０ｎは、第１電圧信号ＶＬを各終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎに終端するプルダウン抵抗ＲＤ及び第２電圧信号ＶＨを各終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎに終端するプルアップ抵抗ＲＵを含む。
【００１０】
プルダウン抵抗ＲＤは、各終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び各プルダウンノードＮＤの間に連結される。一方、プルアップ抵抗ＲＵは、各終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び各プルアップノードＮＵの間に連結される。プルダウンノードＮＤとプルアップノードＮＵとの間には、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２が連結され、各基準ノードＮＲ１、ＮＲ２、・・・、ＮＲｎを通じてプルダウンノードＮＤの終端された第１電圧とプルアップノードＮＵの終端された第２電圧の中間電圧を各基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして発生する。第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２は同じ抵抗値を有し、ポリ抵抗等で容易に構成される。
【００１１】
各終端抵抗ＲＴがＲの抵抗値を有する場合、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び前記第１電圧ノードＮＬの間に連結されたプルダウン抵抗ＲＤの合成抵抗はＲの抵抗値を有し、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び前記第２電圧ノードＮＬの間に連結されたプルアップ抵抗ＲＵの合成抵抗もＲの抵抗値を有する。従って、終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎが異なるか、送信機の駆動接地電圧ＶＳＳ'及び駆動電源電圧ＶＤＤ'が変わっても、各基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎは相応する終端されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎの論理ロウレベルと論理ハイレベルの中間値を維持することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−３０６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１では、上記のように駆動接地電圧ＶＳＳ'によって変化する第１電圧信号及び駆動電源電圧ＶＤＤ'によって変化する第２電圧信号のみを元に基準電圧を生成している。そのため、送信器では、この電圧信号を生成し、伝送路に出力する回路と、その出力端子が必要となる。このような回路は、通常は内蔵されていない。また、受信機では、この入力を受ける入力端子が必要となる。つまり、送信機であるメモリ、受信機であるメモリ制御回路の双方において新たな入力端子が必要となるという課題がある。
【課題を解決するための手段】
【００１４】
本発明に係るメモリ制御回路は、
それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、
前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるものである。
【００１５】
本発明では、外部メモリに内蔵された差動ストローブ信号を用いてデータ信号用の基準電圧を生成する。そのため、送信機、受信機の双方において新たな入力端子を設ける必要がない。
【発明の効果】
【００１６】
本発明によれば、送信機、受信機の双方において新たな入力端子を設ける必要がないデータ伝送システムを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係るデータ伝送システムの構成図である。
【図２】本発明の第１の実施形態に係る基準電圧発生回路の構成図である。
【図３】本発明の第２の実施形態に係る基準電圧発生回路の構成図である。
【図４】本発明の差動ストローブ入力端子２５ａと基準電圧発生回路１５０で生成される基準電圧信号のタイミング図である。
【図５】特許文献１の図７である。
【図６】特許文献１の図９である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１９】
（第１の実施形態）
まず、本発明の第１の実施形態に係るデータ伝送システムについて説明する。図１は、本発明の第１の実施形態に係るデータ伝送システムの構成図である。本システムは例えばＤＤＲメモリである送信機３４０とメモリ制御回路である受信機２２０と、その間の伝送ライン３０ａ、３０ｂ、・・・、３０nおよび５ａ、５ｂで構成される。更に受信機２２０は、本実施形態に係る基準電圧発生回路１５０を含む。
【００２０】
送信機３４０は、差動ストローブドライバ２０とデータドライバ５０ａ、５０ｂ、・・・、５０ｎを備えている。差動ストローブドライバ２０の出力は、差動ストローブ出力端子１５ａ、１５ｂに接続されている。データドライバ５０ａ、５０ｂ、・・・、５０ｎの出力は、それぞれデータ出力端子４０ａ、４０ｂ、・・・、４０ｎに接続されている。
差動ストローブドライバ２０とデータドライバ５０ａ、５０ｂ、・・・、５０ｎは、駆動電源電圧ＶＤＤ'、駆動接地電圧ＶＳＳ'により動作している。
【００２１】
差動ストローブ出力端子１５ａ、１５ｂから出力されるストローブ信号ＳＴ１、ＳＴ２は、それぞれ伝送ライン５ａ、５ｂを介して、受信機２２０の差動ストローブ入力端子２５ａ、２５ｂにそれぞれ入力される。
データ出力端子４０ａ、４０ｂ、・・・、４０ｎから出力されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎは、それぞれ伝送ライン３０ａ、３０ｂ、・・・、３０nを介して、受信機２２０のデータ入力端子１０ａ、１０ｂ、・・・、１０ｎにそれぞれ入力される。
【００２２】
受信機２２０では、入力された各データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎは、各コンパレータ２０ａ、２０ｂ、・・・、２０ｎの一方の入力端子に入力される。ストローブ信号ＳＴ１、ＳＴ２は、基準電圧発生回路１５０に入力される。また、ストローブ信号ＳＴ１、ＳＴ２は、コンパレータ２１の入力端子に入力される。
基準電圧発生回路１５０から出力される基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎは、基準電圧として各コンパレータ２０ａ、２０ｂ、・・・、２０ｎの他方の入力端子に入力される。
【００２３】
図２は、本発明の基準電圧発生回路１５０の構成図である。基準電圧発生回路１５０は、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２から構成される１つの基準電圧発生器１５０ａを備える。基準電圧発生器１５０ａは、ストローブ信号ＳＴ１、ＳＴ２を入力とし、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを出力する。図２において、ストローブ信号ＳＴ１、ＳＴ２は、それぞれ１５０ａ内の第１分配抵抗Ｒ１の一端と、第２分配抵抗Ｒ２の一端とに接続され、第１分配抵抗Ｒ１の他端と第２分配抵抗Ｒ２の他端同士が接続されている。この第１分配抵抗Ｒ１と第２分配抵抗Ｒ２との接続点の信号が基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして出力される。本実施形態では、基準電圧ＶＲＥＦ１をそのまま基準電圧ＶＲＥＦ２、・・・、ＶＲＥＦｎとして回路全体に引き回した上で出力している。
【００２４】
図４は、上から順に、本実施形態に係る駆動電源電圧ＶＤＤ'、駆動接地電圧ＶＳＳ'、差動ストローブ入力端子２５ａの出力（ＤＱＳ）、２５ｂの出力（ＤＱＳＢ）、基準電圧発生回路１５０から出力される基準電圧ＶＲＥＦ１、データ信号ＩＳ１、コンパレータ２０ａの出力の各波形を示す。
【００２５】
図４では、データ信号ＩＳ１が論理ハイレベルとなる例えば時刻ｔ１において、駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'にはそれぞれメモリ内の電源変動が波形として現れている。差動ストローブ入力端子２５ａ、２５ｂとデータ信号ＩＳ１には送信機側の出力電圧の上限と下限がそれぞれ駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'に制限されるため、これらと同様の波形が現れている。
【００２６】
図２において、ストローブ信号ＳＴ１は差動ストローブ入力端子２５ａに、ストローブ信号ＳＴ２は差動ストローブ入力端子２５ｂに入力される。そのため、ストローブ信号ＳＴ１、ＳＴ２が第１分配抵抗Ｒ１と第２分配抵抗Ｒ２のそれぞれの一端に接続される。例えば、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の抵抗値が等しい場合には、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の接続部においての電位は、その両端の電位差の１/２の電位に分圧された基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎが生成される。
【００２７】
ここで、図４の実線円内に示すストローブ信号ＳＴ１、ＳＴ２に重畳される電源変動による波形の乱れは、その電圧の極性と振幅がそれぞれ等しいため、相殺されることなく基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎの出力波形にそのまま現れる。
【００２８】
データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎにも、電源変動による波形の乱れが生じ、その電圧の極性と振幅は基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎのものと等しい。そのため、このデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎと基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとをそれぞれ受信機側のコンパレータ２０ａ、２０ｂ、・・・、２０ｎに入力することにより、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに重畳したノイズ波形を差し引くことができる。その結果、図４の最下段に示したコンパレータ２０ａの出力信号に示すように、ノイズをキャンセルすることができる。
【００２９】
以上説明したように、本実施形態では、送信側メモリ内の既存の差動入力ストローブ信号の双方を受信側の基準電圧発生回路において抵抗分割し、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを生成する。従って、メモリ内からＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号を出力又は入力するための端子を別途増設する必要がない。そして、この基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを基準電圧としてコンパレータ回路に入力する。ここで、この基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎには、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに重畳されたノイズとほぼ同様のノイズが重畳されているため、データ信号のノイズをキャンセルすることができる。
【００３０】
なお、図４では、データ信号ＩＳ１が論理ロウレベルとなる例えば時刻ｔ２、ｔ３においては、電源変動が発生していない。しかしながら、例えば時刻ｔ３において図４の点線円内に示すように、電源変動が発生した場合であっても、上述と同様の原理により、データ信号のノイズをキャンセルすることができる。
【００３１】
（第２の実施形態）
次に、本発明の第２の実施形態に係る基準電圧発生回路について説明する。図３は、本発明の第２の実施形態に係る基準電圧発生回路の構成図である。基準電圧発生回路１５０は、ｎ個の基準電圧発生器１５０ａ、１５０ｂ、・・・、１５０ｎを備える。そして、各基準電圧発生器１５０ａ、１５０ｂ、・・・、１５０ｎは、それぞれ第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２から構成され、ストローブ信号ＳＴ１、ＳＴ２を入力として基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを出力する。
【００３２】
図３において、ストローブ信号ＳＴ１、ＳＴ２は各基準電圧発生器１５０ａ、１５０ｂ、１５０ｎ内の第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の一端に接続され、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２の他端同士が接続されている。この第１分配抵抗Ｒ１と第２分配抵抗Ｒ２との接続点の信号が、それぞれ基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして出力される。
【００３３】
図２の基準電圧発生回路１５０では、基準電圧ＶＲＥＦ１をそのままＶＲＥＦ２、ＶＲＥＦｎとして回路全体に引き回した上で出力していた。一方、図３では、その入力であるストローブ信号ＳＴ１、ＳＴ２を回路全体に引き回した上で、出力の近傍で第１分配抵抗Ｒ１と第２分配抵抗Ｒ２とにより基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを生成している。基準電圧をデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎ毎に生成しているため、駆動する負荷容量が小さくなり、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２に流す電流値を少なくできる。そのため、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２の抵抗値を実施形態１の場合に比べて高く設定でき、消費電力を削減できる効果がある。
【００３４】
次に、本発明の実施形態に係る効果について説明する。まず、メモリ（送信機）及びメモリ制御回路でそれぞれ端子数を削減できる。上記実施形態では、既存信号である差動入力のストローブ信号からＶｒｅｆ信号を生成するため、ＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号用の端子を追加する必要がない。
【００３５】
次に、送信機として汎用のメモリを使用することができる。上記実施形態では、ＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号を必要としないため、汎用のストローブ信号からＶｒｅｆ信号を生成できる。
【００３６】
さらに、クロストークノイズによる波形の乱れをキャンセルできる。図４の時刻ｔ３において、差動ストローブ入力に破線にて示すクロストークノイズによる波形の乱れが生じ、駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'による波形の乱れに重畳された場合、同様にデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎにも同様のクロストークによる波形の乱れが生じている。ここで、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎの波形の乱れとデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎの波形の乱れは、その電圧の極性と振幅がそれぞれ等しい。そのため、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎから基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを差し引くことにより、重畳されたノイズがキャンセルされる。
【００３７】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３８】
１０ａ、１０ｂ、・・・、１０ｎ データ入力端子
１５ａ、１５ｂ 差動ストローブ出力端子
２０ 差動ストローブドライバ
２０ａ、２０ｂ、・・・、２０ｎ、２１ コンパレータ
２５ａ、２５ｂ 差動ストローブ入力端子
３０ａ、３０ｂ、・・・、３０ｎ、５ａ、５ｂ 伝送ライン
４０ａ、４０ｂ、・・・、４０ｎ データ出力端子
５０ａ、５０ｂ、・・・、５０ｎ データドライバ
１５０ 基準電圧発生回路
１５０ａ、１５０ｂ、・・・、１５０ｎ 基準電圧発生器
３４０ 送信機
２２０ 受信機
ＶＤＤ' 駆動電源電圧
ＶＳＳ' 駆動接地電圧
ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎ 基準電圧
Ｒ１ 第１分配抵抗
Ｒ２ 第２分配抵抗
ＳＴ１、ＳＴ２ ストローブ信号
ＩＳ１、ＩＳ２、・・・、ＩＳｎ データ信号
【技術分野】
【０００１】
本発明は、メモリ制御回路及びそれを用いたデータ伝送システムに関する。
【背景技術】
【０００２】
近年のデジタル家電製品やモバイル製品の市場の拡大に伴い、ＤＤＲ（Double Data Rate）メモリなどによる高速データ伝送が実現されている。しかし、このような高速データ伝送では、その信号配線数が多く、プリント基板上の配線の取り回しや配線層の入替えも複雑である。また、その配線間隔が狭く、その配線長も長い。そのため、信号配線間のクロストークによる信号波形の乱れや、配線の遅延が大きな問題となってきており、信号波形劣化の抑制や、波形整形による波形の復元などの技術が望まれている。同様に、高速動作により半導体内部の電源電位やＧＮＤ電位自体にもノイズが発生しており、信号波形の劣化の抑制が大きな課題となっている。
【０００３】
引用文献１は、ＤＤＲメモリの読み込み動作での誤動作防止を目的としており、送信機であるメモリから出力されたプルアップ出力及びプルダウン出力を元にメモリ制御回路内で基準電圧ＶＲＥＦを生成する。図５は、引用文献１の図７に開示されたデータ伝送システムを示す回路図である。
【０００４】
送信機駆動電圧の伝送のために、送信機３４０は第１電圧ドライバ６０ａ、第２電圧ドライバ６０ｂ、第１電圧出力端子７５ａ、及び第２電圧出力端子７５ｂを含み、受信機２４０は、第１電圧入力端子７０ａ及び第２電圧入力端子７０ｂを含む。
【０００５】
第１電圧ドライバ６０ａは、駆動接地電圧ＶＳＳ'によって変化する第１電圧信号を発生し、第１電圧信号は、第１電圧出力端子７５ａ及び電圧伝送ライン３５ａを通じて受信機２４０に伝送される。受信機２４０は、基準電圧発生回路１４０に連結された第１電圧入力端子７０ａを通じて第１電圧信号ＶＬを受信する。
【０００６】
第２電圧ドライバ６０ａは、駆動電源電圧ＶＤＤ'によって変化する第２電圧信号を発生し、前記第２電圧信号は第２電圧出力端子７５ｂ及び電圧伝送ライン３５ｂを通じて受信機２４０に伝送される。受信機２４０は、基準電圧発生回路１４０に連結された第２電圧入力端子７０ａを通じて第２電圧信号ＶＨを受信する。第１電圧ドライバ６０ａ及び第２電圧ドライバ６０ｂは、データ信号の伝送時、常にターンオン状態を維持する。
【０００７】
この場合、基準電圧発生回路１４０は、終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎ、受信された第１電圧信号ＶＬ及び第２電圧信号ＶＨに基づいて終端されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎのそれぞれに相応する基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを発生する。従って、基準電圧発生回路１４０は、送信機３４０の駆動接地電圧ＶＳＳ'及び駆動電源電圧ＶＤＤ'のノイズ及び受信機２４０の終端電圧の差異を全部反映して、各データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに適合な電圧レベルの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを発生する。
【０００８】
第１電圧信号ＶＬは論理ロウレベルのデータ信号と同じ経路を通じて送信機３４０の駆動接地電圧ＶＳＳ'から受信機２４０の第１電圧入力端子７０ａまで伝送される。同様に、第２電圧信号ＶＨは、論理ハイレベルのデータ信号と同じ経路を通じて送信機３４０の駆動電源電圧ＶＤＤ'から受信機２４０の第２電圧入力端子７０ｂまで伝送される。
【０００９】
図６は、引用文献１の図９に開示された基準電圧発生回路の回路図である。各基準電圧発生器１４０ａ、１４０ｂ、・・・、１４０ｎは、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎと第１電圧ノードＮＬ及び第２電圧ノードＮＨの間に並列に連結されている。また、各基準電圧発生器１４０ａ、１４０ｂ、・・・、１４０ｎは、第１電圧信号ＶＬを各終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎに終端するプルダウン抵抗ＲＤ及び第２電圧信号ＶＨを各終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎに終端するプルアップ抵抗ＲＵを含む。
【００１０】
プルダウン抵抗ＲＤは、各終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び各プルダウンノードＮＤの間に連結される。一方、プルアップ抵抗ＲＵは、各終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び各プルアップノードＮＵの間に連結される。プルダウンノードＮＤとプルアップノードＮＵとの間には、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２が連結され、各基準ノードＮＲ１、ＮＲ２、・・・、ＮＲｎを通じてプルダウンノードＮＤの終端された第１電圧とプルアップノードＮＵの終端された第２電圧の中間電圧を各基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして発生する。第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２は同じ抵抗値を有し、ポリ抵抗等で容易に構成される。
【００１１】
各終端抵抗ＲＴがＲの抵抗値を有する場合、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び前記第１電圧ノードＮＬの間に連結されたプルダウン抵抗ＲＤの合成抵抗はＲの抵抗値を有し、複数の終端ノードＮＴ１、ＮＴ２、・・・、ＮＴｎ及び前記第２電圧ノードＮＬの間に連結されたプルアップ抵抗ＲＵの合成抵抗もＲの抵抗値を有する。従って、終端電圧ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｎが異なるか、送信機の駆動接地電圧ＶＳＳ'及び駆動電源電圧ＶＤＤ'が変わっても、各基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎは相応する終端されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎの論理ロウレベルと論理ハイレベルの中間値を維持することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−３０６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１では、上記のように駆動接地電圧ＶＳＳ'によって変化する第１電圧信号及び駆動電源電圧ＶＤＤ'によって変化する第２電圧信号のみを元に基準電圧を生成している。そのため、送信器では、この電圧信号を生成し、伝送路に出力する回路と、その出力端子が必要となる。このような回路は、通常は内蔵されていない。また、受信機では、この入力を受ける入力端子が必要となる。つまり、送信機であるメモリ、受信機であるメモリ制御回路の双方において新たな入力端子が必要となるという課題がある。
【課題を解決するための手段】
【００１４】
本発明に係るメモリ制御回路は、
それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、
前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるものである。
【００１５】
本発明では、外部メモリに内蔵された差動ストローブ信号を用いてデータ信号用の基準電圧を生成する。そのため、送信機、受信機の双方において新たな入力端子を設ける必要がない。
【発明の効果】
【００１６】
本発明によれば、送信機、受信機の双方において新たな入力端子を設ける必要がないデータ伝送システムを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係るデータ伝送システムの構成図である。
【図２】本発明の第１の実施形態に係る基準電圧発生回路の構成図である。
【図３】本発明の第２の実施形態に係る基準電圧発生回路の構成図である。
【図４】本発明の差動ストローブ入力端子２５ａと基準電圧発生回路１５０で生成される基準電圧信号のタイミング図である。
【図５】特許文献１の図７である。
【図６】特許文献１の図９である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１９】
（第１の実施形態）
まず、本発明の第１の実施形態に係るデータ伝送システムについて説明する。図１は、本発明の第１の実施形態に係るデータ伝送システムの構成図である。本システムは例えばＤＤＲメモリである送信機３４０とメモリ制御回路である受信機２２０と、その間の伝送ライン３０ａ、３０ｂ、・・・、３０nおよび５ａ、５ｂで構成される。更に受信機２２０は、本実施形態に係る基準電圧発生回路１５０を含む。
【００２０】
送信機３４０は、差動ストローブドライバ２０とデータドライバ５０ａ、５０ｂ、・・・、５０ｎを備えている。差動ストローブドライバ２０の出力は、差動ストローブ出力端子１５ａ、１５ｂに接続されている。データドライバ５０ａ、５０ｂ、・・・、５０ｎの出力は、それぞれデータ出力端子４０ａ、４０ｂ、・・・、４０ｎに接続されている。
差動ストローブドライバ２０とデータドライバ５０ａ、５０ｂ、・・・、５０ｎは、駆動電源電圧ＶＤＤ'、駆動接地電圧ＶＳＳ'により動作している。
【００２１】
差動ストローブ出力端子１５ａ、１５ｂから出力されるストローブ信号ＳＴ１、ＳＴ２は、それぞれ伝送ライン５ａ、５ｂを介して、受信機２２０の差動ストローブ入力端子２５ａ、２５ｂにそれぞれ入力される。
データ出力端子４０ａ、４０ｂ、・・・、４０ｎから出力されたデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎは、それぞれ伝送ライン３０ａ、３０ｂ、・・・、３０nを介して、受信機２２０のデータ入力端子１０ａ、１０ｂ、・・・、１０ｎにそれぞれ入力される。
【００２２】
受信機２２０では、入力された各データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎは、各コンパレータ２０ａ、２０ｂ、・・・、２０ｎの一方の入力端子に入力される。ストローブ信号ＳＴ１、ＳＴ２は、基準電圧発生回路１５０に入力される。また、ストローブ信号ＳＴ１、ＳＴ２は、コンパレータ２１の入力端子に入力される。
基準電圧発生回路１５０から出力される基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎは、基準電圧として各コンパレータ２０ａ、２０ｂ、・・・、２０ｎの他方の入力端子に入力される。
【００２３】
図２は、本発明の基準電圧発生回路１５０の構成図である。基準電圧発生回路１５０は、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２から構成される１つの基準電圧発生器１５０ａを備える。基準電圧発生器１５０ａは、ストローブ信号ＳＴ１、ＳＴ２を入力とし、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを出力する。図２において、ストローブ信号ＳＴ１、ＳＴ２は、それぞれ１５０ａ内の第１分配抵抗Ｒ１の一端と、第２分配抵抗Ｒ２の一端とに接続され、第１分配抵抗Ｒ１の他端と第２分配抵抗Ｒ２の他端同士が接続されている。この第１分配抵抗Ｒ１と第２分配抵抗Ｒ２との接続点の信号が基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして出力される。本実施形態では、基準電圧ＶＲＥＦ１をそのまま基準電圧ＶＲＥＦ２、・・・、ＶＲＥＦｎとして回路全体に引き回した上で出力している。
【００２４】
図４は、上から順に、本実施形態に係る駆動電源電圧ＶＤＤ'、駆動接地電圧ＶＳＳ'、差動ストローブ入力端子２５ａの出力（ＤＱＳ）、２５ｂの出力（ＤＱＳＢ）、基準電圧発生回路１５０から出力される基準電圧ＶＲＥＦ１、データ信号ＩＳ１、コンパレータ２０ａの出力の各波形を示す。
【００２５】
図４では、データ信号ＩＳ１が論理ハイレベルとなる例えば時刻ｔ１において、駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'にはそれぞれメモリ内の電源変動が波形として現れている。差動ストローブ入力端子２５ａ、２５ｂとデータ信号ＩＳ１には送信機側の出力電圧の上限と下限がそれぞれ駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'に制限されるため、これらと同様の波形が現れている。
【００２６】
図２において、ストローブ信号ＳＴ１は差動ストローブ入力端子２５ａに、ストローブ信号ＳＴ２は差動ストローブ入力端子２５ｂに入力される。そのため、ストローブ信号ＳＴ１、ＳＴ２が第１分配抵抗Ｒ１と第２分配抵抗Ｒ２のそれぞれの一端に接続される。例えば、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の抵抗値が等しい場合には、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の接続部においての電位は、その両端の電位差の１/２の電位に分圧された基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎが生成される。
【００２７】
ここで、図４の実線円内に示すストローブ信号ＳＴ１、ＳＴ２に重畳される電源変動による波形の乱れは、その電圧の極性と振幅がそれぞれ等しいため、相殺されることなく基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎの出力波形にそのまま現れる。
【００２８】
データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎにも、電源変動による波形の乱れが生じ、その電圧の極性と振幅は基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎのものと等しい。そのため、このデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎと基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとをそれぞれ受信機側のコンパレータ２０ａ、２０ｂ、・・・、２０ｎに入力することにより、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに重畳したノイズ波形を差し引くことができる。その結果、図４の最下段に示したコンパレータ２０ａの出力信号に示すように、ノイズをキャンセルすることができる。
【００２９】
以上説明したように、本実施形態では、送信側メモリ内の既存の差動入力ストローブ信号の双方を受信側の基準電圧発生回路において抵抗分割し、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを生成する。従って、メモリ内からＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号を出力又は入力するための端子を別途増設する必要がない。そして、この基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを基準電圧としてコンパレータ回路に入力する。ここで、この基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎには、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎに重畳されたノイズとほぼ同様のノイズが重畳されているため、データ信号のノイズをキャンセルすることができる。
【００３０】
なお、図４では、データ信号ＩＳ１が論理ロウレベルとなる例えば時刻ｔ２、ｔ３においては、電源変動が発生していない。しかしながら、例えば時刻ｔ３において図４の点線円内に示すように、電源変動が発生した場合であっても、上述と同様の原理により、データ信号のノイズをキャンセルすることができる。
【００３１】
（第２の実施形態）
次に、本発明の第２の実施形態に係る基準電圧発生回路について説明する。図３は、本発明の第２の実施形態に係る基準電圧発生回路の構成図である。基準電圧発生回路１５０は、ｎ個の基準電圧発生器１５０ａ、１５０ｂ、・・・、１５０ｎを備える。そして、各基準電圧発生器１５０ａ、１５０ｂ、・・・、１５０ｎは、それぞれ第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２から構成され、ストローブ信号ＳＴ１、ＳＴ２を入力として基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを出力する。
【００３２】
図３において、ストローブ信号ＳＴ１、ＳＴ２は各基準電圧発生器１５０ａ、１５０ｂ、１５０ｎ内の第１分配抵抗Ｒ１と第２分配抵抗Ｒ２の一端に接続され、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２の他端同士が接続されている。この第１分配抵抗Ｒ１と第２分配抵抗Ｒ２との接続点の信号が、それぞれ基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎとして出力される。
【００３３】
図２の基準電圧発生回路１５０では、基準電圧ＶＲＥＦ１をそのままＶＲＥＦ２、ＶＲＥＦｎとして回路全体に引き回した上で出力していた。一方、図３では、その入力であるストローブ信号ＳＴ１、ＳＴ２を回路全体に引き回した上で、出力の近傍で第１分配抵抗Ｒ１と第２分配抵抗Ｒ２とにより基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを生成している。基準電圧をデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎ毎に生成しているため、駆動する負荷容量が小さくなり、第１分配抵抗Ｒ１と第２分配抵抗Ｒ２に流す電流値を少なくできる。そのため、第１分配抵抗Ｒ１及び第２分配抵抗Ｒ２の抵抗値を実施形態１の場合に比べて高く設定でき、消費電力を削減できる効果がある。
【００３４】
次に、本発明の実施形態に係る効果について説明する。まず、メモリ（送信機）及びメモリ制御回路でそれぞれ端子数を削減できる。上記実施形態では、既存信号である差動入力のストローブ信号からＶｒｅｆ信号を生成するため、ＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号用の端子を追加する必要がない。
【００３５】
次に、送信機として汎用のメモリを使用することができる。上記実施形態では、ＰｕｌｌＵｐ信号及びＰｕｌｌＤｏｗｎ信号を必要としないため、汎用のストローブ信号からＶｒｅｆ信号を生成できる。
【００３６】
さらに、クロストークノイズによる波形の乱れをキャンセルできる。図４の時刻ｔ３において、差動ストローブ入力に破線にて示すクロストークノイズによる波形の乱れが生じ、駆動電源電圧ＶＤＤ'と駆動接地電圧ＶＳＳ'による波形の乱れに重畳された場合、同様にデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎにも同様のクロストークによる波形の乱れが生じている。ここで、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎの波形の乱れとデータ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎの波形の乱れは、その電圧の極性と振幅がそれぞれ等しい。そのため、データ信号ＩＳ１、ＩＳ２、・・・、ＩＳｎから基準電圧ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎを差し引くことにより、重畳されたノイズがキャンセルされる。
【００３７】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００３８】
１０ａ、１０ｂ、・・・、１０ｎ データ入力端子
１５ａ、１５ｂ 差動ストローブ出力端子
２０ 差動ストローブドライバ
２０ａ、２０ｂ、・・・、２０ｎ、２１ コンパレータ
２５ａ、２５ｂ 差動ストローブ入力端子
３０ａ、３０ｂ、・・・、３０ｎ、５ａ、５ｂ 伝送ライン
４０ａ、４０ｂ、・・・、４０ｎ データ出力端子
５０ａ、５０ｂ、・・・、５０ｎ データドライバ
１５０ 基準電圧発生回路
１５０ａ、１５０ｂ、・・・、１５０ｎ 基準電圧発生器
３４０ 送信機
２２０ 受信機
ＶＤＤ' 駆動電源電圧
ＶＳＳ' 駆動接地電圧
ＶＲＥＦ１、ＶＲＥＦ２、・・・、ＶＲＥＦｎ 基準電圧
Ｒ１ 第１分配抵抗
Ｒ２ 第２分配抵抗
ＳＴ１、ＳＴ２ ストローブ信号
ＩＳ１、ＩＳ２、・・・、ＩＳｎ データ信号
【特許請求の範囲】
【請求項１】
それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、
前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるメモリ制御回路。
【請求項２】
前記基準電圧発生回路は、
一端に前記差動ストローブ信号の正相が入力される第１の抵抗と、
一端に前記差動ストローブ信号の逆相が入力される第２の抵抗と、を備え、
前記第１及び第２の抵抗の他端同士が接続されたノードの抵抗が、前記基準抵抗を与えることを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記基準電圧発生回路は、
前記複数のコンパレータのそれぞれに対応する複数組の前記第１及び第２の抵抗を備えることを特徴とする請求項２に記載のメモリ制御回路。
【請求項４】
前記第１及び第２の抵抗の抵抗値が同じであることを特徴とする請求項２又は３に記載のメモリ制御回路。
【請求項５】
前記外部メモリがＤＤＲメモリであることを特徴とする請求項１〜４のいずれか一項に記載のメモリ制御回路。
【請求項６】
請求項１〜５に記載のメモリ制御回路と、
前記外部メモリと、
前記外部メモリと前記メモリ制御回路とを接続する複数の伝送ラインと、を備えたデータ伝送システム。
【請求項１】
それぞれが第１及び第２の入力端子を備え、各前記第１の入力端子に外部メモリから受信したデータ信号が入力される複数のコンパレータと、
前記外部メモリから受信した差動ストローブ信号の正相及び逆相の双方から、各前記第２の入力端子に入力される複数の基準電圧を生成する基準電圧発生回路と、を備えるメモリ制御回路。
【請求項２】
前記基準電圧発生回路は、
一端に前記差動ストローブ信号の正相が入力される第１の抵抗と、
一端に前記差動ストローブ信号の逆相が入力される第２の抵抗と、を備え、
前記第１及び第２の抵抗の他端同士が接続されたノードの抵抗が、前記基準抵抗を与えることを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記基準電圧発生回路は、
前記複数のコンパレータのそれぞれに対応する複数組の前記第１及び第２の抵抗を備えることを特徴とする請求項２に記載のメモリ制御回路。
【請求項４】
前記第１及び第２の抵抗の抵抗値が同じであることを特徴とする請求項２又は３に記載のメモリ制御回路。
【請求項５】
前記外部メモリがＤＤＲメモリであることを特徴とする請求項１〜４のいずれか一項に記載のメモリ制御回路。
【請求項６】
請求項１〜５に記載のメモリ制御回路と、
前記外部メモリと、
前記外部メモリと前記メモリ制御回路とを接続する複数の伝送ラインと、を備えたデータ伝送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１００１４４（Ｐ２０１２−１００１４４Ａ）
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願番号】特願２０１０−２４７３９９（Ｐ２０１０−２４７３９９）
【出願日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月２４日（２０１２．５．２４）
【国際特許分類】
【出願日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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