リセット回路および電子機器
【課題】リセット対象部を良好にリセットさせる。
【解決手段】実施形態のリセット回路および電子機器は、入力部と、リセット部と、を備える。前記入力部には、ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される。前記リセット部は、前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせる。
【解決手段】実施形態のリセット回路および電子機器は、入力部と、リセット部と、を備える。前記入力部には、ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される。前記リセット部は、前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、リセット回路および電子機器に関する。
【背景技術】
【０００２】
従来、ＢＩＯＳを搭載するＰＣ等の電子機器では、電源スイッチをオンとすると電源供給が開始され、ＢＩＯＳを用いてハードウェアを初期化する起動処理が実行される。例えば、この起動処理時に何らかの要因によりエラーが発生した場合、処理の停止や暴走等の不具合現象が発生する。
【０００３】
このような不具合現象の対策として、一部の機器では起動処理時にウォッチドッグタイマを起動し、電子機器にＰＣＩリセットをかけることで不具合現象を回避している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＰＣＩリセットは、ＢＩＯＳからのリセットであり、ＢＩＯＳを実行するＣＰＵやチップセット等のハードウェアが原因でエラーが発生した場合には、リセットがかけられないおそれがある。
【課題を解決するための手段】
【０００５】
実施形態のリセット回路および電子機器は、入力部と、リセット部と、を備える。前記入力部には、ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される。前記リセット部は、前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせる。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる電子機器の構成を示すブロック図である。
【図２】図２は、実施形態にかかるリセット回路が実行するリセット処理の流れを示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照して、実施形態にかかる電子機器の実施形態を詳細に説明する。
【０００８】
図１に示すように、電子機器１は、機器本体１０と、この機器本体１０に接続されたリセット回路２０と、を備えている。電子機器１は、例えばＰＣ（Personal Computer）やＰＯＳ（Point of Sales：販売時点管理）端末等である。本実施形態では、機器本体１０がリセット対象部に相当する。
【０００９】
機器本体１０は、ＣＰＵ（Central Processing Unit）１１と、チップセット１２と、電源回路１３と、ＡＮＤ回路１５と、ゲートアレイ１６と、記憶部１７と、を備えている。
【００１０】
ＣＰＵ１１は、記憶部１７に記憶されたＢＩＯＳ（Basic Input/Output System）や所定の制御プログラムを実行し、電子機器１を構成する各部の動作を制御する。ＣＰＵ１１には、記憶部１７や電源スイッチ１４、表示器（図示せず）、キーボード（図示せず）等がチップセット１２を介して接続されている。ＣＰＵ１１は、チップセット１２や記憶部１７、図示しない入出力部（Ｉ／Ｏ）と共に、マザーボード（図示せず）に実装されている。ＣＰＵ１１は、チップセット１２とによって制御部を構成している。ＣＰＵ１１は、記憶部１７に記憶されたＢＩＯＳを実行して所定の初期化処理等の処理を実行する。ＣＰＵ１１は、ＢＩＯＳを実行する実行部に相当する。
【００１１】
チップセット１２は、記憶部１７に記憶されたＢＩＯＳを実行して、所定の初期化処理等の処理を実行する。チップセット１２には、ＡＮＤ回路１５を介して電源スイッチ１４が接続されている。また、チップセット１２には、ＡＮＤ回路１５を介してリセット回路２０のリセット部２３が接続されている。チップセット１２は、ＢＩＯＳを実行する実行部に相当する。
【００１２】
記憶部１７は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等を有して構成されている。記憶部１７は、ＢＩＯＳや制御プログラムをＲＯＭに記憶している。ＢＩＯＳには、電子機器１が備える各部の初期化処理にかかるプログラムや設定が含まれている。また、ＢＩＯＳには、後述するウォッチドッグタイマが計時するカウント値のクリアを行うクリア信号を、ＣＰＵ１１から所定周期で出力させるためのプログラムが含まれている。
【００１３】
ゲートアレイ１６は、ウォッチドッグタイマ１６ａを有している。ウォッチドッグタイマ１６ａは、電源スイッチ１４の押下等により電源回路１３から電力の供給が開始されると計時を開始する。また、ウォッチドッグタイマ１６ａは、ＣＰＵ１１からクリア信号を受け付けると計時したカウント値をクリアした後、再度計時を開始する。ゲートアレイ１６は、ウォッチドッグタイマ１６ａのカウント値を監視し、そのカウント値が予め定められた時間（タイムアウト値）を経過すると、ＷＤＴ（ウォッチドッグタイマ）信号をリセット回路２０の入力部２１に入力する。即ち、ゲートアレイ１６は、ＣＰＵ１１からのクリア信号を監視することで、機器本体１０を監視している。ここで、本実施形態では、ＷＤＴ信号が、異常検出部から出力される異常検出信号に相当する。なお、クリア信号は、ＣＰＵ１１ではなく、チップセット１２が出力するようにしてもよい。
【００１４】
電源回路１３は、電子機器１の各部へ電力を供給する電源ユニットである。電源回路１３は、ユーザによる電源スイッチ１４の押下に応じてオンとオフとを切り替え、オン時において各部への電力供給を開始する。また、電源回路１３は、リセット回路２０の制御に従い、自己の状態をオフ（電源遮断状態）からオン（電源供給状態）へ移行したり、オフからオンへ移行したりする。
【００１５】
リセット回路２０は、プログラマブルロジックデバイスによって構成されている。詳細には、リセット回路２０は、ＣＰＬＤ（Complex Programmable Logic Device）によって構成されている。リセット回路２０は、別の言い方をするとパワーサイクルリセット回路である。リセット回路２０は、ゲートアレイ１６、ＡＮＤ回路１５および電源回路１３と接続されている。リセット回路２０は、入力部２１と、電圧検出部２２と、リセット部２３と、を備える。リセット回路２０は、電源回路１３から常時電力を供給されており、機器本体１０がオフ状態であっても動作する。また、リセット回路２０は、機器本体１０のＢＩＯＳを実行しない。つまり、リセット回路２０は、機器本体１０のＢＩＯＳに対して独立して動作する。
【００１６】
入力部２１には、機器本体１０に設けられたゲートアレイ１６から出力されたＷＤＴ信号が入力される。
【００１７】
電圧検出部２２は、電源回路１３を監視して、機器本体１０で用いられる電源の電圧値を検出する。
【００１８】
リセット部２３は、入力部２１にＷＤＴ信号が入力されていない状態、即ち機器本体１０が正常状態である場合には、電源オン（ＯＮ）信号を、機器本体１０のＡＮＤ回路１５に入力する。したがって、機器本体１０が正常状態である場合、電源スイッチ１４がオンされると、ＡＮＤ回路１５には、電源スイッチ１４からの電源オン信号と、リセット部２３からの電源オン信号が入力されるので、ＡＮＤ回路１５から電源オン信号がチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が機器本体１０の各部に起動電力を供給する。一方、ＡＮＤ回路１５にリセット部２３から電源オン信号が入力されている状態で、電源スイッチ１４がオフされると、電源スイッチ１４から電源オフ（ＯＦＦ）信号がＡＮＤ回路１５に入力され、ＡＮＤ回路１５から電源オフ信号がチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部への電力供給を遮断する。
【００１９】
一方、リセット部２３は、電源スイッチ１４がオンされた状態で、入力部２１にＷＤＴ信号が入力された場合、即ち機器本体１０が異常状態となった場合には、機器本体１０をリセットさせる。詳細には、リセット部２３は、機器本体１０が異常状態となった場合には、機器本体１０の電源をオフおよびオンして、機器本体１０を再起動させる。本実施形態では、リセット部２３は、機器本体１０に対して電源オフ信号を出力してから規定時間が経過した後に、機器本体１０に対して電源オン信号を出力する。より詳細には、リセット部２３は、電源オフ信号を出力してから規定時間が経過した後に電圧検出部２２が検出した電圧値が規定の閾値よりも低い場合、機器本体１０に対して電源オン信号を出力する。上記の規定時間は、例えば、オン状態の機器本体１０の各部が良好にオフ状態に移行するのに必要な時間である。
【００２０】
この際、機器本体１０では電源スイッチ１４がオンされた状態であるので、リセット部２３からＡＮＤ回路１５に電源オフ信号が入力されると、電源オフ信号がＡＮＤ回路１５からチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部への電力供給を遮断する。一方、ＡＮＤ回路１５にリセット部２３から電源オン信号が入力されると、電源オン信号がＡＮＤ回路１５からチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部へ起動電力を供給する。以上のとおり、リセット部２３は、機器本体１０をリセットさせる信号（電源オン信号、電源オフ信号）を機器本体１０に出力する出力部として機能する。
【００２１】
以下に、図２を参照して、リセット回路２０が実行するリセット処理の流れについて説明する。
【００２２】
まず、入力部２１が、機器本体１０のゲートアレイ１６からのＷＤＴ信号の入力を待機する（ステップＳ１のＮｏ）。入力部２１にＷＤＴ信号が入力された場合（ステップＳ１のＹｅｓ）、リセット部２３が、機器本体１０に電源オフ信号を出力する（ステップＳ２）。これにより、機器本体１０において、電源回路１３が電力供給の遮断を開始する。
【００２３】
リセット部２３は、電源オフ信号を出力したならば、規定時間だけ待機してから（ステップＳ３）、機器本体１０の電源電圧が規定の閾値よりも低くなったかを判定する（ステップＳ４）。この機器本体１０の電源電圧の値は、電圧検出部２２によって検出された電圧値である。リセット部２３は、機器本体１０の電源電圧が規定の閾値よりも低くなっていない場合には（ステップＳ４のＮｏ）、ステップＳ３に戻り、ステップＳ３，Ｓ４の処理を繰り返し行う。
【００２４】
リセット部２３は、機器本体１０の電源電圧が規定の閾値よりも低くなった場合には（ステップＳ４のＹｅｓ）、電源オン信号を機器本体１０に出力する（ステップＳ５）。これにより、機器本体１０において、電源回路１３が電力供給を開始する。このようにして機器本体１０がリセットされる。
【００２５】
以上説明したように、本実施形態では、ＢＩＯＳを実行するＣＰＵ１１やチップセット１２を有する機器本体１０に設けられたゲートアレイ１６から出力された異常検出信号が、リセット回路２０の入力部２１に入力された場合、リセット回路２０のリセット部２３が機器本体１０をリセットさせる。したがって、ＣＰＵ１１等のハードウェアが原因で機器本体１０にエラーが生じた場合であっても、ＢＩＯＳによらずに、リセット回路２０によって機器本体１０を良好にリセットさせることができる。
【００２６】
また、リセット部２３は、機器本体１０に対して電源オフ信号を出力してから規定時間が経過した後に、機器本体１０に対して電源オン信号を出力する。したがって、機器本体１０の各部がオフ状態に移行するのを電源オン信号で遮るのを抑制することができる。
【００２７】
また、リセット部２３は、電源オフ信号を出力してから規定時間が経過した後に電圧検出部２２が検出した電圧値が規定の閾値よりも低い場合、機器本体１０に対して電源オン信号を出力する。したがって、機器本体１０にリセット動作を良好に行わせることができる。
【００２８】
なお、本実施形態では、リセット回路２０がプログラマブルロジックデバイスによって構成された例を説明したが、これに限るものではなく、リセット回路２０は、プログラマブルロジックデバイス以外の回路によって構成されていてもよい。
【００２９】
本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１…電子機器
１０…機器本体（リセット対象部）
１１…ＣＰＵ（実行部）
１２…チップセット（実行部）
１６…ゲートアレイ（異常検出部）
２０…リセット回路
２１…入力部
２２…電圧検出部
２３…リセット部
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２００８−１４００７２号公報
【技術分野】
【０００１】
本発明の実施形態は、リセット回路および電子機器に関する。
【背景技術】
【０００２】
従来、ＢＩＯＳを搭載するＰＣ等の電子機器では、電源スイッチをオンとすると電源供給が開始され、ＢＩＯＳを用いてハードウェアを初期化する起動処理が実行される。例えば、この起動処理時に何らかの要因によりエラーが発生した場合、処理の停止や暴走等の不具合現象が発生する。
【０００３】
このような不具合現象の対策として、一部の機器では起動処理時にウォッチドッグタイマを起動し、電子機器にＰＣＩリセットをかけることで不具合現象を回避している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＰＣＩリセットは、ＢＩＯＳからのリセットであり、ＢＩＯＳを実行するＣＰＵやチップセット等のハードウェアが原因でエラーが発生した場合には、リセットがかけられないおそれがある。
【課題を解決するための手段】
【０００５】
実施形態のリセット回路および電子機器は、入力部と、リセット部と、を備える。前記入力部には、ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される。前記リセット部は、前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせる。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態にかかる電子機器の構成を示すブロック図である。
【図２】図２は、実施形態にかかるリセット回路が実行するリセット処理の流れを示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照して、実施形態にかかる電子機器の実施形態を詳細に説明する。
【０００８】
図１に示すように、電子機器１は、機器本体１０と、この機器本体１０に接続されたリセット回路２０と、を備えている。電子機器１は、例えばＰＣ（Personal Computer）やＰＯＳ（Point of Sales：販売時点管理）端末等である。本実施形態では、機器本体１０がリセット対象部に相当する。
【０００９】
機器本体１０は、ＣＰＵ（Central Processing Unit）１１と、チップセット１２と、電源回路１３と、ＡＮＤ回路１５と、ゲートアレイ１６と、記憶部１７と、を備えている。
【００１０】
ＣＰＵ１１は、記憶部１７に記憶されたＢＩＯＳ（Basic Input/Output System）や所定の制御プログラムを実行し、電子機器１を構成する各部の動作を制御する。ＣＰＵ１１には、記憶部１７や電源スイッチ１４、表示器（図示せず）、キーボード（図示せず）等がチップセット１２を介して接続されている。ＣＰＵ１１は、チップセット１２や記憶部１７、図示しない入出力部（Ｉ／Ｏ）と共に、マザーボード（図示せず）に実装されている。ＣＰＵ１１は、チップセット１２とによって制御部を構成している。ＣＰＵ１１は、記憶部１７に記憶されたＢＩＯＳを実行して所定の初期化処理等の処理を実行する。ＣＰＵ１１は、ＢＩＯＳを実行する実行部に相当する。
【００１１】
チップセット１２は、記憶部１７に記憶されたＢＩＯＳを実行して、所定の初期化処理等の処理を実行する。チップセット１２には、ＡＮＤ回路１５を介して電源スイッチ１４が接続されている。また、チップセット１２には、ＡＮＤ回路１５を介してリセット回路２０のリセット部２３が接続されている。チップセット１２は、ＢＩＯＳを実行する実行部に相当する。
【００１２】
記憶部１７は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等を有して構成されている。記憶部１７は、ＢＩＯＳや制御プログラムをＲＯＭに記憶している。ＢＩＯＳには、電子機器１が備える各部の初期化処理にかかるプログラムや設定が含まれている。また、ＢＩＯＳには、後述するウォッチドッグタイマが計時するカウント値のクリアを行うクリア信号を、ＣＰＵ１１から所定周期で出力させるためのプログラムが含まれている。
【００１３】
ゲートアレイ１６は、ウォッチドッグタイマ１６ａを有している。ウォッチドッグタイマ１６ａは、電源スイッチ１４の押下等により電源回路１３から電力の供給が開始されると計時を開始する。また、ウォッチドッグタイマ１６ａは、ＣＰＵ１１からクリア信号を受け付けると計時したカウント値をクリアした後、再度計時を開始する。ゲートアレイ１６は、ウォッチドッグタイマ１６ａのカウント値を監視し、そのカウント値が予め定められた時間（タイムアウト値）を経過すると、ＷＤＴ（ウォッチドッグタイマ）信号をリセット回路２０の入力部２１に入力する。即ち、ゲートアレイ１６は、ＣＰＵ１１からのクリア信号を監視することで、機器本体１０を監視している。ここで、本実施形態では、ＷＤＴ信号が、異常検出部から出力される異常検出信号に相当する。なお、クリア信号は、ＣＰＵ１１ではなく、チップセット１２が出力するようにしてもよい。
【００１４】
電源回路１３は、電子機器１の各部へ電力を供給する電源ユニットである。電源回路１３は、ユーザによる電源スイッチ１４の押下に応じてオンとオフとを切り替え、オン時において各部への電力供給を開始する。また、電源回路１３は、リセット回路２０の制御に従い、自己の状態をオフ（電源遮断状態）からオン（電源供給状態）へ移行したり、オフからオンへ移行したりする。
【００１５】
リセット回路２０は、プログラマブルロジックデバイスによって構成されている。詳細には、リセット回路２０は、ＣＰＬＤ（Complex Programmable Logic Device）によって構成されている。リセット回路２０は、別の言い方をするとパワーサイクルリセット回路である。リセット回路２０は、ゲートアレイ１６、ＡＮＤ回路１５および電源回路１３と接続されている。リセット回路２０は、入力部２１と、電圧検出部２２と、リセット部２３と、を備える。リセット回路２０は、電源回路１３から常時電力を供給されており、機器本体１０がオフ状態であっても動作する。また、リセット回路２０は、機器本体１０のＢＩＯＳを実行しない。つまり、リセット回路２０は、機器本体１０のＢＩＯＳに対して独立して動作する。
【００１６】
入力部２１には、機器本体１０に設けられたゲートアレイ１６から出力されたＷＤＴ信号が入力される。
【００１７】
電圧検出部２２は、電源回路１３を監視して、機器本体１０で用いられる電源の電圧値を検出する。
【００１８】
リセット部２３は、入力部２１にＷＤＴ信号が入力されていない状態、即ち機器本体１０が正常状態である場合には、電源オン（ＯＮ）信号を、機器本体１０のＡＮＤ回路１５に入力する。したがって、機器本体１０が正常状態である場合、電源スイッチ１４がオンされると、ＡＮＤ回路１５には、電源スイッチ１４からの電源オン信号と、リセット部２３からの電源オン信号が入力されるので、ＡＮＤ回路１５から電源オン信号がチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が機器本体１０の各部に起動電力を供給する。一方、ＡＮＤ回路１５にリセット部２３から電源オン信号が入力されている状態で、電源スイッチ１４がオフされると、電源スイッチ１４から電源オフ（ＯＦＦ）信号がＡＮＤ回路１５に入力され、ＡＮＤ回路１５から電源オフ信号がチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部への電力供給を遮断する。
【００１９】
一方、リセット部２３は、電源スイッチ１４がオンされた状態で、入力部２１にＷＤＴ信号が入力された場合、即ち機器本体１０が異常状態となった場合には、機器本体１０をリセットさせる。詳細には、リセット部２３は、機器本体１０が異常状態となった場合には、機器本体１０の電源をオフおよびオンして、機器本体１０を再起動させる。本実施形態では、リセット部２３は、機器本体１０に対して電源オフ信号を出力してから規定時間が経過した後に、機器本体１０に対して電源オン信号を出力する。より詳細には、リセット部２３は、電源オフ信号を出力してから規定時間が経過した後に電圧検出部２２が検出した電圧値が規定の閾値よりも低い場合、機器本体１０に対して電源オン信号を出力する。上記の規定時間は、例えば、オン状態の機器本体１０の各部が良好にオフ状態に移行するのに必要な時間である。
【００２０】
この際、機器本体１０では電源スイッチ１４がオンされた状態であるので、リセット部２３からＡＮＤ回路１５に電源オフ信号が入力されると、電源オフ信号がＡＮＤ回路１５からチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部への電力供給を遮断する。一方、ＡＮＤ回路１５にリセット部２３から電源オン信号が入力されると、電源オン信号がＡＮＤ回路１５からチップセット１２を介して電源回路１３に入力される。これにより、電源回路１３が各部へ起動電力を供給する。以上のとおり、リセット部２３は、機器本体１０をリセットさせる信号（電源オン信号、電源オフ信号）を機器本体１０に出力する出力部として機能する。
【００２１】
以下に、図２を参照して、リセット回路２０が実行するリセット処理の流れについて説明する。
【００２２】
まず、入力部２１が、機器本体１０のゲートアレイ１６からのＷＤＴ信号の入力を待機する（ステップＳ１のＮｏ）。入力部２１にＷＤＴ信号が入力された場合（ステップＳ１のＹｅｓ）、リセット部２３が、機器本体１０に電源オフ信号を出力する（ステップＳ２）。これにより、機器本体１０において、電源回路１３が電力供給の遮断を開始する。
【００２３】
リセット部２３は、電源オフ信号を出力したならば、規定時間だけ待機してから（ステップＳ３）、機器本体１０の電源電圧が規定の閾値よりも低くなったかを判定する（ステップＳ４）。この機器本体１０の電源電圧の値は、電圧検出部２２によって検出された電圧値である。リセット部２３は、機器本体１０の電源電圧が規定の閾値よりも低くなっていない場合には（ステップＳ４のＮｏ）、ステップＳ３に戻り、ステップＳ３，Ｓ４の処理を繰り返し行う。
【００２４】
リセット部２３は、機器本体１０の電源電圧が規定の閾値よりも低くなった場合には（ステップＳ４のＹｅｓ）、電源オン信号を機器本体１０に出力する（ステップＳ５）。これにより、機器本体１０において、電源回路１３が電力供給を開始する。このようにして機器本体１０がリセットされる。
【００２５】
以上説明したように、本実施形態では、ＢＩＯＳを実行するＣＰＵ１１やチップセット１２を有する機器本体１０に設けられたゲートアレイ１６から出力された異常検出信号が、リセット回路２０の入力部２１に入力された場合、リセット回路２０のリセット部２３が機器本体１０をリセットさせる。したがって、ＣＰＵ１１等のハードウェアが原因で機器本体１０にエラーが生じた場合であっても、ＢＩＯＳによらずに、リセット回路２０によって機器本体１０を良好にリセットさせることができる。
【００２６】
また、リセット部２３は、機器本体１０に対して電源オフ信号を出力してから規定時間が経過した後に、機器本体１０に対して電源オン信号を出力する。したがって、機器本体１０の各部がオフ状態に移行するのを電源オン信号で遮るのを抑制することができる。
【００２７】
また、リセット部２３は、電源オフ信号を出力してから規定時間が経過した後に電圧検出部２２が検出した電圧値が規定の閾値よりも低い場合、機器本体１０に対して電源オン信号を出力する。したがって、機器本体１０にリセット動作を良好に行わせることができる。
【００２８】
なお、本実施形態では、リセット回路２０がプログラマブルロジックデバイスによって構成された例を説明したが、これに限るものではなく、リセット回路２０は、プログラマブルロジックデバイス以外の回路によって構成されていてもよい。
【００２９】
本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３０】
１…電子機器
１０…機器本体（リセット対象部）
１１…ＣＰＵ（実行部）
１２…チップセット（実行部）
１６…ゲートアレイ（異常検出部）
２０…リセット回路
２１…入力部
２２…電圧検出部
２３…リセット部
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特開２００８−１４００７２号公報
【特許請求の範囲】
【請求項１】
ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される入力部と、
前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせるリセット部と、
を備えるリセット回路。
【請求項２】
前記リセット部は、前記リセット対象部に対して電源オフ信号を出力してから規定時間が経過した後に、前記リセット対象部に対して電源オン信号を出力する請求項１に記載のリセット回路。
【請求項３】
前記リセット対象部で用いられる電源の電圧値を検出する電圧検出部を備え、
前記リセット部は、電源オフ信号を出力してから規定時間が経過した後に前記電圧検出部が検出した電圧値が規定の閾値よりも低い場合、前記リセット対象部に対して前記電源オン信号を出力する請求項２に記載のリセット回路。
【請求項４】
当該リセット回路は、プログラマブルロジックデバイスによって構成されている請求項１ないし３のいずれか一項に記載のリセット回路。
【請求項５】
ＢＩＯＳを実行する実行部および異常検出部を有するリセット対象部と、
前記異常検出部から出力された異常検出信号が入力される入力部、および前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせるリセット部を有するリセット回路と、
を備える電子機器。
【請求項６】
前記リセット部は、前記リセット対象部に対して電源オフ信号を出力してから規定時間が経過した後に、前記リセット対象部に対して電源オン信号を出力する請求項５に記載の電子機器。
【請求項１】
ＢＩＯＳを実行する実行部を有するリセット対象部に設けられた異常検出部から出力された異常検出信号が入力される入力部と、
前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせるリセット部と、
を備えるリセット回路。
【請求項２】
前記リセット部は、前記リセット対象部に対して電源オフ信号を出力してから規定時間が経過した後に、前記リセット対象部に対して電源オン信号を出力する請求項１に記載のリセット回路。
【請求項３】
前記リセット対象部で用いられる電源の電圧値を検出する電圧検出部を備え、
前記リセット部は、電源オフ信号を出力してから規定時間が経過した後に前記電圧検出部が検出した電圧値が規定の閾値よりも低い場合、前記リセット対象部に対して前記電源オン信号を出力する請求項２に記載のリセット回路。
【請求項４】
当該リセット回路は、プログラマブルロジックデバイスによって構成されている請求項１ないし３のいずれか一項に記載のリセット回路。
【請求項５】
ＢＩＯＳを実行する実行部および異常検出部を有するリセット対象部と、
前記異常検出部から出力された異常検出信号が入力される入力部、および前記入力部に前記異常検出信号が入力された場合、前記リセット対象部をリセットさせるリセット部を有するリセット回路と、
を備える電子機器。
【請求項６】
前記リセット部は、前記リセット対象部に対して電源オフ信号を出力してから規定時間が経過した後に、前記リセット対象部に対して電源オン信号を出力する請求項５に記載の電子機器。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−４１５０３（Ｐ２０１３−４１５０３Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７９０６４（Ｐ２０１１−１７９０６４）
【出願日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（０００００３５６２）東芝テック株式会社 (5,631)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（０００００３５６２）東芝テック株式会社 (5,631)
【Ｆターム（参考）】
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