リングレーザジャイロ
【課題】 ディザ成分の残留誤差を排除し、高精度に入力角速度を検出することができるリングレーザジャイロを提供する。
【解決手段】 ジャイロブロック１０を角振動させるディザ機構と、その角振動を検出するディザピックオフ３４とを備え、ディザピックオフ３４は圧電素子よりなり、ジャイロブロック１０の干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタ３２で計数して、その計数値をディザピックオフ３４の信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロにおいて、ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段４０を具備するものとする。
【解決手段】 ジャイロブロック１０を角振動させるディザ機構と、その角振動を検出するディザピックオフ３４とを備え、ディザピックオフ３４は圧電素子よりなり、ジャイロブロック１０の干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタ３２で計数して、その計数値をディザピックオフ３４の信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロにおいて、ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段４０を具備するものとする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はディザ機構を具備するリングレーザジャイロに関する。
【背景技術】
【０００２】
図５はこの種のリングレーザジャイロのジャイロブロック１０の構造を示したものであり、ガラスブロック１１内に正三角形の通路１２が形成され、その通路１２の正三角形の各頂点にミラー１３，１４及び光路長制御用ミラー１５が配され、これらミラー１３〜１５によってリング状光路が構成されている。通路１２内にはレーザ媒質が封入され、通路１２の各辺には陽極１６，１７及び陰極１８が設けられている。図５中、１９は光路長制御用ミラー１５を変位させるための光路長制御用アクチュエータを示す。
ディザ機構２１はガラスブロック１１の中央に配置され、この例では円筒状の可動部２２と、その軸心から放射状に延伸して可動部２２に至る３本の腕状変形部２３と、軸心位置においてこれら変形部２３と連結され、変形部２３で区切られた各空間に突出した３つの島状の取り付け部２４ａを有する固定部２４とよりなり、各変形部２３の両側面には圧電素子２５が取り付けられている。
【０００３】
ディザ機構２１はガラスブロック１１の中央に形成された開口２６に嵌装されて取り付けられ、ディザ機構２１を具備したジャイロブロック１０の例えばシャーシ（図示せず）上への設置は、ディザ機構２１の取り付け部２４ａをシャーシにネジ止め固定することによって行われる。図５中、２７はネジ用のザグリ穴を示す。
上記のような構成を有するジャイロブロック１０では陽極１６，１７と陰極１８との間に高電圧を印加し、プラズマ放電を発生させてレーザ媒質を励起し、リング状光路に互いに反対方向に進行する２つのレーザ光を発振させる。この状態でジャイロブロック１０にリング状光路の軸心を中心とする角速度が入力すると、２つのレーザ光に光路差が生じ、その光路差が２つのレーザ光間に発振周波数差を生じさせる。従って、これら２つのレーザ光を重ね合わせることにより干渉縞ができ、この干渉縞から入力角速度を検知するものとなっている。
【０００４】
レーザ光の取り出しはミラー１３が例えばリードアウトミラーとされて、このミラー１３を介して行われる。図５では干渉縞を形成し、検出するための光学系及び光検出器の図示は省略しているが、光検出器は２つ設けられ、これら２つの光検出器から干渉縞出力φＡ及びφＡに対して９０°位相差の干渉縞出力φＢが出力されるものとなっている。
なお、ディザ機構２１は圧電素子２５に交番電圧を印加し、変形部２３を変形させることによって可動部２２を角振動させるものとなっており、これによりレーザブロック１０に角振動を与えることができ、ロックイン現象の発生を防止することができるものとなっている（例えば、特許文献１参照）。
【０００５】
図６はジャイロブロック１０から取り出された干渉縞出力φＡ，φＢの信号処理の流れを示したものであり、干渉縞出力φＡ及び９０°位相差のφＢは信号処理回路３１に入力され、信号処理回路３１はこれら干渉縞出力φＡ，φＢを矩形波にし、それら矩形波から角速度（ジャイロの回転方向、回転角）に応じたアップ・ダウンパルス（パルス出力）を生成して出力する。アップ・ダウンパルスはアップダウンカウンタ３２に入力されて計数され、その計数値はディザ同期手段３３に入力される。
ディザ同期手段３３にはディザピックオフ３４からディザピックオフ信号が入力され、ディザ同期手段３３はアップダウンカウンタ３２から入力されたアップ・ダウンパルスの計数値をディザピックオフ信号と同期させて出力する。ディザ同期手段３３は例えばＤフリップフロップで構成される。なお、ディザピックオフ３４は前述のディザ機構２１の変形部２３に取り付けられているディザ駆動用の圧電素子２５のうちの角振動検出用として選択された一つの圧電素子２５であって、ディザピックオフ信号はその圧電素子２５の出力である。
【０００６】
ディザ同期手段３３の出力はシステムクロック同期手段３５に入力され、入力された計数値は慣性制御システムのクロックと同期させて演算処理され、これにより入力角速度が検知されるものとなっている。
このように、従来においてはアップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけラッチして処理することにより検出角速度からディザ成分を除去するものとなっており、また例えば特許文献２にはディザ周期とディザ周期の半分だけ遅延したタイミングで出力パルスをサンプリングすることでディザ成分を除去するといったことが記載されている。
【特許文献１】特開２００４−２３９６８０号公報
【特許文献２】特開昭６１−４０５０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、圧電素子を用いてディザ駆動するディザ機構においてはディザ機構の共振を利用しており、ディザ駆動信号と、その圧電素子より検出するディザピックオフ信号とは位相差が９０°となる。しかしながら、圧電素子は歪みを電圧に変える時に時間遅れを生じるため、実際のディザの角振動（角度変位）とディザピックオフ信号にはこの時間遅れに起因した位相差が発生する。
ディザの実際の角振動とディザピックオフ信号とに位相差が生じ、つまりディザピックオフ信号の位相がディザの実際の角振動の位相とずれていると、アップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけてラッチする際にずれてラッチすることになり、よってディザ成分を適正に除去することができず、ディザ成分が残留して誤差となってしまい、検出精度の低下を招くことになる。
【０００８】
このようなディザの実際の角振動とディザピックオフ信号との位相差は圧電素子の個体差や取り付け状態（取り付け精度）によって変わり、また温度等の影響によっても変わる。圧電素子の個体差や取り付けに起因する位相差は例えば位相シフト回路を使用し、個別に調整して一定位相値を補償するといった方法を採用すれば対処することができるものの、温度等の変動要因による位相シフトは補償することができない。さらに、ディザ周波数と位相ずれは時間と共に揺らぐため、揺らぎによる誤差が蓄積されるという問題もあり、従来においてはこれら温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差に関し、その誤差を排除するといったことが行われていない状況にあった。
【０００９】
この発明の目的はこのような状況に鑑み、ディザ成分の残留誤差を排除し、入力角速度を高精度に検出することができるようにしたリングレーザジャイロを提供することにある。
【課題を解決するための手段】
【００１０】
請求項１の発明によれば、ジャイロブロックを角振動させるディザ機構と、その角振動を検出するディザピックオフとを備え、ディザピックオフは圧電素子よりなり、ジャイロブロックの干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタで計数して、その計数値をディザピックオフの信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロは、ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段を具備するものとされる。
【００１１】
請求項２の発明では請求項１の発明において、位相制御手段がディザピックオフ信号の位相を制御電圧信号により変える位相回路と、上記アップ・ダウンパルスを積分してディザ変位信号を生成する第１の積分器と、位相回路の出力とディザ変位信号とを掛算する掛算器と、その掛算器の出力を平滑化して直流出力とするローパスフィルタと、そのローパスフィルタの直流出力と基準値とを加算する加算器と、その加算器の出力を積分して上記制御電圧信号を生成する第２の積分器とよりなるものとされる。
【発明の効果】
【００１２】
この発明によれば、アップ・ダウンパルスの計数値に同期をかけるディザピックオフ信号の位相をディザの実際の角振動の位相に一致させることができ、よってディザピックオフ信号の温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差を排除することができ、高精度に入力角速度を検出することができるものとなる。
【発明を実施するための最良の形態】
【００１３】
この発明の実施形態を図面を参照して実施例により説明する。
図１はこの発明によるリングレーザジャイロの一実施例の構成をブロック図で示したものであり、図６と対応する部分には同一符号を付してある。
この例では図６と同様、ジャイロブロック１０の干渉縞出力φＡ及び９０°位相差のφＢを信号処理回路３１で矩形波にし、それら矩形波からアップ・ダウンパルスを生成する。アップ・ダウンパルスはアップダウンカウンタ３２で計数され、その計数値をディザ同期手段３３で同期をかけラッチし、その後システムクロック同期手段３５で慣性制御システムのクロックと同期させて演算処理を行い、入力角速度を検知する。
【００１４】
ディザピックオフ３４からのディザピックオフ信号はこの例では位相制御手段４０により、その位相がディザの実際の角振動の位相に一致されてディザ同期手段３３に入力されるものとなっており、ディザ同期手段３３はアップダウンカウンタ３２から入力されたアップ・ダウンパルスの計数値をこの実際の角振動の位相に位相が一致されたディザピックオフ信号（以下、ディザ同期信号と言う）と同期させて出力する。
従って、この例ではディザの実際の角振動に位相が一致されたディザ同期信号を使用することで、温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差を排除することができるものとなっている。
【００１５】
以下、位相制御手段４０の構成及び信号処理について説明する。
位相回路４１は外部からの制御電圧信号により位相を変えることができる回路で構成されており、ディザピックオフ３４からのディザピックオフ信号はこの位相回路４１に入力されて位相制御される。位相回路４１の出力は掛算器４２に入力され、またディザ同期手段３３にディザ同期信号として入力される。
積分器４３には信号処理回路３１で生成されたアップ・ダウンパルスが入力され、積分器４３はアップ・ダウンパルスを積分する。積分器４３はアナログ積分器であり、例えばアップパルスを正、ダウンパルスを負の入力とすることにより、積分器４３の出力はディザで変位した角度を示すディザ変位信号となる。
【００１６】
積分器４３の出力は掛算器４２に入力され、掛算器４２は位相回路４１の出力と積分器４３の出力（ディザ変位信号）とを掛算する。以下、掛算器４２の出力を、位相回路４１の出力とディザ変位信号とに位相差がない場合と位相差がある場合に分けて説明する。
まず、位相回路４１の出力とディザ変位信号とが同位相の場合は、掛算器４２の出力は正の全波整流波形となり、振幅は最大となる。この掛算器４２の出力はローパスフィルタ４４に入力されて平滑化される。平滑化後の直流出力を１とする。この直流出力は加算器４５に入力され、加算器４５は入力された直流出力と基準電圧発生回路４６から入力される基準値とを加算する。基準値は−１とする。この時、加算結果は０となる。
【００１７】
加算器４５の出力は積分器４７に入力されて積分される。この場合、積分器４７の入力は０であり、よって制御電圧信号として位相回路４１に出力される積分器４７の出力は０となり、位相回路４１において位相は変化しない。なお、積分器４７の初期状態は０とし、つまり制御電圧信号は初めは０とする。
次に、位相回路４１の出力とディザ変位信号とに位相差がある場合について説明する。この場合、掛算器４２の出力がローパスフィルタ４４に入力されて平滑化された直流出力は上述の最大値１より小さくなる。つまり、位相差−９０°の時は０、位相差−１８０°の時は−１であり、この間の位相差はこれらの中間値をとる。従って、基準値−１と加算すると必ず負の値が積分器４７の入力となる。積分器４７は反転型のアナログ積分器とされ、よって積分器４７の出力は正の電圧となり、制御電圧信号として位相回路４１に入力される。位相回路４１は制御電圧が０より大きくなると、位相が変化し、つまりディザピックオフ信号とディザ変位信号との位相差が０となるようにディザピックオフ信号の位相を制御する。
【００１８】
上述したように、位相制御手段４０はディザピックオフ信号と、アップ・ダウンパルスを積分して得たディザ変位信号との位相差を検出し、その検出した位相差を積分した値をディザピックオフ信号の位相を変えるようにフィードバックすることで、ディザピックオフ信号の位相をディザの実際の角振動（角度変位）の位相に一致させることができるものとなっている。
図２はディザピックオフ信号がディザの実際の変位（角振動）と位相ずれがなく、理想的な場合のディザピックオフ信号とアップ・ダウンパルスの関係を示したものであり、ディザ角速度とディザピックオフ信号を矩形波としたディザ同期信号とを合わせて示している。この発明によるリングレーザジャイロによれば、この図２に示したような理想的な状態を実現でき、アップ・ダウンパルスの境界で、つまりディザ角速度０の点（ディザ変位の極値）で同期をかけることができる。
【００１９】
一方、図３はディザピックオフ信号の位相がディザの実際の変位の位相とずれている場合（従来例）のディザピックオフ信号とアップ・ダウンパルスの関係を示したものであり、この場合には図に示したようにアップ・ダウンパルスの境界からずれた位置で同期をかけることになり、ディザ成分が残留して誤差となってしまう。
図４は図１における位相回路４１の具体的な回路構成例を示したものであり、Ｑ１はＰチャンネルＦＥＴである。
動作の説明をすると、制御電圧信号が０の時はＱ１のＤＳ（ドレインソース）のインピーダンスが小さく、ほぼ０である。従って、位相は−１８０°のままとなる。次に、制御電圧信号が正のある値をとると、Ｑ１のＤＳのインピーダンスが大きくなり、Ｒ３との並列抵抗となる。この時、位相は−１８０°からある値だけ進む。
【００２０】
具体的数値例を示せば、例えばＣ１＝０．１μＦ、Ｒ１＝Ｒ２＝１０ＫΩ、Ｒ３＝Ｒ４＝１ＭΩとする。ディザ周波数は５００Ｈｚとする。
制御電圧信号が０の時はＲ３とＱ１の並列抵抗がほぼ０であるので、位相は−１８０°となる。制御電圧信号が例えば３Ｖの時はＱ１の抵抗が約１ＫΩであるので並列抵抗は約１ＫΩとなり、位相は約−１６０°と約２０°位相が進むことになる。
【図面の簡単な説明】
【００２１】
【図１】この発明によるリングレーザジャイロの一実施例を示すブロック図。
【図２】ディザピックオフ信号とアップ・ダウンパルスの関係を示す図（理想的な場合）。
【図３】ディザピックオフ信号とアップ・ダウンパルスの関係を示す図（位相ずれによりディザ成分の残留誤差が生じる場合）。
【図４】図１における位相回路の具体的構成例を示す回路図。
【図５】リングレーザジャイロのジャイロブロックの構造を示す断面図。
【図６】リングレーザジャイロの従来の信号処理を示すブロック図。
【技術分野】
【０００１】
この発明はディザ機構を具備するリングレーザジャイロに関する。
【背景技術】
【０００２】
図５はこの種のリングレーザジャイロのジャイロブロック１０の構造を示したものであり、ガラスブロック１１内に正三角形の通路１２が形成され、その通路１２の正三角形の各頂点にミラー１３，１４及び光路長制御用ミラー１５が配され、これらミラー１３〜１５によってリング状光路が構成されている。通路１２内にはレーザ媒質が封入され、通路１２の各辺には陽極１６，１７及び陰極１８が設けられている。図５中、１９は光路長制御用ミラー１５を変位させるための光路長制御用アクチュエータを示す。
ディザ機構２１はガラスブロック１１の中央に配置され、この例では円筒状の可動部２２と、その軸心から放射状に延伸して可動部２２に至る３本の腕状変形部２３と、軸心位置においてこれら変形部２３と連結され、変形部２３で区切られた各空間に突出した３つの島状の取り付け部２４ａを有する固定部２４とよりなり、各変形部２３の両側面には圧電素子２５が取り付けられている。
【０００３】
ディザ機構２１はガラスブロック１１の中央に形成された開口２６に嵌装されて取り付けられ、ディザ機構２１を具備したジャイロブロック１０の例えばシャーシ（図示せず）上への設置は、ディザ機構２１の取り付け部２４ａをシャーシにネジ止め固定することによって行われる。図５中、２７はネジ用のザグリ穴を示す。
上記のような構成を有するジャイロブロック１０では陽極１６，１７と陰極１８との間に高電圧を印加し、プラズマ放電を発生させてレーザ媒質を励起し、リング状光路に互いに反対方向に進行する２つのレーザ光を発振させる。この状態でジャイロブロック１０にリング状光路の軸心を中心とする角速度が入力すると、２つのレーザ光に光路差が生じ、その光路差が２つのレーザ光間に発振周波数差を生じさせる。従って、これら２つのレーザ光を重ね合わせることにより干渉縞ができ、この干渉縞から入力角速度を検知するものとなっている。
【０００４】
レーザ光の取り出しはミラー１３が例えばリードアウトミラーとされて、このミラー１３を介して行われる。図５では干渉縞を形成し、検出するための光学系及び光検出器の図示は省略しているが、光検出器は２つ設けられ、これら２つの光検出器から干渉縞出力φＡ及びφＡに対して９０°位相差の干渉縞出力φＢが出力されるものとなっている。
なお、ディザ機構２１は圧電素子２５に交番電圧を印加し、変形部２３を変形させることによって可動部２２を角振動させるものとなっており、これによりレーザブロック１０に角振動を与えることができ、ロックイン現象の発生を防止することができるものとなっている（例えば、特許文献１参照）。
【０００５】
図６はジャイロブロック１０から取り出された干渉縞出力φＡ，φＢの信号処理の流れを示したものであり、干渉縞出力φＡ及び９０°位相差のφＢは信号処理回路３１に入力され、信号処理回路３１はこれら干渉縞出力φＡ，φＢを矩形波にし、それら矩形波から角速度（ジャイロの回転方向、回転角）に応じたアップ・ダウンパルス（パルス出力）を生成して出力する。アップ・ダウンパルスはアップダウンカウンタ３２に入力されて計数され、その計数値はディザ同期手段３３に入力される。
ディザ同期手段３３にはディザピックオフ３４からディザピックオフ信号が入力され、ディザ同期手段３３はアップダウンカウンタ３２から入力されたアップ・ダウンパルスの計数値をディザピックオフ信号と同期させて出力する。ディザ同期手段３３は例えばＤフリップフロップで構成される。なお、ディザピックオフ３４は前述のディザ機構２１の変形部２３に取り付けられているディザ駆動用の圧電素子２５のうちの角振動検出用として選択された一つの圧電素子２５であって、ディザピックオフ信号はその圧電素子２５の出力である。
【０００６】
ディザ同期手段３３の出力はシステムクロック同期手段３５に入力され、入力された計数値は慣性制御システムのクロックと同期させて演算処理され、これにより入力角速度が検知されるものとなっている。
このように、従来においてはアップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけラッチして処理することにより検出角速度からディザ成分を除去するものとなっており、また例えば特許文献２にはディザ周期とディザ周期の半分だけ遅延したタイミングで出力パルスをサンプリングすることでディザ成分を除去するといったことが記載されている。
【特許文献１】特開２００４−２３９６８０号公報
【特許文献２】特開昭６１−４０５０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、圧電素子を用いてディザ駆動するディザ機構においてはディザ機構の共振を利用しており、ディザ駆動信号と、その圧電素子より検出するディザピックオフ信号とは位相差が９０°となる。しかしながら、圧電素子は歪みを電圧に変える時に時間遅れを生じるため、実際のディザの角振動（角度変位）とディザピックオフ信号にはこの時間遅れに起因した位相差が発生する。
ディザの実際の角振動とディザピックオフ信号とに位相差が生じ、つまりディザピックオフ信号の位相がディザの実際の角振動の位相とずれていると、アップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけてラッチする際にずれてラッチすることになり、よってディザ成分を適正に除去することができず、ディザ成分が残留して誤差となってしまい、検出精度の低下を招くことになる。
【０００８】
このようなディザの実際の角振動とディザピックオフ信号との位相差は圧電素子の個体差や取り付け状態（取り付け精度）によって変わり、また温度等の影響によっても変わる。圧電素子の個体差や取り付けに起因する位相差は例えば位相シフト回路を使用し、個別に調整して一定位相値を補償するといった方法を採用すれば対処することができるものの、温度等の変動要因による位相シフトは補償することができない。さらに、ディザ周波数と位相ずれは時間と共に揺らぐため、揺らぎによる誤差が蓄積されるという問題もあり、従来においてはこれら温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差に関し、その誤差を排除するといったことが行われていない状況にあった。
【０００９】
この発明の目的はこのような状況に鑑み、ディザ成分の残留誤差を排除し、入力角速度を高精度に検出することができるようにしたリングレーザジャイロを提供することにある。
【課題を解決するための手段】
【００１０】
請求項１の発明によれば、ジャイロブロックを角振動させるディザ機構と、その角振動を検出するディザピックオフとを備え、ディザピックオフは圧電素子よりなり、ジャイロブロックの干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタで計数して、その計数値をディザピックオフの信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロは、ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段を具備するものとされる。
【００１１】
請求項２の発明では請求項１の発明において、位相制御手段がディザピックオフ信号の位相を制御電圧信号により変える位相回路と、上記アップ・ダウンパルスを積分してディザ変位信号を生成する第１の積分器と、位相回路の出力とディザ変位信号とを掛算する掛算器と、その掛算器の出力を平滑化して直流出力とするローパスフィルタと、そのローパスフィルタの直流出力と基準値とを加算する加算器と、その加算器の出力を積分して上記制御電圧信号を生成する第２の積分器とよりなるものとされる。
【発明の効果】
【００１２】
この発明によれば、アップ・ダウンパルスの計数値に同期をかけるディザピックオフ信号の位相をディザの実際の角振動の位相に一致させることができ、よってディザピックオフ信号の温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差を排除することができ、高精度に入力角速度を検出することができるものとなる。
【発明を実施するための最良の形態】
【００１３】
この発明の実施形態を図面を参照して実施例により説明する。
図１はこの発明によるリングレーザジャイロの一実施例の構成をブロック図で示したものであり、図６と対応する部分には同一符号を付してある。
この例では図６と同様、ジャイロブロック１０の干渉縞出力φＡ及び９０°位相差のφＢを信号処理回路３１で矩形波にし、それら矩形波からアップ・ダウンパルスを生成する。アップ・ダウンパルスはアップダウンカウンタ３２で計数され、その計数値をディザ同期手段３３で同期をかけラッチし、その後システムクロック同期手段３５で慣性制御システムのクロックと同期させて演算処理を行い、入力角速度を検知する。
【００１４】
ディザピックオフ３４からのディザピックオフ信号はこの例では位相制御手段４０により、その位相がディザの実際の角振動の位相に一致されてディザ同期手段３３に入力されるものとなっており、ディザ同期手段３３はアップダウンカウンタ３２から入力されたアップ・ダウンパルスの計数値をこの実際の角振動の位相に位相が一致されたディザピックオフ信号（以下、ディザ同期信号と言う）と同期させて出力する。
従って、この例ではディザの実際の角振動に位相が一致されたディザ同期信号を使用することで、温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差を排除することができるものとなっている。
【００１５】
以下、位相制御手段４０の構成及び信号処理について説明する。
位相回路４１は外部からの制御電圧信号により位相を変えることができる回路で構成されており、ディザピックオフ３４からのディザピックオフ信号はこの位相回路４１に入力されて位相制御される。位相回路４１の出力は掛算器４２に入力され、またディザ同期手段３３にディザ同期信号として入力される。
積分器４３には信号処理回路３１で生成されたアップ・ダウンパルスが入力され、積分器４３はアップ・ダウンパルスを積分する。積分器４３はアナログ積分器であり、例えばアップパルスを正、ダウンパルスを負の入力とすることにより、積分器４３の出力はディザで変位した角度を示すディザ変位信号となる。
【００１６】
積分器４３の出力は掛算器４２に入力され、掛算器４２は位相回路４１の出力と積分器４３の出力（ディザ変位信号）とを掛算する。以下、掛算器４２の出力を、位相回路４１の出力とディザ変位信号とに位相差がない場合と位相差がある場合に分けて説明する。
まず、位相回路４１の出力とディザ変位信号とが同位相の場合は、掛算器４２の出力は正の全波整流波形となり、振幅は最大となる。この掛算器４２の出力はローパスフィルタ４４に入力されて平滑化される。平滑化後の直流出力を１とする。この直流出力は加算器４５に入力され、加算器４５は入力された直流出力と基準電圧発生回路４６から入力される基準値とを加算する。基準値は−１とする。この時、加算結果は０となる。
【００１７】
加算器４５の出力は積分器４７に入力されて積分される。この場合、積分器４７の入力は０であり、よって制御電圧信号として位相回路４１に出力される積分器４７の出力は０となり、位相回路４１において位相は変化しない。なお、積分器４７の初期状態は０とし、つまり制御電圧信号は初めは０とする。
次に、位相回路４１の出力とディザ変位信号とに位相差がある場合について説明する。この場合、掛算器４２の出力がローパスフィルタ４４に入力されて平滑化された直流出力は上述の最大値１より小さくなる。つまり、位相差−９０°の時は０、位相差−１８０°の時は−１であり、この間の位相差はこれらの中間値をとる。従って、基準値−１と加算すると必ず負の値が積分器４７の入力となる。積分器４７は反転型のアナログ積分器とされ、よって積分器４７の出力は正の電圧となり、制御電圧信号として位相回路４１に入力される。位相回路４１は制御電圧が０より大きくなると、位相が変化し、つまりディザピックオフ信号とディザ変位信号との位相差が０となるようにディザピックオフ信号の位相を制御する。
【００１８】
上述したように、位相制御手段４０はディザピックオフ信号と、アップ・ダウンパルスを積分して得たディザ変位信号との位相差を検出し、その検出した位相差を積分した値をディザピックオフ信号の位相を変えるようにフィードバックすることで、ディザピックオフ信号の位相をディザの実際の角振動（角度変位）の位相に一致させることができるものとなっている。
図２はディザピックオフ信号がディザの実際の変位（角振動）と位相ずれがなく、理想的な場合のディザピックオフ信号とアップ・ダウンパルスの関係を示したものであり、ディザ角速度とディザピックオフ信号を矩形波としたディザ同期信号とを合わせて示している。この発明によるリングレーザジャイロによれば、この図２に示したような理想的な状態を実現でき、アップ・ダウンパルスの境界で、つまりディザ角速度０の点（ディザ変位の極値）で同期をかけることができる。
【００１９】
一方、図３はディザピックオフ信号の位相がディザの実際の変位の位相とずれている場合（従来例）のディザピックオフ信号とアップ・ダウンパルスの関係を示したものであり、この場合には図に示したようにアップ・ダウンパルスの境界からずれた位置で同期をかけることになり、ディザ成分が残留して誤差となってしまう。
図４は図１における位相回路４１の具体的な回路構成例を示したものであり、Ｑ１はＰチャンネルＦＥＴである。
動作の説明をすると、制御電圧信号が０の時はＱ１のＤＳ（ドレインソース）のインピーダンスが小さく、ほぼ０である。従って、位相は−１８０°のままとなる。次に、制御電圧信号が正のある値をとると、Ｑ１のＤＳのインピーダンスが大きくなり、Ｒ３との並列抵抗となる。この時、位相は−１８０°からある値だけ進む。
【００２０】
具体的数値例を示せば、例えばＣ１＝０．１μＦ、Ｒ１＝Ｒ２＝１０ＫΩ、Ｒ３＝Ｒ４＝１ＭΩとする。ディザ周波数は５００Ｈｚとする。
制御電圧信号が０の時はＲ３とＱ１の並列抵抗がほぼ０であるので、位相は−１８０°となる。制御電圧信号が例えば３Ｖの時はＱ１の抵抗が約１ＫΩであるので並列抵抗は約１ＫΩとなり、位相は約−１６０°と約２０°位相が進むことになる。
【図面の簡単な説明】
【００２１】
【図１】この発明によるリングレーザジャイロの一実施例を示すブロック図。
【図２】ディザピックオフ信号とアップ・ダウンパルスの関係を示す図（理想的な場合）。
【図３】ディザピックオフ信号とアップ・ダウンパルスの関係を示す図（位相ずれによりディザ成分の残留誤差が生じる場合）。
【図４】図１における位相回路の具体的構成例を示す回路図。
【図５】リングレーザジャイロのジャイロブロックの構造を示す断面図。
【図６】リングレーザジャイロの従来の信号処理を示すブロック図。
【特許請求の範囲】
【請求項１】
ジャイロブロックを角振動させるディザ機構と、その角振動を検出するディザピックオフとを備え、上記ディザピックオフは圧電素子よりなり、上記ジャイロブロックの干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタで計数して、その計数値を上記ディザピックオフの信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロであって、
上記ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段を具備することを特徴とするリングレーザジャイロ。
【請求項２】
請求項１記載のリングレーザジャイロにおいて、
上記位相制御手段は、上記ディザピックオフ信号の位相を制御電圧信号により変える位相回路と、
上記アップ・ダウンパルスを積分してディザ変位信号を生成する第１の積分器と、
上記位相回路の出力と上記ディザ変位信号とを掛算する掛算器と、
その掛算器の出力を平滑化して直流出力とするローパスフィルタと、
そのローパスフィルタの直流出力と基準値とを加算する加算器と、
その加算器の出力を積分して上記制御電圧信号を生成する第２の積分器とよりなることを特徴とするリングレーザジャイロ。
【請求項１】
ジャイロブロックを角振動させるディザ機構と、その角振動を検出するディザピックオフとを備え、上記ディザピックオフは圧電素子よりなり、上記ジャイロブロックの干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタで計数して、その計数値を上記ディザピックオフの信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロであって、
上記ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段を具備することを特徴とするリングレーザジャイロ。
【請求項２】
請求項１記載のリングレーザジャイロにおいて、
上記位相制御手段は、上記ディザピックオフ信号の位相を制御電圧信号により変える位相回路と、
上記アップ・ダウンパルスを積分してディザ変位信号を生成する第１の積分器と、
上記位相回路の出力と上記ディザ変位信号とを掛算する掛算器と、
その掛算器の出力を平滑化して直流出力とするローパスフィルタと、
そのローパスフィルタの直流出力と基準値とを加算する加算器と、
その加算器の出力を積分して上記制御電圧信号を生成する第２の積分器とよりなることを特徴とするリングレーザジャイロ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−１１４１３６（Ｐ２００７−１１４１３６Ａ）
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願番号】特願２００５−３０８０４６（Ｐ２００５−３０８０４６）
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（０００２３１０７３）日本航空電子工業株式会社 (1,081)
【Ｆターム（参考）】
【公開日】平成１９年５月１０日（２００７．５．１０）
【国際特許分類】
【出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（０００２３１０７３）日本航空電子工業株式会社 (1,081)
【Ｆターム（参考）】
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