一般的なターボコードトレリスの終端方法およびシステム
【課題】ターボコードを使用するターボエンコーダの２以上の構成要素エンコーダを同時に終端する。
【解決手段】２以上の各構成要素のエンコーダでテール入力ビットを生成するステップを具備し、２以上の構成要素エンコーダで情報ビットを符号化した後、２以上の各構成要素のエンコーダ内のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを獲得するステップを含んでおり、さらに、１／Ｒテール出力ビットが各複数のトレリス分岐に対して送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。
【解決手段】２以上の各構成要素のエンコーダでテール入力ビットを生成するステップを具備し、２以上の構成要素エンコーダで情報ビットを符号化した後、２以上の各構成要素のエンコーダ内のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを獲得するステップを含んでおり、さらに、１／Ｒテール出力ビットが各複数のトレリス分岐に対して送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ターボコードの構成要素エンコーダの両者を終端し、情報ビット伝送中の各トレリス段およびトレリス終端段に対して送信されるビット数が確実に同数になるようにするためにトレリス終端段で適用可能なパンクチュア処理パターンを展開する方法に関する。
【背景技術】
【０００２】
順方向および逆方向リンクのターボ符号化および復号化プロセス、特にコード分割多元アクセス（ＣＤＭＡ）通信チャンネルプロセスは、米国特許第09/246,338号明細書（“SETS OF RATE-COMPATIBLE UNIVERSAL TURBO CODES NEARLY OPTIMIZED OVER VARIOUS RATES AND INTERLEAVER DELAYS”、1999年２月11日）と、米国特許第09/235,582号明細書（FORWARD ERROR CORRECTION SCHEME FOR DATA CHANNELS USING UNIVERSAL TURBO CODE、1999年１月22日）に徹底して開示されている。
【０００３】
畳み込み符号化方式では、テールビットは、エンコーダの全てのシフトレジスタを消去してゼロにするために情報ビット後に挿入される。フィードフォワードエンコーダでは、テールビットはゼロに等しい。フィードバックエンコーダでは、テールビットの値はシフトレジスタの現在値の内容に基づいている。
【０００４】
ターボエンコーダは２以上の反復（フィードバック）畳み込みエンコーダの並列の連結から構成されている。ターボインターリーバにより各構成要素エンコーダは異なる順序で情報ビットを処理するので、同一のテールビットにより全ての構成要素エンコーダを終了させることはできない。
【０００５】
第３世代ＣＤＭＡシステムのように異なるコード速度を有する１組のターボコードに使用されるのに通常十分であるトレリス終端方法が望ましい。望ましい一般的な方法には、パンクチュア処理（データの抜き取り：puncturing）テールビットシーケンスの方法も含まれている。
【発明の概要】
【０００６】
本発明は、ターボエンコーダが情報ビットの送信のときに広範囲のターボコード速度内で動作するとき使用されることのできる一般的なターボコードトレリス終端のための方法および装置を提供することによって、前述の、およびその他の必要性を解決する。
【０００７】
最も一般的な形態では、本発明はターボエンコーダの２以上の構成要素エンコーダを終端する方法を特徴とする。この方法は、２以上の各構成要素エンコーダでテール入力ビットを生成するステップを含んでおり、２以上の構成要素エンコーダにより情報ビットを符号化した後、２以上の構成要素エンコーダのそれぞれの内部のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを出力し、１／Ｒテール出力ビットが複数のトレリス段のそれぞれのために送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。
【０００８】
さらに別の変形では、１以上のテール出力ビットをパンクチュア処理するステップはさらに、テール出力ビットが情報ビット送信中に使用される２以上の構成要素エンコーダのうちの１つの出力分岐から送信される場合のみ、トレリス終端中にテール出力ビットを送信するステップを含んでいる。
【図面の簡単な説明】
【０００９】
【図１】本発明の１実施形態にしたがって使用するための第２のエンコーダを入力されるインターリーブされたビットを有するターボエンコーダのブロック図。
【発明を実施するための形態】
【００１０】
本発明の前述およびその他の特性、特徴、利点は添付図面を伴って示された以下のより特別な説明から明白になるであろう。対応する参照符号は図面の幾つかの考察を通して対応する構成要素を示している。
本発明を実施する現在考慮されている最良のモードについての以下の説明は発明を限定するためのものではなく、単に本発明の一般的原理を説明する目的で記載されたものである。本発明の技術的範囲は特許請求の範囲の記載を参照して決定されるべきである。
【００１１】
図１を参照すると、例示的なターボコードエンコーダが示されており、ターボコードトレリス終端設計の１実施形態は、別のエンコーダ10' （第２のエンコーダ）をディスエーブルしながら、１つのエンコーダ10（第１のエンコーダ）を終端し、また異なる時間にエンコーダ10（第１のエンコーダ）をディスエーブルしながら別のエンコーダ10' （第２のエンコーダ）を終端する。
【００１２】
図１のターボコードエンコーダのエンコーダ（第１、第２のエンコーダ）10、10' は並列な結合で構成された構成要素エンコーダである。構成要素エンコーダはモジューラ加算器17、20、26、28、30、24、25と、エンコード方式に基づいて例えばテール出力ビットＸ（ｔ）、Ｙ0 （ｔ）、Ｙ1 （ｔ）を含む出力ビットを生成するためにノード（ノード32等）を通って結合されているシフトレジスタ18、21、22とを使用することが技術でよく知られている。図１はこのような構成要素エンコーダの並列結合のような単なる１例であり、ここではインターリーブ装置（インターリーバ）16はＸ（ｔ）の入力部と第２のエンコーダ10' との間で使用され、付加的に、パンクチュア装置36が使用され、切換え可能に各エンコーダ（第１、第２のエンコーダ）10、10' のそれぞれのエンコーダ出力に結合される。ここで説明するように、テール入力ビットは図１のビットＸとＸ' を意味し、テール出力ビットはビットＸ、Ｘ' 、Ｙ0 、Ｙ0 ' 、Ｙ1 またはＹ1 ' を意味する。別のターボエンコーダでは、２つ以上の構成要素エンコーダが存在してもよい。各構成要素エンコーダは図１よりも少数または多数のシフトレジスタを使用してもよい。
【００１３】
図１では、メッセージビットＸ（ｔ）が符号化された後、スイッチ12は３つの連続的なテール入力ビットの発生、この例では（第１のシフトレジスタ18と第２のシフトレジスタ21と第３のシフトレジスタ22とここでは呼ばれている）３つの各シフトレジスタ18、21、22の内容から発生されることを可能にするためフィードバック位置に移動される。通常、構成要素エンコーダを終端するためのテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数はそのエンコーダのシフトレジスタ数に等しい。
【００１４】
各クロックサイクルの最後に、新しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）は３つのシフトレジスタ18、21、22の各それぞれのシフトレジスタをゼロにするために発生される。
【００１５】
本発明の１実施形態では、エンコーダ10、10' は３つのクロックサイクル内で同時に、それぞれそれ自身のテール入力ビットＸ（ｔ）、Ｘ' （ｔ）で終端される。代わりに、第１のエンコーダ10は最初に終端され、第２のエンコーダ10' はディスエーブルされ、それに続いて、第２のエンコーダ10' が終端され、第１のエンコーダ10がディスエーブルされる。
【００１６】
異なるときに終端するエンコーダ10、10' の変形では、エンコーダ10、10' は連続的なクロックサイクルで終端されることができ、ここで６つの連続的なクロックサイクルテール入力ビットＸ（ｔ）、Ｘ' （ｔ）はエンコーダ10、10' の両者を連続的に終端する。
【００１７】
図１から見られるように、第２のエンコーダ10' を終端するための第２のテール入力ビットシーケンス34' はスイッチ12' と回路14' を通って第２のエンコーダ10' へフィードバックされる。テール入力ビットＸ（ｔ）、Ｘ' （ｔ）はターボインターリーバ16によりインターリーブされない。同様に、第１のエンコーダ10を終端するためのテール入力ビットシーケンス34は、別のスイッチ12と別の回路14を通って第１のエンコーダ10にフィードバックされる。
【００１８】
本発明の実施形態についてのパンクチュア処理方式を実行する前のシフトレジスタ18、21、22を消去してゼロにすることは、ビットシーケンスＸ（ｔ）、Ｘ' （ｔ）を開始および終了することによりトリガーされ、エンコーダ10、10' のそれぞれ１つに結合されているシフトレジスタ18、21、22または18' 、21’、22’の数ｎに等しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数ｎを有する。
【００１９】
情報およびコード化されたビットについては、テール出力ビットＸ、Ｙ0 、Ｙ1 、Ｘ' 、Ｙ0' 、Ｙ1 ' もまたパンクチュア装置36によりパンクチュア処理される。
【００２０】
表１はパンクチュア処理するビットと送信するビットを識別する指示シーケンス（例えば“111 000 ”）を含む関連するテール出力ビットパンクチュア処理パターンを示している。“１”または“０”から構成された指示シーケンスはエンコーダ速度にしたがって選択される。この表示では、“１”はテール出力ビットが送信されるべきであることを示し、“０”はテール出力がパンクチュア処理されるべきであることを示している。表１のあるエントリは“反復”とラベルで示され、これは送信されるビットが２度送信されることを意味している。
【００２１】
テール入力ビットＸ、Ｘ' を含むテール入力ビットシーケンス34、34' は、エンコーダ10、10' が情報ビットをスイッチ12、12'（図１）によって符号化した後に生成され、スイッチ12、12' の可動接点は上の位置にある。第１のｎ／Ｒテール出力ビットＸ 、Ｙ0 、Ｙ1 は、第１のエンコーダ10を可動接点が下の位置にあるスイッチ12によってｎ回クロックすることによって発生され、第２のエンコーダ10' はクロックされない。その結果、以下の表１にしたがってテール出力ビットＸ 、Ｙ0 、Ｙ1 、Ｘ' 、Ｙ0 ' 、Ｙ1 ' がパンクチュア処理または反復される。ここで、ｎは１つの構成要素エンコーダのシフトレジスタ18、21、22または18' 、21' 、22' の数であり（図１ではｎ＝３）、Ｒは使用されるターボコード速度である。最後のｎ／Ｒテール出力ビットＸ' 、Ｙ0 ' 、Ｙ1 ' は、第２のエンコーダ10' をそのスイッチ12' によってｎ回クロックすることによって発生され、一方、第１のエンコーダ10はクロックされない。その結果、表１にしたがってテール出力ビットがパンクチュア処理または反復される。これらの最終的な出力ビットはＸ' 、Ｙ0 ' 、Ｙ1 ' により示されている。
【００２２】
速度１／２ターボコードに対しては、各第１のｎテール入力ビット（ここではまた“開始するテール入力ビットシーケンスＸ（ｔ）”とも呼ばれる）に対するテール出力ビットはＸＹ0 であり、各最後のｎテールビット期間（ここでは“終了するテールビットシーケンスＸ'(ｔ) ”と呼ばれる）のテール出力ビットはＸ' Ｙ0 ' である。速度１／３ターボコードに対しては、各第１のｎテール入力ビットのテール出力ビットはＸＸＹ0 であり、各最後のｎテールビットに対してテール出力ビットはＸ' Ｘ' Ｙ0 ' である。速度１／４ターボコードに対しては、各第１のｎテール入力ビットに対するテール出力ビットはＸＸＹ0 Ｙ1 と、各最後のｎテール入力ビット期間のテール出力ビットはＸ' Ｘ' Ｙ0 ' Ｙ1 ' である。
【００２３】
テール入力ビットはインターリーバ16によりインターリーブされない。これらは情報ビットの符号化後に加算される。
【００２４】
表１：テール出力ビットのパンクチュア処理パターン
速度 １／２ １／３ １／４
Ｘ（ｔ） 111 000 111 000 111 000
反復 反復
Ｙ0 （ｔ） 111 000 111 000 111 000
Ｙ1 （ｔ） 000 000 000 000 111 000
Ｘ' （ｔ） 000 111 000 111 000 111
反復 反復
Ｙ0 '（ｔ） 000 111 000 111 000 111
Ｙ1 '（ｔ） 000 000 000 000 000 111
テール出力ビットのパンクチュア処理パターンを設計するために表１を使用するとき、行指示の“反復”は速度１／３または速度１／４ターボコードに対しては、送信されるとき、ビットＸとＸ' は２度送信されることを意味している。
【００２５】
速度１／２ターボコードでは、パンクチュア処理表は最初に上部から下部へ読取られ、その後、左から右へ読取られる。速度１／３ターボコードと速度１／４ターボコードでは、パンクチュア処理表は最初に上部から下部へ読出され、Ｘ（ｔ）とＸ'(ｔ) を反復し、その後、左から右へ読出される。
【００２６】
表１のパンクチュア処理パターンは、以下のことが満たされるように選択されている。
（１）トレリス終端中に送信されるテール出力ビットの数は各トレリス分岐に対して１／Ｒであり、ここでＲは情報ビット送信中に使用されるターボコード速度である。この状況は、情報ビット送信と同一のターボコード速度がトレリス終端に対して使用されることを確実にする利点がある。
【００２７】
（２）情報ビット送信中に使用されるエンコーダ10、10' の出力分岐だけがトレリス終端のために使用される。例えば、速度１／２と速度１／３ターボコーダでは、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ0 （ｔ）、Ｙ' 0 （ｔ）だけが情報ビット送信中に送信され、Ｙ1 （ｔ）とＹ' 1 （ｔ）は常にパンクチュア処理される。それ故、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ0 （ｔ）、Ｙ' 0 （ｔ）だけがトレリス終端段中に同様に送信される。それ故、製造業者が速度１／２およびエンコーダを実行しようと思っているだけであるならば、このような製造業者は分岐Ｘ、Ｙ0 またはＸ' 、Ｙ0 ' からのビットの送信を実行しさえすればよい。
【００２８】
（３）条件（１）と（２）を満たすため、トレリス終端中に幾つかのテール出力ビットの反復を必要とする。即ち、ターボコード速度を同一に維持し、情報ビット送信において使用される出力分岐のみを使用するために、各エンコーダ10、10’の１以上のテールビットを反復し、それによってターボコード速度を同一に維持することが必要である。
【００２９】
表１により示されている好ましい実施形態では、Ｘ（ｔ）とＸ' （ｔ）はターボコード速度１／３および速度１／４の両方で反復されるように選択される。表１はまたエンコーダ10、10' が同時または非同時に終端されるか否かにかかわりなく使用されてもよい。
【００３０】
本発明の技術的範囲内に維持するため代わりの実施形態が考えられ、反復される別のテール出力ビット、例えばＹ0 （ｔ）とＹ0 ' （ｔ）に対応するようなテール出力ビットが選択される。
【００３１】
代わりに、１／４よりも低いコード速度が使用される場合、１つのエンコーダ10、10' ごとに１より多くのテール出力ビットを反復することが必要であり、この場合、Ｘ（ｔ）とＹ0 （ｔ）の反復、またはＸ（ｔ）の２度の反復または任意の組合わせのようにＸ（ｔ）に加えて付加的なテールビットが反復されてもよい。
【００３２】
ここで説明した本発明を特別の実施形態とアプリケーションにより説明したが、種々の変化および変形が特許請求の範囲から逸脱することなく当業者により行われることができる。
【技術分野】
【０００１】
本発明は、ターボコードの構成要素エンコーダの両者を終端し、情報ビット伝送中の各トレリス段およびトレリス終端段に対して送信されるビット数が確実に同数になるようにするためにトレリス終端段で適用可能なパンクチュア処理パターンを展開する方法に関する。
【背景技術】
【０００２】
順方向および逆方向リンクのターボ符号化および復号化プロセス、特にコード分割多元アクセス（ＣＤＭＡ）通信チャンネルプロセスは、米国特許第09/246,338号明細書（“SETS OF RATE-COMPATIBLE UNIVERSAL TURBO CODES NEARLY OPTIMIZED OVER VARIOUS RATES AND INTERLEAVER DELAYS”、1999年２月11日）と、米国特許第09/235,582号明細書（FORWARD ERROR CORRECTION SCHEME FOR DATA CHANNELS USING UNIVERSAL TURBO CODE、1999年１月22日）に徹底して開示されている。
【０００３】
畳み込み符号化方式では、テールビットは、エンコーダの全てのシフトレジスタを消去してゼロにするために情報ビット後に挿入される。フィードフォワードエンコーダでは、テールビットはゼロに等しい。フィードバックエンコーダでは、テールビットの値はシフトレジスタの現在値の内容に基づいている。
【０００４】
ターボエンコーダは２以上の反復（フィードバック）畳み込みエンコーダの並列の連結から構成されている。ターボインターリーバにより各構成要素エンコーダは異なる順序で情報ビットを処理するので、同一のテールビットにより全ての構成要素エンコーダを終了させることはできない。
【０００５】
第３世代ＣＤＭＡシステムのように異なるコード速度を有する１組のターボコードに使用されるのに通常十分であるトレリス終端方法が望ましい。望ましい一般的な方法には、パンクチュア処理（データの抜き取り：puncturing）テールビットシーケンスの方法も含まれている。
【発明の概要】
【０００６】
本発明は、ターボエンコーダが情報ビットの送信のときに広範囲のターボコード速度内で動作するとき使用されることのできる一般的なターボコードトレリス終端のための方法および装置を提供することによって、前述の、およびその他の必要性を解決する。
【０００７】
最も一般的な形態では、本発明はターボエンコーダの２以上の構成要素エンコーダを終端する方法を特徴とする。この方法は、２以上の各構成要素エンコーダでテール入力ビットを生成するステップを含んでおり、２以上の構成要素エンコーダにより情報ビットを符号化した後、２以上の構成要素エンコーダのそれぞれの内部のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを出力し、１／Ｒテール出力ビットが複数のトレリス段のそれぞれのために送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。
【０００８】
さらに別の変形では、１以上のテール出力ビットをパンクチュア処理するステップはさらに、テール出力ビットが情報ビット送信中に使用される２以上の構成要素エンコーダのうちの１つの出力分岐から送信される場合のみ、トレリス終端中にテール出力ビットを送信するステップを含んでいる。
【図面の簡単な説明】
【０００９】
【図１】本発明の１実施形態にしたがって使用するための第２のエンコーダを入力されるインターリーブされたビットを有するターボエンコーダのブロック図。
【発明を実施するための形態】
【００１０】
本発明の前述およびその他の特性、特徴、利点は添付図面を伴って示された以下のより特別な説明から明白になるであろう。対応する参照符号は図面の幾つかの考察を通して対応する構成要素を示している。
本発明を実施する現在考慮されている最良のモードについての以下の説明は発明を限定するためのものではなく、単に本発明の一般的原理を説明する目的で記載されたものである。本発明の技術的範囲は特許請求の範囲の記載を参照して決定されるべきである。
【００１１】
図１を参照すると、例示的なターボコードエンコーダが示されており、ターボコードトレリス終端設計の１実施形態は、別のエンコーダ10' （第２のエンコーダ）をディスエーブルしながら、１つのエンコーダ10（第１のエンコーダ）を終端し、また異なる時間にエンコーダ10（第１のエンコーダ）をディスエーブルしながら別のエンコーダ10' （第２のエンコーダ）を終端する。
【００１２】
図１のターボコードエンコーダのエンコーダ（第１、第２のエンコーダ）10、10' は並列な結合で構成された構成要素エンコーダである。構成要素エンコーダはモジューラ加算器17、20、26、28、30、24、25と、エンコード方式に基づいて例えばテール出力ビットＸ（ｔ）、Ｙ0 （ｔ）、Ｙ1 （ｔ）を含む出力ビットを生成するためにノード（ノード32等）を通って結合されているシフトレジスタ18、21、22とを使用することが技術でよく知られている。図１はこのような構成要素エンコーダの並列結合のような単なる１例であり、ここではインターリーブ装置（インターリーバ）16はＸ（ｔ）の入力部と第２のエンコーダ10' との間で使用され、付加的に、パンクチュア装置36が使用され、切換え可能に各エンコーダ（第１、第２のエンコーダ）10、10' のそれぞれのエンコーダ出力に結合される。ここで説明するように、テール入力ビットは図１のビットＸとＸ' を意味し、テール出力ビットはビットＸ、Ｘ' 、Ｙ0 、Ｙ0 ' 、Ｙ1 またはＹ1 ' を意味する。別のターボエンコーダでは、２つ以上の構成要素エンコーダが存在してもよい。各構成要素エンコーダは図１よりも少数または多数のシフトレジスタを使用してもよい。
【００１３】
図１では、メッセージビットＸ（ｔ）が符号化された後、スイッチ12は３つの連続的なテール入力ビットの発生、この例では（第１のシフトレジスタ18と第２のシフトレジスタ21と第３のシフトレジスタ22とここでは呼ばれている）３つの各シフトレジスタ18、21、22の内容から発生されることを可能にするためフィードバック位置に移動される。通常、構成要素エンコーダを終端するためのテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数はそのエンコーダのシフトレジスタ数に等しい。
【００１４】
各クロックサイクルの最後に、新しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）は３つのシフトレジスタ18、21、22の各それぞれのシフトレジスタをゼロにするために発生される。
【００１５】
本発明の１実施形態では、エンコーダ10、10' は３つのクロックサイクル内で同時に、それぞれそれ自身のテール入力ビットＸ（ｔ）、Ｘ' （ｔ）で終端される。代わりに、第１のエンコーダ10は最初に終端され、第２のエンコーダ10' はディスエーブルされ、それに続いて、第２のエンコーダ10' が終端され、第１のエンコーダ10がディスエーブルされる。
【００１６】
異なるときに終端するエンコーダ10、10' の変形では、エンコーダ10、10' は連続的なクロックサイクルで終端されることができ、ここで６つの連続的なクロックサイクルテール入力ビットＸ（ｔ）、Ｘ' （ｔ）はエンコーダ10、10' の両者を連続的に終端する。
【００１７】
図１から見られるように、第２のエンコーダ10' を終端するための第２のテール入力ビットシーケンス34' はスイッチ12' と回路14' を通って第２のエンコーダ10' へフィードバックされる。テール入力ビットＸ（ｔ）、Ｘ' （ｔ）はターボインターリーバ16によりインターリーブされない。同様に、第１のエンコーダ10を終端するためのテール入力ビットシーケンス34は、別のスイッチ12と別の回路14を通って第１のエンコーダ10にフィードバックされる。
【００１８】
本発明の実施形態についてのパンクチュア処理方式を実行する前のシフトレジスタ18、21、22を消去してゼロにすることは、ビットシーケンスＸ（ｔ）、Ｘ' （ｔ）を開始および終了することによりトリガーされ、エンコーダ10、10' のそれぞれ１つに結合されているシフトレジスタ18、21、22または18' 、21’、22’の数ｎに等しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数ｎを有する。
【００１９】
情報およびコード化されたビットについては、テール出力ビットＸ、Ｙ0 、Ｙ1 、Ｘ' 、Ｙ0' 、Ｙ1 ' もまたパンクチュア装置36によりパンクチュア処理される。
【００２０】
表１はパンクチュア処理するビットと送信するビットを識別する指示シーケンス（例えば“111 000 ”）を含む関連するテール出力ビットパンクチュア処理パターンを示している。“１”または“０”から構成された指示シーケンスはエンコーダ速度にしたがって選択される。この表示では、“１”はテール出力ビットが送信されるべきであることを示し、“０”はテール出力がパンクチュア処理されるべきであることを示している。表１のあるエントリは“反復”とラベルで示され、これは送信されるビットが２度送信されることを意味している。
【００２１】
テール入力ビットＸ、Ｘ' を含むテール入力ビットシーケンス34、34' は、エンコーダ10、10' が情報ビットをスイッチ12、12'（図１）によって符号化した後に生成され、スイッチ12、12' の可動接点は上の位置にある。第１のｎ／Ｒテール出力ビットＸ 、Ｙ0 、Ｙ1 は、第１のエンコーダ10を可動接点が下の位置にあるスイッチ12によってｎ回クロックすることによって発生され、第２のエンコーダ10' はクロックされない。その結果、以下の表１にしたがってテール出力ビットＸ 、Ｙ0 、Ｙ1 、Ｘ' 、Ｙ0 ' 、Ｙ1 ' がパンクチュア処理または反復される。ここで、ｎは１つの構成要素エンコーダのシフトレジスタ18、21、22または18' 、21' 、22' の数であり（図１ではｎ＝３）、Ｒは使用されるターボコード速度である。最後のｎ／Ｒテール出力ビットＸ' 、Ｙ0 ' 、Ｙ1 ' は、第２のエンコーダ10' をそのスイッチ12' によってｎ回クロックすることによって発生され、一方、第１のエンコーダ10はクロックされない。その結果、表１にしたがってテール出力ビットがパンクチュア処理または反復される。これらの最終的な出力ビットはＸ' 、Ｙ0 ' 、Ｙ1 ' により示されている。
【００２２】
速度１／２ターボコードに対しては、各第１のｎテール入力ビット（ここではまた“開始するテール入力ビットシーケンスＸ（ｔ）”とも呼ばれる）に対するテール出力ビットはＸＹ0 であり、各最後のｎテールビット期間（ここでは“終了するテールビットシーケンスＸ'(ｔ) ”と呼ばれる）のテール出力ビットはＸ' Ｙ0 ' である。速度１／３ターボコードに対しては、各第１のｎテール入力ビットのテール出力ビットはＸＸＹ0 であり、各最後のｎテールビットに対してテール出力ビットはＸ' Ｘ' Ｙ0 ' である。速度１／４ターボコードに対しては、各第１のｎテール入力ビットに対するテール出力ビットはＸＸＹ0 Ｙ1 と、各最後のｎテール入力ビット期間のテール出力ビットはＸ' Ｘ' Ｙ0 ' Ｙ1 ' である。
【００２３】
テール入力ビットはインターリーバ16によりインターリーブされない。これらは情報ビットの符号化後に加算される。
【００２４】
表１：テール出力ビットのパンクチュア処理パターン
速度 １／２ １／３ １／４
Ｘ（ｔ） 111 000 111 000 111 000
反復 反復
Ｙ0 （ｔ） 111 000 111 000 111 000
Ｙ1 （ｔ） 000 000 000 000 111 000
Ｘ' （ｔ） 000 111 000 111 000 111
反復 反復
Ｙ0 '（ｔ） 000 111 000 111 000 111
Ｙ1 '（ｔ） 000 000 000 000 000 111
テール出力ビットのパンクチュア処理パターンを設計するために表１を使用するとき、行指示の“反復”は速度１／３または速度１／４ターボコードに対しては、送信されるとき、ビットＸとＸ' は２度送信されることを意味している。
【００２５】
速度１／２ターボコードでは、パンクチュア処理表は最初に上部から下部へ読取られ、その後、左から右へ読取られる。速度１／３ターボコードと速度１／４ターボコードでは、パンクチュア処理表は最初に上部から下部へ読出され、Ｘ（ｔ）とＸ'(ｔ) を反復し、その後、左から右へ読出される。
【００２６】
表１のパンクチュア処理パターンは、以下のことが満たされるように選択されている。
（１）トレリス終端中に送信されるテール出力ビットの数は各トレリス分岐に対して１／Ｒであり、ここでＲは情報ビット送信中に使用されるターボコード速度である。この状況は、情報ビット送信と同一のターボコード速度がトレリス終端に対して使用されることを確実にする利点がある。
【００２７】
（２）情報ビット送信中に使用されるエンコーダ10、10' の出力分岐だけがトレリス終端のために使用される。例えば、速度１／２と速度１／３ターボコーダでは、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ0 （ｔ）、Ｙ' 0 （ｔ）だけが情報ビット送信中に送信され、Ｙ1 （ｔ）とＹ' 1 （ｔ）は常にパンクチュア処理される。それ故、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ0 （ｔ）、Ｙ' 0 （ｔ）だけがトレリス終端段中に同様に送信される。それ故、製造業者が速度１／２およびエンコーダを実行しようと思っているだけであるならば、このような製造業者は分岐Ｘ、Ｙ0 またはＸ' 、Ｙ0 ' からのビットの送信を実行しさえすればよい。
【００２８】
（３）条件（１）と（２）を満たすため、トレリス終端中に幾つかのテール出力ビットの反復を必要とする。即ち、ターボコード速度を同一に維持し、情報ビット送信において使用される出力分岐のみを使用するために、各エンコーダ10、10’の１以上のテールビットを反復し、それによってターボコード速度を同一に維持することが必要である。
【００２９】
表１により示されている好ましい実施形態では、Ｘ（ｔ）とＸ' （ｔ）はターボコード速度１／３および速度１／４の両方で反復されるように選択される。表１はまたエンコーダ10、10' が同時または非同時に終端されるか否かにかかわりなく使用されてもよい。
【００３０】
本発明の技術的範囲内に維持するため代わりの実施形態が考えられ、反復される別のテール出力ビット、例えばＹ0 （ｔ）とＹ0 ' （ｔ）に対応するようなテール出力ビットが選択される。
【００３１】
代わりに、１／４よりも低いコード速度が使用される場合、１つのエンコーダ10、10' ごとに１より多くのテール出力ビットを反復することが必要であり、この場合、Ｘ（ｔ）とＹ0 （ｔ）の反復、またはＸ（ｔ）の２度の反復または任意の組合わせのようにＸ（ｔ）に加えて付加的なテールビットが反復されてもよい。
【００３２】
ここで説明した本発明を特別の実施形態とアプリケーションにより説明したが、種々の変化および変形が特許請求の範囲から逸脱することなく当業者により行われることができる。
【特許請求の範囲】
【請求項１】
並列に接続された２つの反復畳み込みエンコーダを含むターボエンコーダを終端する方法において、
２つの反復畳み込みエンコーダによって情報ビットを符号化し、
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成し、３／Ｒテール出力ビットは、情報ビットが符号化された後、２つの各反復畳み込みエンコーダを別々にクロックすることにより２つの各反復畳み込みエンコーダ内のシフトレジスタの内容から生成され、
１／Ｒテール出力ビットが２つの各反復畳み込みエンコーダから送信されるようにテール出力ビットの１つ以上をパンクチュアし、Ｒがターボコード速度である、ターボエンコーダを終端する方法。
【請求項２】
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成することが、
２つの反復畳み込みエンコーダの第２のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第１のエンコーダを予定の回数クロックし、
２つの反復畳み込みエンコーダの第１のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第２のエンコーダを予定の回数クロックすることを含む請求項1記載の方法。
【請求項３】
６／Ｒテール出力ビットが２つの反復畳み込みエンコーダの第１のエンコーダを３回クロックすることにより、かつ２つの反復畳み込みエンコーダの第２のエンコーダを３回クロックすることにより生成される請求項２記載の方法。
【請求項４】
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成することが、
Ｒが１／３または１／４のとき、２つの各反復畳み込みエンコーダから少なくとも２つの出力ビットを生成することを含む請求項１記載の方法。
【請求項５】
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'（ｔ）出力分岐、および第３のＹ１'（ｔ）出力分岐からテール出力ビットを送信し、
テール出力ビットはＸ（ｔ）、Ｙ０（ｔ）、Ｙ１（ｔ）、Ｘ'(ｔ)、Ｙ０'（ｔ）、Ｙ１'（ｔ）の順番で送信されることをさらに含む請求項１記載の方法。
【請求項６】
Ｒが１／２のとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信することをさらに含む請求項１記載の方法。
【請求項７】
Ｒが１／３であるとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'（ｔ）出力分岐からテール出力ビットを再度送信することをさらに含む請求項１記載の方法。
【請求項８】
Ｒが１／４であるとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'(ｔ) 出力分岐、および第３のＹ１'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信することをさらに含む請求項１記載の方法。
【請求項９】
１以上のテール出力ビットをパンクチュアすることが以下のように行われる請求項１記載の方法：
【数１】
ここに“０”はパンクチュアされたビットを示し、“１”は送信されたビットを示す。
【請求項１０】
転送エラー訂正可能なデータを提供し、ベース電話システムで通信データに作動可能なシステムにおいて、システムが
データをターボコード速度Ｒで予定の長さを有するデータブロックに細分化するプロセッサと、
データブロックを符号化し、並列に接続された２つの反復畳み込みエンコーダを含むターボエンコーダとを含み、
データブロックが２つの各反復畳み込みエンコーダで生成された３／Ｒテール出力ビットを使用して終端され、３／Ｒテール出力ビットは、データブロックが符号化された後に２つの各反復畳み込みエンコーダを別々にクロックすることにより、２つの各反復畳み込みエンコーダ内のシフトレジスタの内容から生成され、
１／Ｒテール出力ビットが２つの各反復畳み込みエンコーダから送信されるようにテール出力ビットの１つ以上をパンクチュアするパンクチュア装置を含むシステム。
【請求項１１】
２つの反復畳み込みエンコーダの第２のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第１のエンコーダを予定の回数クロックし、
２つの反復畳み込みエンコーダの第１のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第２のエンコーダを予定の回数クロックすることにより、
ターボエンコーダが２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成する請求項１０記載のシステム。
【請求項１２】
ターボエンコーダは、２つの反復畳み込みエンコーダの第１のエンコーダを３回クロックすることにより、かつ２つの反復畳み込みエンコーダの第２のエンコーダを３回クロックすることにより６／Ｒテール出力ビットを生成する請求項１１記載のシステム。
【請求項１３】
ターボエンコーダは、Ｒが１／３または１／４であるとき、２つの各反復畳み込みエンコーダから少なくとも２つの出力ビットを生成することにより、２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成する請求項1０記載のシステム。
【請求項１４】
送信機をさらに含み、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'（ｔ）出力分岐、および第３のＹ１'（ｔ）出力分岐からテール出力ビットを送信し、
テール出力ビットはＸ（ｔ）、Ｙ０（ｔ）、Ｙ１（ｔ）、Ｘ'(ｔ)、Ｙ０'（ｔ）、Ｙ１'（ｔ）の順番で送信される請求項１０記載のシステム。
【請求項１５】
送信機をさらに含み、Ｒが１／２のとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信する請求項１０記載のシステム。
【請求項１６】
送信機をさらに含み、Ｒが１／３であるとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'（ｔ）出力分岐からテール出力ビットを再度送信する請求項１０記載のシステム。
【請求項１７】
送信機をさらに含み、Ｒが１／４であるとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'(ｔ) 出力分岐、および第３のＹ１'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信する請求項１０記載のシステム。
【請求項１８】
パンクチュア装置が１以上のテール出力ビットを以下のようにパンクチュアする請求項１０記載のシステム：
【数２】
ここに“０”はパンクチュアされたビットを示し、“１”は送信されたビットを示す。
【請求項１】
並列に接続された２つの反復畳み込みエンコーダを含むターボエンコーダを終端する方法において、
２つの反復畳み込みエンコーダによって情報ビットを符号化し、
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成し、３／Ｒテール出力ビットは、情報ビットが符号化された後、２つの各反復畳み込みエンコーダを別々にクロックすることにより２つの各反復畳み込みエンコーダ内のシフトレジスタの内容から生成され、
１／Ｒテール出力ビットが２つの各反復畳み込みエンコーダから送信されるようにテール出力ビットの１つ以上をパンクチュアし、Ｒがターボコード速度である、ターボエンコーダを終端する方法。
【請求項２】
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成することが、
２つの反復畳み込みエンコーダの第２のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第１のエンコーダを予定の回数クロックし、
２つの反復畳み込みエンコーダの第１のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第２のエンコーダを予定の回数クロックすることを含む請求項1記載の方法。
【請求項３】
６／Ｒテール出力ビットが２つの反復畳み込みエンコーダの第１のエンコーダを３回クロックすることにより、かつ２つの反復畳み込みエンコーダの第２のエンコーダを３回クロックすることにより生成される請求項２記載の方法。
【請求項４】
２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成することが、
Ｒが１／３または１／４のとき、２つの各反復畳み込みエンコーダから少なくとも２つの出力ビットを生成することを含む請求項１記載の方法。
【請求項５】
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'（ｔ）出力分岐、および第３のＹ１'（ｔ）出力分岐からテール出力ビットを送信し、
テール出力ビットはＸ（ｔ）、Ｙ０（ｔ）、Ｙ１（ｔ）、Ｘ'(ｔ)、Ｙ０'（ｔ）、Ｙ１'（ｔ）の順番で送信されることをさらに含む請求項１記載の方法。
【請求項６】
Ｒが１／２のとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信することをさらに含む請求項１記載の方法。
【請求項７】
Ｒが１／３であるとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'（ｔ）出力分岐からテール出力ビットを再度送信することをさらに含む請求項１記載の方法。
【請求項８】
Ｒが１／４であるとき、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'(ｔ) 出力分岐、および第３のＹ１'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信することをさらに含む請求項１記載の方法。
【請求項９】
１以上のテール出力ビットをパンクチュアすることが以下のように行われる請求項１記載の方法：
【数１】
ここに“０”はパンクチュアされたビットを示し、“１”は送信されたビットを示す。
【請求項１０】
転送エラー訂正可能なデータを提供し、ベース電話システムで通信データに作動可能なシステムにおいて、システムが
データをターボコード速度Ｒで予定の長さを有するデータブロックに細分化するプロセッサと、
データブロックを符号化し、並列に接続された２つの反復畳み込みエンコーダを含むターボエンコーダとを含み、
データブロックが２つの各反復畳み込みエンコーダで生成された３／Ｒテール出力ビットを使用して終端され、３／Ｒテール出力ビットは、データブロックが符号化された後に２つの各反復畳み込みエンコーダを別々にクロックすることにより、２つの各反復畳み込みエンコーダ内のシフトレジスタの内容から生成され、
１／Ｒテール出力ビットが２つの各反復畳み込みエンコーダから送信されるようにテール出力ビットの１つ以上をパンクチュアするパンクチュア装置を含むシステム。
【請求項１１】
２つの反復畳み込みエンコーダの第２のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第１のエンコーダを予定の回数クロックし、
２つの反復畳み込みエンコーダの第１のエンコーダがクロックされない間に、２つの反復畳み込みエンコーダの第２のエンコーダを予定の回数クロックすることにより、
ターボエンコーダが２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成する請求項１０記載のシステム。
【請求項１２】
ターボエンコーダは、２つの反復畳み込みエンコーダの第１のエンコーダを３回クロックすることにより、かつ２つの反復畳み込みエンコーダの第２のエンコーダを３回クロックすることにより６／Ｒテール出力ビットを生成する請求項１１記載のシステム。
【請求項１３】
ターボエンコーダは、Ｒが１／３または１／４であるとき、２つの各反復畳み込みエンコーダから少なくとも２つの出力ビットを生成することにより、２つの各反復畳み込みエンコーダで３／Ｒテール出力ビットを生成する請求項1０記載のシステム。
【請求項１４】
送信機をさらに含み、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'（ｔ）出力分岐、および第３のＹ１'（ｔ）出力分岐からテール出力ビットを送信し、
テール出力ビットはＸ（ｔ）、Ｙ０（ｔ）、Ｙ１（ｔ）、Ｘ'(ｔ)、Ｙ０'（ｔ）、Ｙ１'（ｔ）の順番で送信される請求項１０記載のシステム。
【請求項１５】
送信機をさらに含み、Ｒが１／２のとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信する請求項１０記載のシステム。
【請求項１６】
送信機をさらに含み、Ｒが１／３であるとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ０（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐と第２のＹ０'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'（ｔ）出力分岐からテール出力ビットを再度送信する請求項１０記載のシステム。
【請求項１７】
送信機をさらに含み、Ｒが１／４であるとき、送信機が
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐、第２のＹ０（ｔ）出力分岐、および第３のＹ１（ｔ）出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐、第２のＹ０'(ｔ) 出力分岐、および第３のＹ１'(ｔ) 出力分岐からテール出力ビットを送信し、
トレリス終端中に２つの反復畳み込みエンコーダの第２のエンコーダの第１のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信する請求項１０記載のシステム。
【請求項１８】
パンクチュア装置が１以上のテール出力ビットを以下のようにパンクチュアする請求項１０記載のシステム：
【数２】
ここに“０”はパンクチュアされたビットを示し、“１”は送信されたビットを示す。
【図１】
【公開番号】特開２００９−２０１１４０（Ｐ２００９−２０１１４０Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００９−１１１７３６（Ｐ２００９−１１１７３６）
【出願日】平成２１年５月１日（２００９．５．１）
【分割の表示】特願２００７−１０９３７０（Ｐ２００７−１０９３７０）の分割
【原出願日】平成１１年８月２０日（１９９９．８．２０）
【出願人】（５０４２２８２５４）ザ・ディレクティービー・グループ・インコーポレイテッド (22)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２１年５月１日（２００９．５．１）
【分割の表示】特願２００７−１０９３７０（Ｐ２００７−１０９３７０）の分割
【原出願日】平成１１年８月２０日（１９９９．８．２０）
【出願人】（５０４２２８２５４）ザ・ディレクティービー・グループ・インコーポレイテッド (22)
【Ｆターム（参考）】
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