不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法
【課題】２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリが、望まれる。
【解決手段】不揮発性メモリは、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、第１の方向に配線された第２の制御線に接続され、他の一端が、第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、第１及び第２のアンチヒューズ素子が共通接続された共通端子と、第１の方向に配線されたビット線との間に接続され、第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、第１及び第２のアンチヒューズ素子に流れる電流に基づいて、メモリセルに記憶されたデータを出力するセンスアンプと、を備えている。
【解決手段】不揮発性メモリは、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、第１の方向に配線された第２の制御線に接続され、他の一端が、第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、第１及び第２のアンチヒューズ素子が共通接続された共通端子と、第１の方向に配線されたビット線との間に接続され、第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、第１及び第２のアンチヒューズ素子に流れる電流に基づいて、メモリセルに記憶されたデータを出力するセンスアンプと、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法に関する。特に、メモリセルにアンチヒューズ素子を用いた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源供給が行われていない場合でも、データを保持できる記憶装置である。そのため、電気製品のプログラムやパラメータなどの記憶に用いられる。このような不揮発性メモリには、データの書き換えが一度に限定されるプログラマブル読み取り専用メモリ（ＰＲＯＭ）が存在する。ＰＲＯＭには、ワード線とビット線の交点に不揮発性記憶素子が配置される。不揮発性記憶素子には、配線を溶融により切断するヒューズ素子が用いられる場合が多い。
【０００３】
上述のように、不揮発性メモリにはプログラム等が記憶されることが多く、これらの情報は、不揮発性メモリを使用する事業者にとって、競合他社に知られたくない情報である。さらに、近年では、暗号化された情報を復号する際の鍵のような極めて高い秘匿性を要求される情報が、不揮発性メモリに記憶される場面が増えている。そのため、不揮発性メモリには、記憶データの解析が困難であるという側面が要求される。
【０００４】
ここで、メモリセルにヒューズ素子を備えた不揮発性メモリには、ヒューズ素子の接続又は切断が画像処理によって解析可能であるという問題がある。即ち、画像処理によって、不揮発性メモリの記憶データの解析が可能である。
【０００５】
そこで、メモリセルにアンチヒューズ素子を備えた不揮発性メモリが、特許文献１において提案されている。特許文献１で開示された不揮発性メモリは、記憶データの解析に対する耐性を向上させた不揮発性メモリである。特許文献１で開示された不揮発性メモリは、書き込みデータの記憶に、ＭＯＳトランジスタのゲート絶縁膜が破壊されているか否かを利用する。メモリセルにアンチヒューズ素子を含む不揮発性メモリであれば、適切な条件でゲート絶縁膜を破壊することで、画像処理による記憶データの解析を防止できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１５６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
上述のように、メモリセルにアンチヒューズ素子を含む不揮発性メモリであれば、画像処理による記憶データの解析を防止できる。しかし、このような不揮発性メモリであっても、ボルテージコントラスト法を用いるなどして、ゲート電極に電荷を照射し、ゲート電極に電荷が蓄積するか否かを検出することによって記憶データの解析ができてしまう。
【０００９】
そこで、本願と同一の出願人により、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリが提案された（特願２０１０−１８３６６７号；以下、先行出願１とする）。
【００１０】
図２は、先行出願１で開示された不揮発性メモリの構成を示す図である。
【００１１】
図２に示す不揮発性メモリのメモリセルは、スイッチトランジスタ１００と、アンチヒューズ素子２００及び３００から構成されている。
【００１２】
スイッチトランジスタ１００のゲートがワード線ＷＬに接続され、ドレインはビット線ＢＬに接続されている。さらに、ソースがアンチヒューズ素子２００及び３００の一端に接続されている。また、アンチヒューズ素子２００及び３００の他の一端は、制御線ＳＬ１及びＳＬ２に接続されている。
【００１３】
図２に示す不揮発性メモリのメモリセルにデータを書き込む際には、アンチヒューズ素子２００又は３００のいずれかの絶縁膜を破壊する。絶縁膜が破壊されたアンチヒューズ素子２００又は３００は、導通状態になる。図２に示す不揮発性メモリでは、アンチヒューズ素子２００又は３００の状態（導通状態、非導通状態）と、記憶データ（１又は０）を関連付けている。
【００１４】
図２に示す不揮発性メモリは、記憶データ（アンチヒューズ素子の導通非導通）に関わらず、アンチヒューズ素子２００及び３００のゲート電極に電荷を照射しても、ゲート電極に電荷が蓄積することはない。記憶データに関わらず、照射された電荷は基板に流れ出てしまうためである。従って、ボルテージコントラスト法を用いて、記憶データを解析することはできない。なお、図２に示す不揮発性メモリにデータを書き込む方法及び電荷を照射してもゲート電極に電荷が蓄積しない理由については後述する。
【００１５】
このように、同一の出願人から、情報漏洩に対してより強固な耐性を備える不揮発性メモリが提供された。しかし、このようなメモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願１において開示されていない。これが、本発明を完成させるに至った動機である。
【００１６】
そのため、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。
【課題を解決するための手段】
【００１７】
本発明の第１の視点によれば、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、前記第１及び第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、を備える不揮発性メモリが提供される。
【００１８】
本発明の第２の視点によれば、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第１の工程と、前記ビット線、第１及び第２の制御線に印加する電圧を切り替え、前記第１又は第２のアンチヒューズ素子に流れる電流を変化させる第２の工程と、前記第１又は第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第３の工程と、を含む不揮発性メモリからのデータ読み出し方法が提供される。
【発明の効果】
【００１９】
本発明の各視点によれば、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、提供される。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】先行出願１で開示された不揮発性メモリの構成を示す図である。
【図３】本発明の第１の実施形態に係る不揮発性メモリ１の全体構成の一例を示す図である。
【図４】メモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。
【図５】メモリセルＣ１にデータを書き込む際の各制御線の状態の一例を示す図である。
【図６】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図７】メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。
【図８】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図９】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図１０】メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。
【図１１】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図１２】本発明の第３の実施形態に係るメモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。
【図１３】メモリセルＣ５にデータを書き込む際の各制御線の状態の一例を示す図である。
【図１４】メモリセルＣ５からデータを読み出す際の各制御線の状態の一例を示す図である。
【発明を実施するための形態】
【００２１】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２２】
上述のように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願１において開示されていない。そのため、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。
【００２３】
そこで、一例として図１に示す不揮発性メモリを提供する。図１に示す不揮発性メモリは、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、第１の方向に配線された第２の制御線に接続され、他の一端が、第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、第１及び第２のアンチヒューズ素子が共通接続された共通端子と、第１の方向に配線されたビット線との間に接続され、第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、第１及び第２のアンチヒューズ素子に流れる電流に基づいて、メモリセルに記憶されたデータを出力するセンスアンプと、を備えている。
【００２４】
図１に示す不揮発性メモリは、各メモリセルを選択するために、複数の制御線（ワード線、ビット線、第１及び第２の制御線）を使用する。この複数の制御線に対して、読出電圧を印加する制御線と電流検出を行う制御線を適宜組み合わせることで、メモリセルに記憶されたデータの出力を可能にする。
【００２５】
より具体的には、データがプログラムされた状態の第１又は第２のアンチヒューズ素子は、いずれかが導通し、他のアンチヒューズ素子は非導通である。導通しているアンチヒューズ素子の両端に電位差が存在すれば、電流が流れるが、非導通のアンチヒューズ素子では、両端に電位差が存在しても電流が流れない。このように、アンチヒューズ素子の状態に依存する電流値をデータの検出に利用する。即ち、アンチヒューズ素子の導通非導通をデータの１又は０に対応させ、アンチヒューズ素子の導通非導通によって異なる電流値に基づいて、メモリセルが記憶しているデータを判別する。
【００２６】
本発明において下記の形態が可能である。
【００２７】
［形態１］上記第１の視点に係る不揮発性メモリのとおり。
【００２８】
［形態２］前記不揮発性メモリは、外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第１及び第２の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、を備え、前記選択したメモリセルにデータを書き込む際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第１又は第２のアンチヒューズ素子のいずれかをプログラムすることが好ましい。
【００２９】
［形態３］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することが好ましい。
【００３０】
［形態４］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００３１】
［形態５］前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３２】
［形態６］前記センスアンプは、前記選択したメモリセルに対応した前記第１又は第２の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３３】
［形態７］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００３４】
［形態８］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧とは異なる電圧を印加することが好ましい。
【００３５】
［形態９］前記センスアンプは、前記選択したメモリセルに対応した前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３６】
［形態１０］前記第１及び第２のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化することが好ましい。
【００３７】
［形態１１］前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧であることが好ましい。
【００３８】
［形態１２］前記スイッチトランジスタは、Ｎチャンネル型ＭＯＳトランジスタ、又は、Ｐチャンネル型ＭＯＳトランジスタのいずれかであることが好ましい。
【００３９】
［形態１３］上記第２の視点に係る不揮発性メモリからのデータ読み出し方法のとおり。
【００４０】
［形態１４］前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加することが好ましい。
【００４１】
［形態１５］前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４２】
［形態１６］前記第３の工程は、前記ビット線、前記第１又は第２の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定めることが好ましい。
【００４３】
［形態１７］前記第２の工程は、前記第１及び第２の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４４】
［形態１８］前記第２の工程は、前記ビット線に、読出電圧を印加すると共に、前記第１及び第２の制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４５】
［形態１９］前記第３の工程は、前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定めることが好ましい。
【００４６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４７】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４８】
図３は、本発明の第１の実施形態に係る不揮発性メモリ１の全体構成の一例を示す図である。
【００４９】
不揮発性メモリ１は、制御回路１０と、アドレスバッファ２０と、メモリセルアレイ３０と、ロウデコーダ４０と、カラムデコーダ５０と、ライトアンプ６０と、センスアンプ７０から構成されている。
【００５０】
不揮発性メモリ１に対するコマンドは、制御回路１０が受け付ける。制御回路１０は、チップイネーブル信号ＣＳやライトイネーブル信号ＷＥ等に基づいて、データの書き込み動作及び読み出し動作を制御する。制御回路１０は、アドレスバッファ２０、ライトアンプ６０及びセンスアンプ７０に対して制御信号を出力する。
【００５１】
不揮発性メモリ１に対して発行されたアドレス信号は、アドレスバッファ２０に入力される。さらに、アドレスバッファ２０から、ロウデコーダ４０及びカラムデコーダ５０に対してアドレス信号が出力される。
【００５２】
ロウデコーダ４０及びカラムデコーダ５０は、アドレス信号をデコードし、メモリセルアレイ３０に含まれるワード線ＷＬやビット線ＢＬ等を制御することで、メモリセルにアクセスする。メモリセルアレイ３０の構成については後述する。
【００５３】
不揮発性メモリ１に入力された書き込みデータは、ライトアンプ６０で増幅され、カラムデコーダ５０で選択されたメモリセルに書き込まれる。メモリセルに書き込まれたデータは、カラムデコーダ５０で選択され、センスアンプ７０を介して不揮発性メモリ１の外部に出力される。なお、不揮発性メモリ１の内部で使用する内部電源生成回路等の周辺回路についての説明は省略する。
【００５４】
次に、メモリセルアレイ３０の構成について説明する。
【００５５】
図４は、メモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。図４には、メモリセルＣ１〜Ｃ４が示されている。
【００５６】
メモリセルＣ１〜Ｃ４に対するデータの書き込み及び読み込みは、ワード線（ＷＬ１、ＷＬ２）、ビット線（ＢＬ１、ＢＬ２）、制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）を適宜使用して行う。具体的には、ロウデコーダ４０がワード線（ＷＬ１、ＷＬ２）を制御する。カラムデコーダ５０が、ビット線ＢＬ（ＢＬ１、ＢＬ２）及び制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）を制御する。なお、ビット線（ＢＬ１、ＢＬ２）及び制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）は、ワード線（ＷＬ１、ＷＬ２）に直交する方向に配線されている。
【００５７】
メモリセルＣ１〜Ｃ４は、それぞれ、Ｎチャンネル型ＭＯＳトランジスタＮ０１と、アンチヒューズ素子Ｆ０１及びＦ０２から構成されている。メモリセルＣ１〜Ｃ４は、同一構造である。そのため、メモリセルＣ１についての説明を行い、メモリセルＣ２〜Ｃ４についての説明は省略する。
【００５８】
Ｎチャンネル型ＭＯＳトランジスタＮ０１は、上述のスイッチトランジスタ１００に相当する。Ｎチャンネル型ＭＯＳトランジスタＮ０１のゲートはワード線ＷＬ１に接続され、ドレインはビット線ＢＬ１に接続されている。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースがアンチヒューズ素子Ｆ０１及びＦ０２の一端に接続されている。
【００５９】
本実施形態においては、アンチヒューズ素子Ｆ０１及びＦ０２は、ＭＯＳトランジスタ型の素子であり、ゲートとチャンネル間に存在する絶縁膜により構成するものとする。なお、アンチヒューズ素子Ｆ０１及びＦ０２は、初期状態において非導通であって、電圧を加えることで、導通する素子であれば、ＭＯＳトランジスタのゲート絶縁膜に限定されない。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに使用されるセル容量等であっても良い。さらに、ＭＯＳトランジスタのゲート電極の組み合わせとしては、ポリシリ対ポリシリ、ポリシリ対金属、金属対金属等が考えられる。
【００６０】
アンチヒューズ素子Ｆ０１及びＦ０２の一端は、Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースに接続されており、アンチヒューズ素子Ｆ０１及びＦ０２の他の一端は、それぞれ、制御線ＳＬ１０及びＳＬ１１に接続されている。
【００６１】
「書き込み方法１」
次に、メモリセルＣ１に対してデータを書き込む際の方法について説明する。
【００６２】
図５は、メモリセルＣ１にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが１である場合は、アンチヒューズ素子Ｆ０１が導通状態を意味し、メモリセルに書き込むデータが０である場合は、アンチヒューズ素子Ｆ０２が導通状態を意味するものとする。本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。
【００６３】
メモリセルＣ１にデータを書き込む際には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１のゲートと接続されているワード線ＷＬ１に電源電圧ＶＤＤを印加する。ゲートに電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態になり、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオンしている状態で、ビット線ＢＬ１に接地電圧ＶＳＳを印加する。
【００６４】
メモリセルＣ１に書き込むデータが１である場合には、制御線ＳＬ１０に、電源電圧ＶＤＤよりも高電圧である書込電圧ＶＰを印加すると共に、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する。その結果、アンチヒューズ素子Ｆ０１の両端には、書込電圧ＶＰが印加される。アンチヒューズ素子Ｆ０２の両端には、電圧ＶＮが印加される。なお、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する理由は、アンチヒューズ素子Ｆ０１へのデータ書き込み後、アンチヒューズ素子Ｆ０２の端子間に高電圧が加わることによる誤書込みを防止するためである。
【００６５】
この際、書込電圧ＶＰがアンチヒューズ素子Ｆ０１の破壊電圧よりも高電圧であれば、アンチヒューズ素子Ｆ０１の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子Ｆ０２の両端には、電圧ＶＮが印加されるが、電圧ＶＮは書込電圧ＶＰよりも低電圧であるため、アンチヒューズ素子Ｆ０２の状態は変化しない。以上が、メモリセルＣ１に書き込みデータとして１を書き込む際の方法である。
【００６６】
メモリセルＣ１に書き込みデータが０である場合には、制御線（ＳＬ１０、ＳＬ１１）に印加する電圧を逆にする（ＳＬ１０には電圧ＶＮ、ＳＬ１１には書込電圧ＶＰを印加する）。その結果、アンチヒューズ素子Ｆ０１は非導通状態のままであり、アンチヒューズ素子Ｆ０２は導通状態となる。
【００６７】
なお、メモリセルＣ１にデータを書き込む際に、メモリセルＣ２〜Ｃ４に含まれるアンチヒューズ素子Ｆ０１及びＦ０２の状態が変化することはない。メモリセルＣ２及びＣ４については、ワード線ＷＬ２に電源電圧ＶＤＤを印加しないので、メモリセルＣ２及びＣ４のＮチャンネル型ＭＯＳトランジスタＮ０１がオンしないためである。メモリセルＣ３については、制御線ＳＬ２０及びＳＬ２１に書込電圧ＶＰを印加しないためである。従って、メモリセルＣ２〜Ｃ４に含まれるアンチヒューズ素子Ｆ０１又はＦ０２が、破壊されることはない。
【００６８】
次に、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリが、情報漏洩に対して強固な耐性を備える理由を説明する。
【００６９】
メモリセルＣ１に１が書き込まれている場合、アンチヒューズ素子Ｆ０１は絶縁破壊され、導通状態である。一方、アンチヒューズ素子Ｆ０２は非導通状態である。このような状態で、不揮発性メモリ１の表面を研磨して、アンチヒューズ素子Ｆ０１及びＦ０２のゲート電極を露出させ、電荷を照射するボルテージコントラスト法を試みたとする。この場合、照射された電荷は、導通状態にあるアンチヒューズ素子Ｆ０１を介して基板に流れ込む。
【００７０】
一方、メモリセルＣ１に０が書き込まれている場合、アンチヒューズ素子Ｆ０１は絶縁破壊されておらず、非導通状態であるが、アンチヒューズ素子Ｆ０２が導通状態である。このような状態で、アンチヒューズ素子Ｆ０１及びＦ０２のゲート電極に電荷を照射しても、照射された電荷はアンチヒューズ素子Ｆ０２を介して基板に流れ込む。
【００７１】
このように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに対して、ボルテージコントラスト法を用いた記憶データの解析を試みても、照射された電荷がゲート電極に蓄積することはないので、記憶データの解析はできない。
【００７２】
以上のように、２つのアンチヒューズ素子を備える不揮発性メモリにあっては、１つのアンチヒューズ素子の状態（導通状態又は非導通状態）で、記憶データを表現し、他のアンチヒューズ素子をダミー素子として用いている。
【００７３】
「読み出し方法１」
次に、メモリセルＣ１からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。
【００７４】
先行出願１には、電位によって記憶データの読み出しを行う方法が開示されているが、本実施形態では、各制御線に流れる電流によって記憶データの読み出しを可能にする検出回路及び読み出し方法を説明する。
【００７５】
図６は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【００７６】
メモリセルＣ１からデータを読み出す際には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１のゲートと接続されているワード線ＷＬ１に電源電圧ＶＤＤを印加する。ゲートに電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態になり、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオンしている状態で、ビット線ＢＬ１に接地電圧ＶＳＳを印加する。さらに、制御線ＳＬ１０に、電源電圧ＶＤＤよりも低電圧である読出電圧ＶＭを印加すると共に、制御線ＳＬ１１に接地電圧ＶＳＳを印加する。
【００７７】
その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に印加される電圧は０Ｖである。従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）により、ビット線ＢＬ１に流れ込む電流値が異なる。
【００７８】
より具体的には、メモリセルＣ１に書き込まれたデータが１である場合には、アンチヒューズ素子Ｆ０１が導通状態、アンチヒューズ素子Ｆ０２が非導通状態である。この場合には、制御線ＳＬ１０に読出電圧ＶＭを印加しているため、導通状態のアンチヒューズ素子Ｆ０１を経由して、ビット線ＢＬ１に電流が流れ込む。
【００７９】
一方、メモリセルＣ１に書き込まれたデータが０である場合には、アンチヒューズ素子Ｆ０１が非導通状態、アンチヒューズ素子Ｆ０２が導通状態である。この場合には、制御線ＳＬ１０に読出電圧ＶＭを印加したとしても、アンチヒューズ素子Ｆ０１が非導通状態であるため、アンチヒューズ素子Ｆ０１を経由して、ビット線ＢＬ１に電流は流れない。
【００８０】
また、アンチヒューズ素子Ｆ０２の両端に電位差は生じていないので、アンチヒューズ素子Ｆ０２を経由して、ビット線ＢＬ１に電流が流れ込むことはない。従って、ビット線ＢＬ１に流れ込む電流値を測定し、測定した電流値と予め定めた閾値と比較することでメモリセルＣ１に書き込まれたデータを読み出すことができる。
【００８１】
より具体的には、測定した電流値が閾値よりも大きい場合には、メモリセルＣ１に書き込まれたデータは１と判断し、閾値よりも小さい場合には０と判断する。
【００８２】
図７は、メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。センスアンプ７０は、電流比較型の差動アンプである。
【００８３】
図７に示すように、ビット線ＢＬ１に流れ込む電流を、センスアンプ７０の非反転入力に入力し、閾値となるリファレンス電流を反転入力に入力する。ビット線ＢＬ１に流れ込む電流が、リファレンス電流（閾値）よりも大きければ、センスアンプ７０の出力はハイレベルとなる。上述のように、メモリセルＣ１に記憶したデータが１の場合にビット線ＢＬ１に流れ込む電流は閾値よりも大きくなるため、センスアンプ７０の出力を不揮発性メモリ１のデータ出力とする。
【００８４】
ビット線ＢＬ１に流れ込む電流が、リファレンス電流（閾値）よりも小さければ、センスアンプ７０の出力はロウレベルとなる。メモリセルＣ１に記憶したデータが０の場合にビット線ＢＬ１に流れ込む電流は閾値よりも小さくなるため、センスアンプ７０の出力を不揮発性メモリ１のデータ出力とする。
【００８５】
以上が、メモリセルＣ１からデータを読み出す際に必要となる検出回路（センスアンプ７０）とデータの読み出し方法についての説明である。
【００８６】
なお、メモリセルＣ１からデータを読み出す際に使用する制御線と電流の測定箇所については、様々な組み合わせが考えられる。以下、その説明をする。
【００８７】
「読み出し方法２」
メモリセルＣ１からデータを読み出す際に、ビット線ＢＬ１に流れ込む電流を測定する方法に代えて、ビット線ＢＬ１から流れ出る電流を測定することで、書き込まれたデータの判別をすることも可能である。
【００８８】
図８は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【００８９】
この場合には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に読出電圧ＶＭを印加すると共に、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に印加される電圧は０Ｖである。従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）によって、ビット線ＢＬ１から流れ出る電流が異なり、メモリセルＣ１に書き込まれたデータの読み出しができる。
【００９０】
「読み出し方法３」
上記の読み出し方法１及び２では、ビット線ＢＬ１に流れる電流によって、メモリセルＣ１に書き込まれたデータを判別する方法について説明した。しかし、制御線ＳＬ１０に流れる電流によってメモリセルＣ１に書き込まれたデータを判別することも可能である。
【００９１】
図６に示すように、制御線ＳＬ１０に読出電圧ＶＭを印加し、ビット線ＢＬ１に接地電圧ＶＳＳを印加した状態を考える。ここで、アンチヒューズ素子Ｆ０１が導通状態であれば、制御線ＳＬ１０から流れる電流は増加し、アンチヒューズ素子Ｆ０１が非導通状態であれば、制御線ＳＬ１０から電流は流れない。なお、制御線ＳＬ１１に読出電圧ＶＭを印加して、アンチヒューズ素子Ｆ０１の状態を検出することも考えられるが、その場合には、制御線ＳＬ１１に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータの判別を行う。
【００９２】
さらに、図８に示すように、ビット線ＢＬ１に読出電圧ＶＭを印加すると共に、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加した状態を考える。ここで、アンチヒューズ素子Ｆ０１が導通状態であれば、制御線ＳＬ１０に流れ込む電流は増加し、アンチヒューズ素子Ｆ０１が非道通状態であれば、制御線ＳＬ１０に電流は流れ込まない。なお、制御線ＳＬ１０に読出電圧ＶＭを印加して、アンチヒューズ素子Ｆ０１の状態を検出することも考えられるが、その場合には、制御線ＳＬ１１に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータの判別を行う。
【００９３】
以上のように、制御線ＳＬ１０（又は、制御線ＳＬ１１）に流れる電流によってメモリセルＣ１に書き込まれたデータを判別することも可能である。
【００９４】
なお、読み出し方法３の場合には、制御線ＳＬ１０又はＳＬ１１をセンスアンプ７０に接続することになる。
【００９５】
以上のように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリ１からのデータ読み出しを、ビット線又は制御線に流れる電流に基づいて行うことができる。データの読み出しを電圧の変化に基づいて行う場合には、プリチャージが必要になるが、ビット線又は制御線に流れる電流に基づいてデータの読み出しを行う場合には、プリチャージが不要であるという利点がある。
【００９６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００９７】
本実施形態では、第１の実施形態とは異なる方法でメモリセルＣ１に書き込まれたデータを読み出す方法を説明する。なお、本実施形態に係る不揮発性メモリ２の構成、及び、メモリセルにデータを書き込む方法については、不揮発性メモリ１と同一である。そのため、図３乃至図５に相当する説明は省略する。
【００９８】
第１の実施形態では、１本の制御線（ビット線ＢＬ１、制御線ＳＬ１０又はＳＬ１１）に流れる電流に基づいてメモリセルＣ１に書き込まれたデータを判別する方法について説明した。本実施形態では、複数の制御線に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータを判別する方法について説明する。
【００９９】
「読み出し方法４」
図９は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１００】
この場合には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に接地電圧ＶＳＳを、制御線ＳＬ１０及びＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その後、制御線ＳＬ１０及びＳＬ１１から流れ出る電流の大小によって、メモリセルＣ１に書き込まれたデータの判別をする。
【０１０１】
メモリセルＣ１に書き込まれたデータが１である場合には、アンチヒューズ素子Ｆ０１が導通状態、アンチヒューズ素子Ｆ０２が非導通状態である。従って、制御線ＳＬ１０から流れ出る電流の方が、制御線ＳＬ１１から流れ出る電流よりも大きい。
【０１０２】
一方、メモリセルＣ１に書き込まれたデータが０である場合には、アンチヒューズ素子Ｆ０１が非導通状態、アンチヒューズ素子Ｆ０２が導通状態である。従って、制御線ＳＬ１０から流れる電流の電流値と、制御線ＳＬ１１から流れる電流の電流値と、の大小は逆転する。
【０１０３】
このように、メモリセルＣ１に記憶されたデータに応じて、制御線ＳＬ１０及びＳＬ１１に流れる電流値の大小が異なる。
【０１０４】
そこで、制御線ＳＬ１０及びＳＬ１１に流れる電流を相補信号とみなし、メモリセルＣ１に記憶されたデータの判別を行う。より具体的には、センスアンプ７０に制御線ＳＬ１０及びＳＬ１１から流れる電流を入力し、センスアンプ７０において、制御線ＳＬ１０及びＳＬ１１から流れる電流の大小を比較する。
【０１０５】
図１０は、メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。図１０に示すように、制御線ＳＬ１０及びＳＬ１１をセンスアンプ７０に接続し、制御線ＳＬ１０及びＳＬ１１に流れる電流の大小から、記憶データの判別を行う。
【０１０６】
「読み出し方法５」
図１１は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１０７】
図１１に示すように、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に読出電圧ＶＭを、制御線ＳＬ１０及びＳＬ１１に接地電圧ＶＳＳを、それぞれ印加する。この場合には、制御線ＳＬ１０及びＳＬ１１に流れ込む電流の大小によって、メモリセルＣ１に記憶されたデータの判別が可能である。その際、図１０に示すように、制御線ＳＬ１０及びＳＬ１１をセンスアンプ７０に接続し、センスアンプ７０に入力する相補信号に基づき、データの判別を行う。
【０１０８】
以上のように、制御線ＳＬ１０及びＳＬ１１に流れる電流の大小により、メモリセルＣ１に書き込まれたデータの判別が可能になる。データの判別に相補信号を使用すると、読出電圧ＶＭ等が変動し、アンチヒューズ素子Ｆ０１及びＦ０２に流れる電流の絶対値が変化したとしても、アンチヒューズ素子Ｆ０１及びＦ０２に流れる電流が、相対的に大きい、又は、相対的に小さい、といった判断は可能なため読み出し動作マージンが大きくなる。
【０１０９】
また、メモリセルＣ１からデータを読み出す際に、ビット線ＢＬ１や制御線ＳＬ１０及びＳＬ１１に流れる電流値と予め定めた閾値と、を比較してデータの判別を行っていないため、周辺温度の変化や経時変化等を考慮して閾値を設定する必要はない。そのため、不揮発性メモリ２の設計が容易になり、設計コストが低減できる。
【０１１０】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【０１１１】
本実施形態に係る不揮発性メモリ３は、不揮発性メモリ１及び２とは異なり、スイッチトランジスタ１００としてＰチャンネル型ＭＯＳトランジスタＰ０１を用いている。なお、本実施形態に係る不揮発性メモリ３の構成については、不揮発性メモリ１及び２と同一である。そのため、図３に相当する説明は省略する。
【０１１２】
図１２は、本実施形態に係るメモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。図１２は、第１の実施形態で説明した図４に相当する。図１２において、図４と同一の構成要素には同一の符号を付し、その説明を省略する。
【０１１３】
図４に示すメモリセルＣ１〜Ｃ４と、図１２に示すメモリセルＣ５〜Ｃ８の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮ０１に代えてＰチャンネル型ＭＯＳトランジスタＰ０１をスイッチトランジスタ１００として用いる点である。従って、メモリセルＣ１〜Ｃ４と、メモリセルＣ５〜Ｃ８では、動作電圧のレベルが逆転する。
【０１１４】
以下、メモリセルＣ５に対してデータを書き込む方法とデータを読み出す方法について説明する。
【０１１５】
「書き込み方法２」
図１３は、メモリセルＣ５にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが１である場合は、アンチヒューズ素子Ｆ０１が導通状態を意味し、メモリセルに書き込むデータが０である場合は、アンチヒューズ素子Ｆ０２が導通状態を意味するものとする。なお、本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。
【０１１６】
メモリセルＣ５にデータを書き込む際には、メモリセルＣ５に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１のゲートと接続されているワード線ＷＬ１に接地電圧ＶＳＳを印加する。ゲートに接地電圧ＶＳＳが印加されたＰチャンネル型ＭＯＳトランジスタＰ０１はオン状態になり、Ｐチャンネル型ＭＯＳトランジスタＰ０１がオンしている状態で、ビット線ＢＬ１に書込電圧ＶＰを印加する。
【０１１７】
メモリセルＣ５に書き込むデータが１である場合には、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端には、書込電圧ＶＰが印加される。アンチヒューズ素子Ｆ０２の両端には、電圧（ＶＰ−ＶＮ）が印加される。なお、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する理由は、アンチヒューズ素子Ｆ０１へのデータ書き込み後、アンチヒューズ素子Ｆ０２の端子間に高電圧が加わることによる誤書込みを防止するためである。
【０１１８】
この際、書込電圧ＶＰがアンチヒューズ素子Ｆ０１の破壊電圧よりも高電圧であれば、アンチヒューズ素子Ｆ０１の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子Ｆ０２には書込電圧ＶＰよりも低電圧である電圧（ＶＰ−ＶＮ）が印加されるため、アンチヒューズ素子Ｆ０２の状態は変化しない。以上が、メモリセルＣ５に書き込みデータとして１を書き込む際の方法である。
【０１１９】
メモリセルＣ５に書き込むデータが０である場合には、制御線（ＳＬ１０、ＳＬ１１）に印加する電圧を逆にする（ＳＬ１０には電圧ＶＮ、ＳＬ１１には接地電圧ＶＳＳを印加する）。なお、メモリセルＣ５にデータを書き込む際に、メモリセルＣ６〜Ｃ８の状態に変化が起きることはない。また、ワード線ＷＬ２に書込電圧ＶＰを印加する理由は、メモリセルＣ６のＰチャンネル型トランジスタＰ０１が導通することを防止するためである。即ち、メモリセルＣ６のアンチヒューズ素子Ｆ０１及びＦ０２に電圧が印加されることによる劣化を防止する。同様に、ビット線ＢＬ２に接地電圧ＶＳＳを印加する理由は、メモリセルＣ７のＰチャンネル型トランジスタＰ０１が導通することを防止するためである。この場合も、メモリセルＣ７のアンチヒューズ素子Ｆ０１及びＦ０２に電圧が印加されることによる劣化を防止する。
【０１２０】
「読み出し方法６」
次に、メモリセルＣ５からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。
【０１２１】
図１４は、メモリセルＣ５からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１２２】
メモリセルＣ５からデータを読み出す際には、メモリセルＣ５に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１のゲートと接続されているワード線ＷＬ１に接地電圧ＶＳＳを印加する。ゲートに接地電圧ＶＳＳが印加されたＰチャンネル型ＭＯＳトランジスタＰ０１はオン状態になり、Ｐチャンネル型ＭＯＳトランジスタＰ０１がオンしている状態で、ビット線ＢＬ１に読出電圧ＶＭを印加する。さらに、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に電位差はない。
【０１２３】
従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）により、ビット線ＢＬ１に流れ込む電流値が異なる。このビット線ＢＬ１に流れる電流に基づいて、書き込みデータの判別を行う。ビット線ＢＬ１に流れる電流に基づいて、書き込みデータを判別するためのセンスアンプ７０については、第１の実施形態における説明と相違する点はないので、以降の説明は省略する。
【０１２４】
なお、本実施形態においては、第１の実施形態で説明した読み出し方法１に相当する読み出し方法６に限り説明した。しかし、読み出し方法はこれに限定されるものではなく、読み出し方法２〜５に相当する方法も用いることができるのは勿論である。
【０１２５】
このように、スイッチトランジスタ１００にＰチャンネル型ＭＯＳトランジスタを使用する場合であっても、電流検出によって、書き込みデータの読み出しができる。
【０１２６】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２７】
１〜３ 不揮発性メモリ
１０ 制御回路
２０ アドレスバッファ
３０ メモリセルアレイ
４０ ロウデコーダ
５０ カラムデコーダ
６０ ライトアンプ
７０ センスアンプ
１００ スイッチトランジスタ
２００、３００、Ｆ０１、Ｆ０２ アンチヒューズ素子
Ｃ１〜Ｃ８ メモリセル
ＢＬ、ＢＬ１、ＢＬ２ ビット線
Ｎ０１ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１ Ｐチャンネル型ＭＯＳトランジスタ
ＳＬ１、ＳＬ２、ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１ 制御線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
【技術分野】
【０００１】
本発明は、不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法に関する。特に、メモリセルにアンチヒューズ素子を用いた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源供給が行われていない場合でも、データを保持できる記憶装置である。そのため、電気製品のプログラムやパラメータなどの記憶に用いられる。このような不揮発性メモリには、データの書き換えが一度に限定されるプログラマブル読み取り専用メモリ（ＰＲＯＭ）が存在する。ＰＲＯＭには、ワード線とビット線の交点に不揮発性記憶素子が配置される。不揮発性記憶素子には、配線を溶融により切断するヒューズ素子が用いられる場合が多い。
【０００３】
上述のように、不揮発性メモリにはプログラム等が記憶されることが多く、これらの情報は、不揮発性メモリを使用する事業者にとって、競合他社に知られたくない情報である。さらに、近年では、暗号化された情報を復号する際の鍵のような極めて高い秘匿性を要求される情報が、不揮発性メモリに記憶される場面が増えている。そのため、不揮発性メモリには、記憶データの解析が困難であるという側面が要求される。
【０００４】
ここで、メモリセルにヒューズ素子を備えた不揮発性メモリには、ヒューズ素子の接続又は切断が画像処理によって解析可能であるという問題がある。即ち、画像処理によって、不揮発性メモリの記憶データの解析が可能である。
【０００５】
そこで、メモリセルにアンチヒューズ素子を備えた不揮発性メモリが、特許文献１において提案されている。特許文献１で開示された不揮発性メモリは、記憶データの解析に対する耐性を向上させた不揮発性メモリである。特許文献１で開示された不揮発性メモリは、書き込みデータの記憶に、ＭＯＳトランジスタのゲート絶縁膜が破壊されているか否かを利用する。メモリセルにアンチヒューズ素子を含む不揮発性メモリであれば、適切な条件でゲート絶縁膜を破壊することで、画像処理による記憶データの解析を防止できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１５６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
上述のように、メモリセルにアンチヒューズ素子を含む不揮発性メモリであれば、画像処理による記憶データの解析を防止できる。しかし、このような不揮発性メモリであっても、ボルテージコントラスト法を用いるなどして、ゲート電極に電荷を照射し、ゲート電極に電荷が蓄積するか否かを検出することによって記憶データの解析ができてしまう。
【０００９】
そこで、本願と同一の出願人により、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリが提案された（特願２０１０−１８３６６７号；以下、先行出願１とする）。
【００１０】
図２は、先行出願１で開示された不揮発性メモリの構成を示す図である。
【００１１】
図２に示す不揮発性メモリのメモリセルは、スイッチトランジスタ１００と、アンチヒューズ素子２００及び３００から構成されている。
【００１２】
スイッチトランジスタ１００のゲートがワード線ＷＬに接続され、ドレインはビット線ＢＬに接続されている。さらに、ソースがアンチヒューズ素子２００及び３００の一端に接続されている。また、アンチヒューズ素子２００及び３００の他の一端は、制御線ＳＬ１及びＳＬ２に接続されている。
【００１３】
図２に示す不揮発性メモリのメモリセルにデータを書き込む際には、アンチヒューズ素子２００又は３００のいずれかの絶縁膜を破壊する。絶縁膜が破壊されたアンチヒューズ素子２００又は３００は、導通状態になる。図２に示す不揮発性メモリでは、アンチヒューズ素子２００又は３００の状態（導通状態、非導通状態）と、記憶データ（１又は０）を関連付けている。
【００１４】
図２に示す不揮発性メモリは、記憶データ（アンチヒューズ素子の導通非導通）に関わらず、アンチヒューズ素子２００及び３００のゲート電極に電荷を照射しても、ゲート電極に電荷が蓄積することはない。記憶データに関わらず、照射された電荷は基板に流れ出てしまうためである。従って、ボルテージコントラスト法を用いて、記憶データを解析することはできない。なお、図２に示す不揮発性メモリにデータを書き込む方法及び電荷を照射してもゲート電極に電荷が蓄積しない理由については後述する。
【００１５】
このように、同一の出願人から、情報漏洩に対してより強固な耐性を備える不揮発性メモリが提供された。しかし、このようなメモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願１において開示されていない。これが、本発明を完成させるに至った動機である。
【００１６】
そのため、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。
【課題を解決するための手段】
【００１７】
本発明の第１の視点によれば、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、前記第１及び第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、を備える不揮発性メモリが提供される。
【００１８】
本発明の第２の視点によれば、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第１の工程と、前記ビット線、第１及び第２の制御線に印加する電圧を切り替え、前記第１又は第２のアンチヒューズ素子に流れる電流を変化させる第２の工程と、前記第１又は第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第３の工程と、を含む不揮発性メモリからのデータ読み出し方法が提供される。
【発明の効果】
【００１９】
本発明の各視点によれば、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、提供される。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】先行出願１で開示された不揮発性メモリの構成を示す図である。
【図３】本発明の第１の実施形態に係る不揮発性メモリ１の全体構成の一例を示す図である。
【図４】メモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。
【図５】メモリセルＣ１にデータを書き込む際の各制御線の状態の一例を示す図である。
【図６】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図７】メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。
【図８】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図９】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図１０】メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。
【図１１】メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【図１２】本発明の第３の実施形態に係るメモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。
【図１３】メモリセルＣ５にデータを書き込む際の各制御線の状態の一例を示す図である。
【図１４】メモリセルＣ５からデータを読み出す際の各制御線の状態の一例を示す図である。
【発明を実施するための形態】
【００２１】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２２】
上述のように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに記憶されたデータを、電流を用いて読み出す方法、特に、読み出し動作の際の動作マージンを向上させる読み出し方法については、先行出願１において開示されていない。そのため、２つのアンチヒューズ素子を備えるメモリセルから、電流検出によるデータの出力を可能にするセンスアンプを備えた不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法が、望まれる。
【００２３】
そこで、一例として図１に示す不揮発性メモリを提供する。図１に示す不揮発性メモリは、一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、一端が、第１の方向に配線された第２の制御線に接続され、他の一端が、第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、第１及び第２のアンチヒューズ素子が共通接続された共通端子と、第１の方向に配線されたビット線との間に接続され、第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、第１及び第２のアンチヒューズ素子に流れる電流に基づいて、メモリセルに記憶されたデータを出力するセンスアンプと、を備えている。
【００２４】
図１に示す不揮発性メモリは、各メモリセルを選択するために、複数の制御線（ワード線、ビット線、第１及び第２の制御線）を使用する。この複数の制御線に対して、読出電圧を印加する制御線と電流検出を行う制御線を適宜組み合わせることで、メモリセルに記憶されたデータの出力を可能にする。
【００２５】
より具体的には、データがプログラムされた状態の第１又は第２のアンチヒューズ素子は、いずれかが導通し、他のアンチヒューズ素子は非導通である。導通しているアンチヒューズ素子の両端に電位差が存在すれば、電流が流れるが、非導通のアンチヒューズ素子では、両端に電位差が存在しても電流が流れない。このように、アンチヒューズ素子の状態に依存する電流値をデータの検出に利用する。即ち、アンチヒューズ素子の導通非導通をデータの１又は０に対応させ、アンチヒューズ素子の導通非導通によって異なる電流値に基づいて、メモリセルが記憶しているデータを判別する。
【００２６】
本発明において下記の形態が可能である。
【００２７】
［形態１］上記第１の視点に係る不揮発性メモリのとおり。
【００２８】
［形態２］前記不揮発性メモリは、外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第１及び第２の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、を備え、前記選択したメモリセルにデータを書き込む際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第１又は第２のアンチヒューズ素子のいずれかをプログラムすることが好ましい。
【００２９】
［形態３］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することが好ましい。
【００３０】
［形態４］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００３１】
［形態５］前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３２】
［形態６］前記センスアンプは、前記選択したメモリセルに対応した前記第１又は第２の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３３】
［形態７］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００３４】
［形態８］前記不揮発性メモリは、前記選択したメモリセルからデータを読み出す際に、前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧とは異なる電圧を印加することが好ましい。
【００３５】
［形態９］前記センスアンプは、前記選択したメモリセルに対応した前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力することが好ましい。
【００３６】
［形態１０］前記第１及び第２のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化することが好ましい。
【００３７】
［形態１１］前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧であることが好ましい。
【００３８】
［形態１２］前記スイッチトランジスタは、Ｎチャンネル型ＭＯＳトランジスタ、又は、Ｐチャンネル型ＭＯＳトランジスタのいずれかであることが好ましい。
【００３９】
［形態１３］上記第２の視点に係る不揮発性メモリからのデータ読み出し方法のとおり。
【００４０】
［形態１４］前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加することが好ましい。
【００４１】
［形態１５］前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４２】
［形態１６］前記第３の工程は、前記ビット線、前記第１又は第２の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定めることが好ましい。
【００４３】
［形態１７］前記第２の工程は、前記第１及び第２の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４４】
［形態１８］前記第２の工程は、前記ビット線に、読出電圧を印加すると共に、前記第１及び第２の制御線に、前記読出電圧とは異なる電圧を印加することが好ましい。
【００４５】
［形態１９］前記第３の工程は、前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定めることが好ましい。
【００４６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４７】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４８】
図３は、本発明の第１の実施形態に係る不揮発性メモリ１の全体構成の一例を示す図である。
【００４９】
不揮発性メモリ１は、制御回路１０と、アドレスバッファ２０と、メモリセルアレイ３０と、ロウデコーダ４０と、カラムデコーダ５０と、ライトアンプ６０と、センスアンプ７０から構成されている。
【００５０】
不揮発性メモリ１に対するコマンドは、制御回路１０が受け付ける。制御回路１０は、チップイネーブル信号ＣＳやライトイネーブル信号ＷＥ等に基づいて、データの書き込み動作及び読み出し動作を制御する。制御回路１０は、アドレスバッファ２０、ライトアンプ６０及びセンスアンプ７０に対して制御信号を出力する。
【００５１】
不揮発性メモリ１に対して発行されたアドレス信号は、アドレスバッファ２０に入力される。さらに、アドレスバッファ２０から、ロウデコーダ４０及びカラムデコーダ５０に対してアドレス信号が出力される。
【００５２】
ロウデコーダ４０及びカラムデコーダ５０は、アドレス信号をデコードし、メモリセルアレイ３０に含まれるワード線ＷＬやビット線ＢＬ等を制御することで、メモリセルにアクセスする。メモリセルアレイ３０の構成については後述する。
【００５３】
不揮発性メモリ１に入力された書き込みデータは、ライトアンプ６０で増幅され、カラムデコーダ５０で選択されたメモリセルに書き込まれる。メモリセルに書き込まれたデータは、カラムデコーダ５０で選択され、センスアンプ７０を介して不揮発性メモリ１の外部に出力される。なお、不揮発性メモリ１の内部で使用する内部電源生成回路等の周辺回路についての説明は省略する。
【００５４】
次に、メモリセルアレイ３０の構成について説明する。
【００５５】
図４は、メモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。図４には、メモリセルＣ１〜Ｃ４が示されている。
【００５６】
メモリセルＣ１〜Ｃ４に対するデータの書き込み及び読み込みは、ワード線（ＷＬ１、ＷＬ２）、ビット線（ＢＬ１、ＢＬ２）、制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）を適宜使用して行う。具体的には、ロウデコーダ４０がワード線（ＷＬ１、ＷＬ２）を制御する。カラムデコーダ５０が、ビット線ＢＬ（ＢＬ１、ＢＬ２）及び制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）を制御する。なお、ビット線（ＢＬ１、ＢＬ２）及び制御線（ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１）は、ワード線（ＷＬ１、ＷＬ２）に直交する方向に配線されている。
【００５７】
メモリセルＣ１〜Ｃ４は、それぞれ、Ｎチャンネル型ＭＯＳトランジスタＮ０１と、アンチヒューズ素子Ｆ０１及びＦ０２から構成されている。メモリセルＣ１〜Ｃ４は、同一構造である。そのため、メモリセルＣ１についての説明を行い、メモリセルＣ２〜Ｃ４についての説明は省略する。
【００５８】
Ｎチャンネル型ＭＯＳトランジスタＮ０１は、上述のスイッチトランジスタ１００に相当する。Ｎチャンネル型ＭＯＳトランジスタＮ０１のゲートはワード線ＷＬ１に接続され、ドレインはビット線ＢＬ１に接続されている。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースがアンチヒューズ素子Ｆ０１及びＦ０２の一端に接続されている。
【００５９】
本実施形態においては、アンチヒューズ素子Ｆ０１及びＦ０２は、ＭＯＳトランジスタ型の素子であり、ゲートとチャンネル間に存在する絶縁膜により構成するものとする。なお、アンチヒューズ素子Ｆ０１及びＦ０２は、初期状態において非導通であって、電圧を加えることで、導通する素子であれば、ＭＯＳトランジスタのゲート絶縁膜に限定されない。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルに使用されるセル容量等であっても良い。さらに、ＭＯＳトランジスタのゲート電極の組み合わせとしては、ポリシリ対ポリシリ、ポリシリ対金属、金属対金属等が考えられる。
【００６０】
アンチヒューズ素子Ｆ０１及びＦ０２の一端は、Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースに接続されており、アンチヒューズ素子Ｆ０１及びＦ０２の他の一端は、それぞれ、制御線ＳＬ１０及びＳＬ１１に接続されている。
【００６１】
「書き込み方法１」
次に、メモリセルＣ１に対してデータを書き込む際の方法について説明する。
【００６２】
図５は、メモリセルＣ１にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが１である場合は、アンチヒューズ素子Ｆ０１が導通状態を意味し、メモリセルに書き込むデータが０である場合は、アンチヒューズ素子Ｆ０２が導通状態を意味するものとする。本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。
【００６３】
メモリセルＣ１にデータを書き込む際には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１のゲートと接続されているワード線ＷＬ１に電源電圧ＶＤＤを印加する。ゲートに電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態になり、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオンしている状態で、ビット線ＢＬ１に接地電圧ＶＳＳを印加する。
【００６４】
メモリセルＣ１に書き込むデータが１である場合には、制御線ＳＬ１０に、電源電圧ＶＤＤよりも高電圧である書込電圧ＶＰを印加すると共に、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する。その結果、アンチヒューズ素子Ｆ０１の両端には、書込電圧ＶＰが印加される。アンチヒューズ素子Ｆ０２の両端には、電圧ＶＮが印加される。なお、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する理由は、アンチヒューズ素子Ｆ０１へのデータ書き込み後、アンチヒューズ素子Ｆ０２の端子間に高電圧が加わることによる誤書込みを防止するためである。
【００６５】
この際、書込電圧ＶＰがアンチヒューズ素子Ｆ０１の破壊電圧よりも高電圧であれば、アンチヒューズ素子Ｆ０１の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子Ｆ０２の両端には、電圧ＶＮが印加されるが、電圧ＶＮは書込電圧ＶＰよりも低電圧であるため、アンチヒューズ素子Ｆ０２の状態は変化しない。以上が、メモリセルＣ１に書き込みデータとして１を書き込む際の方法である。
【００６６】
メモリセルＣ１に書き込みデータが０である場合には、制御線（ＳＬ１０、ＳＬ１１）に印加する電圧を逆にする（ＳＬ１０には電圧ＶＮ、ＳＬ１１には書込電圧ＶＰを印加する）。その結果、アンチヒューズ素子Ｆ０１は非導通状態のままであり、アンチヒューズ素子Ｆ０２は導通状態となる。
【００６７】
なお、メモリセルＣ１にデータを書き込む際に、メモリセルＣ２〜Ｃ４に含まれるアンチヒューズ素子Ｆ０１及びＦ０２の状態が変化することはない。メモリセルＣ２及びＣ４については、ワード線ＷＬ２に電源電圧ＶＤＤを印加しないので、メモリセルＣ２及びＣ４のＮチャンネル型ＭＯＳトランジスタＮ０１がオンしないためである。メモリセルＣ３については、制御線ＳＬ２０及びＳＬ２１に書込電圧ＶＰを印加しないためである。従って、メモリセルＣ２〜Ｃ４に含まれるアンチヒューズ素子Ｆ０１又はＦ０２が、破壊されることはない。
【００６８】
次に、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリが、情報漏洩に対して強固な耐性を備える理由を説明する。
【００６９】
メモリセルＣ１に１が書き込まれている場合、アンチヒューズ素子Ｆ０１は絶縁破壊され、導通状態である。一方、アンチヒューズ素子Ｆ０２は非導通状態である。このような状態で、不揮発性メモリ１の表面を研磨して、アンチヒューズ素子Ｆ０１及びＦ０２のゲート電極を露出させ、電荷を照射するボルテージコントラスト法を試みたとする。この場合、照射された電荷は、導通状態にあるアンチヒューズ素子Ｆ０１を介して基板に流れ込む。
【００７０】
一方、メモリセルＣ１に０が書き込まれている場合、アンチヒューズ素子Ｆ０１は絶縁破壊されておらず、非導通状態であるが、アンチヒューズ素子Ｆ０２が導通状態である。このような状態で、アンチヒューズ素子Ｆ０１及びＦ０２のゲート電極に電荷を照射しても、照射された電荷はアンチヒューズ素子Ｆ０２を介して基板に流れ込む。
【００７１】
このように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリに対して、ボルテージコントラスト法を用いた記憶データの解析を試みても、照射された電荷がゲート電極に蓄積することはないので、記憶データの解析はできない。
【００７２】
以上のように、２つのアンチヒューズ素子を備える不揮発性メモリにあっては、１つのアンチヒューズ素子の状態（導通状態又は非導通状態）で、記憶データを表現し、他のアンチヒューズ素子をダミー素子として用いている。
【００７３】
「読み出し方法１」
次に、メモリセルＣ１からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。
【００７４】
先行出願１には、電位によって記憶データの読み出しを行う方法が開示されているが、本実施形態では、各制御線に流れる電流によって記憶データの読み出しを可能にする検出回路及び読み出し方法を説明する。
【００７５】
図６は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【００７６】
メモリセルＣ１からデータを読み出す際には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１のゲートと接続されているワード線ＷＬ１に電源電圧ＶＤＤを印加する。ゲートに電源電圧ＶＤＤが印加されたＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態になり、Ｎチャンネル型ＭＯＳトランジスタＮ０１がオンしている状態で、ビット線ＢＬ１に接地電圧ＶＳＳを印加する。さらに、制御線ＳＬ１０に、電源電圧ＶＤＤよりも低電圧である読出電圧ＶＭを印加すると共に、制御線ＳＬ１１に接地電圧ＶＳＳを印加する。
【００７７】
その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に印加される電圧は０Ｖである。従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）により、ビット線ＢＬ１に流れ込む電流値が異なる。
【００７８】
より具体的には、メモリセルＣ１に書き込まれたデータが１である場合には、アンチヒューズ素子Ｆ０１が導通状態、アンチヒューズ素子Ｆ０２が非導通状態である。この場合には、制御線ＳＬ１０に読出電圧ＶＭを印加しているため、導通状態のアンチヒューズ素子Ｆ０１を経由して、ビット線ＢＬ１に電流が流れ込む。
【００７９】
一方、メモリセルＣ１に書き込まれたデータが０である場合には、アンチヒューズ素子Ｆ０１が非導通状態、アンチヒューズ素子Ｆ０２が導通状態である。この場合には、制御線ＳＬ１０に読出電圧ＶＭを印加したとしても、アンチヒューズ素子Ｆ０１が非導通状態であるため、アンチヒューズ素子Ｆ０１を経由して、ビット線ＢＬ１に電流は流れない。
【００８０】
また、アンチヒューズ素子Ｆ０２の両端に電位差は生じていないので、アンチヒューズ素子Ｆ０２を経由して、ビット線ＢＬ１に電流が流れ込むことはない。従って、ビット線ＢＬ１に流れ込む電流値を測定し、測定した電流値と予め定めた閾値と比較することでメモリセルＣ１に書き込まれたデータを読み出すことができる。
【００８１】
より具体的には、測定した電流値が閾値よりも大きい場合には、メモリセルＣ１に書き込まれたデータは１と判断し、閾値よりも小さい場合には０と判断する。
【００８２】
図７は、メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。センスアンプ７０は、電流比較型の差動アンプである。
【００８３】
図７に示すように、ビット線ＢＬ１に流れ込む電流を、センスアンプ７０の非反転入力に入力し、閾値となるリファレンス電流を反転入力に入力する。ビット線ＢＬ１に流れ込む電流が、リファレンス電流（閾値）よりも大きければ、センスアンプ７０の出力はハイレベルとなる。上述のように、メモリセルＣ１に記憶したデータが１の場合にビット線ＢＬ１に流れ込む電流は閾値よりも大きくなるため、センスアンプ７０の出力を不揮発性メモリ１のデータ出力とする。
【００８４】
ビット線ＢＬ１に流れ込む電流が、リファレンス電流（閾値）よりも小さければ、センスアンプ７０の出力はロウレベルとなる。メモリセルＣ１に記憶したデータが０の場合にビット線ＢＬ１に流れ込む電流は閾値よりも小さくなるため、センスアンプ７０の出力を不揮発性メモリ１のデータ出力とする。
【００８５】
以上が、メモリセルＣ１からデータを読み出す際に必要となる検出回路（センスアンプ７０）とデータの読み出し方法についての説明である。
【００８６】
なお、メモリセルＣ１からデータを読み出す際に使用する制御線と電流の測定箇所については、様々な組み合わせが考えられる。以下、その説明をする。
【００８７】
「読み出し方法２」
メモリセルＣ１からデータを読み出す際に、ビット線ＢＬ１に流れ込む電流を測定する方法に代えて、ビット線ＢＬ１から流れ出る電流を測定することで、書き込まれたデータの判別をすることも可能である。
【００８８】
図８は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【００８９】
この場合には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に読出電圧ＶＭを印加すると共に、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に印加される電圧は０Ｖである。従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）によって、ビット線ＢＬ１から流れ出る電流が異なり、メモリセルＣ１に書き込まれたデータの読み出しができる。
【００９０】
「読み出し方法３」
上記の読み出し方法１及び２では、ビット線ＢＬ１に流れる電流によって、メモリセルＣ１に書き込まれたデータを判別する方法について説明した。しかし、制御線ＳＬ１０に流れる電流によってメモリセルＣ１に書き込まれたデータを判別することも可能である。
【００９１】
図６に示すように、制御線ＳＬ１０に読出電圧ＶＭを印加し、ビット線ＢＬ１に接地電圧ＶＳＳを印加した状態を考える。ここで、アンチヒューズ素子Ｆ０１が導通状態であれば、制御線ＳＬ１０から流れる電流は増加し、アンチヒューズ素子Ｆ０１が非導通状態であれば、制御線ＳＬ１０から電流は流れない。なお、制御線ＳＬ１１に読出電圧ＶＭを印加して、アンチヒューズ素子Ｆ０１の状態を検出することも考えられるが、その場合には、制御線ＳＬ１１に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータの判別を行う。
【００９２】
さらに、図８に示すように、ビット線ＢＬ１に読出電圧ＶＭを印加すると共に、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加した状態を考える。ここで、アンチヒューズ素子Ｆ０１が導通状態であれば、制御線ＳＬ１０に流れ込む電流は増加し、アンチヒューズ素子Ｆ０１が非道通状態であれば、制御線ＳＬ１０に電流は流れ込まない。なお、制御線ＳＬ１０に読出電圧ＶＭを印加して、アンチヒューズ素子Ｆ０１の状態を検出することも考えられるが、その場合には、制御線ＳＬ１１に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータの判別を行う。
【００９３】
以上のように、制御線ＳＬ１０（又は、制御線ＳＬ１１）に流れる電流によってメモリセルＣ１に書き込まれたデータを判別することも可能である。
【００９４】
なお、読み出し方法３の場合には、制御線ＳＬ１０又はＳＬ１１をセンスアンプ７０に接続することになる。
【００９５】
以上のように、メモリセルに２つのアンチヒューズ素子を備える不揮発性メモリ１からのデータ読み出しを、ビット線又は制御線に流れる電流に基づいて行うことができる。データの読み出しを電圧の変化に基づいて行う場合には、プリチャージが必要になるが、ビット線又は制御線に流れる電流に基づいてデータの読み出しを行う場合には、プリチャージが不要であるという利点がある。
【００９６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００９７】
本実施形態では、第１の実施形態とは異なる方法でメモリセルＣ１に書き込まれたデータを読み出す方法を説明する。なお、本実施形態に係る不揮発性メモリ２の構成、及び、メモリセルにデータを書き込む方法については、不揮発性メモリ１と同一である。そのため、図３乃至図５に相当する説明は省略する。
【００９８】
第１の実施形態では、１本の制御線（ビット線ＢＬ１、制御線ＳＬ１０又はＳＬ１１）に流れる電流に基づいてメモリセルＣ１に書き込まれたデータを判別する方法について説明した。本実施形態では、複数の制御線に流れる電流に基づいて、メモリセルＣ１に書き込まれたデータを判別する方法について説明する。
【００９９】
「読み出し方法４」
図９は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１００】
この場合には、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に接地電圧ＶＳＳを、制御線ＳＬ１０及びＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その後、制御線ＳＬ１０及びＳＬ１１から流れ出る電流の大小によって、メモリセルＣ１に書き込まれたデータの判別をする。
【０１０１】
メモリセルＣ１に書き込まれたデータが１である場合には、アンチヒューズ素子Ｆ０１が導通状態、アンチヒューズ素子Ｆ０２が非導通状態である。従って、制御線ＳＬ１０から流れ出る電流の方が、制御線ＳＬ１１から流れ出る電流よりも大きい。
【０１０２】
一方、メモリセルＣ１に書き込まれたデータが０である場合には、アンチヒューズ素子Ｆ０１が非導通状態、アンチヒューズ素子Ｆ０２が導通状態である。従って、制御線ＳＬ１０から流れる電流の電流値と、制御線ＳＬ１１から流れる電流の電流値と、の大小は逆転する。
【０１０３】
このように、メモリセルＣ１に記憶されたデータに応じて、制御線ＳＬ１０及びＳＬ１１に流れる電流値の大小が異なる。
【０１０４】
そこで、制御線ＳＬ１０及びＳＬ１１に流れる電流を相補信号とみなし、メモリセルＣ１に記憶されたデータの判別を行う。より具体的には、センスアンプ７０に制御線ＳＬ１０及びＳＬ１１から流れる電流を入力し、センスアンプ７０において、制御線ＳＬ１０及びＳＬ１１から流れる電流の大小を比較する。
【０１０５】
図１０は、メモリセルＣ１から記憶データを読み出す際に用いるセンスアンプ７０の接続の一例を示す図である。図１０に示すように、制御線ＳＬ１０及びＳＬ１１をセンスアンプ７０に接続し、制御線ＳＬ１０及びＳＬ１１に流れる電流の大小から、記憶データの判別を行う。
【０１０６】
「読み出し方法５」
図１１は、メモリセルＣ１からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１０７】
図１１に示すように、メモリセルＣ１に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１をオン状態とした後に、ビット線ＢＬ１に読出電圧ＶＭを、制御線ＳＬ１０及びＳＬ１１に接地電圧ＶＳＳを、それぞれ印加する。この場合には、制御線ＳＬ１０及びＳＬ１１に流れ込む電流の大小によって、メモリセルＣ１に記憶されたデータの判別が可能である。その際、図１０に示すように、制御線ＳＬ１０及びＳＬ１１をセンスアンプ７０に接続し、センスアンプ７０に入力する相補信号に基づき、データの判別を行う。
【０１０８】
以上のように、制御線ＳＬ１０及びＳＬ１１に流れる電流の大小により、メモリセルＣ１に書き込まれたデータの判別が可能になる。データの判別に相補信号を使用すると、読出電圧ＶＭ等が変動し、アンチヒューズ素子Ｆ０１及びＦ０２に流れる電流の絶対値が変化したとしても、アンチヒューズ素子Ｆ０１及びＦ０２に流れる電流が、相対的に大きい、又は、相対的に小さい、といった判断は可能なため読み出し動作マージンが大きくなる。
【０１０９】
また、メモリセルＣ１からデータを読み出す際に、ビット線ＢＬ１や制御線ＳＬ１０及びＳＬ１１に流れる電流値と予め定めた閾値と、を比較してデータの判別を行っていないため、周辺温度の変化や経時変化等を考慮して閾値を設定する必要はない。そのため、不揮発性メモリ２の設計が容易になり、設計コストが低減できる。
【０１１０】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【０１１１】
本実施形態に係る不揮発性メモリ３は、不揮発性メモリ１及び２とは異なり、スイッチトランジスタ１００としてＰチャンネル型ＭＯＳトランジスタＰ０１を用いている。なお、本実施形態に係る不揮発性メモリ３の構成については、不揮発性メモリ１及び２と同一である。そのため、図３に相当する説明は省略する。
【０１１２】
図１２は、本実施形態に係るメモリセルアレイ３０の内部の一部を拡大した際の一例を示す図である。図１２は、第１の実施形態で説明した図４に相当する。図１２において、図４と同一の構成要素には同一の符号を付し、その説明を省略する。
【０１１３】
図４に示すメモリセルＣ１〜Ｃ４と、図１２に示すメモリセルＣ５〜Ｃ８の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮ０１に代えてＰチャンネル型ＭＯＳトランジスタＰ０１をスイッチトランジスタ１００として用いる点である。従って、メモリセルＣ１〜Ｃ４と、メモリセルＣ５〜Ｃ８では、動作電圧のレベルが逆転する。
【０１１４】
以下、メモリセルＣ５に対してデータを書き込む方法とデータを読み出す方法について説明する。
【０１１５】
「書き込み方法２」
図１３は、メモリセルＣ５にデータを書き込む際の各制御線の状態の一例を示す図である。なお、以下の説明においては、メモリセルに書き込むデータが１である場合は、アンチヒューズ素子Ｆ０１が導通状態を意味し、メモリセルに書き込むデータが０である場合は、アンチヒューズ素子Ｆ０２が導通状態を意味するものとする。なお、本定義を相互に入れ替えても、以下に説明する書き込み動作及び読み込み動作が可能であることは勿論である。
【０１１６】
メモリセルＣ５にデータを書き込む際には、メモリセルＣ５に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１のゲートと接続されているワード線ＷＬ１に接地電圧ＶＳＳを印加する。ゲートに接地電圧ＶＳＳが印加されたＰチャンネル型ＭＯＳトランジスタＰ０１はオン状態になり、Ｐチャンネル型ＭＯＳトランジスタＰ０１がオンしている状態で、ビット線ＢＬ１に書込電圧ＶＰを印加する。
【０１１７】
メモリセルＣ５に書き込むデータが１である場合には、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端には、書込電圧ＶＰが印加される。アンチヒューズ素子Ｆ０２の両端には、電圧（ＶＰ−ＶＮ）が印加される。なお、制御線ＳＬ１１に書込電圧ＶＰよりも低電圧である電圧ＶＮを印加する理由は、アンチヒューズ素子Ｆ０１へのデータ書き込み後、アンチヒューズ素子Ｆ０２の端子間に高電圧が加わることによる誤書込みを防止するためである。
【０１１８】
この際、書込電圧ＶＰがアンチヒューズ素子Ｆ０１の破壊電圧よりも高電圧であれば、アンチヒューズ素子Ｆ０１の絶縁膜が破壊され、導通状態となる。一方、アンチヒューズ素子Ｆ０２には書込電圧ＶＰよりも低電圧である電圧（ＶＰ−ＶＮ）が印加されるため、アンチヒューズ素子Ｆ０２の状態は変化しない。以上が、メモリセルＣ５に書き込みデータとして１を書き込む際の方法である。
【０１１９】
メモリセルＣ５に書き込むデータが０である場合には、制御線（ＳＬ１０、ＳＬ１１）に印加する電圧を逆にする（ＳＬ１０には電圧ＶＮ、ＳＬ１１には接地電圧ＶＳＳを印加する）。なお、メモリセルＣ５にデータを書き込む際に、メモリセルＣ６〜Ｃ８の状態に変化が起きることはない。また、ワード線ＷＬ２に書込電圧ＶＰを印加する理由は、メモリセルＣ６のＰチャンネル型トランジスタＰ０１が導通することを防止するためである。即ち、メモリセルＣ６のアンチヒューズ素子Ｆ０１及びＦ０２に電圧が印加されることによる劣化を防止する。同様に、ビット線ＢＬ２に接地電圧ＶＳＳを印加する理由は、メモリセルＣ７のＰチャンネル型トランジスタＰ０１が導通することを防止するためである。この場合も、メモリセルＣ７のアンチヒューズ素子Ｆ０１及びＦ０２に電圧が印加されることによる劣化を防止する。
【０１２０】
「読み出し方法６」
次に、メモリセルＣ５からデータを読み出す際に必要となる検出回路とデータの読み出し方法について説明する。
【０１２１】
図１４は、メモリセルＣ５からデータを読み出す際の各制御線の状態の一例を示す図である。
【０１２２】
メモリセルＣ５からデータを読み出す際には、メモリセルＣ５に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１のゲートと接続されているワード線ＷＬ１に接地電圧ＶＳＳを印加する。ゲートに接地電圧ＶＳＳが印加されたＰチャンネル型ＭＯＳトランジスタＰ０１はオン状態になり、Ｐチャンネル型ＭＯＳトランジスタＰ０１がオンしている状態で、ビット線ＢＬ１に読出電圧ＶＭを印加する。さらに、制御線ＳＬ１０に接地電圧ＶＳＳを、制御線ＳＬ１１に読出電圧ＶＭを、それぞれ印加する。その結果、アンチヒューズ素子Ｆ０１の両端に印加される電圧は読出電圧ＶＭとなる。アンチヒューズ素子Ｆ０２の両端に電位差はない。
【０１２３】
従って、アンチヒューズ素子Ｆ０１の状態（導通又は非導通）により、ビット線ＢＬ１に流れ込む電流値が異なる。このビット線ＢＬ１に流れる電流に基づいて、書き込みデータの判別を行う。ビット線ＢＬ１に流れる電流に基づいて、書き込みデータを判別するためのセンスアンプ７０については、第１の実施形態における説明と相違する点はないので、以降の説明は省略する。
【０１２４】
なお、本実施形態においては、第１の実施形態で説明した読み出し方法１に相当する読み出し方法６に限り説明した。しかし、読み出し方法はこれに限定されるものではなく、読み出し方法２〜５に相当する方法も用いることができるのは勿論である。
【０１２５】
このように、スイッチトランジスタ１００にＰチャンネル型ＭＯＳトランジスタを使用する場合であっても、電流検出によって、書き込みデータの読み出しができる。
【０１２６】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２７】
１〜３ 不揮発性メモリ
１０ 制御回路
２０ アドレスバッファ
３０ メモリセルアレイ
４０ ロウデコーダ
５０ カラムデコーダ
６０ ライトアンプ
７０ センスアンプ
１００ スイッチトランジスタ
２００、３００、Ｆ０１、Ｆ０２ アンチヒューズ素子
Ｃ１〜Ｃ８ メモリセル
ＢＬ、ＢＬ１、ＢＬ２ ビット線
Ｎ０１ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１ Ｐチャンネル型ＭＯＳトランジスタ
ＳＬ１、ＳＬ２、ＳＬ１０、ＳＬ１１、ＳＬ２０、ＳＬ２１ 制御線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
【特許請求の範囲】
【請求項１】
一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、
一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、
前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、
前記第１及び第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、
を備えることを特徴とする不揮発性メモリ。
【請求項２】
外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、
前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第１及び第２の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、
を備え、
前記選択したメモリセルにデータを書き込む際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第１又は第２のアンチヒューズ素子のいずれかをプログラムする請求項１の不揮発性メモリ。
【請求項３】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加する請求項２の不揮発性メモリ。
【請求項４】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項５】
前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項３又は４の不揮発性メモリ。
【請求項６】
前記センスアンプは、前記選択したメモリセルに対応した前記第１又は第２の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項３又は４の不揮発性メモリ。
【請求項７】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項８】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項９】
前記センスアンプは、前記選択したメモリセルに対応した前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力する請求項７又は８の不揮発性メモリ。
【請求項１０】
前記第１及び第２のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化する請求項１乃至９のいずれか一に記載の不揮発性メモリ。
【請求項１１】
前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧である請求項１乃至１０のいずれか一に記載の不揮発性メモリ。
【請求項１２】
前記スイッチトランジスタは、Ｎチャンネル型ＭＯＳトランジスタ、又は、Ｐチャンネル型ＭＯＳトランジスタのいずれかである請求項１乃至１１のいずれか一に記載の不揮発性メモリ。
【請求項１３】
一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、
一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、
前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、
前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第１の工程と、
前記ビット線、第１及び第２の制御線に印加する電圧を切り替え、前記第１又は第２のアンチヒューズ素子に流れる電流を変化させる第２の工程と、
前記第１又は第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第３の工程と、
を含むことを特徴とする不揮発性メモリからのデータ読み出し方法。
【請求項１４】
前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１５】
前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１６】
前記第３の工程は、前記ビット線、前記第１又は第２の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定める請求項１４又は１５の不揮発性メモリからのデータ読み出し方法。
【請求項１７】
前記第２の工程は、前記第１及び第２の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１８】
前記第２の工程は、前記ビット線に、読出電圧を印加すると共に、前記第１及び第２の制御線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１９】
前記第３の工程は、前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定める請求項１７又は１８の不揮発性メモリからのデータ読み出し方法。
【請求項１】
一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、
一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、
前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを複数含むメモリセルアレイと、
前記第１及び第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを出力するセンスアンプと、
を備えることを特徴とする不揮発性メモリ。
【請求項２】
外部から入力されるアドレス信号に基づき、選択したメモリセルに対応した前記ワード線に印加する電圧を制御するロウデコーダと、
前記アドレス信号に基づき、選択したメモリセルに対応した前記ビット線及び前記第１及び第２の制御線を制御することで、前記選択したメモリセルにアクセス可能とするカラムデコーダと、
を備え、
前記選択したメモリセルにデータを書き込む際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、書込電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加することで、前記選択したメモリセルに含まれる前記第１又は第２のアンチヒューズ素子のいずれかをプログラムする請求項１の不揮発性メモリ。
【請求項３】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線と、前記選択した制御線とは異なる制御線と、に同電圧を印加する請求項２の不揮発性メモリ。
【請求項４】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と、前記ビット線と、に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項５】
前記センスアンプは、前記選択したメモリセルに対応した前記ビット線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項３又は４の不揮発性メモリ。
【請求項６】
前記センスアンプは、前記選択したメモリセルに対応した前記第１又は第２の制御線に流れる電流値と、予め定めた閾値と、の比較結果に基づき、前記選択したメモリセルに書き込まれたデータを出力する請求項３又は４の不揮発性メモリ。
【請求項７】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項８】
前記選択したメモリセルからデータを読み出す際に、
前記ロウデコーダは、前記選択したメモリセルに含まれる前記スイッチトランジスタを導通させ、
前記カラムデコーダは、前記選択したメモリセルに対応した前記ビット線に、読出電圧を印加すると共に、前記選択したメモリセルに対応した前記第１及び第２の制御線に、読出電圧とは異なる電圧を印加する請求項２の不揮発性メモリ。
【請求項９】
前記センスアンプは、前記選択したメモリセルに対応した前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで、前記選択したメモリセルに書き込まれたデータを出力する請求項７又は８の不揮発性メモリ。
【請求項１０】
前記第１及び第２のアンチヒューズ素子は、前記不揮発性メモリの電源電圧よりも高電圧な前記書込電圧を両端に印加することで、非導通状態から導通状態に変化する請求項１乃至９のいずれか一に記載の不揮発性メモリ。
【請求項１１】
前記読出電圧は、前記不揮発性メモリの動作電圧よりも低電圧である請求項１乃至１０のいずれか一に記載の不揮発性メモリ。
【請求項１２】
前記スイッチトランジスタは、Ｎチャンネル型ＭＯＳトランジスタ、又は、Ｐチャンネル型ＭＯＳトランジスタのいずれかである請求項１乃至１１のいずれか一に記載の不揮発性メモリ。
【請求項１３】
一端が、第１の方向に配線された第１の制御線に接続された第１のアンチヒューズ素子と、
一端が、前記第１の方向に配線された第２の制御線に接続され、他の一端が、前記第１のアンチヒューズ素子と共通接続された第２のアンチヒューズ素子と、
前記第１及び第２のアンチヒューズ素子が共通接続された共通端子と、前記第１の方向に配線されたビット線との間に接続され、前記第１の方向と交差する第２の方向に配線されたワード線に印加される電圧により導通非導通が定まるスイッチトランジスタと、からなるメモリセルを含む不揮発性メモリからのデータ読み出し方法であって、
前記ワード線に印加する電圧を変化させ、前記スイッチトランジスタを導通させる第１の工程と、
前記ビット線、第１及び第２の制御線に印加する電圧を切り替え、前記第１又は第２のアンチヒューズ素子に流れる電流を変化させる第２の工程と、
前記第１又は第２のアンチヒューズ素子に流れる電流に基づいて、前記メモリセルに記憶されたデータを定める第３の工程と、
を含むことを特徴とする不揮発性メモリからのデータ読み出し方法。
【請求項１４】
前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に同電圧を印加し、前記選択した制御線とは異なる制御線に読出電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１５】
前記第２の工程は、前記第１又は第２の制御線のいずれかを選択し、前記選択した制御線と前記ビット線に読出電圧を印加すると共に、前記選択した制御線とは異なる制御線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１６】
前記第３の工程は、前記ビット線、前記第１又は第２の制御線、のいずれかに流れる電流値と、予め定めた電流値とを比較することで前記メモリセルに記憶されたデータを定める請求項１４又は１５の不揮発性メモリからのデータ読み出し方法。
【請求項１７】
前記第２の工程は、前記第１及び第２の制御線に、読出電圧を印加すると共に、前記ビット線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１８】
前記第２の工程は、前記ビット線に、読出電圧を印加すると共に、前記第１及び第２の制御線に、前記読出電圧とは異なる電圧を印加する請求項１３の不揮発性メモリからのデータ読み出し方法。
【請求項１９】
前記第３の工程は、前記第１及び第２の制御線のそれぞれに流れる電流値を比較することで前記メモリセルに記憶されたデータを定める請求項１７又は１８の不揮発性メモリからのデータ読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１０１７３１（Ｐ２０１３−１０１７３１Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４５３７（Ｐ２０１１−２４４５３７）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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