乱数生成装置
【課題】MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置を提供する。
【解決手段】第1ソース領域と、第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、を備え、前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【解決手段】第1ソース領域と、第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、を備え、前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、乱数生成装置に関し、特にMISFET構造を有する乱数生成装置に関する。
【背景技術】
【0002】
高度情報化社会の情報セキュリティ分野において、小型で、且つ、高速に乱数を生成する装置が求められている。これは、乱数が、暗号鍵の生成等に用いられるためである。乱数の生成には、通常、ソフトウェアで発生させた擬似乱数が使用されている。しかし、情報セキュリティをさらに向上するためには、ランダムな物理現象を利用して生成した真性乱数を用いることが不可欠であり、真性乱数を利用した乱数生成装置の重要性が非常に高くなっている。
【0003】
真性乱数を利用した乱数生成装置としては、これまでに、例えば、MIS(Metal Insulator Semiconductor)型電界効果トランジスタ(FET)構造(MISFET)の半導体装置におけるランダムな電流の変化であるランダムテレグラフシグナル(RTS:Random Telegraph Signal)や、複数のRTSの集合である1/f雑音といったような、ランダムな物理現象を乱数の種として利用した乱数生成装置が考案されている(例えば特許文献1)。
【0004】
RTSとは、例えばMISFETにおいて、ソース電極とドレイン電極の間のチャネル領域を流れる電流の担い手(キャリア)の一部が、ゲート絶縁膜中のトラップによって、ランダムに捕獲及び放出されることにより、チャネル領域の抵抗値が変化するという物理現象に起因して、時間と伴にランダムに変動する、チャネル領域を流れる電流である。
【0005】
RTSを用いた乱数生成装置において、RTSを所定の周波数でサンプリングすることにより、乱数を生成している。このため、セキュリティを高める良質な乱数を高速に生成するためには、MISFETからの出力変動、すなわちRTSの平均的な周波数を高くすることが重要となる。
【特許文献1】特開2007−304730号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、半導体層に設けられた第1ソース領域及び第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第1絶縁膜と、を有する第1トランジスタと、前記半導体層に設けられた第2ソース領域及び第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間に設けられ、p型半導体で構成される第2チャネル領域と、前記第2チャネル領域の上に設けられ、クロック信号が入力される第2ゲート電極と、前記第2チャネル領域と前記第2ゲート電極との間に設けられた第2絶縁膜と、を有し、前記第2ソース領域及び前記第2ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の少なくともいずれかと接続されてなる第2トランジスタと、前記半導体層に設けられた第3ソース領域及び第3ドレイン領域と、前記第3ソース領域と前記第3ドレイン領域との間に設けられ、n型半導体で構成される第3チャネル領域と、前記第3チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第3ゲート電極と、前記第3チャネル領域と前記第3ゲート電極との間に設けられた第3絶縁膜と、を有し、前記第3ソース領域及び前記第3ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の前記少なくともいずれかと接続されてなる第3トランジスタと、を備え、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に引っ張りの応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に引っ張りの応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に引っ張りの応力が印加され、または、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に圧縮の応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に圧縮の応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【0008】
本発明の他の一態様によれば、第1ソース領域と、第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、を備え、前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【発明の効果】
【0009】
本発明によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0011】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。
図1に表したように、本発明の第1の実施形態にかかる乱数生成装置100は、半導体基板(半導体層)1に設けられたソース領域2と、ドレイン領域3と、ソース領域2とドレイン領域3のと間に設けられたチャネル領域4と、チャネル領域4の上に設けられたゲート電極6と、チャネル領域4とゲート電極6との間に設けられた第1絶縁膜5と、を備える。
【0012】
なお、第1絶縁膜5の側面と、ゲート電極6の側面及び上面には、絶縁層7が設けられている。
このように、乱数生成装置100は、MISFET構造を有している。
【0013】
なお、ソース領域2とドレイン領域3には、外部から所定の電位を付与することができるよう配線がなされており、その配線を通じて、ソース領域2とドレイン領域3は電気的に短絡されている。また、さらに、このMISFETを覆うように図示しない層間絶縁膜を設けることができる。
また、ゲート電極6には、例えば、不純物を含有する抵抗の低いポリシリコン、または金属を用いることができる。
【0014】
第1絶縁膜5は、電荷、すなわち、電子または正孔の少なくともいずれかをランダムに捕獲及び放出する電気的なトラップを有している。
そして、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4を構成する半導体結晶の格子間隔が、前記半導体結晶の原子が、実際に乱数生成装置の動作時における温度において平衡位置にある場合における格子間隔よりも、チャネル領域4を流れる電流の方向と平行な方向に、拡大または縮小される方向の応力が印加されている。すなわち、MISFETのゲート長方向に引っ張りまたは圧縮の応力が印加されている。
【0015】
これにより、例えば、チャネル領域4を構成する半導体結晶の原子位置が、平衡位置から、ゲート長方向に対して平行にずれ、チャネル領域4を構成する半導体結晶の格子間隔が、拡大または縮小する。
【0016】
本実施形態に係る乱数生成装置100においては、基板1及びチャネル領域4には、例えば、(シリコン)ゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。すなわち、シリコン(Si)にゲルマニウム(Ge)が含有された材料、及び、xが1の場合の、シリコン(Si)を含まないゲルマニウム(Ge)を用いることができる。
なお、Si1−xGexにおいて、xが1の場合は、シリコン(Si)を含まないゲルマニウム(Ge)となるが、本願明細書においては、以下、シリコン(Si)にゲルマニウム(Ge)が含有された材料、及び、xが1の場合の、シリコンを含まないゲルマニウム(Ge)を含めて、「シリコンゲルマニウム(Si1−xGex:0<x≦1)」と言う。
【0017】
なお、基板1及びチャネル領域4には、シリコン(Si)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることもできる。
【0018】
また、ソース領域2及びドレイン領域3には、例えば、シリコンカーボン(Si1−zCz:0<z<1)を用いることができる。
【0019】
この時、ソース領域2とドレイン領域3に用いられるシリコンカーボン(Si1−zCz、:0<z<1)の格子定数は、チャネル領域4に用いられるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子定数よりも小さいため、チャネル領域4に含まれるシリコン(Si)原子及びゲルマニウム(Ge)原子は、平衡位置からずれる。すなわち、ゲート長方向と平行に、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が発生する。すなわち、チャネル領域4には、格子間隔を拡大する引っ張りの応力が印加される。そして、場合によっては、この応力は、第1絶縁膜5にも伝わり、第1絶縁膜5に、チャネル領域4の格子間隔を拡大する引っ張りの応力が印加される。
これにより、以下に説明するように、MISFETのRTSの平均的な周波数を高くすることができる。
【0020】
発明者は、MISFETにおけるチャネルを構成する半導体結晶の格子間隔を拡大または縮小させる応力と、RTSの時定数と、の関係について、独自の実験を行った。以下その内容について説明する。
【0021】
チャネル領域4及び第1絶縁膜5に、ゲート長方向と平行方向に、チャネル領域4に含まれるシリコン(Si)の格子間隔を変化させるように1軸性の応力を印加し、その時の応力(チャネル領域4及び第1絶縁膜5の歪み量)を変えて、RTSの時定数を測定する実験を行った。チャネル領域4の格子間隔を変化させる応力の印加方法としては、シリコン基板全体を機械的に曲げる方法を用い、その時の曲げ量を変えて格子間隔を変化させる応力を変えた。なお、歪み量は、シリコン基板の厚さと、シリコン基板の主面に平行な面内の曲率等の関係により導出される。
【0022】
なお、この実験では、チャネル領域4にはn型のシリコン(Si)を用い、第1絶縁膜5には、ハフニウムシリコンオキシナイトライド(HfSiON)を用いた。
【0023】
図2は、本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
すなわち、同図(a)は、RTSを例示しており、横軸は時間であり、縦軸はドレイン電流である。この図は、チャネル領域4と第1絶縁膜5とに加えられた歪み量が−0.057%(圧縮歪み)の時の結果を例示している。
また、同図(b)は、同図(a)から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。
説明を簡単にするために、ここでは、2つの電流値の間をランダムに変動する2レベルのRTSを例示している。
【0024】
図2(a)に表したように、ドレイン電流は、時間と伴に変化しており、大きく分けて、電流値が相対的に小さい状態と、電流値が相対的に大きい状態、の2つの状態を有している。なお、この2つの状態の他に、電流値の微小な変化も現れているが、ここでは取り扱わない。
【0025】
第1絶縁膜5のトラップにキャリアが捕獲されると、チャネル領域4の抵抗は増加する。そのため、チャネル領域4を流れる電流は減少する。一方、第1絶縁膜5のトラップに捕獲されていたキャリアが放出されると、チャネル領域4の抵抗は減少する。そのため、チャネル領域4を流れる電流は増加する。すなわち、図2(a)に例示した、電流値が相対的に小さい状態と、電流が相対的に大きい状態、の2つの状態は、それぞれ、第1絶縁膜5のトラップにキャリアが捕獲されている状態と、第1絶縁膜5のトラップからキャリアが放出されている状態、に対応している。
【0026】
そして、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、変動する。すなわち、第1絶縁膜5のトラップによるキャリアの捕獲及び放出は、第1絶縁膜5のトラップとチャネル領域4との間の第1絶縁膜5を、キャリアがトンネリングすることによって引き起こされる。このトンネリングには時間的な規則性がなく、トンネリングは時間と伴にランダムに発生する。このため、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、ランダムに変動する。この時、このドレイン電流を所定の周波数でサンプリングすることにより、乱数を発生させることができる。
【0027】
そして、図2(a)の結果から、図2(b)を導出することができる。すなわち、図2(a)において、一定の期間において、例えば相対的に電流値が小さい状態の保持時間(時間幅)を求め、その保持時間をいくつかの範囲で区切り、その範囲内ごとの保持時間の事象を発生させる頻度を求める。すなわち、保持時間ごとの発生頻度を求める。その結果が、例えば、図2(b)である。
【0028】
図2(b)に表したように、保持時間の増大につれて発生頻度は減少する。そして、保持時間が長くなるほど、発生頻度が指数関数的に減少している。ここで、保持時間の指数関数的な分布(ポアソン分布)は、観測しているRTSが、ランダムな物理現象によって引き起こされていることを示唆している。このように、保持時間の発生頻度は指数関数的に分布しているため、保持時間の分布に対して、時定数を定義することが可能である。
【0029】
すなわち、図2(b)に例示したヒストグラムの各発生頻度の値は、指数関数(A×exp(−t/τ))でフィッティングされる。ここで、Aは比例定数、tは時間、τは時定数である。つまり、初期値の1/e=0.37(eは自然対数の底)になる時間が、時定数である。
【0030】
なお、このように定義される時定数は、MISFETからの出力の変動の平均的な周波数の逆数となる。つまり、MISFETからの出力の変動の平均的な周波数を高くすることは、時定数を小さくすることと同義である。つまり、高速な乱数生成装置を実現するためには、MISFETからの出力のRTSの時定数を小さくすることが必要と言うことができる。
【0031】
例えば、図2(b)に例示した保持時間と発生頻度の関係からは、時定数が、1.35sと求められる。
【0032】
図3は、比較例の乱数生成装置における特性を例示するグラフ図である。
すなわち、同図(a)は、RTSを例示しており、横軸は時間であり、縦軸はドレイン電流である。そして、この比較例では、チャネル領域4と第1絶縁膜5とに加えられた歪み量が0%であり、すなわち、チャネル領域4と第1絶縁膜5に応力が加えられていない時の結果である。
また、同図(b)は、同図(a)から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。
【0033】
図3(a)に表したように、比較例の乱数生成装置においても、ドレイン電流は、相対的に大きい電流と、相対的に小さい電流と、の2つの状態を有し、この2つの状態を保持する時間が変化する。そして、この結果から、図3(b)の結果が導出される。
図3(b)に例示したように、比較例のRTSの時定数は、1.92sと求められる。比較例の乱数生成装置においては、第2(b)に例示した本実施形態に係る乱数生成装置に比べ、時定数が大きいことが分かる。
【0034】
このように、チャネル領域4と第1絶縁膜5とに、ゲート長方向と平行方向に、チャネル領域4を構成するシリコン(Si)の格子間隔を変化させるように1軸性の応力が印加され、チャネル領域4と第1絶縁膜5とに、歪みが加えられると、RTSの時定数が小さくなることを発明者は見いだした。
【0035】
チャネル領域4と第1絶縁膜5とに加えられる歪みの量を変えてRTSを求めた結果を、以下説明する。
図4は、本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
なお、同図において、横軸は、チャネル領域4と第1絶縁膜5とに加えられる歪み量であり、縦軸は、乱数生成装置におけるRTSの時定数である。
図4に表したように、チャネル領域4と第1絶縁膜5とに加えられる応力が、引っ張り及び圧縮のどちらであっても、RTSの時定数が小さくなる。
なお、同図において、歪み量が−0.057%の時が、図2に例示した本実施形態の一例に対応し、歪み量が0%の時が、図3に例示した比較例に対応する。
【0036】
図4に表したように、ゲート長方向と平行方向に、チャネル領域4を構成するシリコン(Si)の格子間隔を変化させる1軸性の応力を、チャネル領域4と第1絶縁膜5とに、印加することによって、RTSの時定数を小さくすることができる。
【0037】
本発明の本実施形態は、この新たに見いだされた知見に基づいてなされたものである。 すなわち、乱数生成装置において、乱数生成速度を高速化するためには、チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大、または、縮小する方向の応力を、チャネル領域4及び第1絶縁膜5に印加することが有効である。
以下、本願明細書において、「チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大する方向の応力」を、単に「拡大応力」と言う。そして、「チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、縮小する方向の応力」を、単に「縮小応力」という。
【0038】
この現象の機構は、以下のように推測される。
例えば、拡大応力または縮小応力が、チャネル領域4に加えられると、チャネル領域4の半導体のバンド構造が平衡状態から変化する。これにより、チャネル領域4から、第1絶縁膜5のトラップに対して電荷を放出し易く、且つ、第1絶縁膜5のトラップからチャネル領域4に電荷を受け入れやすくなる状態があり得る。結果として、ドレイン電流のRTSの時定数が小さくなると考えられる。
【0039】
また、例えば、拡大応力または縮小応力が、第1絶縁膜5に応力が加えられると、第1絶縁膜5のトラップの状態が変化する。このとき、第1絶縁膜5のトラップが電荷を放出し易く、且つ、第1絶縁膜5のトラップの状態が変化したとき、逆に第1絶縁膜5のトラップが電荷を捕獲し易くなる状態があり得る。結果として、ドレイン電流のRTSの時定数が小さくなると考えられる。
【0040】
これにより、図4に例示した結果が得られたと考えられる。
このことから、本実施形態に係る乱数生成装置100においては、拡大応力または縮小応力が、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される構成をとる。
【0041】
このように、本実施形態に係る乱数生成装置100によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0042】
本実施形態に係る乱数生成装置100においては、拡大応力または縮小応力を、チャネル領域4及び第1絶縁膜5の少なくともいずれか、に印加する手法の1つとして、チャネル領域4には、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用い、ソース領域2及びドレイン領域3には、シリコンカーボン(Si1−zCz:0<z<1)を用いる。これにより、両者の格子定数に差異を設け、これにより、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が、チャネル領域4に印加される。そして、この応力は、チャネル領域4の上に設けられる第1絶縁膜5にも伝わり、第1絶縁膜5にも、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が印加される。
【0043】
すなわち、上記の具体例では、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いることにより、拡大応力を発生させた例である。
【0044】
しかしながら、本発明はこれに限らず、以下の各種の手法によって、拡大応力または縮小応力を発生させることができる。
【0045】
すなわち、チャネル領域4及び第1絶縁膜5の上に配置される層として、応力を発現する膜を用い、これにより、拡大応力または縮小応力を発生することができる。チャネル領域4及び第1絶縁膜5の上に配置される応力を有する膜としては、例えば、ゲート電極6を用いることができ、ゲート電極6として応力を発現する膜を用いることで、拡大応力または縮小応力が得られる。
【0046】
また、第1絶縁膜5及びゲート電極6の側面に、ストレスライナー(引っ張りまたは圧縮の応力を発現する膜)を設けることによって、拡大応力または縮小応力を発生させることができる。このストレスライナーとしては、例えば、絶縁層7を用いることができる。すなわち、絶縁層7として、引っ張りまたは圧縮の応力を発現する材料を用いることで、拡大応力または縮小応力が得られる。
【0047】
さらに、チャネル領域4となる半導体層に、基板1の主面に対して平行な平面内の2軸性の応力を設け、その時に、ソース領域2、ドレイン領域3及びチャネル領域4の、基板1の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力または縮小応力を得ることができる。
【0048】
そして、上記の方法を単独で、または、組み合わせて用いることで、拡大応力または縮小応力が得られる。
上記の各種の手法の具体的例に関しては、後述する。
【0049】
これらの手法によっても、拡大応力または縮小応力を、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができ、これにより、MISFETのRTSの時定数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0050】
(第2の実施の形態)
次に、上記の乱数生成装置100を用い、乱数生成装置100で発生されたRTS信号を所定のクロック信号に同期させて取り出す形態を第2の実施形態として説明する。
図5は、本発明の第2の実施形態に係る乱数生成装置の構成を例示する回路図である。 図5に表したように、本発明の第2の実施形態に係る乱数生成装置200は、上記の実施形態の乱数生成装置100と、乱数生成装置100の出力をサンプリングするパスゲート50と、を備える。
【0051】
図5に表したように、乱数生成装置100に直列に抵抗Rを設け、乱数生成装置100おけるMISFETの変動する出力電流を、電圧に変換する。そして、この電圧がパスゲート50に入力される。
【0052】
このパスゲート50としては、例えば、n型MOSFETとp型MOSFETとを組み合わせたものを用いることができ、これらのMOSFETに所定の周波数のクロック信号CLKとCLKをそれぞれ入力することで、乱数生成装置100で発生したRSTを、サンプリングして、乱数を出力信号Pに出力する。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。
【0053】
なお、このパスゲート50には、n型とp型の両方のMOSFETが用いられる。これは、パスゲートがオンの場合に、入力信号を全振幅に渡って通過させるためである。
【0054】
図6は、本発明の第2の実施形態に係る乱数生成装置の構成を例示する断面模式図である。
図6に表したように、本発明の第2の実施形態に掛かる乱数生成装置200は、上記の実施形態の乱数生成装置100と、パスゲート50となるn型MOSFET50n及びp型MOSFET50pと、を有する。なお、抵抗Rとして、抵抗用n型MOSFET50rが設けられている例である。
【0055】
既に説明したように、乱数生成装置100(第1トランジスタ)は、ソース領域2(第1ソース領域)と、ドレイン領域3(第1ドレイン領域)と、それらの間に設けられたチャネル領域4(第1チャネル領域)と、チャネル領域4の上のゲート電極6(第1ゲート電極)と、チャネル領域4とゲート電極6との間に設けられたトラップを有する第1絶縁膜5を有している。なお、それらの上には、それらを覆うように設けられた絶縁層7が設けられている。
また、パスゲート50の一部となるn型MOSFET50n(第2トランジスタ)は、ドレイン領域3n(第2ドレイン領域3n)と、ソース領域2n(第2ソース領域2n)と、それらの間に設けられ、p型半導体で構成されるチャネル領域4n(第2チャネル領域4n)と、チャネル領域4nの上に設けられたゲート電極6n(第2ゲート電極6n)と、チャネル領域4nとゲート電極6nとの間に設けられた第2絶縁膜5nと、を有する。
【0056】
同様に、パスゲート50の別の一部となるp型MOSFET50p(第3トランジスタ)は、ドレイン領域3p(第3ドレイン領域3p)と、ソース領域2p(第3ソース領域2p)と、それらの間に設けられ、n型半導体で構成されるチャネル領域4p(第3チャネル領域4p)と、チャネル領域4pの上に設けられたゲート電極6p(第3ゲート電極6p)と、チャネル領域4pとゲート電極6pとの間に設けられた第3絶縁膜5pと、を有する。
【0057】
また、抵抗用のn型MOSFET50r(第4トランジスタ)も類似の構造を有することができ、抵抗用のn型MOSFET50rは、ドレイン領域3r(第4ドレイン領域3r)と、ソース領域2r(第4ソース領域2r)と、それらの間に設けられたチャネル領域4r(第4チャネル領域4r)と、チャネル領域4rの上に設けられたゲート電極6r(第4ゲート電極6r)と、チャネル領域4rとゲート電極6rとの間に設けられた第4絶縁膜5rと、を有する。
なお、本具体例では、抵抗Rとして抵抗用のn型MOSFET50rを用いたが、本発明はこれに限らず、トランジスタを用いた抵抗以外の各種の抵抗を用いることができる。ただし、抵抗としてトランジスタを用いた場合、抵抗値を電気信号によって変えることができるので、乱数生成の特性の調整が容易となり、便利である。
【0058】
なお、図6に例示したように、RTSを発生する乱数生成装置100と、パスゲート50となるn型MOSFET50n及びp型MOSFET50pと、は同じ基板上に設けることができる。また、抵抗用n型MOSFET50rも、それらと同じ基板上に設けることができる。
【0059】
なお、n型MOSFET50n、p型MOEFET50p、及び、抵抗用n型MOEFET50rの上には、絶縁層7が設けられている。
【0060】
乱数生成装置100において、ソース領域2には、ソース領域への配線2aによって、例えば電圧Vdd(図示しない)が印加される。そして、絶縁層7を介したゲート電極6には、配線52によって、第1の電圧(電圧値は外部で調整可能)(図示しない)が印加される。そして、ドレイン領域3と、抵抗用n型MOSFET50rのドレイン領域3rと、パスゲートのn型MOSFET50nのドレイン領域3nと、及び、パスゲートのp型MOSFET50pのドレイン領域3pは、配線3a、配線3ra、配線3na、配線3paによって、電気的に短絡している。なお、配線は一部のみを図示している。
【0061】
抵抗用n型MOSFET50rにおいて、絶縁層7を介したゲート電極6rには、配線52rによって、第2の電圧が(電圧値は外部で調整可能)(図示しない)が印加される。そして、ソース領域2rは、配線2raによって、接地される。
【0062】
パスゲートのn型MOSFET50nにおいて、絶縁層7を介したゲート電極6nには、配線52nによって、所定のクロック信号CLK(図示しない)が入力される。ソース領域2nからは、信号を外部に出力する配線2naを通して、信号Pが出力される。
【0063】
パスゲートのp型MOSFET50pにおいて、絶縁層7を介したゲート電極6pには、配線52pによって、所定のクロック信号CLK(図示しない)が入力される。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。ソース領域2pは、配線2paと配線2naによって、ソース領域2nと電気的に短絡している。
【0064】
なお、これらの乱数生成装置100、n型MOEFET50n、p型MOEFET50p、抵抗用のn型MOSFET50rの上及び、それらの間には、層間絶縁膜8が設けられ、また、それぞれのソース領域、ドレイン領域の間にはSTI(Shallow Trench Isolation)、または、LOCOS(Local Oxidation of Silicon)が設けられ、互いの素子を分離している。
【0065】
このような構成により、図5に例示した回路構成を有する本実施形態に係る乱数生成装置200が形成される。
【0066】
そして、乱数生成装置100においては、既に説明したように、RSTを発生する乱数生成装置100においては、拡大応力または縮小応力、すなわち、ゲート長方向と平行に、チャネル領域4に含まれるシリコン(Si)の格子間隔を拡大または縮小する方向の応力、が、チャネル領域4及び絶縁層5に加えられている。
【0067】
そして、同様の応力が、パスゲート50の一部となるn型MOSFET50n、及び、パスゲート50の別の一部となるp型MOSFET50pの、チャネル領域4及び第1絶縁膜5にも加えられる。
【0068】
すなわち、本実施形態に係る乱数生成装置200は、半導体基板1と、半導体基板1の上に設けられた第1ソース領域2及び第1ドレイン領域3と、第1ソース領域2と第1ドレイン領域3との間に設けられた第1チャネル領域4と、第1チャネル領域4の上に設けられた第1ゲート電極6と、第1チャネル領域4と第1ゲート電極6との間に設けられ、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有する第1絶縁膜5と、を有する第1トランジスタ100と、半導体基板1の上に設けられた第2ソース領域2n及び第2ドレイン領域3nと、第2ソース領域2nと第2ドレイン領域3nとの間に設けられ、p型半導体で構成される第2チャネル領域4nと、第2チャネル領域4nの上に設けられた第2ゲート電極6nと、第2チャネル領域4nと第2ゲート電極6nとの間に設けられた第2絶縁膜5nと、を有し、第2ソース領域4n及び第2ドレイン領域3nの少なくともいずれかが、第1ソース領域2と第1ドレイン領域3の少なくともいずれかと接続されてなる第2トランジスタ50nと、半導体基板1の上に設けられた第3ソース領域2p及び第3ドレイン領域3pと、第3ソース領域2pと第3ドレイン領域3pとの間に設けられ、n型半導体で構成される第3チャネル領域4pと、第3チャネル領域4pの上に設けられた第3ゲート電極6pと、第3チャネル領域4pと第3ゲート電極6pとの間に設けられた第3絶縁膜5pと、を有し、第3ソース領域2p及び第3ドレイン領域3pの少なくともいずれかが、第1ソース領域2と第1ドレイン領域3の前記少なくともいずれかと接続されてなる第3トランジスタ50pと、を備えている。
【0069】
そして、乱数生成装置200においては、第1チャネル領域4及び第1絶縁膜5の少なくともいずれかには、第1トランジスタ100のゲート長方向に引っ張りの応力が印加され、第2チャネル領域4n及び第2絶縁膜5nの少なくともいずれかには、第2トランジスタ50nのゲート長方向に引っ張りの応力が印加され、第3チャネル領域4p及び第3絶縁膜5pの少なくともいずれかには、第3トランジスタ50pのゲート長方向に引っ張りの応力が印加される。または、第1チャネル領域4及び第1絶縁膜5の少なくともいずれかには、第1トランジスタ100のゲート長方向に圧縮の応力が印加され、第2チャネル領域4n及び第2絶縁膜5nの少なくともいずれかには、第2トランジスタ50nのゲート長方向に圧縮の応力が印加され、第3チャネル領域4p及び第3絶縁膜5pの少なくともいずれかには、第3トランジスタのゲート長方向に圧縮の応力が印加される。
【0070】
そして、第2ゲート電極6nと第3ゲート電極6pとには、それぞれクロック信号がCLKとCLKが入力される。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。そして、第2ゲート電極6nと第3ゲート電極6pとには、同じクロック信号が入力される。
【0071】
上記の応力印加方法に関しては、第1の実施形態で既に説明したように、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法、チャネル領域4及び第1絶縁膜5の上に配置される層として応力を発現する膜を用いる方法、第1絶縁膜5及びゲート電極6の側面に、ストレスライナーを設ける方法、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設ける方法など、各種の方法を用いることができる。
【0072】
このとき、本実施形態に係る乱数生成装置200において、RSTを発生する乱数生成装置100における応力と、パスゲート50に含まれるn型MOSFET50nにおける応力と、パスゲートに含まれるp型MOSFET50pにおける応力とを同じ種類(引っ張りまたは圧縮)にすることができる。
【0073】
すなわち、RSTを発生する乱数生成装置100における応力が、拡大応力である場合には、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pにおける応力も、拡大応力とすることができる。
【0074】
また、RSTを発生する乱数生成装置100における応力が、縮小応力である場合には、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pにおける応力も、縮小応力とすることができる。
【0075】
例えば、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、RSTを発生する乱数生成装置100において設けられるストレスライナーとなる絶縁層7と同じ膜を、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pに設けることができる。
【0076】
すなわち、本実施形態に係る乱数生成装置は、第1ゲート電極6の側面及び第1絶縁膜5の側面に設けられ、第1チャネル領域4及び第1絶縁膜5に引っ張りの応力を及ぼす絶縁層と、第2ゲート電極6bの側面及び第2絶縁膜5nの側面に設けられ、第2チャネル領域4n及び第2絶縁膜5nに引っ張りの応力を及ぼす絶縁層と、第3ゲート電極6pの側面及び第3絶縁膜5pの側面に設けられ、第3チャネル領域4p及び第3絶縁膜5pに引っ張りの応力を及ぼす絶縁層と、をさらに備えることができる。
または、本実施形態に係る乱数生成装置は、第1ゲート電極6の側面及び第1絶縁膜5の側面に設けられ、第1チャネル領域4及び第1絶縁膜5に圧縮の応力を及ぼす絶縁層と、第2ゲート電極6nの側面及び第2絶縁膜5nの側面に設けられ、第2チャネル領域4n及び第2絶縁膜5nに圧縮の応力を及ぼす絶縁層と、第3ゲート電極6pの側面及び第3絶縁膜5pの側面に設けられ、第3チャネル領域4p及び第3絶縁膜5pに圧縮の応力を及ぼす絶縁層と、をさらに備えることができる。
【0077】
なお、一般に、MOSFETにおいて、移動度を向上させるために、ストレスライナーが用いられることがある。この際、n型MOSFETには、拡大応力を印加し、p型MOSFETには縮小応力を印加する。
【0078】
これに対し、本実施形態に係る乱数生成装置200においては、パスゲートに含まれるn型及びp型のいずれのMOSFETにも、同じ性質の絶縁層7が用いられる。
【0079】
すなわち、本実施形態に係る乱数生成装置200においては、例えば、RTSを発生する乱数生成装置100に用いられる絶縁層7が、パスゲートに含まれるn型及びp型のいずれのMOSFETにも、設けられる。
【0080】
本実施形態に係る乱数生成装置200において、パスゲートに含まれるn型及びp型のMOSFETの面積の縮小化に対する要求は比較的低い。そのため、応力による移動度の向上が著しく要求されることはない従って、同じ性質を有する絶縁層7を設けることによって、n型及びp型のMOSFETのいずれかにおいて、移動度は低下する傾向にあるが、実用上は全く問題にならない。そして、引っ張りまたは圧縮応力を発現する膜である絶縁層7を、パスゲートに含まれるn型及びp型のMOSFETの両方に用いることで、製造プロセスは簡単になり、実用上十分な性能を発揮しつつ、低コストで安定して生産できる乱数生成装置を提供できる。
【0081】
本実施形態に係る乱数生成装置200によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させ、低コストで安定して生産できる実用的な乱数生成装置が提供できる。
【0082】
なお、ここで、RTSを発生させるMISFET(乱数発生装置100)のチャネル領域4を流れる電流の流れる方向(第1ゲート長方向とする)と、パスゲート50の一部となるn型のMOSFET50nのチャネル領域4nを流れる電流の流れる方向(第2ゲート長方向とする)と、パスゲート50の別の一部となるp型のMOSFET50pのチャネル領域4pを流れる電流の流れる方向(第3ゲート長方向とする)は、任意である。例えば、第1ゲート長方向に対して、第2ゲート長方向は、平行でも良く、また、垂直でも良く、また、任意の角度とすることができる。同様に、第1ゲート長方向に対して、第3ゲート長方向は、平行でも良く、垂直でも良く、また任意の角度とすることができる。第1ゲート長方向に対して、第2ゲート長方向、もしくは第3ゲート長方向が、平行でない場合、パスゲートに含まれるn型もしくはp型のMOSFETには、RTSを発生させるMISFET(乱数発生装置100)に印加される拡大応力もしくは圧縮応力が印加されるとは限らない。
【0083】
(第3の実施の形態)
本発明の第6の実施形態に係る乱数生成装置300は、上に説明した本発明の実施形態に係る乱数生成装置を複数用い、その出力からさらに高い発生頻度で乱数を発生して出力する論理回路を設けたものである。
【0084】
図7は、本発明の第3の実施形態に係る乱数生成装置の構成を例示する回路図である。 図7に表したように、本発明の第3の実施形態に係る乱数生成装置300は、RTSを発生する乱数生成装置100が複数設けられ、その出力が入力される論理回路60を備えている。
【0085】
論理回路60は、複数の乱数信号を入力して、入力された信号よりも高速の乱数信号を生成する機能を有する。論理回路60には、例えばXOR(排他的論理和)の論理回路を用いることができる。また、NOT(否定)回路とOR(論理和)回路とを組み合わせた回路を用いることができる。また、これに限らず、入力された複数信号よりも高速の乱数信号を生成する機能を有していれば良い。
【0086】
すなわち、乱数生成装置300は、RTSを発生する2つの乱数生成装置100a、100bを有している。乱数生成装置100a、100bには、既に説明した本発明の実施形態に係る乱数生成装置100を用いることができる。
【0087】
なお、図7に例示した乱数生成装置300では、説明を簡単にするために、RTSを発生する乱数生成装置が2つの場合として示しているが、本実施形態において、RTSを発生する乱数生成装置の数は複数であれば良く、その数は任意である。
【0088】
図7に表したように、RTSを発生する複数の乱数生成装置100a、100bのそれぞれに、抵抗R1、R2が接続され、これにより、乱数生成装置100a、100bのそれぞれで発生した時間と伴に変動する出力電流が、電圧に変換される。そして、この変換された複数の電圧が、論理回路60に入力される。
【0089】
図8は、本発明の第3の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。
すなわち、図8は、論理回路60がXOR論理回路の場合を例示している。
図8に表したように、論理回路60においては、入力VIN1、VIN2に入力された信号のXORの演算結果をVOUTに出力する。従って、入力VIN1、VIN2に、それぞれ、RTSを生成する乱数生成装置100a、100bの出力電流を変換した電圧を入力すると、乱数生成装置100a、100bで発生する乱数信号よりも時定数の短い乱数信号を出力することができる。そして、この出力をパスゲート50に入力することによって、所定の周波数でサンプリングし、高速に乱数を発生させることができる。
【0090】
なお、上記の、複数の乱数生成装置100a、100b、論理回路60、及び、パスゲート50を、同じ基板上に設けることができる。ただし、本発明はこれに限らず、論理回路60は、乱数生成装置100a、100bとは別の基板に設けても良い。以下では、複数の乱数生成装置100a、100b、論理回路60、及び、パスゲート50が、同じ基板上に設けられた場合について説明する。
【0091】
この時、乱数生成装置100a、100bにおいて設けられた拡大応力または縮小応力と同じ方向の応力を、論理回路60及びパスゲート50に設けることができる。
【0092】
すなわち、乱数生成装置100a、100bにおいて適用される、例えば、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法、チャネル領域4及び第1絶縁膜5の上に配置される層として応力を発現する膜を用いる方法、第1絶縁膜5及びゲート電極6の側面に、ストレスライナーを設ける方法、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設ける方法など、を、論理回路60及びパスゲート50にも適用することできる。
【0093】
例えば、乱数生成装置100a、100bにおいて、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、RSTを発生する乱数生成装置100において設けられるストレスライナーとなる絶縁層7となる絶縁層膜を、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pに設け、さらに、論理回路60を構成する、n型MOSFET及びp型MOSFETにも、複数の乱数生成装置100a、100bに設けられる絶縁層7となる絶縁層膜を設けることができる。すなわち、論理回路60に含まれるn型及びp型のMOSFETには、引っ張りまたは圧縮応力を発現する膜である絶縁層7となる絶縁層膜と同一の膜が設けられる。
【0094】
このように、パスゲート50及び論理回路60に含まれるn型及びp型のMOSFETに、RTSを生成する乱数生成装置に設けられる、引っ張りまたは圧縮応力を発現する膜である絶縁層7と同一の膜を設けることで、工程が簡単で生産し易い、RTSの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【0095】
(第4の実施の形態)
第4の実施形態に係る乱数生成装置104は、第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料を用いる。
【0096】
本実施形態に係る乱数生成装置104は、半導体基板1に設けられたソース領域2と、ドレイン領域3と、ソース領域2とドレイン領域3との間に設けられたチャネル領域4と、チャネル領域4の上に設けられたゲート電極6と、チャネル領域4とゲート電極6との間に設けられた第1絶縁膜5と、を備える。すなわち、乱数生成装置104は、MISFETの構造を有している。
なお、第1の実施形態と同様に、このMISFETの上に、絶縁層7を設けることができる。
【0097】
そして、第1絶縁膜5は、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有しいる。そして、第1絶縁膜5の比誘電率は、3.9よりも高い。そして、第1絶縁膜5はチャネル領域4の上に、直接接合されている。
【0098】
すなわち、本実施形態に係る乱数生成装置104において、第1絶縁膜5には、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料を用いることができる。
すなわち、乱数生成装置104においては、第1絶縁膜5の少なくとも一部は、第1チャネル領域4に接して設けられ、比誘電率が3.9よりも高い絶縁膜を含む。
【0099】
これ以外は、第1の実施形態に係る乱数生成装置100と同様なので説明を省略する。
【0100】
乱数生成装置104において、チャネル領域4の上に、直接に第1絶縁膜5が設けられ、第1絶縁膜5は、時間と伴にランダムに電子または正孔を捕獲及び放出する、ダングリングボンドに基づいたトラップを有している。
【0101】
既に説明したように、第1絶縁膜5のトラップに、電子または正孔が捕獲されると、トラップに電子または正孔が捕獲されていない場合に比べて、チャネル領域4の抵抗が高くなり、チャネル領域4を流れる電流量が減少する。そして、トラップから電子または正孔が放出されると、チャネル領域4の抵抗は低くなり、チャネル領域4を流れる電流量が増加する。トラップによる電子または正孔の捕獲及び放出はランダムに発生するため、時間と伴に、チャネル領域4を流れる電流量がランダムに変化する。そのため、ランダムな電流ノイズが出力される。
このとき、チャネル領域4の上に、直接に第1絶縁膜5が設けられていることにより、上記の、第1絶縁膜5のトラップにおける、電子または正孔の捕獲及び放出が、効率的に実施される。
【0102】
また、第1絶縁膜5の比誘電率を高く設定することにより、乱数生成装置104においては、以下に説明するように、広いゲート電圧の範囲で電流変動が発現する。
図9は、本発明の第4の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
同図は、第1絶縁膜5に用いる材料として異なる材料を用い、RTSの大きさと、チャネル領域4のキャリア密度と、の関係についての、発明者が独自に行った実験の結果を例示している。同図の横軸は、チャネル領域4のキャリア密度であり、縦軸は、RTSの大きさを表している。
この実験においては、第1絶縁膜5として、二酸化シリコン(SiO2)、及び、ハフニウムシリコンオキシナイトライド(HFSiON)を用い、チャネル領域4、ソース領域2及びドレイン領域3は、シリコン(Si)で形成されており、トラップを有する第1絶縁膜5の上には、ポリシリコンで形成されたゲート電極6が形成されている。
【0103】
図9に表したように、第1絶縁膜5に用いる材料が、二酸化シリコン(SiO2)、及び、ハフニウムシリコンオキシナイトライド(HFSiON)のいずれの場合も、表面キャリア密度が高くなると、RTS電流の変動の大きさは小さくなっている。
【0104】
トンネリング現象は、チャネル領域4のキャリアの代表的なエネルギーであるフェルミエネルギーと、第1絶縁膜5のトラップのエネルギーと、がエネルギー的に一致するときに、最も頻繁に発生する。よって、チャネル領域4のフェルミエネルギーは、ゲート電圧によって制御できるため、一般的に、RTSの発生頻度はゲート電圧に対し依存性を持っている。
そして、図9に示すように、チャネル領域4のキャリア数が多くなるほど、チャネル領域4を流れる電流変動の大きさが小さくなることは、比較的容易に予想される。
しかしながら、キャリア密度の増大に対しての、チャネル領域4を流れる電流変動の大きさの変化の程度が、第1絶縁膜5に用いる材料によって異なることは、従来知られていなかった。
【0105】
すなわち、図9に示すように、トラップを有する第1絶縁膜5として、ハフニウムシリコンオキシナイトライド(HfSiON)を用いた場合は、二酸化シリコン(SiO2)を用いた場合に比べて、チャネル領域4のキャリア密度が高くなった場合の電流変動量の減少が小さい。
【0106】
チャネル領域4のキャリア密度は、ゲート電圧に比例するため、トラップを有する第1絶縁膜5としてハフニウムシリコンオキシナイトライド(HfSiON)を用いた場合、二酸化シリコン(SiO2)を用いた場合に比べて、広いゲート電圧の範囲で、電流変動が大きいRTSを発生させることができる。
【0107】
本実施形態に係る乱数生成装置104は、図9に例示した新たな知見に基づきなされたものである。
すなわち、乱数生成装置104において、第1絶縁膜5としてハフニウムシリコンオキシナイトライド(HfSiON)を用いることにより、表面キャリア密度が高い場合においても、RTS電流変動量の減少を小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0108】
トラップを有する第1絶縁膜5に用いる材料が、ハフニウムシリコンオキシナイトライド(HfSiON)である方が、二酸化シリコン(SiO2)を用いた場合に比べて、チャネル領域4のキャリア密度が高くなった場合の電流変動量の減少を小さくできる理由は、ハフニウムシリコンオキシナイトライド(HfSiON)においては、トラップに捕獲されたキャリアのチャネル領域4への電気的な影響の表面キャリアによる遮蔽効果が、二酸化シリコン(SiO2)よりも弱いためであると推測される。
【0109】
第1絶縁膜5のトラップに捕獲されたキャリアによる、チャネル領域4への電気的な影響は、チャネル領域4のキャリアによって遮蔽される。この遮蔽の強さは、チャネル領域4のキャリアの感じる誘電率に反比例する。そのため、チャネル領域4のキャリアの感じる誘電が大きいほど、遮蔽効果は弱くなる。ここで、チャネル領域4のキャリアの感じる誘電率は、チャネル領域4の誘電率と第1絶縁膜5の誘電率の中間の値である。そのため、チャネル領域4の誘電率と第1絶縁膜5の誘電率が高いほど、遮蔽効果は弱く、結果として、広いゲート電圧の範囲で、大きな電流変動が発現する。
【0110】
このように、第1絶縁膜5の誘電率は高いことが望ましい。これにより、表面キャリア密度が小さい場合においても、RTS電流変動量の減少が小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0111】
また、同様に、チャネル領域4の誘電率は高いことが望ましい。これにより、表面キャリア密度が高い場合においても、RTS電流変動量の減少が小さくすることができる。すなわち、チャネル領域4には、半導体装置に通常用いられるシリコンの比誘電率よりも比誘電率が高い材料を用いることが望ましい。
【0112】
チャネル領域4には、例えば、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。
このように、チャネル領域4に含まれる半導体の比誘電率を、11.7よりも高く設定することで、表面キャリア密度が高い場合においても、RTS電流変動量の減少をさらに小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0113】
既に説明したように、一般的に、RTSはゲート電圧に対して依存性を持っており、所望のRTSが発現するゲート電圧は、MISFETごとに異なる。そのため、第3の実施形態で例示したように、MISFETからなる乱数生成装置を複数用い、それをXOR論理回路に入力する構成の乱数生成装置の場合には、それぞれのMISFETのゲート電圧を、所望のRTSが発現するように調整する必要がある。このとき、もし、所望のRTSを発現するゲート電圧の範囲が狭いと、複数のMISFETのゲート電圧を微調整する必要があるため、調整が極めて困難となる。これに対し、本実施形態に係る乱数生成装置104では、所望のRTSを発現するゲート電圧の範囲が広いので、MISFETのゲート電圧の調整の許容範囲が拡大するので、複数のMISFETのゲート電圧調整が簡単化され、実用性の高い乱数生成装置が得られる。
【0114】
このように、本実施形態に係る乱数生成装置104を用いることで、複数の乱数生成装置を組み合わせた場合にも安定してRTSを生成することができ、乱数生成を容易にする。
【0115】
そして、本実施形態に係る乱数生成装置104において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法を合わせて実施しても良い。
【0116】
さらに、本実施形態に係る乱数生成装置104においても、乱数生成装置と既に説明したパスゲートとを組み合わせて乱数信号を出力する乱数生成装置を構成することができる。さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い乱数生成装置を構成することができる。
【0117】
以下の第5〜第9の実施形態では、拡大応力または縮小応力を発生させる各種の手法について説明する。
(第5の実施の形態)
本発明の第5の実施形態は、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、拡大応力を得る方法の別の1例である。
【0118】
すなわち、発明の第5の実施形態に係る乱数生成装置105は、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いる。一方、ソース領域2とドレイン領域3とには、シリコンゲルマニウム(Si1−yGey:0<y≦1)が用いられている。
【0119】
ここで、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−yGey:0<y≦1)におけるゲルマニウム(Ge)濃度は、x>yの関係を満たす。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも大きい。
【0120】
この関係にすることで、チャネル領域4のシリコンゲルマニウム(Si1−yGey:0<y≦1)の格子定数は、ゲート長方向と平行に、拡大される。すなわち、拡大応力を発生させることができる。
【0121】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0122】
なお、上記において、チャネル領域4と、ソース領域2及びドレイン領域3と、に用いる材料の格子定数の差異によって発現された拡大応力は、第1絶縁膜5にも及び、第1絶縁膜5に拡大応力が印加される。
【0123】
すなわち、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4に含まれる半導体の格子間隔が、ゲート長方向と平行に、拡大するような応力が印加される。
【0124】
そして、本実施形態に係る乱数生成装置105において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0125】
さらに、本実施形態に係る乱数生成装置105においても、乱数生成装置と既に説明したパスゲートとを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
【0126】
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0127】
(第6の実施の形態)
本発明の第6の実施形態は、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法の1例である。
【0128】
すなわち、発明の第6の実施形態に係る乱数生成装置106は、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いる。一方、ソース領域2とドレイン領域3とには、シリコンゲルマニウム(Si1−yGey:0<y≦1)が用いられている。
【0129】
ここで、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−yGey:0<y≦1)におけるゲルマニウム(Ge)濃度は、x<yの関係を満たす。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも小さい。
【0130】
この関係にすることで、チャネル領域4のシリコンゲルマニウム(Si1−yGey:0<y≦1)の格子定数は、ゲート長方向と平行に、縮小される。すなわち、縮小応力を発生させることができる。
【0131】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0132】
そして、本実施形態に係る乱数生成装置106において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別方法を同時に実施しても良い。
【0133】
さらに、本実施形態に係る乱数生成装置106においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
【0134】
さらに、乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0135】
なお、上記において、チャネル領域4と、ソース領域2及びドレイン領域3と、に用いる材料の格子定数の差異によって発現された縮小応力は、第1絶縁膜5にも及び、第1絶縁膜5に縮小応力が印加される。
【0136】
すなわち、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4に含まれる半導体の格子間隔が、ゲート長方向と平行に、縮小するような応力が印加される。
【0137】
以上の第5、第6の実施形態に例示したように、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−xGex:0<x≦1)におけるゲルマニウム(Ge)濃度と、を異ならせることで、拡大応力または縮小応力を発現させ、これを、チャネル領域4または第1絶縁膜5の少なくともいずれかに印加することができる。これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0138】
(第7の実施の形態)
本発明の第7の実施形態に係る乱数生成装置においては、チャネル領域4及び第1絶縁膜5の上に配置される層に応力を有する膜を用いることで、拡大応力を得る例である。
【0139】
すなわち、本実施形態に係る乱数生成装置107では、図1に例示した本実施形態に係る乱数生成装置100において、第1絶縁膜5の上に設けられるゲート電極6として、砒素(As)が添加されたポリシリコンを用いる。この場合、製造工程において、砒素(As)のインプランテーションによりアモルファス化したシリコンを、ポリシリコンにする際に、周辺に応力が印加される現象を利用する。
【0140】
この現象を利用して、拡大応力を発現させることができ、この拡大応力は、チャネル領域4及び第1絶縁膜5に印加される。
【0141】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0142】
そして、本実施形態に係る乱数生成装置107において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0143】
さらに、本実施形態に係る乱数生成装置107においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0144】
(第8の実施の形態)
本発明の第8の実施形態に係る乱数生成装置108においては、ストレスライナーによって拡大応力または縮小応力を得る。
【0145】
すなわち、本実施形態に係る乱数生成装置108では、図1に例示した実施形態に係る乱数生成装置100において、ゲート電極6を覆うように設けられる絶縁層7に用いる材料及び膜形成条件を適切に選択することによって、拡大応力または縮小応力をチャネル領域4及び第1絶縁膜5に印加させる例である。
【0146】
例えば、絶縁層7には、SiNやDiamond-like Carbonといった絶縁膜を用いることができる。SiNを用いる場合、条件を工夫することで、拡大応力および縮小応力のいずれかを印加することが可能である。また、Diamond-like Carbonを用いる場合は、縮小応力の印加が可能である。
【0147】
このようなストレスライナーは、少なくとも、ゲート電極6の側面及び第1絶縁膜5の側面に設けられれば良い。すなわち、図1に例示した構造では、ストレスライナーの機能を有することができる絶縁層7は、ゲート電極6の上面、ゲート電極6の側面、第1絶縁膜5の側面、ソース領域2の上、及び、ドレイン領域3の上に設けられているが、ストレスライナー、すなわち、すなわち、引っ張りまたは圧縮の応力を発現する絶縁膜は、少なくとも、ゲート電極6の側面及び第1絶縁膜5の側面に設けられれば良い。これにより、拡大応力または縮小応力を発生し、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加させることができる。
【0148】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0149】
そして、本実施形態に係る乱数生成装置108において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0150】
さらに、本実施形態に係る乱数生成装置108においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0151】
ここで、上記の絶縁層7の厚さは、第1絶縁膜5及びその上に設けられるゲート電極6で形成さえる凸部の高さに比べて、過度に厚くならないようにすることができる。すなわち、絶縁層7が厚くなり過ぎると、所望の応力を、チャネル領域4及び第1絶縁膜5に加え難くなる。
【0152】
図10は、本発明の第8の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。
すなわち、同図(a)は、乱数生成装置における絶縁層7が比較的薄い場合を例示していおり、同図(b)は、比較的厚い場合を例示している。
図10(a)に表したように、乱数生成装置における絶縁層7が比較的薄い場合は、絶縁層7は、ゲート電極6及び第1絶縁膜5の形状に沿った形状で、ゲート電極6及び第1絶縁膜5との側面に設けられ、これにより、所望の応力を、チャネル領域4及び第1絶縁膜5に加えることができる。
【0153】
また、図10(b)に表したように、乱数生成装置における絶縁層7が比較的厚い場合、絶縁層7は、レベリングされて形成される。この時、同図に表したように、絶縁層7の基板1からの高さ(厚み方向の距離)が最も低くなる場所における絶縁層7の高さH2が、乱数発生装置100のゲート電極6の高さH1よりも低ければ良い。もし、絶縁層7の高さH2が、ゲート電極6の高さH1と同じかまたはそれ以上になると、所望の応力をチャネル領域4及び第1絶縁膜5に印加し難くなる。すなわち、絶縁層7は過度に厚く設けないようにする。
【0154】
このように、本実施形態に乱数生成装置108において、適切な厚さのストレスライナーとなる絶縁層7を設け、絶縁層7の応力を、チャネル領域4及び第1絶縁膜5に効率的に加えることができ、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0155】
(第9の実施の形態)
本発明の第9の実施形態に係る乱数生成装置109は、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力を得る方法である。
図11は、本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。
図12は、本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。
すなわち、図11は、図12のA−A’線断面図である。なお、図12においては、第1絶縁膜5、ゲート電極6及び絶縁層7は省略されている。
【0156】
図11に表したように、本実施形態に係る乱数生成装置109では、基板1として、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成された歪みシリコン(Si)1cが用いられている。すなわち、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成された歪みシリコン(Si)1cが用いられている。
なお、図11において、基板1として、シリコン(Si)基板(図示しない)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)1bを設け、その上に形成された歪みシリコン(Si)1cを用いても良い。すなわち、チャネル領域4として、シリコン(Si)基板(図示しない)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)1bを設け、その上に形成された歪みシリコン(Si)1cを用いても良い。
【0157】
この構成を採用することで、シリコンゲルマニウム(Si1−xGex:0<x≦1)と、シリコン(Si)と、の格子定数の相違により、基板1において、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成されたシリコン(Si)1cのシリコン(Si)原子は、平衡位置からずれ、歪みシリコン(Si)1cの面内に、基板1の主面に平行な面内の2軸性の引っ張り応力が印加されている。
【0158】
そして、図12に表したように、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に、異方性が設けられる。
【0159】
ここで、図12に表したように、ドレイン領域3の、チャネル領域4と接する界面とは反対の端3bから、ソース領域2の、チャネル領域4と接する界面とは反対の端2bまでの距離を、MISFETの縦方向の長さLと呼ぶことにする。そして、上記の縦方向の長さLに沿う方向に対して直交する方向におけるチャネル領域4の長さを、MISFETの横方向の長さWと呼ぶことにする。
【0160】
なお、上記のMISFETの縦方向の長さL及び横方向の長さWは、MISFETのソース領域2、ドレイン領域3及びチャネル領域4の周りに設けられる、例えばSTIやLOCOSと、ソース領域2、ドレイン領域3及びチャネル領域4との境界により規定することができる。
【0161】
そして、本実施形態に係る乱数生成装置109においては、MISFETの縦方向の長さLを、MISFETの横方向の長さWよりも大きく設定することができる。
【0162】
すなわち、LとWに関し、L>a×W (aは1以上の定数)の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した2軸性の応力を、縦方向の長さLに沿う方向の1軸性応力に変化させることができる。
なお、上記の定数aは、不純物濃度によって変化する。
【0163】
このように、MISFETの平面形状に異方性を持たせることにより、拡大応力を発生させることができる。こして、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
【0164】
これにより、本実施形態に係る乱数生成装置109によって、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0165】
そして、本実施形態に係る乱数生成装置109において、第1の実施形態で説明した、拡大応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0166】
さらに、本実施形態に係る乱数生成装置109においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0167】
また、本実施形態に係る乱数生成装置109において、第4の実施形態で説明したように、第1絶縁膜5として比誘電率が高い材料を用いる方法を適用することができる。
すなわち、第1絶縁膜5は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)を用いることができる。なお、図11に表したように、本実施形態に係る乱数生成装置109においても、チャネル領域4の上に、直接に第1絶縁膜5が設けられている。
【0168】
(第10の実施の形態)
本発明の第10の実施形態に係る乱数生成装置110は、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設けることによって、縮小応力を得る方法である。
本実施形態に係る乱数発生装置110(図示しない)は、図11及び図12に例示した第9の実施形態に係る乱数発生装置109において、シリコン(Si)1cと、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bと、の配置を逆転したものである。それ以外は、乱数発生装置装置109と同様とすることができる。
すなわち、本実施形態に係る乱数生成装置110では、基板1として、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bが用いられている。すなわち、チャネル領域4として、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bが用いられている。
【0169】
この構成を採用することで、シリコン(Si)と、シリコンゲルマニウム(Si1−xGex:0<x≦1)と、の格子定数の相違により、基板1において、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bのシリコン(Si)原子及びゲルマニウム(Ge)原子は、平衡位置からずれており、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの面内に、基板1の主面に平行な面内の2軸性の圧縮応力が印加されている。
【0170】
ここで、図12に例示した乱数発生装置109と同様に、本実施形態に係る乱数発生装置110においては、ドレイン領域3のうち、チャネル領域4と接する界面とは反対の端3bから、ソース領域2のうち、チャネル領域4と接する界面とは反対の端2bまでの距離を、MISFETの縦方向の長さLとし、縦方向の長さLに沿う方向に対して直交する方向における、チャネル領域4の長さを、MISFETの横方向の長さWと呼ぶ。
【0171】
そして、本実施形態に係る乱数生成装置110においては、MISFETの縦方向の長さLを、MISFETの横方向の長さWよりも大きく設定することができる。
【0172】
すなわち、LとWに関し、L>a×W (aは1以上の定数)の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した2軸性の応力を、縦方向の長さLに沿う方向の1軸性応力に変化させることができる。
なお、上記の定数aは、不純物濃度によって変化する。
【0173】
このように、MISFETの平面形状に異方性を持たせることにより、縮小応力を発生させることができる。そして、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
【0174】
これにより、本実施形態に係る乱数生成装置110により、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0175】
なお、本実施形態に係る乱数生成装置110において、第6の実施形態で説明した、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法を同時に実施しても良い。
【0176】
すなわち、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)1bと、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−xGex:0<x≦1)におけるゲルマニウム(Ge)濃度は、x<yの関係を満たすことができる。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも小さくすることができる。
【0177】
このような構成にすることで、縮小応力を発生させることができ、上記の異方性による縮小応力と同時に格子定数の差異による縮小応力を相乗させて用いることができるので、さらに大きな縮小応力を発生させることができ、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
これにより、MISFETのRTSの時定数をさらに短くし、高速に乱数をより効率的に発生させる乱数生成装置が提供できる。
【0178】
また、本実施形態に係る乱数生成装置110において、第8の実施形態で説明したようなストレスライナーによって縮小応力を得るを用いる方法を適用することができる。
すなわち、例えば、絶縁層7として、例えば、引っ張り性のSiN絶縁膜を用いることができる。この引っ張り性の絶縁層7によって、縮小応力を発生させることができる。これにより、上記の異方性による縮小応力と同時にストレスライナーによる縮小応力を相乗させ、さらに大きな縮小応力を発生させることができ、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
これにより、MISFETのRTSの時定数をさらに短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0179】
なお、本実施形態に係る乱数生成装置110においても、第4の実施形態で説明したように、第1絶縁膜5として比誘電率が高い材料を用いる方法を適用することができる。
すなわち、第1絶縁膜5は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)を用いることができる。なお、本実施形態に係る乱数生成装置110においても、チャネル領域4の上に、直接に第1絶縁膜5が設けられている。
【0180】
以上、第9、第10の実施形態によって説明したように、拡大応力を発生させる各種の手法を組み合わせて、または、縮小応力を発生させる各種の手法を組み合わせて、実施することができる。
【0181】
ただし、本発明はこれに限らない。すなわち、拡大応力を発生させる手法や構造と、縮小応力を発生させる手法や構造とを混在させて用いても良い。すなわち、上記で説明した各種の手法や構成を組み合わせて用いた場合、総合的に、拡大応力または縮小応力が発現され、チャネル領域4または第1絶縁膜5に印加されれば良い。
例えば、大きな拡大応力を発現させる手法と、小さな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、拡大応力が発生され、これがチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される。逆に、小さな拡大応力を発現させる手法と、大きな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、縮小応力が発生され、これがチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される。これによっても、MISFETのRTSの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【0182】
ただし、既に説明したように、同じ方向の応力(拡大または縮小)を発現する手法を組み合わせて実施した場合は、相乗効果を発揮できるのでより望ましい。
【0183】
さらに、本実施形態に係る乱数生成装置110においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0184】
(第11の実施の形態)
本発明の第11の実施形態に係る乱数生成装置111おいては、RTSを発生させる電流のキャリアの種類を正孔としたものである。
すなわち、本実施形態に係る乱数生成装置111においては、チャネル領域4には、例えば、砒素(As)や燐(P)を不純物として含有するn型シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。
また、ソース領域2とドレイン領域3とには、p型半導体になるよう、例えばボロン(B)を不純物として含有するシリコンカーボン(Si1−zCz:0<z<1)を用いることができる。
【0185】
乱数生成装置111において、チャネル領域4のエネルギーをゲート電圧で変調し、チャネル領域4に正孔が存在できるようにすると、ソース領域2とドレイン領域3との間を、正孔を主成分とした電流が流れる。このように、電流の担い手が正孔であることが望ましい。その理由を以下に説明する。
【0186】
上述のように、本実施形態に係る乱数生成装置111においては、第1絶縁膜5の電子または正孔を捕獲する電気的なトラップに、チャネル領域4中の正孔がランダムに捕獲及び放出されることで、ノイズが発生する。ここで、正孔は、第1絶縁膜5中をトンネリングすることにより、トラップとチャネル領域4との間を往来する。このトンネリング現象の単位時間内の発生頻度を向上すれば、乱数生成速度が高速化する。
【0187】
一般的に、トンネリング現象の単位時間内の発生頻度は、1個のキャリアが1回トンネリングを試みたときにトンネリングが成功する確率と、単位時間内にトンネリングを試みる回数の積により決まる。つまり、単位時間内にトンネリングを試みる回数が多いほうが、また、トンネリングの成功確率が高いほうが、単位時間内のトンネリング現象発生頻度は増加する。
【0188】
まず、単位時間内にトンネリングを試みる回数について説明する。
上述のように、トンネリング現象は、トラップを有する第1絶縁膜5中のトラップのエネルギーとチャネル領域4のフェルミエネルギーが一致するときに、最も頻繁に発生する。そのため、単位時間内にトンネリングを試みる回数を増加するには、第1絶縁膜5中のトラップのエネルギーに近いエネルギーを持ったキャリアが、チャネル領域4により多く存在し、より多くのキャリアがトンネリングを試みるような状況にすることが望ましい。一般に、半導体中の価電子帯の方が、伝導体よりも、あるエネルギーにより多くのキャリアを存在させることができる(状態密度が高い)ため、正孔の方が、電子よりも同じエネルギーに存在できる数が多い。そのため、キャリアが正孔の場合の方が、電子の場合よりも、単位時間内のトンネリング試行回数は増加する。
【0189】
次に、トンネリングの成功確率について説明する。
トラップを有する第1絶縁膜5が、チャネル領域4中のキャリアにとって、エネルギー的により低い障壁として作用すればするほど、トンネリングの成功確率は高くなる。一般的に、キャリアに対して障壁として作用するエネルギーの大きさは、チャネル領域4を構成する半導体結晶の種類、トラップを有する第1絶縁膜5の種類、及び、キャリアが電子か正孔か、によって異なる。例えば、シリコン(Si)上のハフニウムオキシナイトライド(HfSiON)という組み合わせでは、窒素(N)の含有量が低いときには、ハフニウムオキシナイトライド(HfSiON)は、電子よりも、正孔に対して、エネルギー的に低い障壁として作用する。このように、トンネリングの成功確率の観点でも、キャリアが正孔の場合の方が、望ましい。
【0190】
このように、単位時間内にトンネリングを試みる回数、及び、トンネリングの成功確率の両方の観点で、キャリアが正孔である場合には、電子で有る場合に比べて有利であり、キャリアを正孔とすることで、トンネリング現象の単位時間内の発生頻度は、より高まる。
【0191】
このように、本実施形態に係る乱数生成装置111において、キャリアを正孔とすることがより望ましく、これにより、トンネリング現象の単位時間内の発生頻度をより高めることができ、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0192】
なお、本実施形態に係る乱数生成装置111において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0193】
さらに、本実施形態に係る乱数生成装置111においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0194】
(第12の実施の形態)
本発明の第12の実施の形態に係る乱数生成装置112においては、以上説明した、第1の実施形態の格子定数の差異を用いる方法、第4実施形態の第1絶縁膜5として高比誘電率材料を用いる方法、第6の実施形態のストレスライナーを用いる方法、及び、第11の実施形態に係る正孔を電流キャリアとして用いる方法が、組み合わせて実施される。
【0195】
以下、まず、乱数生成装置112の製造方法について説明する。
図13は、本発明の第12の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。
なお、同図(a)は最初の工程の図、同図(b)は同図(a)に続く図、同図(c)は同図(b)に続く図である。
【0196】
まず、図13(a)に表したように、まず、基板1として、シリコンゲルマニウム(Si1−xGex:0<x≦1)基板に、不純物として、例えば燐(P)をインプランテーションし、アニールを施すことで、不純物を電気的に活性化したシリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成する。
なお、上記において、シリコンゲルマニウム(Si1−xGex:0<x≦1)基板を用いるのではなく、シリコン(Si)基板を用い、この上に、十分に厚く、表面のシリコン(Si)原子とゲルマニウム(Ge)原子とが平衡位置にある、シリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成し、これに対して、不純物のインプランテーション、及び、アニールによっても、不純物を電気的に活性化したシリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成することができる。
【0197】
次に、図13(b)に表したように、トラップを有する第1絶縁膜5となる、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)膜と、ゲート電極6となる、例えばポリシリコン膜とを堆積する。
【0198】
その後、図13(c)に表したように、リソグラフィーとエッチングにより所望の形状に、上記のハフニウムシリコンオキシナイトライド(HfSiON)膜とポリシリコン膜とを加工し、第1絶縁膜5とゲート電極6とを得る。
【0199】
その後に、例えば、ボロン(B)をインプランテーションし、アニールを施すことで、ソース領域2とドレイン領域3を作製する。
【0200】
その後、例えば拡大応力を印加するSiNといった絶縁層7を堆積するが、図示は省略する。
これにより、本実施形態に係る乱数生成装置112を作製することができる。
【0201】
このようにして作製された乱数生成装置112は、拡大応力を、チャネル領域4と第1絶縁膜5とに印加することができる。すなわち、第1の実施形態の格子定数の差異を用いる方法、第4実施形態の第1絶縁膜5として高比誘電率材料を用いる方法、及び、第6の実施形態のストレスライナーを用いる方法によって発現される拡大応力を、相乗させて用いる例である。これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
また、第11の実施形態に係る正孔キャリアを用いる方法も同時に実施されるので、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0202】
さらに、本実施形態に係る乱数生成装置112においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0203】
これにより、MISFETのRTSの時定数を短くし、また、RTSを発生させるゲート電圧範囲を拡大し、さらに高速に乱数を発生させる乱数生成装置が提供できる。
【0204】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、乱数生成装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0205】
その他、本発明の実施の形態として上述した乱数生成装置を基にして、当業者が適宜設計変更して実施し得る全ての乱数生成装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0206】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0207】
【図1】本発明の第1の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。
【図2】本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図3】比較例の乱数生成装置における特性を例示するグラフ図である。
【図4】本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図5】本発明の第2の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図6】本発明の第2の実施形態に係る乱数生成装置の構成を例示する断面模式図である。
【図7】本発明の第3の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図8】本発明の第3の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。
【図9】本発明の第4の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図10】本発明の第8の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。
【図11】本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。
【図12】本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。
【図13】本発明の第12の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。
【符号の説明】
【0208】
1 基板
2 ソース領域(第1ソース領域)、2n ソース領域(第2ソース領域)、2p ソース領域(第3ソース領域)、2r ソース領域(第4ソース領域)
2a、2na、2pn、2pr 配線
2b、3b 端
3 ドレイン領域(第1ドレイン領域)、3n ドレイン領域(第2ドレイン領域)、3p ドレイン領域(第3ドレイン領域)、3r ドレイン領域(第4ドレイン領域)
3a、3na、3pn、3pr 配線
4 チャネル領域(第1チャネル領域)、4n チャネル領域(第2チャネル領域)、4p チャネル領域(第3チャネル領域)、4r チャネル領域(第4チャネル領域)
5 第1絶縁膜、5n 第2絶縁膜、5p 第3絶縁膜、5r 第4絶縁膜
6 ゲート電極(第1ゲート電極)、6n ゲート電極(第2ゲート電極)、6p ゲート電極(第3ゲート電極)、6r ゲート電極(第4ゲート電極)
7 絶縁層
8 層間絶縁膜
50 パスゲート
50n n型MOSFET(第2トランジスタ)
50p p型MOSFET(第3トランジスタ)
50r 抵抗用n型MOSFET(第4トランジスタ)
52、52n、52p、52r 配線
60 論理回路
100、100a、100b、104〜112、200、300 乱数生成装置(第1トランジスタ)
CLK、CLK クロック信号
P 信号
R、R1、R2 抵抗
VIN1、VIN2 入力
VOUT 出力
【技術分野】
【0001】
本発明は、乱数生成装置に関し、特にMISFET構造を有する乱数生成装置に関する。
【背景技術】
【0002】
高度情報化社会の情報セキュリティ分野において、小型で、且つ、高速に乱数を生成する装置が求められている。これは、乱数が、暗号鍵の生成等に用いられるためである。乱数の生成には、通常、ソフトウェアで発生させた擬似乱数が使用されている。しかし、情報セキュリティをさらに向上するためには、ランダムな物理現象を利用して生成した真性乱数を用いることが不可欠であり、真性乱数を利用した乱数生成装置の重要性が非常に高くなっている。
【0003】
真性乱数を利用した乱数生成装置としては、これまでに、例えば、MIS(Metal Insulator Semiconductor)型電界効果トランジスタ(FET)構造(MISFET)の半導体装置におけるランダムな電流の変化であるランダムテレグラフシグナル(RTS:Random Telegraph Signal)や、複数のRTSの集合である1/f雑音といったような、ランダムな物理現象を乱数の種として利用した乱数生成装置が考案されている(例えば特許文献1)。
【0004】
RTSとは、例えばMISFETにおいて、ソース電極とドレイン電極の間のチャネル領域を流れる電流の担い手(キャリア)の一部が、ゲート絶縁膜中のトラップによって、ランダムに捕獲及び放出されることにより、チャネル領域の抵抗値が変化するという物理現象に起因して、時間と伴にランダムに変動する、チャネル領域を流れる電流である。
【0005】
RTSを用いた乱数生成装置において、RTSを所定の周波数でサンプリングすることにより、乱数を生成している。このため、セキュリティを高める良質な乱数を高速に生成するためには、MISFETからの出力変動、すなわちRTSの平均的な周波数を高くすることが重要となる。
【特許文献1】特開2007−304730号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、半導体層に設けられた第1ソース領域及び第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第1絶縁膜と、を有する第1トランジスタと、前記半導体層に設けられた第2ソース領域及び第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間に設けられ、p型半導体で構成される第2チャネル領域と、前記第2チャネル領域の上に設けられ、クロック信号が入力される第2ゲート電極と、前記第2チャネル領域と前記第2ゲート電極との間に設けられた第2絶縁膜と、を有し、前記第2ソース領域及び前記第2ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の少なくともいずれかと接続されてなる第2トランジスタと、前記半導体層に設けられた第3ソース領域及び第3ドレイン領域と、前記第3ソース領域と前記第3ドレイン領域との間に設けられ、n型半導体で構成される第3チャネル領域と、前記第3チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第3ゲート電極と、前記第3チャネル領域と前記第3ゲート電極との間に設けられた第3絶縁膜と、を有し、前記第3ソース領域及び前記第3ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の前記少なくともいずれかと接続されてなる第3トランジスタと、を備え、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に引っ張りの応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に引っ張りの応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に引っ張りの応力が印加され、または、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に圧縮の応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に圧縮の応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【0008】
本発明の他の一態様によれば、第1ソース領域と、第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、前記第1チャネル領域の上に設けられた第1ゲート電極と、前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、を備え、前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置が提供される。
【発明の効果】
【0009】
本発明によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供される。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0011】
(第1の実施の形態)
図1は、本発明の第1の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。
図1に表したように、本発明の第1の実施形態にかかる乱数生成装置100は、半導体基板(半導体層)1に設けられたソース領域2と、ドレイン領域3と、ソース領域2とドレイン領域3のと間に設けられたチャネル領域4と、チャネル領域4の上に設けられたゲート電極6と、チャネル領域4とゲート電極6との間に設けられた第1絶縁膜5と、を備える。
【0012】
なお、第1絶縁膜5の側面と、ゲート電極6の側面及び上面には、絶縁層7が設けられている。
このように、乱数生成装置100は、MISFET構造を有している。
【0013】
なお、ソース領域2とドレイン領域3には、外部から所定の電位を付与することができるよう配線がなされており、その配線を通じて、ソース領域2とドレイン領域3は電気的に短絡されている。また、さらに、このMISFETを覆うように図示しない層間絶縁膜を設けることができる。
また、ゲート電極6には、例えば、不純物を含有する抵抗の低いポリシリコン、または金属を用いることができる。
【0014】
第1絶縁膜5は、電荷、すなわち、電子または正孔の少なくともいずれかをランダムに捕獲及び放出する電気的なトラップを有している。
そして、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4を構成する半導体結晶の格子間隔が、前記半導体結晶の原子が、実際に乱数生成装置の動作時における温度において平衡位置にある場合における格子間隔よりも、チャネル領域4を流れる電流の方向と平行な方向に、拡大または縮小される方向の応力が印加されている。すなわち、MISFETのゲート長方向に引っ張りまたは圧縮の応力が印加されている。
【0015】
これにより、例えば、チャネル領域4を構成する半導体結晶の原子位置が、平衡位置から、ゲート長方向に対して平行にずれ、チャネル領域4を構成する半導体結晶の格子間隔が、拡大または縮小する。
【0016】
本実施形態に係る乱数生成装置100においては、基板1及びチャネル領域4には、例えば、(シリコン)ゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。すなわち、シリコン(Si)にゲルマニウム(Ge)が含有された材料、及び、xが1の場合の、シリコン(Si)を含まないゲルマニウム(Ge)を用いることができる。
なお、Si1−xGexにおいて、xが1の場合は、シリコン(Si)を含まないゲルマニウム(Ge)となるが、本願明細書においては、以下、シリコン(Si)にゲルマニウム(Ge)が含有された材料、及び、xが1の場合の、シリコンを含まないゲルマニウム(Ge)を含めて、「シリコンゲルマニウム(Si1−xGex:0<x≦1)」と言う。
【0017】
なお、基板1及びチャネル領域4には、シリコン(Si)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることもできる。
【0018】
また、ソース領域2及びドレイン領域3には、例えば、シリコンカーボン(Si1−zCz:0<z<1)を用いることができる。
【0019】
この時、ソース領域2とドレイン領域3に用いられるシリコンカーボン(Si1−zCz、:0<z<1)の格子定数は、チャネル領域4に用いられるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子定数よりも小さいため、チャネル領域4に含まれるシリコン(Si)原子及びゲルマニウム(Ge)原子は、平衡位置からずれる。すなわち、ゲート長方向と平行に、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が発生する。すなわち、チャネル領域4には、格子間隔を拡大する引っ張りの応力が印加される。そして、場合によっては、この応力は、第1絶縁膜5にも伝わり、第1絶縁膜5に、チャネル領域4の格子間隔を拡大する引っ張りの応力が印加される。
これにより、以下に説明するように、MISFETのRTSの平均的な周波数を高くすることができる。
【0020】
発明者は、MISFETにおけるチャネルを構成する半導体結晶の格子間隔を拡大または縮小させる応力と、RTSの時定数と、の関係について、独自の実験を行った。以下その内容について説明する。
【0021】
チャネル領域4及び第1絶縁膜5に、ゲート長方向と平行方向に、チャネル領域4に含まれるシリコン(Si)の格子間隔を変化させるように1軸性の応力を印加し、その時の応力(チャネル領域4及び第1絶縁膜5の歪み量)を変えて、RTSの時定数を測定する実験を行った。チャネル領域4の格子間隔を変化させる応力の印加方法としては、シリコン基板全体を機械的に曲げる方法を用い、その時の曲げ量を変えて格子間隔を変化させる応力を変えた。なお、歪み量は、シリコン基板の厚さと、シリコン基板の主面に平行な面内の曲率等の関係により導出される。
【0022】
なお、この実験では、チャネル領域4にはn型のシリコン(Si)を用い、第1絶縁膜5には、ハフニウムシリコンオキシナイトライド(HfSiON)を用いた。
【0023】
図2は、本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
すなわち、同図(a)は、RTSを例示しており、横軸は時間であり、縦軸はドレイン電流である。この図は、チャネル領域4と第1絶縁膜5とに加えられた歪み量が−0.057%(圧縮歪み)の時の結果を例示している。
また、同図(b)は、同図(a)から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。
説明を簡単にするために、ここでは、2つの電流値の間をランダムに変動する2レベルのRTSを例示している。
【0024】
図2(a)に表したように、ドレイン電流は、時間と伴に変化しており、大きく分けて、電流値が相対的に小さい状態と、電流値が相対的に大きい状態、の2つの状態を有している。なお、この2つの状態の他に、電流値の微小な変化も現れているが、ここでは取り扱わない。
【0025】
第1絶縁膜5のトラップにキャリアが捕獲されると、チャネル領域4の抵抗は増加する。そのため、チャネル領域4を流れる電流は減少する。一方、第1絶縁膜5のトラップに捕獲されていたキャリアが放出されると、チャネル領域4の抵抗は減少する。そのため、チャネル領域4を流れる電流は増加する。すなわち、図2(a)に例示した、電流値が相対的に小さい状態と、電流が相対的に大きい状態、の2つの状態は、それぞれ、第1絶縁膜5のトラップにキャリアが捕獲されている状態と、第1絶縁膜5のトラップからキャリアが放出されている状態、に対応している。
【0026】
そして、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、変動する。すなわち、第1絶縁膜5のトラップによるキャリアの捕獲及び放出は、第1絶縁膜5のトラップとチャネル領域4との間の第1絶縁膜5を、キャリアがトンネリングすることによって引き起こされる。このトンネリングには時間的な規則性がなく、トンネリングは時間と伴にランダムに発生する。このため、この電流値が相対的に小さい状態と、電流値が相対的に大きい状態と、のそれぞれの状態を保持する時間は、ランダムに変動する。この時、このドレイン電流を所定の周波数でサンプリングすることにより、乱数を発生させることができる。
【0027】
そして、図2(a)の結果から、図2(b)を導出することができる。すなわち、図2(a)において、一定の期間において、例えば相対的に電流値が小さい状態の保持時間(時間幅)を求め、その保持時間をいくつかの範囲で区切り、その範囲内ごとの保持時間の事象を発生させる頻度を求める。すなわち、保持時間ごとの発生頻度を求める。その結果が、例えば、図2(b)である。
【0028】
図2(b)に表したように、保持時間の増大につれて発生頻度は減少する。そして、保持時間が長くなるほど、発生頻度が指数関数的に減少している。ここで、保持時間の指数関数的な分布(ポアソン分布)は、観測しているRTSが、ランダムな物理現象によって引き起こされていることを示唆している。このように、保持時間の発生頻度は指数関数的に分布しているため、保持時間の分布に対して、時定数を定義することが可能である。
【0029】
すなわち、図2(b)に例示したヒストグラムの各発生頻度の値は、指数関数(A×exp(−t/τ))でフィッティングされる。ここで、Aは比例定数、tは時間、τは時定数である。つまり、初期値の1/e=0.37(eは自然対数の底)になる時間が、時定数である。
【0030】
なお、このように定義される時定数は、MISFETからの出力の変動の平均的な周波数の逆数となる。つまり、MISFETからの出力の変動の平均的な周波数を高くすることは、時定数を小さくすることと同義である。つまり、高速な乱数生成装置を実現するためには、MISFETからの出力のRTSの時定数を小さくすることが必要と言うことができる。
【0031】
例えば、図2(b)に例示した保持時間と発生頻度の関係からは、時定数が、1.35sと求められる。
【0032】
図3は、比較例の乱数生成装置における特性を例示するグラフ図である。
すなわち、同図(a)は、RTSを例示しており、横軸は時間であり、縦軸はドレイン電流である。そして、この比較例では、チャネル領域4と第1絶縁膜5とに加えられた歪み量が0%であり、すなわち、チャネル領域4と第1絶縁膜5に応力が加えられていない時の結果である。
また、同図(b)は、同図(a)から導出された、電流値が相対的に小さい状態の保持時間と発生頻度との関係を例示するグラフ図であり、横軸は保持時間であり、縦軸は発生頻度である。
【0033】
図3(a)に表したように、比較例の乱数生成装置においても、ドレイン電流は、相対的に大きい電流と、相対的に小さい電流と、の2つの状態を有し、この2つの状態を保持する時間が変化する。そして、この結果から、図3(b)の結果が導出される。
図3(b)に例示したように、比較例のRTSの時定数は、1.92sと求められる。比較例の乱数生成装置においては、第2(b)に例示した本実施形態に係る乱数生成装置に比べ、時定数が大きいことが分かる。
【0034】
このように、チャネル領域4と第1絶縁膜5とに、ゲート長方向と平行方向に、チャネル領域4を構成するシリコン(Si)の格子間隔を変化させるように1軸性の応力が印加され、チャネル領域4と第1絶縁膜5とに、歪みが加えられると、RTSの時定数が小さくなることを発明者は見いだした。
【0035】
チャネル領域4と第1絶縁膜5とに加えられる歪みの量を変えてRTSを求めた結果を、以下説明する。
図4は、本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
なお、同図において、横軸は、チャネル領域4と第1絶縁膜5とに加えられる歪み量であり、縦軸は、乱数生成装置におけるRTSの時定数である。
図4に表したように、チャネル領域4と第1絶縁膜5とに加えられる応力が、引っ張り及び圧縮のどちらであっても、RTSの時定数が小さくなる。
なお、同図において、歪み量が−0.057%の時が、図2に例示した本実施形態の一例に対応し、歪み量が0%の時が、図3に例示した比較例に対応する。
【0036】
図4に表したように、ゲート長方向と平行方向に、チャネル領域4を構成するシリコン(Si)の格子間隔を変化させる1軸性の応力を、チャネル領域4と第1絶縁膜5とに、印加することによって、RTSの時定数を小さくすることができる。
【0037】
本発明の本実施形態は、この新たに見いだされた知見に基づいてなされたものである。 すなわち、乱数生成装置において、乱数生成速度を高速化するためには、チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大、または、縮小する方向の応力を、チャネル領域4及び第1絶縁膜5に印加することが有効である。
以下、本願明細書において、「チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、拡大する方向の応力」を、単に「拡大応力」と言う。そして、「チャネル領域4を構成する半導体の格子間隔が、ゲート長方向と平行に、縮小する方向の応力」を、単に「縮小応力」という。
【0038】
この現象の機構は、以下のように推測される。
例えば、拡大応力または縮小応力が、チャネル領域4に加えられると、チャネル領域4の半導体のバンド構造が平衡状態から変化する。これにより、チャネル領域4から、第1絶縁膜5のトラップに対して電荷を放出し易く、且つ、第1絶縁膜5のトラップからチャネル領域4に電荷を受け入れやすくなる状態があり得る。結果として、ドレイン電流のRTSの時定数が小さくなると考えられる。
【0039】
また、例えば、拡大応力または縮小応力が、第1絶縁膜5に応力が加えられると、第1絶縁膜5のトラップの状態が変化する。このとき、第1絶縁膜5のトラップが電荷を放出し易く、且つ、第1絶縁膜5のトラップの状態が変化したとき、逆に第1絶縁膜5のトラップが電荷を捕獲し易くなる状態があり得る。結果として、ドレイン電流のRTSの時定数が小さくなると考えられる。
【0040】
これにより、図4に例示した結果が得られたと考えられる。
このことから、本実施形態に係る乱数生成装置100においては、拡大応力または縮小応力が、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される構成をとる。
【0041】
このように、本実施形態に係る乱数生成装置100によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0042】
本実施形態に係る乱数生成装置100においては、拡大応力または縮小応力を、チャネル領域4及び第1絶縁膜5の少なくともいずれか、に印加する手法の1つとして、チャネル領域4には、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用い、ソース領域2及びドレイン領域3には、シリコンカーボン(Si1−zCz:0<z<1)を用いる。これにより、両者の格子定数に差異を設け、これにより、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が、チャネル領域4に印加される。そして、この応力は、チャネル領域4の上に設けられる第1絶縁膜5にも伝わり、第1絶縁膜5にも、チャネル領域4に含まれるシリコンゲルマニウム(Si1−xGex:0<x≦1)の格子間隔を拡大する方向の応力が印加される。
【0043】
すなわち、上記の具体例では、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いることにより、拡大応力を発生させた例である。
【0044】
しかしながら、本発明はこれに限らず、以下の各種の手法によって、拡大応力または縮小応力を発生させることができる。
【0045】
すなわち、チャネル領域4及び第1絶縁膜5の上に配置される層として、応力を発現する膜を用い、これにより、拡大応力または縮小応力を発生することができる。チャネル領域4及び第1絶縁膜5の上に配置される応力を有する膜としては、例えば、ゲート電極6を用いることができ、ゲート電極6として応力を発現する膜を用いることで、拡大応力または縮小応力が得られる。
【0046】
また、第1絶縁膜5及びゲート電極6の側面に、ストレスライナー(引っ張りまたは圧縮の応力を発現する膜)を設けることによって、拡大応力または縮小応力を発生させることができる。このストレスライナーとしては、例えば、絶縁層7を用いることができる。すなわち、絶縁層7として、引っ張りまたは圧縮の応力を発現する材料を用いることで、拡大応力または縮小応力が得られる。
【0047】
さらに、チャネル領域4となる半導体層に、基板1の主面に対して平行な平面内の2軸性の応力を設け、その時に、ソース領域2、ドレイン領域3及びチャネル領域4の、基板1の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力または縮小応力を得ることができる。
【0048】
そして、上記の方法を単独で、または、組み合わせて用いることで、拡大応力または縮小応力が得られる。
上記の各種の手法の具体的例に関しては、後述する。
【0049】
これらの手法によっても、拡大応力または縮小応力を、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができ、これにより、MISFETのRTSの時定数を高くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0050】
(第2の実施の形態)
次に、上記の乱数生成装置100を用い、乱数生成装置100で発生されたRTS信号を所定のクロック信号に同期させて取り出す形態を第2の実施形態として説明する。
図5は、本発明の第2の実施形態に係る乱数生成装置の構成を例示する回路図である。 図5に表したように、本発明の第2の実施形態に係る乱数生成装置200は、上記の実施形態の乱数生成装置100と、乱数生成装置100の出力をサンプリングするパスゲート50と、を備える。
【0051】
図5に表したように、乱数生成装置100に直列に抵抗Rを設け、乱数生成装置100おけるMISFETの変動する出力電流を、電圧に変換する。そして、この電圧がパスゲート50に入力される。
【0052】
このパスゲート50としては、例えば、n型MOSFETとp型MOSFETとを組み合わせたものを用いることができ、これらのMOSFETに所定の周波数のクロック信号CLKとCLKをそれぞれ入力することで、乱数生成装置100で発生したRSTを、サンプリングして、乱数を出力信号Pに出力する。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。
【0053】
なお、このパスゲート50には、n型とp型の両方のMOSFETが用いられる。これは、パスゲートがオンの場合に、入力信号を全振幅に渡って通過させるためである。
【0054】
図6は、本発明の第2の実施形態に係る乱数生成装置の構成を例示する断面模式図である。
図6に表したように、本発明の第2の実施形態に掛かる乱数生成装置200は、上記の実施形態の乱数生成装置100と、パスゲート50となるn型MOSFET50n及びp型MOSFET50pと、を有する。なお、抵抗Rとして、抵抗用n型MOSFET50rが設けられている例である。
【0055】
既に説明したように、乱数生成装置100(第1トランジスタ)は、ソース領域2(第1ソース領域)と、ドレイン領域3(第1ドレイン領域)と、それらの間に設けられたチャネル領域4(第1チャネル領域)と、チャネル領域4の上のゲート電極6(第1ゲート電極)と、チャネル領域4とゲート電極6との間に設けられたトラップを有する第1絶縁膜5を有している。なお、それらの上には、それらを覆うように設けられた絶縁層7が設けられている。
また、パスゲート50の一部となるn型MOSFET50n(第2トランジスタ)は、ドレイン領域3n(第2ドレイン領域3n)と、ソース領域2n(第2ソース領域2n)と、それらの間に設けられ、p型半導体で構成されるチャネル領域4n(第2チャネル領域4n)と、チャネル領域4nの上に設けられたゲート電極6n(第2ゲート電極6n)と、チャネル領域4nとゲート電極6nとの間に設けられた第2絶縁膜5nと、を有する。
【0056】
同様に、パスゲート50の別の一部となるp型MOSFET50p(第3トランジスタ)は、ドレイン領域3p(第3ドレイン領域3p)と、ソース領域2p(第3ソース領域2p)と、それらの間に設けられ、n型半導体で構成されるチャネル領域4p(第3チャネル領域4p)と、チャネル領域4pの上に設けられたゲート電極6p(第3ゲート電極6p)と、チャネル領域4pとゲート電極6pとの間に設けられた第3絶縁膜5pと、を有する。
【0057】
また、抵抗用のn型MOSFET50r(第4トランジスタ)も類似の構造を有することができ、抵抗用のn型MOSFET50rは、ドレイン領域3r(第4ドレイン領域3r)と、ソース領域2r(第4ソース領域2r)と、それらの間に設けられたチャネル領域4r(第4チャネル領域4r)と、チャネル領域4rの上に設けられたゲート電極6r(第4ゲート電極6r)と、チャネル領域4rとゲート電極6rとの間に設けられた第4絶縁膜5rと、を有する。
なお、本具体例では、抵抗Rとして抵抗用のn型MOSFET50rを用いたが、本発明はこれに限らず、トランジスタを用いた抵抗以外の各種の抵抗を用いることができる。ただし、抵抗としてトランジスタを用いた場合、抵抗値を電気信号によって変えることができるので、乱数生成の特性の調整が容易となり、便利である。
【0058】
なお、図6に例示したように、RTSを発生する乱数生成装置100と、パスゲート50となるn型MOSFET50n及びp型MOSFET50pと、は同じ基板上に設けることができる。また、抵抗用n型MOSFET50rも、それらと同じ基板上に設けることができる。
【0059】
なお、n型MOSFET50n、p型MOEFET50p、及び、抵抗用n型MOEFET50rの上には、絶縁層7が設けられている。
【0060】
乱数生成装置100において、ソース領域2には、ソース領域への配線2aによって、例えば電圧Vdd(図示しない)が印加される。そして、絶縁層7を介したゲート電極6には、配線52によって、第1の電圧(電圧値は外部で調整可能)(図示しない)が印加される。そして、ドレイン領域3と、抵抗用n型MOSFET50rのドレイン領域3rと、パスゲートのn型MOSFET50nのドレイン領域3nと、及び、パスゲートのp型MOSFET50pのドレイン領域3pは、配線3a、配線3ra、配線3na、配線3paによって、電気的に短絡している。なお、配線は一部のみを図示している。
【0061】
抵抗用n型MOSFET50rにおいて、絶縁層7を介したゲート電極6rには、配線52rによって、第2の電圧が(電圧値は外部で調整可能)(図示しない)が印加される。そして、ソース領域2rは、配線2raによって、接地される。
【0062】
パスゲートのn型MOSFET50nにおいて、絶縁層7を介したゲート電極6nには、配線52nによって、所定のクロック信号CLK(図示しない)が入力される。ソース領域2nからは、信号を外部に出力する配線2naを通して、信号Pが出力される。
【0063】
パスゲートのp型MOSFET50pにおいて、絶縁層7を介したゲート電極6pには、配線52pによって、所定のクロック信号CLK(図示しない)が入力される。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。ソース領域2pは、配線2paと配線2naによって、ソース領域2nと電気的に短絡している。
【0064】
なお、これらの乱数生成装置100、n型MOEFET50n、p型MOEFET50p、抵抗用のn型MOSFET50rの上及び、それらの間には、層間絶縁膜8が設けられ、また、それぞれのソース領域、ドレイン領域の間にはSTI(Shallow Trench Isolation)、または、LOCOS(Local Oxidation of Silicon)が設けられ、互いの素子を分離している。
【0065】
このような構成により、図5に例示した回路構成を有する本実施形態に係る乱数生成装置200が形成される。
【0066】
そして、乱数生成装置100においては、既に説明したように、RSTを発生する乱数生成装置100においては、拡大応力または縮小応力、すなわち、ゲート長方向と平行に、チャネル領域4に含まれるシリコン(Si)の格子間隔を拡大または縮小する方向の応力、が、チャネル領域4及び絶縁層5に加えられている。
【0067】
そして、同様の応力が、パスゲート50の一部となるn型MOSFET50n、及び、パスゲート50の別の一部となるp型MOSFET50pの、チャネル領域4及び第1絶縁膜5にも加えられる。
【0068】
すなわち、本実施形態に係る乱数生成装置200は、半導体基板1と、半導体基板1の上に設けられた第1ソース領域2及び第1ドレイン領域3と、第1ソース領域2と第1ドレイン領域3との間に設けられた第1チャネル領域4と、第1チャネル領域4の上に設けられた第1ゲート電極6と、第1チャネル領域4と第1ゲート電極6との間に設けられ、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有する第1絶縁膜5と、を有する第1トランジスタ100と、半導体基板1の上に設けられた第2ソース領域2n及び第2ドレイン領域3nと、第2ソース領域2nと第2ドレイン領域3nとの間に設けられ、p型半導体で構成される第2チャネル領域4nと、第2チャネル領域4nの上に設けられた第2ゲート電極6nと、第2チャネル領域4nと第2ゲート電極6nとの間に設けられた第2絶縁膜5nと、を有し、第2ソース領域4n及び第2ドレイン領域3nの少なくともいずれかが、第1ソース領域2と第1ドレイン領域3の少なくともいずれかと接続されてなる第2トランジスタ50nと、半導体基板1の上に設けられた第3ソース領域2p及び第3ドレイン領域3pと、第3ソース領域2pと第3ドレイン領域3pとの間に設けられ、n型半導体で構成される第3チャネル領域4pと、第3チャネル領域4pの上に設けられた第3ゲート電極6pと、第3チャネル領域4pと第3ゲート電極6pとの間に設けられた第3絶縁膜5pと、を有し、第3ソース領域2p及び第3ドレイン領域3pの少なくともいずれかが、第1ソース領域2と第1ドレイン領域3の前記少なくともいずれかと接続されてなる第3トランジスタ50pと、を備えている。
【0069】
そして、乱数生成装置200においては、第1チャネル領域4及び第1絶縁膜5の少なくともいずれかには、第1トランジスタ100のゲート長方向に引っ張りの応力が印加され、第2チャネル領域4n及び第2絶縁膜5nの少なくともいずれかには、第2トランジスタ50nのゲート長方向に引っ張りの応力が印加され、第3チャネル領域4p及び第3絶縁膜5pの少なくともいずれかには、第3トランジスタ50pのゲート長方向に引っ張りの応力が印加される。または、第1チャネル領域4及び第1絶縁膜5の少なくともいずれかには、第1トランジスタ100のゲート長方向に圧縮の応力が印加され、第2チャネル領域4n及び第2絶縁膜5nの少なくともいずれかには、第2トランジスタ50nのゲート長方向に圧縮の応力が印加され、第3チャネル領域4p及び第3絶縁膜5pの少なくともいずれかには、第3トランジスタのゲート長方向に圧縮の応力が印加される。
【0070】
そして、第2ゲート電極6nと第3ゲート電極6pとには、それぞれクロック信号がCLKとCLKが入力される。ここで、CLKはCLKをインバータに通して得られる、CLKと電圧の高・低が逆転した信号である。そして、第2ゲート電極6nと第3ゲート電極6pとには、同じクロック信号が入力される。
【0071】
上記の応力印加方法に関しては、第1の実施形態で既に説明したように、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法、チャネル領域4及び第1絶縁膜5の上に配置される層として応力を発現する膜を用いる方法、第1絶縁膜5及びゲート電極6の側面に、ストレスライナーを設ける方法、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設ける方法など、各種の方法を用いることができる。
【0072】
このとき、本実施形態に係る乱数生成装置200において、RSTを発生する乱数生成装置100における応力と、パスゲート50に含まれるn型MOSFET50nにおける応力と、パスゲートに含まれるp型MOSFET50pにおける応力とを同じ種類(引っ張りまたは圧縮)にすることができる。
【0073】
すなわち、RSTを発生する乱数生成装置100における応力が、拡大応力である場合には、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pにおける応力も、拡大応力とすることができる。
【0074】
また、RSTを発生する乱数生成装置100における応力が、縮小応力である場合には、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pにおける応力も、縮小応力とすることができる。
【0075】
例えば、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、RSTを発生する乱数生成装置100において設けられるストレスライナーとなる絶縁層7と同じ膜を、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pに設けることができる。
【0076】
すなわち、本実施形態に係る乱数生成装置は、第1ゲート電極6の側面及び第1絶縁膜5の側面に設けられ、第1チャネル領域4及び第1絶縁膜5に引っ張りの応力を及ぼす絶縁層と、第2ゲート電極6bの側面及び第2絶縁膜5nの側面に設けられ、第2チャネル領域4n及び第2絶縁膜5nに引っ張りの応力を及ぼす絶縁層と、第3ゲート電極6pの側面及び第3絶縁膜5pの側面に設けられ、第3チャネル領域4p及び第3絶縁膜5pに引っ張りの応力を及ぼす絶縁層と、をさらに備えることができる。
または、本実施形態に係る乱数生成装置は、第1ゲート電極6の側面及び第1絶縁膜5の側面に設けられ、第1チャネル領域4及び第1絶縁膜5に圧縮の応力を及ぼす絶縁層と、第2ゲート電極6nの側面及び第2絶縁膜5nの側面に設けられ、第2チャネル領域4n及び第2絶縁膜5nに圧縮の応力を及ぼす絶縁層と、第3ゲート電極6pの側面及び第3絶縁膜5pの側面に設けられ、第3チャネル領域4p及び第3絶縁膜5pに圧縮の応力を及ぼす絶縁層と、をさらに備えることができる。
【0077】
なお、一般に、MOSFETにおいて、移動度を向上させるために、ストレスライナーが用いられることがある。この際、n型MOSFETには、拡大応力を印加し、p型MOSFETには縮小応力を印加する。
【0078】
これに対し、本実施形態に係る乱数生成装置200においては、パスゲートに含まれるn型及びp型のいずれのMOSFETにも、同じ性質の絶縁層7が用いられる。
【0079】
すなわち、本実施形態に係る乱数生成装置200においては、例えば、RTSを発生する乱数生成装置100に用いられる絶縁層7が、パスゲートに含まれるn型及びp型のいずれのMOSFETにも、設けられる。
【0080】
本実施形態に係る乱数生成装置200において、パスゲートに含まれるn型及びp型のMOSFETの面積の縮小化に対する要求は比較的低い。そのため、応力による移動度の向上が著しく要求されることはない従って、同じ性質を有する絶縁層7を設けることによって、n型及びp型のMOSFETのいずれかにおいて、移動度は低下する傾向にあるが、実用上は全く問題にならない。そして、引っ張りまたは圧縮応力を発現する膜である絶縁層7を、パスゲートに含まれるn型及びp型のMOSFETの両方に用いることで、製造プロセスは簡単になり、実用上十分な性能を発揮しつつ、低コストで安定して生産できる乱数生成装置を提供できる。
【0081】
本実施形態に係る乱数生成装置200によれば、MISFETのRTSの平均的な周波数を高くし、高速に乱数を発生させ、低コストで安定して生産できる実用的な乱数生成装置が提供できる。
【0082】
なお、ここで、RTSを発生させるMISFET(乱数発生装置100)のチャネル領域4を流れる電流の流れる方向(第1ゲート長方向とする)と、パスゲート50の一部となるn型のMOSFET50nのチャネル領域4nを流れる電流の流れる方向(第2ゲート長方向とする)と、パスゲート50の別の一部となるp型のMOSFET50pのチャネル領域4pを流れる電流の流れる方向(第3ゲート長方向とする)は、任意である。例えば、第1ゲート長方向に対して、第2ゲート長方向は、平行でも良く、また、垂直でも良く、また、任意の角度とすることができる。同様に、第1ゲート長方向に対して、第3ゲート長方向は、平行でも良く、垂直でも良く、また任意の角度とすることができる。第1ゲート長方向に対して、第2ゲート長方向、もしくは第3ゲート長方向が、平行でない場合、パスゲートに含まれるn型もしくはp型のMOSFETには、RTSを発生させるMISFET(乱数発生装置100)に印加される拡大応力もしくは圧縮応力が印加されるとは限らない。
【0083】
(第3の実施の形態)
本発明の第6の実施形態に係る乱数生成装置300は、上に説明した本発明の実施形態に係る乱数生成装置を複数用い、その出力からさらに高い発生頻度で乱数を発生して出力する論理回路を設けたものである。
【0084】
図7は、本発明の第3の実施形態に係る乱数生成装置の構成を例示する回路図である。 図7に表したように、本発明の第3の実施形態に係る乱数生成装置300は、RTSを発生する乱数生成装置100が複数設けられ、その出力が入力される論理回路60を備えている。
【0085】
論理回路60は、複数の乱数信号を入力して、入力された信号よりも高速の乱数信号を生成する機能を有する。論理回路60には、例えばXOR(排他的論理和)の論理回路を用いることができる。また、NOT(否定)回路とOR(論理和)回路とを組み合わせた回路を用いることができる。また、これに限らず、入力された複数信号よりも高速の乱数信号を生成する機能を有していれば良い。
【0086】
すなわち、乱数生成装置300は、RTSを発生する2つの乱数生成装置100a、100bを有している。乱数生成装置100a、100bには、既に説明した本発明の実施形態に係る乱数生成装置100を用いることができる。
【0087】
なお、図7に例示した乱数生成装置300では、説明を簡単にするために、RTSを発生する乱数生成装置が2つの場合として示しているが、本実施形態において、RTSを発生する乱数生成装置の数は複数であれば良く、その数は任意である。
【0088】
図7に表したように、RTSを発生する複数の乱数生成装置100a、100bのそれぞれに、抵抗R1、R2が接続され、これにより、乱数生成装置100a、100bのそれぞれで発生した時間と伴に変動する出力電流が、電圧に変換される。そして、この変換された複数の電圧が、論理回路60に入力される。
【0089】
図8は、本発明の第3の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。
すなわち、図8は、論理回路60がXOR論理回路の場合を例示している。
図8に表したように、論理回路60においては、入力VIN1、VIN2に入力された信号のXORの演算結果をVOUTに出力する。従って、入力VIN1、VIN2に、それぞれ、RTSを生成する乱数生成装置100a、100bの出力電流を変換した電圧を入力すると、乱数生成装置100a、100bで発生する乱数信号よりも時定数の短い乱数信号を出力することができる。そして、この出力をパスゲート50に入力することによって、所定の周波数でサンプリングし、高速に乱数を発生させることができる。
【0090】
なお、上記の、複数の乱数生成装置100a、100b、論理回路60、及び、パスゲート50を、同じ基板上に設けることができる。ただし、本発明はこれに限らず、論理回路60は、乱数生成装置100a、100bとは別の基板に設けても良い。以下では、複数の乱数生成装置100a、100b、論理回路60、及び、パスゲート50が、同じ基板上に設けられた場合について説明する。
【0091】
この時、乱数生成装置100a、100bにおいて設けられた拡大応力または縮小応力と同じ方向の応力を、論理回路60及びパスゲート50に設けることができる。
【0092】
すなわち、乱数生成装置100a、100bにおいて適用される、例えば、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法、チャネル領域4及び第1絶縁膜5の上に配置される層として応力を発現する膜を用いる方法、第1絶縁膜5及びゲート電極6の側面に、ストレスライナーを設ける方法、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設ける方法など、を、論理回路60及びパスゲート50にも適用することできる。
【0093】
例えば、乱数生成装置100a、100bにおいて、ストレスライナーによって拡大応力または縮小応力を設ける場合は、例えば、RSTを発生する乱数生成装置100において設けられるストレスライナーとなる絶縁層7となる絶縁層膜を、パスゲート50に含まれるn型MOSFET50n及びp型MOSFET50pに設け、さらに、論理回路60を構成する、n型MOSFET及びp型MOSFETにも、複数の乱数生成装置100a、100bに設けられる絶縁層7となる絶縁層膜を設けることができる。すなわち、論理回路60に含まれるn型及びp型のMOSFETには、引っ張りまたは圧縮応力を発現する膜である絶縁層7となる絶縁層膜と同一の膜が設けられる。
【0094】
このように、パスゲート50及び論理回路60に含まれるn型及びp型のMOSFETに、RTSを生成する乱数生成装置に設けられる、引っ張りまたは圧縮応力を発現する膜である絶縁層7と同一の膜を設けることで、工程が簡単で生産し易い、RTSの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【0095】
(第4の実施の形態)
第4の実施形態に係る乱数生成装置104は、第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料を用いる。
【0096】
本実施形態に係る乱数生成装置104は、半導体基板1に設けられたソース領域2と、ドレイン領域3と、ソース領域2とドレイン領域3との間に設けられたチャネル領域4と、チャネル領域4の上に設けられたゲート電極6と、チャネル領域4とゲート電極6との間に設けられた第1絶縁膜5と、を備える。すなわち、乱数生成装置104は、MISFETの構造を有している。
なお、第1の実施形態と同様に、このMISFETの上に、絶縁層7を設けることができる。
【0097】
そして、第1絶縁膜5は、電子または正孔をランダムに捕獲及び放出する電気的なトラップを有しいる。そして、第1絶縁膜5の比誘電率は、3.9よりも高い。そして、第1絶縁膜5はチャネル領域4の上に、直接接合されている。
【0098】
すなわち、本実施形態に係る乱数生成装置104において、第1絶縁膜5には、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料を用いることができる。
すなわち、乱数生成装置104においては、第1絶縁膜5の少なくとも一部は、第1チャネル領域4に接して設けられ、比誘電率が3.9よりも高い絶縁膜を含む。
【0099】
これ以外は、第1の実施形態に係る乱数生成装置100と同様なので説明を省略する。
【0100】
乱数生成装置104において、チャネル領域4の上に、直接に第1絶縁膜5が設けられ、第1絶縁膜5は、時間と伴にランダムに電子または正孔を捕獲及び放出する、ダングリングボンドに基づいたトラップを有している。
【0101】
既に説明したように、第1絶縁膜5のトラップに、電子または正孔が捕獲されると、トラップに電子または正孔が捕獲されていない場合に比べて、チャネル領域4の抵抗が高くなり、チャネル領域4を流れる電流量が減少する。そして、トラップから電子または正孔が放出されると、チャネル領域4の抵抗は低くなり、チャネル領域4を流れる電流量が増加する。トラップによる電子または正孔の捕獲及び放出はランダムに発生するため、時間と伴に、チャネル領域4を流れる電流量がランダムに変化する。そのため、ランダムな電流ノイズが出力される。
このとき、チャネル領域4の上に、直接に第1絶縁膜5が設けられていることにより、上記の、第1絶縁膜5のトラップにおける、電子または正孔の捕獲及び放出が、効率的に実施される。
【0102】
また、第1絶縁膜5の比誘電率を高く設定することにより、乱数生成装置104においては、以下に説明するように、広いゲート電圧の範囲で電流変動が発現する。
図9は、本発明の第4の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
同図は、第1絶縁膜5に用いる材料として異なる材料を用い、RTSの大きさと、チャネル領域4のキャリア密度と、の関係についての、発明者が独自に行った実験の結果を例示している。同図の横軸は、チャネル領域4のキャリア密度であり、縦軸は、RTSの大きさを表している。
この実験においては、第1絶縁膜5として、二酸化シリコン(SiO2)、及び、ハフニウムシリコンオキシナイトライド(HFSiON)を用い、チャネル領域4、ソース領域2及びドレイン領域3は、シリコン(Si)で形成されており、トラップを有する第1絶縁膜5の上には、ポリシリコンで形成されたゲート電極6が形成されている。
【0103】
図9に表したように、第1絶縁膜5に用いる材料が、二酸化シリコン(SiO2)、及び、ハフニウムシリコンオキシナイトライド(HFSiON)のいずれの場合も、表面キャリア密度が高くなると、RTS電流の変動の大きさは小さくなっている。
【0104】
トンネリング現象は、チャネル領域4のキャリアの代表的なエネルギーであるフェルミエネルギーと、第1絶縁膜5のトラップのエネルギーと、がエネルギー的に一致するときに、最も頻繁に発生する。よって、チャネル領域4のフェルミエネルギーは、ゲート電圧によって制御できるため、一般的に、RTSの発生頻度はゲート電圧に対し依存性を持っている。
そして、図9に示すように、チャネル領域4のキャリア数が多くなるほど、チャネル領域4を流れる電流変動の大きさが小さくなることは、比較的容易に予想される。
しかしながら、キャリア密度の増大に対しての、チャネル領域4を流れる電流変動の大きさの変化の程度が、第1絶縁膜5に用いる材料によって異なることは、従来知られていなかった。
【0105】
すなわち、図9に示すように、トラップを有する第1絶縁膜5として、ハフニウムシリコンオキシナイトライド(HfSiON)を用いた場合は、二酸化シリコン(SiO2)を用いた場合に比べて、チャネル領域4のキャリア密度が高くなった場合の電流変動量の減少が小さい。
【0106】
チャネル領域4のキャリア密度は、ゲート電圧に比例するため、トラップを有する第1絶縁膜5としてハフニウムシリコンオキシナイトライド(HfSiON)を用いた場合、二酸化シリコン(SiO2)を用いた場合に比べて、広いゲート電圧の範囲で、電流変動が大きいRTSを発生させることができる。
【0107】
本実施形態に係る乱数生成装置104は、図9に例示した新たな知見に基づきなされたものである。
すなわち、乱数生成装置104において、第1絶縁膜5としてハフニウムシリコンオキシナイトライド(HfSiON)を用いることにより、表面キャリア密度が高い場合においても、RTS電流変動量の減少を小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0108】
トラップを有する第1絶縁膜5に用いる材料が、ハフニウムシリコンオキシナイトライド(HfSiON)である方が、二酸化シリコン(SiO2)を用いた場合に比べて、チャネル領域4のキャリア密度が高くなった場合の電流変動量の減少を小さくできる理由は、ハフニウムシリコンオキシナイトライド(HfSiON)においては、トラップに捕獲されたキャリアのチャネル領域4への電気的な影響の表面キャリアによる遮蔽効果が、二酸化シリコン(SiO2)よりも弱いためであると推測される。
【0109】
第1絶縁膜5のトラップに捕獲されたキャリアによる、チャネル領域4への電気的な影響は、チャネル領域4のキャリアによって遮蔽される。この遮蔽の強さは、チャネル領域4のキャリアの感じる誘電率に反比例する。そのため、チャネル領域4のキャリアの感じる誘電が大きいほど、遮蔽効果は弱くなる。ここで、チャネル領域4のキャリアの感じる誘電率は、チャネル領域4の誘電率と第1絶縁膜5の誘電率の中間の値である。そのため、チャネル領域4の誘電率と第1絶縁膜5の誘電率が高いほど、遮蔽効果は弱く、結果として、広いゲート電圧の範囲で、大きな電流変動が発現する。
【0110】
このように、第1絶縁膜5の誘電率は高いことが望ましい。これにより、表面キャリア密度が小さい場合においても、RTS電流変動量の減少が小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0111】
また、同様に、チャネル領域4の誘電率は高いことが望ましい。これにより、表面キャリア密度が高い場合においても、RTS電流変動量の減少が小さくすることができる。すなわち、チャネル領域4には、半導体装置に通常用いられるシリコンの比誘電率よりも比誘電率が高い材料を用いることが望ましい。
【0112】
チャネル領域4には、例えば、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。
このように、チャネル領域4に含まれる半導体の比誘電率を、11.7よりも高く設定することで、表面キャリア密度が高い場合においても、RTS電流変動量の減少をさらに小さくすることができ、RTSを発生させるゲート電圧範囲を拡大し、乱数を発生させることができる。
【0113】
既に説明したように、一般的に、RTSはゲート電圧に対して依存性を持っており、所望のRTSが発現するゲート電圧は、MISFETごとに異なる。そのため、第3の実施形態で例示したように、MISFETからなる乱数生成装置を複数用い、それをXOR論理回路に入力する構成の乱数生成装置の場合には、それぞれのMISFETのゲート電圧を、所望のRTSが発現するように調整する必要がある。このとき、もし、所望のRTSを発現するゲート電圧の範囲が狭いと、複数のMISFETのゲート電圧を微調整する必要があるため、調整が極めて困難となる。これに対し、本実施形態に係る乱数生成装置104では、所望のRTSを発現するゲート電圧の範囲が広いので、MISFETのゲート電圧の調整の許容範囲が拡大するので、複数のMISFETのゲート電圧調整が簡単化され、実用性の高い乱数生成装置が得られる。
【0114】
このように、本実施形態に係る乱数生成装置104を用いることで、複数の乱数生成装置を組み合わせた場合にも安定してRTSを生成することができ、乱数生成を容易にする。
【0115】
そして、本実施形態に係る乱数生成装置104において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法を合わせて実施しても良い。
【0116】
さらに、本実施形態に係る乱数生成装置104においても、乱数生成装置と既に説明したパスゲートとを組み合わせて乱数信号を出力する乱数生成装置を構成することができる。さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い乱数生成装置を構成することができる。
【0117】
以下の第5〜第9の実施形態では、拡大応力または縮小応力を発生させる各種の手法について説明する。
(第5の実施の形態)
本発明の第5の実施形態は、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、拡大応力を得る方法の別の1例である。
【0118】
すなわち、発明の第5の実施形態に係る乱数生成装置105は、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いる。一方、ソース領域2とドレイン領域3とには、シリコンゲルマニウム(Si1−yGey:0<y≦1)が用いられている。
【0119】
ここで、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−yGey:0<y≦1)におけるゲルマニウム(Ge)濃度は、x>yの関係を満たす。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも大きい。
【0120】
この関係にすることで、チャネル領域4のシリコンゲルマニウム(Si1−yGey:0<y≦1)の格子定数は、ゲート長方向と平行に、拡大される。すなわち、拡大応力を発生させることができる。
【0121】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0122】
なお、上記において、チャネル領域4と、ソース領域2及びドレイン領域3と、に用いる材料の格子定数の差異によって発現された拡大応力は、第1絶縁膜5にも及び、第1絶縁膜5に拡大応力が印加される。
【0123】
すなわち、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4に含まれる半導体の格子間隔が、ゲート長方向と平行に、拡大するような応力が印加される。
【0124】
そして、本実施形態に係る乱数生成装置105において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0125】
さらに、本実施形態に係る乱数生成装置105においても、乱数生成装置と既に説明したパスゲートとを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
【0126】
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0127】
(第6の実施の形態)
本発明の第6の実施形態は、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法の1例である。
【0128】
すなわち、発明の第6の実施形態に係る乱数生成装置106は、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いる。一方、ソース領域2とドレイン領域3とには、シリコンゲルマニウム(Si1−yGey:0<y≦1)が用いられている。
【0129】
ここで、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−yGey:0<y≦1)におけるゲルマニウム(Ge)濃度は、x<yの関係を満たす。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも小さい。
【0130】
この関係にすることで、チャネル領域4のシリコンゲルマニウム(Si1−yGey:0<y≦1)の格子定数は、ゲート長方向と平行に、縮小される。すなわち、縮小応力を発生させることができる。
【0131】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0132】
そして、本実施形態に係る乱数生成装置106において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別方法を同時に実施しても良い。
【0133】
さらに、本実施形態に係る乱数生成装置106においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
【0134】
さらに、乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0135】
なお、上記において、チャネル領域4と、ソース領域2及びドレイン領域3と、に用いる材料の格子定数の差異によって発現された縮小応力は、第1絶縁膜5にも及び、第1絶縁膜5に縮小応力が印加される。
【0136】
すなわち、チャネル領域4及び第1絶縁膜5の少なくともいずれかには、チャネル領域4に含まれる半導体の格子間隔が、ゲート長方向と平行に、縮小するような応力が印加される。
【0137】
以上の第5、第6の実施形態に例示したように、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)と、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−xGex:0<x≦1)におけるゲルマニウム(Ge)濃度と、を異ならせることで、拡大応力または縮小応力を発現させ、これを、チャネル領域4または第1絶縁膜5の少なくともいずれかに印加することができる。これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0138】
(第7の実施の形態)
本発明の第7の実施形態に係る乱数生成装置においては、チャネル領域4及び第1絶縁膜5の上に配置される層に応力を有する膜を用いることで、拡大応力を得る例である。
【0139】
すなわち、本実施形態に係る乱数生成装置107では、図1に例示した本実施形態に係る乱数生成装置100において、第1絶縁膜5の上に設けられるゲート電極6として、砒素(As)が添加されたポリシリコンを用いる。この場合、製造工程において、砒素(As)のインプランテーションによりアモルファス化したシリコンを、ポリシリコンにする際に、周辺に応力が印加される現象を利用する。
【0140】
この現象を利用して、拡大応力を発現させることができ、この拡大応力は、チャネル領域4及び第1絶縁膜5に印加される。
【0141】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0142】
そして、本実施形態に係る乱数生成装置107において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0143】
さらに、本実施形態に係る乱数生成装置107においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0144】
(第8の実施の形態)
本発明の第8の実施形態に係る乱数生成装置108においては、ストレスライナーによって拡大応力または縮小応力を得る。
【0145】
すなわち、本実施形態に係る乱数生成装置108では、図1に例示した実施形態に係る乱数生成装置100において、ゲート電極6を覆うように設けられる絶縁層7に用いる材料及び膜形成条件を適切に選択することによって、拡大応力または縮小応力をチャネル領域4及び第1絶縁膜5に印加させる例である。
【0146】
例えば、絶縁層7には、SiNやDiamond-like Carbonといった絶縁膜を用いることができる。SiNを用いる場合、条件を工夫することで、拡大応力および縮小応力のいずれかを印加することが可能である。また、Diamond-like Carbonを用いる場合は、縮小応力の印加が可能である。
【0147】
このようなストレスライナーは、少なくとも、ゲート電極6の側面及び第1絶縁膜5の側面に設けられれば良い。すなわち、図1に例示した構造では、ストレスライナーの機能を有することができる絶縁層7は、ゲート電極6の上面、ゲート電極6の側面、第1絶縁膜5の側面、ソース領域2の上、及び、ドレイン領域3の上に設けられているが、ストレスライナー、すなわち、すなわち、引っ張りまたは圧縮の応力を発現する絶縁膜は、少なくとも、ゲート電極6の側面及び第1絶縁膜5の側面に設けられれば良い。これにより、拡大応力または縮小応力を発生し、チャネル領域4及び第1絶縁膜5の少なくともいずれかに印加させることができる。
【0148】
これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0149】
そして、本実施形態に係る乱数生成装置108において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0150】
さらに、本実施形態に係る乱数生成装置108においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0151】
ここで、上記の絶縁層7の厚さは、第1絶縁膜5及びその上に設けられるゲート電極6で形成さえる凸部の高さに比べて、過度に厚くならないようにすることができる。すなわち、絶縁層7が厚くなり過ぎると、所望の応力を、チャネル領域4及び第1絶縁膜5に加え難くなる。
【0152】
図10は、本発明の第8の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。
すなわち、同図(a)は、乱数生成装置における絶縁層7が比較的薄い場合を例示していおり、同図(b)は、比較的厚い場合を例示している。
図10(a)に表したように、乱数生成装置における絶縁層7が比較的薄い場合は、絶縁層7は、ゲート電極6及び第1絶縁膜5の形状に沿った形状で、ゲート電極6及び第1絶縁膜5との側面に設けられ、これにより、所望の応力を、チャネル領域4及び第1絶縁膜5に加えることができる。
【0153】
また、図10(b)に表したように、乱数生成装置における絶縁層7が比較的厚い場合、絶縁層7は、レベリングされて形成される。この時、同図に表したように、絶縁層7の基板1からの高さ(厚み方向の距離)が最も低くなる場所における絶縁層7の高さH2が、乱数発生装置100のゲート電極6の高さH1よりも低ければ良い。もし、絶縁層7の高さH2が、ゲート電極6の高さH1と同じかまたはそれ以上になると、所望の応力をチャネル領域4及び第1絶縁膜5に印加し難くなる。すなわち、絶縁層7は過度に厚く設けないようにする。
【0154】
このように、本実施形態に乱数生成装置108において、適切な厚さのストレスライナーとなる絶縁層7を設け、絶縁層7の応力を、チャネル領域4及び第1絶縁膜5に効率的に加えることができ、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0155】
(第9の実施の形態)
本発明の第9の実施形態に係る乱数生成装置109は、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設けることによって、拡大応力を得る方法である。
図11は、本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。
図12は、本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。
すなわち、図11は、図12のA−A’線断面図である。なお、図12においては、第1絶縁膜5、ゲート電極6及び絶縁層7は省略されている。
【0156】
図11に表したように、本実施形態に係る乱数生成装置109では、基板1として、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成された歪みシリコン(Si)1cが用いられている。すなわち、チャネル領域4として、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成された歪みシリコン(Si)1cが用いられている。
なお、図11において、基板1として、シリコン(Si)基板(図示しない)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)1bを設け、その上に形成された歪みシリコン(Si)1cを用いても良い。すなわち、チャネル領域4として、シリコン(Si)基板(図示しない)の上に十分厚く形成したシリコンゲルマニウム(Si1−xGex:0<x≦1)1bを設け、その上に形成された歪みシリコン(Si)1cを用いても良い。
【0157】
この構成を採用することで、シリコンゲルマニウム(Si1−xGex:0<x≦1)と、シリコン(Si)と、の格子定数の相違により、基板1において、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの上に形成されたシリコン(Si)1cのシリコン(Si)原子は、平衡位置からずれ、歪みシリコン(Si)1cの面内に、基板1の主面に平行な面内の2軸性の引っ張り応力が印加されている。
【0158】
そして、図12に表したように、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に、異方性が設けられる。
【0159】
ここで、図12に表したように、ドレイン領域3の、チャネル領域4と接する界面とは反対の端3bから、ソース領域2の、チャネル領域4と接する界面とは反対の端2bまでの距離を、MISFETの縦方向の長さLと呼ぶことにする。そして、上記の縦方向の長さLに沿う方向に対して直交する方向におけるチャネル領域4の長さを、MISFETの横方向の長さWと呼ぶことにする。
【0160】
なお、上記のMISFETの縦方向の長さL及び横方向の長さWは、MISFETのソース領域2、ドレイン領域3及びチャネル領域4の周りに設けられる、例えばSTIやLOCOSと、ソース領域2、ドレイン領域3及びチャネル領域4との境界により規定することができる。
【0161】
そして、本実施形態に係る乱数生成装置109においては、MISFETの縦方向の長さLを、MISFETの横方向の長さWよりも大きく設定することができる。
【0162】
すなわち、LとWに関し、L>a×W (aは1以上の定数)の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した2軸性の応力を、縦方向の長さLに沿う方向の1軸性応力に変化させることができる。
なお、上記の定数aは、不純物濃度によって変化する。
【0163】
このように、MISFETの平面形状に異方性を持たせることにより、拡大応力を発生させることができる。こして、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
【0164】
これにより、本実施形態に係る乱数生成装置109によって、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0165】
そして、本実施形態に係る乱数生成装置109において、第1の実施形態で説明した、拡大応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0166】
さらに、本実施形態に係る乱数生成装置109においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0167】
また、本実施形態に係る乱数生成装置109において、第4の実施形態で説明したように、第1絶縁膜5として比誘電率が高い材料を用いる方法を適用することができる。
すなわち、第1絶縁膜5は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)を用いることができる。なお、図11に表したように、本実施形態に係る乱数生成装置109においても、チャネル領域4の上に、直接に第1絶縁膜5が設けられている。
【0168】
(第10の実施の形態)
本発明の第10の実施形態に係る乱数生成装置110は、チャネル領域4に2軸性の応力を設け、ソース領域2、ドレイン領域3及びチャネル領域4の基板1の主面に対して平行な平面内における形状に異方性を設けることによって、縮小応力を得る方法である。
本実施形態に係る乱数発生装置110(図示しない)は、図11及び図12に例示した第9の実施形態に係る乱数発生装置109において、シリコン(Si)1cと、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bと、の配置を逆転したものである。それ以外は、乱数発生装置装置109と同様とすることができる。
すなわち、本実施形態に係る乱数生成装置110では、基板1として、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bが用いられている。すなわち、チャネル領域4として、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bが用いられている。
【0169】
この構成を採用することで、シリコン(Si)と、シリコンゲルマニウム(Si1−xGex:0<x≦1)と、の格子定数の相違により、基板1において、シリコン(Si)1cの上に形成されたシリコンゲルマニウム(Si1−xGex:0<x≦1)1bのシリコン(Si)原子及びゲルマニウム(Ge)原子は、平衡位置からずれており、シリコンゲルマニウム(Si1−xGex:0<x≦1)1bの面内に、基板1の主面に平行な面内の2軸性の圧縮応力が印加されている。
【0170】
ここで、図12に例示した乱数発生装置109と同様に、本実施形態に係る乱数発生装置110においては、ドレイン領域3のうち、チャネル領域4と接する界面とは反対の端3bから、ソース領域2のうち、チャネル領域4と接する界面とは反対の端2bまでの距離を、MISFETの縦方向の長さLとし、縦方向の長さLに沿う方向に対して直交する方向における、チャネル領域4の長さを、MISFETの横方向の長さWと呼ぶ。
【0171】
そして、本実施形態に係る乱数生成装置110においては、MISFETの縦方向の長さLを、MISFETの横方向の長さWよりも大きく設定することができる。
【0172】
すなわち、LとWに関し、L>a×W (aは1以上の定数)の関係を満たすように設計することができる。これにより、上記の格子定数の違いによって発生した2軸性の応力を、縦方向の長さLに沿う方向の1軸性応力に変化させることができる。
なお、上記の定数aは、不純物濃度によって変化する。
【0173】
このように、MISFETの平面形状に異方性を持たせることにより、縮小応力を発生させることができる。そして、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
【0174】
これにより、本実施形態に係る乱数生成装置110により、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0175】
なお、本実施形態に係る乱数生成装置110において、第6の実施形態で説明した、チャネル領域4と、ソース領域2及びドレイン領域3と、に、格子定数が異なる材料を用いる方法によって、縮小応力を得る方法を同時に実施しても良い。
【0176】
すなわち、チャネル領域4となるシリコンゲルマニウム(Si1−xGex:0<x≦1)1bと、ソース領域2及びドレイン領域3となるシリコンゲルマニウム(Si1−xGex:0<x≦1)におけるゲルマニウム(Ge)濃度は、x<yの関係を満たすことができる。すなわち、チャネル領域4に含まれるゲルマニウム(Ge)の含有率の方が、ソース領域2及びドレイン領域3に含まれるゲルマニウム(Ge)の含有率よりも小さくすることができる。
【0177】
このような構成にすることで、縮小応力を発生させることができ、上記の異方性による縮小応力と同時に格子定数の差異による縮小応力を相乗させて用いることができるので、さらに大きな縮小応力を発生させることができ、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
これにより、MISFETのRTSの時定数をさらに短くし、高速に乱数をより効率的に発生させる乱数生成装置が提供できる。
【0178】
また、本実施形態に係る乱数生成装置110において、第8の実施形態で説明したようなストレスライナーによって縮小応力を得るを用いる方法を適用することができる。
すなわち、例えば、絶縁層7として、例えば、引っ張り性のSiN絶縁膜を用いることができる。この引っ張り性の絶縁層7によって、縮小応力を発生させることができる。これにより、上記の異方性による縮小応力と同時にストレスライナーによる縮小応力を相乗させ、さらに大きな縮小応力を発生させることができ、これをチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加することができる。
これにより、MISFETのRTSの時定数をさらに短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0179】
なお、本実施形態に係る乱数生成装置110においても、第4の実施形態で説明したように、第1絶縁膜5として比誘電率が高い材料を用いる方法を適用することができる。
すなわち、第1絶縁膜5は、ダングリングボンドに基づいた、時間と伴にランダムに電子または正孔を捕獲及び放出するトラップを有している。第1絶縁膜5として、半導体装置において絶縁膜として通常使用される二酸化シリコン(SiO2)の比誘電率(3.9)よりも大きい比誘電率を有する材料、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)を用いることができる。なお、本実施形態に係る乱数生成装置110においても、チャネル領域4の上に、直接に第1絶縁膜5が設けられている。
【0180】
以上、第9、第10の実施形態によって説明したように、拡大応力を発生させる各種の手法を組み合わせて、または、縮小応力を発生させる各種の手法を組み合わせて、実施することができる。
【0181】
ただし、本発明はこれに限らない。すなわち、拡大応力を発生させる手法や構造と、縮小応力を発生させる手法や構造とを混在させて用いても良い。すなわち、上記で説明した各種の手法や構成を組み合わせて用いた場合、総合的に、拡大応力または縮小応力が発現され、チャネル領域4または第1絶縁膜5に印加されれば良い。
例えば、大きな拡大応力を発現させる手法と、小さな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、拡大応力が発生され、これがチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される。逆に、小さな拡大応力を発現させる手法と、大きな縮小応力を発現させる手法と、を同時に実施しした場合、それらの差分の結果として、縮小応力が発生され、これがチャネル領域4及び第1絶縁膜5の少なくともいずれかに印加される。これによっても、MISFETのRTSの平均的な周波数をより効率的に高くし、高速の乱数をより効率的に発生させる乱数生成装置が提供できる。
【0182】
ただし、既に説明したように、同じ方向の応力(拡大または縮小)を発現する手法を組み合わせて実施した場合は、相乗効果を発揮できるのでより望ましい。
【0183】
さらに、本実施形態に係る乱数生成装置110においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0184】
(第11の実施の形態)
本発明の第11の実施形態に係る乱数生成装置111おいては、RTSを発生させる電流のキャリアの種類を正孔としたものである。
すなわち、本実施形態に係る乱数生成装置111においては、チャネル領域4には、例えば、砒素(As)や燐(P)を不純物として含有するn型シリコンゲルマニウム(Si1−xGex:0<x≦1)を用いることができる。
また、ソース領域2とドレイン領域3とには、p型半導体になるよう、例えばボロン(B)を不純物として含有するシリコンカーボン(Si1−zCz:0<z<1)を用いることができる。
【0185】
乱数生成装置111において、チャネル領域4のエネルギーをゲート電圧で変調し、チャネル領域4に正孔が存在できるようにすると、ソース領域2とドレイン領域3との間を、正孔を主成分とした電流が流れる。このように、電流の担い手が正孔であることが望ましい。その理由を以下に説明する。
【0186】
上述のように、本実施形態に係る乱数生成装置111においては、第1絶縁膜5の電子または正孔を捕獲する電気的なトラップに、チャネル領域4中の正孔がランダムに捕獲及び放出されることで、ノイズが発生する。ここで、正孔は、第1絶縁膜5中をトンネリングすることにより、トラップとチャネル領域4との間を往来する。このトンネリング現象の単位時間内の発生頻度を向上すれば、乱数生成速度が高速化する。
【0187】
一般的に、トンネリング現象の単位時間内の発生頻度は、1個のキャリアが1回トンネリングを試みたときにトンネリングが成功する確率と、単位時間内にトンネリングを試みる回数の積により決まる。つまり、単位時間内にトンネリングを試みる回数が多いほうが、また、トンネリングの成功確率が高いほうが、単位時間内のトンネリング現象発生頻度は増加する。
【0188】
まず、単位時間内にトンネリングを試みる回数について説明する。
上述のように、トンネリング現象は、トラップを有する第1絶縁膜5中のトラップのエネルギーとチャネル領域4のフェルミエネルギーが一致するときに、最も頻繁に発生する。そのため、単位時間内にトンネリングを試みる回数を増加するには、第1絶縁膜5中のトラップのエネルギーに近いエネルギーを持ったキャリアが、チャネル領域4により多く存在し、より多くのキャリアがトンネリングを試みるような状況にすることが望ましい。一般に、半導体中の価電子帯の方が、伝導体よりも、あるエネルギーにより多くのキャリアを存在させることができる(状態密度が高い)ため、正孔の方が、電子よりも同じエネルギーに存在できる数が多い。そのため、キャリアが正孔の場合の方が、電子の場合よりも、単位時間内のトンネリング試行回数は増加する。
【0189】
次に、トンネリングの成功確率について説明する。
トラップを有する第1絶縁膜5が、チャネル領域4中のキャリアにとって、エネルギー的により低い障壁として作用すればするほど、トンネリングの成功確率は高くなる。一般的に、キャリアに対して障壁として作用するエネルギーの大きさは、チャネル領域4を構成する半導体結晶の種類、トラップを有する第1絶縁膜5の種類、及び、キャリアが電子か正孔か、によって異なる。例えば、シリコン(Si)上のハフニウムオキシナイトライド(HfSiON)という組み合わせでは、窒素(N)の含有量が低いときには、ハフニウムオキシナイトライド(HfSiON)は、電子よりも、正孔に対して、エネルギー的に低い障壁として作用する。このように、トンネリングの成功確率の観点でも、キャリアが正孔の場合の方が、望ましい。
【0190】
このように、単位時間内にトンネリングを試みる回数、及び、トンネリングの成功確率の両方の観点で、キャリアが正孔である場合には、電子で有る場合に比べて有利であり、キャリアを正孔とすることで、トンネリング現象の単位時間内の発生頻度は、より高まる。
【0191】
このように、本実施形態に係る乱数生成装置111において、キャリアを正孔とすることがより望ましく、これにより、トンネリング現象の単位時間内の発生頻度をより高めることができ、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0192】
なお、本実施形態に係る乱数生成装置111において、第1の実施形態で説明した、拡大応力または縮小応力を発生させる各種の方法のうちの別の方法を同時に実施しても良い。
【0193】
さらに、本実施形態に係る乱数生成装置111においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の速度の速い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0194】
(第12の実施の形態)
本発明の第12の実施の形態に係る乱数生成装置112においては、以上説明した、第1の実施形態の格子定数の差異を用いる方法、第4実施形態の第1絶縁膜5として高比誘電率材料を用いる方法、第6の実施形態のストレスライナーを用いる方法、及び、第11の実施形態に係る正孔を電流キャリアとして用いる方法が、組み合わせて実施される。
【0195】
以下、まず、乱数生成装置112の製造方法について説明する。
図13は、本発明の第12の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。
なお、同図(a)は最初の工程の図、同図(b)は同図(a)に続く図、同図(c)は同図(b)に続く図である。
【0196】
まず、図13(a)に表したように、まず、基板1として、シリコンゲルマニウム(Si1−xGex:0<x≦1)基板に、不純物として、例えば燐(P)をインプランテーションし、アニールを施すことで、不純物を電気的に活性化したシリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成する。
なお、上記において、シリコンゲルマニウム(Si1−xGex:0<x≦1)基板を用いるのではなく、シリコン(Si)基板を用い、この上に、十分に厚く、表面のシリコン(Si)原子とゲルマニウム(Ge)原子とが平衡位置にある、シリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成し、これに対して、不純物のインプランテーション、及び、アニールによっても、不純物を電気的に活性化したシリコンゲルマニウム(Si1−xGex:0<x≦1)層を形成することができる。
【0197】
次に、図13(b)に表したように、トラップを有する第1絶縁膜5となる、例えば、ハフニウムシリコンオキシナイトライド(HfSiON)膜と、ゲート電極6となる、例えばポリシリコン膜とを堆積する。
【0198】
その後、図13(c)に表したように、リソグラフィーとエッチングにより所望の形状に、上記のハフニウムシリコンオキシナイトライド(HfSiON)膜とポリシリコン膜とを加工し、第1絶縁膜5とゲート電極6とを得る。
【0199】
その後に、例えば、ボロン(B)をインプランテーションし、アニールを施すことで、ソース領域2とドレイン領域3を作製する。
【0200】
その後、例えば拡大応力を印加するSiNといった絶縁層7を堆積するが、図示は省略する。
これにより、本実施形態に係る乱数生成装置112を作製することができる。
【0201】
このようにして作製された乱数生成装置112は、拡大応力を、チャネル領域4と第1絶縁膜5とに印加することができる。すなわち、第1の実施形態の格子定数の差異を用いる方法、第4実施形態の第1絶縁膜5として高比誘電率材料を用いる方法、及び、第6の実施形態のストレスライナーを用いる方法によって発現される拡大応力を、相乗させて用いる例である。これにより、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
また、第11の実施形態に係る正孔キャリアを用いる方法も同時に実施されるので、MISFETのRTSの時定数を短くし、高速に乱数を発生させる乱数生成装置が提供できる。
【0202】
さらに、本実施形態に係る乱数生成装置112においても、乱数生成装置と既に説明したパスゲート50とを組み合わせ乱数を出力する、第2の実施形態で説明した乱数生成装置を構成することができる。
さらに、本実施形態に係る乱数生成装置を複数設け、それと、論理回路とを組み合わせ、さらに乱数生成の頻度の高い、第3の実施形態で説明した乱数生成装置を構成することができる。
【0203】
これにより、MISFETのRTSの時定数を短くし、また、RTSを発生させるゲート電圧範囲を拡大し、さらに高速に乱数を発生させる乱数生成装置が提供できる。
【0204】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、乱数生成装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0205】
その他、本発明の実施の形態として上述した乱数生成装置を基にして、当業者が適宜設計変更して実施し得る全ての乱数生成装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0206】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【0207】
【図1】本発明の第1の実施形態に係る乱数生成装置の構成を例示する模式図的断面図である。
【図2】本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図3】比較例の乱数生成装置における特性を例示するグラフ図である。
【図4】本発明の第1の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図5】本発明の第2の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図6】本発明の第2の実施形態に係る乱数生成装置の構成を例示する断面模式図である。
【図7】本発明の第3の実施形態に係る乱数生成装置の構成を例示する回路図である。
【図8】本発明の第3の実施形態に係る乱数生成装置に用いられる論理回路の構成を例示する回路図である。
【図9】本発明の第4の実施形態に係る乱数生成装置における特性を例示するグラフ図である。
【図10】本発明の第8の実施形態に係る乱数生成装置における絶縁層の構成を例示する模式的断面図である。
【図11】本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的断面図ある。
【図12】本発明の第9の実施形態に係る乱数生成装置の構成を例示する模式的平面図である。
【図13】本発明の第12の実施形態に係る乱数生成装置の製造方法を例示する工程順模式的断面図である。
【符号の説明】
【0208】
1 基板
2 ソース領域(第1ソース領域)、2n ソース領域(第2ソース領域)、2p ソース領域(第3ソース領域)、2r ソース領域(第4ソース領域)
2a、2na、2pn、2pr 配線
2b、3b 端
3 ドレイン領域(第1ドレイン領域)、3n ドレイン領域(第2ドレイン領域)、3p ドレイン領域(第3ドレイン領域)、3r ドレイン領域(第4ドレイン領域)
3a、3na、3pn、3pr 配線
4 チャネル領域(第1チャネル領域)、4n チャネル領域(第2チャネル領域)、4p チャネル領域(第3チャネル領域)、4r チャネル領域(第4チャネル領域)
5 第1絶縁膜、5n 第2絶縁膜、5p 第3絶縁膜、5r 第4絶縁膜
6 ゲート電極(第1ゲート電極)、6n ゲート電極(第2ゲート電極)、6p ゲート電極(第3ゲート電極)、6r ゲート電極(第4ゲート電極)
7 絶縁層
8 層間絶縁膜
50 パスゲート
50n n型MOSFET(第2トランジスタ)
50p p型MOSFET(第3トランジスタ)
50r 抵抗用n型MOSFET(第4トランジスタ)
52、52n、52p、52r 配線
60 論理回路
100、100a、100b、104〜112、200、300 乱数生成装置(第1トランジスタ)
CLK、CLK クロック信号
P 信号
R、R1、R2 抵抗
VIN1、VIN2 入力
VOUT 出力
【特許請求の範囲】
【請求項1】
半導体層に設けられた第1ソース領域及び第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1ゲート電極と、
前記第1チャネル領域と前記第1ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第1絶縁膜と、
を有する第1トランジスタと、
前記半導体層に設けられた第2ソース領域及び第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間に設けられ、p型半導体で構成される第2チャネル領域と、
前記第2チャネル領域の上に設けられ、クロック信号が入力される第2ゲート電極と、
前記第2チャネル領域と前記第2ゲート電極との間に設けられた第2絶縁膜と、
を有し、
前記第2ソース領域及び前記第2ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の少なくともいずれかと接続されてなる第2トランジスタと、
前記半導体層に設けられた第3ソース領域及び第3ドレイン領域と、
前記第3ソース領域と前記第3ドレイン領域との間に設けられ、n型半導体で構成される第3チャネル領域と、
前記第3チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第3ゲート電極と、
前記第3チャネル領域と前記第3ゲート電極との間に設けられた第3絶縁膜と、
を有し、
前記第3ソース領域及び前記第3ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の前記少なくともいずれかと接続されてなる第3トランジスタと、
を備え、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に引っ張りの応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に引っ張りの応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に引っ張りの応力が印加され、
または、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に圧縮の応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に圧縮の応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置。
【請求項2】
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第2ゲート電極の側面及び前記第2絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第3ゲート電極の側面及び前記第3絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
または、
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第2ゲート電極の側面及び前記第2絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第3ゲート電極の側面及び前記第3絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
をさらに備えていることを特徴とする請求項1記載の乱数生成装置。
【請求項3】
第1ソース領域と、
第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1ゲート電極と、
前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、
を備え、
前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置。
【請求項4】
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、引っ張りまたは圧縮の応力を発現する絶縁層をさらに備えたことを特徴とする請求項3記載の乱数生成装置。
【請求項5】
前記第1チャネル領域が、シリコンゲルマニウム(Si1−xGex:0<x≦1)を含むことを特徴とする請求項1〜4のいずれか1つに記載の乱数生成装置。
【請求項6】
前記第1ソース領域及び前記第1ドレイン領域が、前記第1ソース領域及び前記第1ドレイン領域は、前記シリコンゲルマニウム(Si1−xGex:0<x≦1)とはゲルマニウム濃度が異なるシリコンゲルマニウム(Si1−yGey:0<y≦1)を含むことを特徴とする請求項5記載の乱数生成装置。
【請求項7】
前記第1チャネル領域が、シリコンゲルマニウム(Si1−xGex:0<x≦1)の上に設けられたシリコン層を含むことを特徴とする請求項1〜4のいずれか1つに記載の乱数生成装置。
【請求項8】
前記第1ソース領域及び前記第1ドレイン領域が、シリコンカーボン(Si1−zCz:0<z<1)を含むことを特徴とする請求項5〜7のいずれか1つに記載の乱数生成装置。
【請求項9】
前記第1チャネル領域を流れる電流の主成分が、正孔であることを特徴とする請求項1〜8のいずれか1つに記載の乱数生成装置。
【請求項10】
前記第1絶縁膜の少なくとも一部は、前記第1チャネル領域に接して設けられ、比誘電率が3.9よりも高い絶縁膜を含むことを特徴とする請求項1〜9のいずれか1つに記載の乱数生成装置。
【請求項11】
請求項1〜10のいずれか1つに記載の複数の乱数生成装置と、
前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、
を備えたことを特徴とする乱数生成装置。
【請求項1】
半導体層に設けられた第1ソース領域及び第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1ゲート電極と、
前記第1チャネル領域と前記第1ゲート電極との間に設けられ、電荷を捕獲及び放出するトラップを有する第1絶縁膜と、
を有する第1トランジスタと、
前記半導体層に設けられた第2ソース領域及び第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間に設けられ、p型半導体で構成される第2チャネル領域と、
前記第2チャネル領域の上に設けられ、クロック信号が入力される第2ゲート電極と、
前記第2チャネル領域と前記第2ゲート電極との間に設けられた第2絶縁膜と、
を有し、
前記第2ソース領域及び前記第2ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の少なくともいずれかと接続されてなる第2トランジスタと、
前記半導体層に設けられた第3ソース領域及び第3ドレイン領域と、
前記第3ソース領域と前記第3ドレイン領域との間に設けられ、n型半導体で構成される第3チャネル領域と、
前記第3チャネル領域の上に設けられ、前記クロック信号と電圧の高・低が逆転した関係にあるクロック信号が入力される第3ゲート電極と、
前記第3チャネル領域と前記第3ゲート電極との間に設けられた第3絶縁膜と、
を有し、
前記第3ソース領域及び前記第3ドレイン領域の少なくともいずれかが、前記第1ソース領域と前記第1ドレイン領域の前記少なくともいずれかと接続されてなる第3トランジスタと、
を備え、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に引っ張りの応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に引っ張りの応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に引っ張りの応力が印加され、
または、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、前記第1トランジスタのゲート長方向に圧縮の応力が印加され、前記第2チャネル領域及び前記第2絶縁膜の少なくともいずれかには、前記第2トランジスタのゲート長方向に圧縮の応力が印加され、前記第3チャネル領域及び前記第3絶縁膜の少なくともいずれかには、前記第3トランジスタのゲート長方向に圧縮の応力が印加されていることを特徴とする乱数生成装置。
【請求項2】
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第2ゲート電極の側面及び前記第2絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
前記第3ゲート電極の側面及び前記第3絶縁膜の側面に設けられ、引っ張りの応力を発現する絶縁層と、
または、
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第2ゲート電極の側面及び前記第2絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
前記第3ゲート電極の側面及び前記第3絶縁膜の側面に設けられ、圧縮の応力を発現する絶縁層と、
をさらに備えていることを特徴とする請求項1記載の乱数生成装置。
【請求項3】
第1ソース領域と、
第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間に設けられた第1チャネル領域と、
前記第1チャネル領域の上に設けられた第1ゲート電極と、
前記第1チャネル領域と前記第1ゲート電極との間に設けられた第1絶縁膜と、
を備え、
前記第1絶縁膜は、電荷を捕獲及び放出するトラップを有し、
前記第1チャネル領域及び前記第1絶縁膜の少なくともいずれかには、ゲート長方向に引っ張りまたは圧縮の応力が印加されていることを特徴とする乱数生成装置。
【請求項4】
前記第1ゲート電極の側面及び前記第1絶縁膜の側面に設けられ、引っ張りまたは圧縮の応力を発現する絶縁層をさらに備えたことを特徴とする請求項3記載の乱数生成装置。
【請求項5】
前記第1チャネル領域が、シリコンゲルマニウム(Si1−xGex:0<x≦1)を含むことを特徴とする請求項1〜4のいずれか1つに記載の乱数生成装置。
【請求項6】
前記第1ソース領域及び前記第1ドレイン領域が、前記第1ソース領域及び前記第1ドレイン領域は、前記シリコンゲルマニウム(Si1−xGex:0<x≦1)とはゲルマニウム濃度が異なるシリコンゲルマニウム(Si1−yGey:0<y≦1)を含むことを特徴とする請求項5記載の乱数生成装置。
【請求項7】
前記第1チャネル領域が、シリコンゲルマニウム(Si1−xGex:0<x≦1)の上に設けられたシリコン層を含むことを特徴とする請求項1〜4のいずれか1つに記載の乱数生成装置。
【請求項8】
前記第1ソース領域及び前記第1ドレイン領域が、シリコンカーボン(Si1−zCz:0<z<1)を含むことを特徴とする請求項5〜7のいずれか1つに記載の乱数生成装置。
【請求項9】
前記第1チャネル領域を流れる電流の主成分が、正孔であることを特徴とする請求項1〜8のいずれか1つに記載の乱数生成装置。
【請求項10】
前記第1絶縁膜の少なくとも一部は、前記第1チャネル領域に接して設けられ、比誘電率が3.9よりも高い絶縁膜を含むことを特徴とする請求項1〜9のいずれか1つに記載の乱数生成装置。
【請求項11】
請求項1〜10のいずれか1つに記載の複数の乱数生成装置と、
前記複数の乱数生成装置から出力され、時間と伴に変動する複数の電圧信号が入力され、前記電圧信号よりも単位時間あたりの電圧変動回数が多い信号を発生する論理回路と、
を備えたことを特徴とする乱数生成装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−302979(P2009−302979A)
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願番号】特願2008−156027(P2008−156027)
【出願日】平成20年6月13日(2008.6.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年12月24日(2009.12.24)
【国際特許分類】
【出願日】平成20年6月13日(2008.6.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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