位相誤差検出回路と位相同期ループ回路、それを利用した情報再生装置
【課題】 クロック再生ＰＬＬ回路において、入力信号のＤＣレベル変動に影響を受けることなく、位相同期特性を安定化する位相誤差検出回路を提供する。
【解決手段】 光ピックアップ回路２により光ディスク媒体１から読み出され、前置等化回路２０で等化された再生信号は、Ａ／Ｄ変換器３によりデジタル化され、ＤＣ帰還回路６でＤＣ成分が除去され、ＰＲ等化回路４で所定のＰＲ信号に等化され、最尤復号回路５により復号される。位相誤差検出回路７は、ＤＣ帰還回路６の出力信号を受け、位相誤差検出信号とＤＣ誤差検出信号を出力する。位相誤差検出信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、ＶＣＯ１０に入力され、その出力信号であるクロックの位相を再生信号に同期させる。一方、ＤＣ誤差検出信号は、ＤＣ帰還回路６に入力され、その出力信号からＤＣ成分を除去する。
【解決手段】 光ピックアップ回路２により光ディスク媒体１から読み出され、前置等化回路２０で等化された再生信号は、Ａ／Ｄ変換器３によりデジタル化され、ＤＣ帰還回路６でＤＣ成分が除去され、ＰＲ等化回路４で所定のＰＲ信号に等化され、最尤復号回路５により復号される。位相誤差検出回路７は、ＤＣ帰還回路６の出力信号を受け、位相誤差検出信号とＤＣ誤差検出信号を出力する。位相誤差検出信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、ＶＣＯ１０に入力され、その出力信号であるクロックの位相を再生信号に同期させる。一方、ＤＣ誤差検出信号は、ＤＣ帰還回路６に入力され、その出力信号からＤＣ成分を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パーシャルレスポンス最尤復号（Partial Response Maximum Likelihood：以後、「ＰＲＭＬ」と略記する）方式を用いる情報再生システムに係り、特に、同期信号生成のための位相誤差検出回路、この位相誤差検出回路を用いた位相同期ループ（Phase Locked Loop：以後、「ＰＬＬ」と略記する）回路、およびこのＰＬＬ回路を用いた情報再生装置に関する。
【背景技術】
【０００２】
従来、例えば、ハードディスク装置や光ディスク装置に代表される情報再生装置では、例えば、以下の特許文献１により知られるように、その記録媒体上にデジタル化された記録情報を読み出す際、アナログ信号として検出される検出信号を所定のクロックで入力し、Ａ／Ｄ変換することにより読み出すが、読み出し信号の位相誤差をＦＤＴＳ（Fixed Delay Tree Search）アルゴリズムに従って検出し、その位相誤差信号に基づいてＶＣＯ（Voltage Controlled Oscillator）の発振周波数を制御することにより、クロックの位相をデータと同期させるようにしている。
【０００３】
【特許文献１】特開２００２−２５２０１号公報（第５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来技術の装置では、上記ＶＣＯの発振を制御する位相誤差検出器は、サンプリングされた信号のサンプリングタイミングと、本来、期待される正しいサンプリングタイミングの位相誤差を検出するものではあるが、読み出し信号の中心レベル、言換えれば直流（ＤＣ）レベルの変動に対して配慮されていなかった。即ち、上記の従来技術になる装置では、理想のＰＲ特性（ＤＣレベルが零）しか考慮されていなかった。
【０００５】
ところで、上述した情報再生装置である、例えば、光ディスク装置では、その記録媒体上にデジタル化された記録情報を読み出す際、ＬＥＤ等の発光源から射出された光を記録媒体の表面に照射し、その反射光を、フォトトランジスタなどの受光素子から構成されるピックアップで検出し、これをＡ／Ｄ変換することにより読み出すが、その際、光ディスク装置の経時変化やそれを駆動する電源レベルなどによって、ピックアップにより検出されるアナログ信号も、また、そのＤＣレベルが変動してしまう。そのため、この変動するＤＣレベルを原因として、その後、所定のサンプリングタイミング（再生クロック）で行われるＡ／Ｄ変換を含む信号処理において、位相誤差検出の結果により影響を受け、結果的に位相同期特性が劣化し、もって、クロックのジッタが増大するという問題があった。
【０００６】
即ち、上記従来になる装置では、サンプリングタイミングの位相誤差を検出して、再生のためのタイミング（再生クロック）を正しく制御することは行われているが、しかしながら、ＤＣレベルの変動については全く考慮されておらず（即ち、理想のＰＲ特性（ＤＣレベルが零）しか考慮されていない）、そのため、例えば、入力されるアナログ信号のＤＣレベルが変動した場合、信号処理のためのサンプリングタイミング（再生クロック）を正しく制御することが出来ないという問題があった。
【０００７】
そこで、本発明では、上記に詳述した従来技術における問題点に鑑み、検出したアナログ信号を所定のサンプリングタイミング（再生クロック）でアナログ信号に変換して処理を行う情報再生装置において、単に、サンプリングタイミングの位相誤差だけではなく、さらには、ＤＣレベルの変動をも考慮し、もって、より好適な位相同期特性を得ることが可能な位相誤差検出回路、そして、この位相誤差検出回路を用いた位相同期ループ回路を提供し、更には、このＰＬＬ回路を用いた情報再生装置を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
なお、上記の目的を達成するため、本発明によれば、まず、アナログ入力信号に、所定のクロックでサンプリングを行ってアナログ／デジタル変換したデジタル信号を受け、当該クロックの位相誤差を検出する回路であって、当該デジタル入力信号に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する手段と、当該デジタル入力信号に基づいて、前記アナログ入力信号の直流成分の変動を検出する手段とを備えた位相誤差検出回路が提供されている。
【０００９】
また、本発明によれば、より具体的には、所定のクロックでアナログ／デジタル変換された入力信号を受け、該クロックの位相誤差を検出する回路であって、該入力信号と、該入力信号を１サンプル時間だけ遅延させた信号とを加算する手段と、該入力信号と該遅延信号との符号変化を検出する手段と、該符号変化検出手段の結果に基づいて、該加算手段の結果を出力する第１の手段と、該第１の手段の出力信号の符号を反転させる手段と、該入力信号の符号に応じて、該第１の手段あるいは該反転手段の出力信号を選択し、出力する第２の手段とを備えた位相誤差検出回路が提供されている。
【００１０】
さらに、本発明によれば、入力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、該位相誤差検出手段および該直流レベル検出手段に、前記の位相誤差検出回路を用いた位相同期ループ回路が提供されている。
【００１１】
加えて、本発明によれば、記録媒体に記録されたデジタル情報を読み出す手段と、該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、該直流レベル制御手段の出力信号を等化する手段と、該等化手段の出力信号を最尤復号する手段と、該直流レベル制御手段または該等化手段の出力信号を受け、該クロックの位相誤差を検出する手段と、該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、該直流レベル制御手段または該等化手段の出力信号を受け、その直流レベルを検出する手段とを備え、該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、該位相誤差検出手段および該直流レベル検出手段に、前記の位相誤差検出回路を用いた情報再生装置が提供されている。
【００１２】
そして、本発明によれば、記録媒体に記録されたデジタル情報を読み出す手段と、該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号を等化する手段と、該等化手段の出力信号を最尤復号する手段とを備え、該アナログ／デジタル変換手段に、前記の位相同期ループ回路を用いた情報再生装置が提供されている。
【００１３】
即ち、本発明による位相誤差検出回路は、デジタル化された読み出し信号の１サンプル前後の平均値を演算し、符号変化点でのみその演算結果を出力するＤＣ誤差検出手段と、ＤＣ誤差信号と読み出し信号の符号から位相誤差を演算する位相誤差検出手段とを備えたことを特徴とする。
【００１４】
さらに、本発明によるＰＬＬ回路は、上記位相誤差信号に基づいてＶＣＯを制御するとともに、上記ＤＣ誤差信号を積分して読み出し信号から減算することによりＤＣレベルの変動を打ち消すように構成したことを特徴とする。
【発明の効果】
【００１５】
以上の本発明になる位相誤差検出回路によれば、入力信号のＤＣレベルと位相誤差とを、それぞれ、独立に検出することが可能となり、それぞれ独立した帰還ループを構成することが可能な位相同期ループ回路を提供することが出来、更には、これを利用することによれば、ＤＣレベル変動に関係なく、位相同期特性の安定な情報再生装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明になる実施の形態について、添付の図面を参照しながら詳細に説明する。
【００１７】
まず、図１は本発明による情報再生装置の一実施例を示す構成図である。この図１において、符号１は光ディスク媒体を、２は光ピックアップ回路を、３はＡ／Ｄ変換器を、４はＰＲ等化回路を、５は最尤復号回路を、６はＤＣ帰還回路を、７は位相誤差検出回路を、８はループフィルタを、９はＤ／Ａ変換器を、１０は電圧制御発振器（ＶＣＯ）を、１１は前置等化回路を、２０はサーボ回路を、３０はシステム制御回路を、それぞれ、示している。
【００１８】
なお、上記にその構成を示した情報再生装置では、光ピックアップ回路２は、光ディスク媒体１に記録された情報を、レーザー光を集光して媒体上に照射し、その反射光量あるいは偏向を検出し再生する。このとき、サーボ回路２０はフォーカス方向とトラック方向に正確に追従させる。光ピックアップ回路２により読み出された再生信号は、前置等化回路１１で等化された後、Ａ／Ｄ変換器３によりデジタル化される。そして、ＤＣ帰還回路６においてＤＣ成分が除去され、ＰＲ等化回路４で所定のＰＲ信号に等化され、その後、最尤復号回路５により復号される。そして、システム制御回路３０はこれら一連の動作を制御するが、このことは従来と同様である。なお、上述したＡ／Ｄ変換器３、ＰＲ等化回路４、最尤復号回路５は、それぞれ、以下に示す電圧制御発振器（ＶＣＯ）１０により発生される再生クロックの位相に同期させてデータを処理する。
【００１９】
そして、本発明では、上記の図１からも明らかなように、位相誤差検出回路７は、以下にその詳細を説明するＤＣ帰還回路６からの出力信号を受け、位相誤差検出信号とＤＣ誤差検出信号とを出力する。更に、これら出力信号のうち、位相誤差検出信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、上記ＶＣＯ１０に入力されており、これにより、その出力信号であるクロックの位相を再生信号に同期させる。一方、ＤＣ誤差検出信号は、ＤＣ帰還回路６に入力されており、このＤＣ帰還回路６からの出力信号からＤＣ成分を除去するのに用いられる。
【００２０】
図２は、上記に説明した本発明によるＤＣ帰還回路６の一例の詳細な回路構成を示す構成図である。この図２において、符号６０１は減算器を、６０２、６１１、６２１はレジスタを、６０３、６１２、６２２は加算器を、６１３、６２３は減衰器を、６１４は振幅制限器を、それぞれ、示している。なお、図の回路構成からも明らかなように、上記レジスタ６１１と加算器は６１２、およびレジスタ６２１と加算器６２２は、それぞれ、積分回路を構成している。
【００２１】
即ち、このＤＣ帰還回路６の特徴は、図示した通り、帰還ループを二つ備えているという点にある。具体的には、第１のループは、上記ＤＣ帰還回路６からのメイン信号を受け、その信号を振幅制限器６１４で振幅制限した後、更に、減衰器６１３、加算器６１２、レジスタ６１１を介して、ＤＣレベルとして帰還させるループである。また、第２のループは、上記位相誤差検出回路７からのＤＣ誤差信号を受け、これを、減衰器６２３、加算器は６２２、レジスタ６２１を介して、ＤＣレベルとして帰還させるループである。なお、これら第１のループ及び第２のループからの出力は、上記加算器６０３において加算された後、減算器６０１の「−」入力端子に入力され、もって、減算器６０１の「＋」入力端子に入力される入力信号から減算する。
【００２２】
尚、上記にその構成を説明したＤＣ帰還回路６は、ここでは図示しないが、上記システム制御回路３０（上記図１を参照）からのＤＣ帰還制御信号を受け、これにより、その構成要素である減衰器６１３の係数「ＮＤ」や減衰器６２３の係数「ＮＪ」が、更には、振幅制限器６１４の振幅制限値が設定される。
【００２３】
また、上述したレジスタ６１１と加算器６１２からなる積分回路や、レジスタ６２１と加算器６２２からなる積分回路の動作を制御することによれば、ＤＣ帰還ループを開閉することが可能である。例えば、サーボ動作の途中やサーボが外れた場合、あるいは、トラックジャンプした場合には、ＤＣ帰還回路６は、システム制御回路３０からのＤＣ帰還制御信号を受け、ＤＣ帰還ループを開放する。即ち、これによれば、異常信号入力での内部ＤＣレベルの暴れを防止することができる。
【００２４】
更に、図３は本発明による位相誤差検出回路７の一例の詳細な回路構成を示す構成図である。この図３において、符号７２０はレジスタを、７１１、７２１は２値化回路を、７１２は加算器を、７１３はモデュロ２の加算器を、７１４、７１６はスイッチ回路を、７１５は極性反転回路を、それぞれ、示している。
【００２５】
即ち、本発明による位相誤差検出回路７では、上述した構成において、レジスタ７２０は入力信号Ｘｎ（δ，τ）を１ビット（１クロック期間）だけ遅延させ、遅延信号Ｘｎ−１（δ，τ）を出力する。２値化回路７１１、７２１は、それぞれ、入力信号Ｘｎ（δ，τ）及び遅延信号Ｘｎ−１（δ，τ）を極性符号「０（＋）」と「１（−）」の２値化信号Ｙｎ、Ｙｎ−１に変換する。尚、実際の２値化回路７１１、７２１では、入力信号Ｘｎ（δ，τ）及び遅延信号Ｘｎ−１（δ，τ）が２’ｓコンプリメンタリ形式の場合には、その最上位ビット（ＭＳＢ）がそのまま２値化信号Ｙｎ、Ｙｎ−１となるため、回路構成の簡略化を図ることができる。
【００２６】
続いて、加算器７１２は入力信号Ｘｎ（δ，τ）とＸｎ−１（δ，τ）とを加算する。一方、モデュロ２の加算器７１３は、２値化信号ＹｎとＹｎ−１とを、２を法として加算し、もって、選択制御信号Ｚｎを出力する。即ち、入力信号Ｘｎ（δ，τ）の極性変化点（２値化信号Ｙｎの符号変化点）を検出し、尚、実際のモデュロ２の加算器７３１は、２値化信号Ｘｎ（τ）が符号「０」、「１」に対応しているので、排他的論理和（Ｅｘ−ＯＲ）回路で構成される。
【００２７】
そして、スイッチ回路７１４は、上記の選択制御信号Ｚｎを受け、以下の（数１）に示す式で表されるＤＣ誤差信号Ｓｎ（δ）を出力する。
【００２８】
【数１】
【００２９】
そして、スイッチ回路７１６は、２値化信号Ｙｎを受け、以下の（数２）に示す式で表される位相誤差信号Ｅｎ（τ）を出力する。
【００３０】
【数２】
【００３１】
尚、上記図３の例では、上記（数１）における「２」で除算する処理を省略しているが、しかしながら、「２」による除算処理を省略した場合、利得が２倍となるだけであり、基本動作は変わらない。
【００３２】
続いて、添付の図４、図５及び図６は、上記にその詳細な回路構成を説明した本発明になる位相誤差検出回路７の動作を説明するためのアナログ入力信号Ｘｎ（δ，τ）の波形を示している。なお、これらの図において、黒丸（●）は実際のサンプリング点を、そして、白丸（○）は、その場合に、上記に説明した位相誤差検出回路７により得られたＤＣ誤差信号Ｓｎ（δ）の検出点を示す。なお、上述したように、例えば、情報記録媒体である光ディスクの表面からの反射光又は透過光を受光する光ピックアップ回路２では、受光素子を構成するフォトトランジスタの経時変化やその駆動電源の変動などによって、その検出信号である上記入力信号Ｘｎ（δ，τ）が、そのＤＣレベルにおいて変動される。
【００３３】
まず、図４はＤＣオフセットδ＝０、位相オフセットτ＝０の場合を示している。図から分かるように、この場合、ＤＣ誤差信号Ｓｎ（δ）は、位相誤差信号Ｅｎ（τ）と共に、０（零）となる。
【００３４】
次に、図５はＤＣオフセットδ＞０、位相オフセットτ＝０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（δ）は、図からわかるように、Ｓｎ（δ）＝δとなり、上記の位相誤差検出回路７からは、このＤＣオフセットδに比例した誤差信号が出力される。一方、この時、位相誤差信号Ｅｎ（τ）としては、入力信号Ｘｎ（δ，τ）の傾きに応じた振幅を有し、交互に極性が反転する信号、Ｅｎ（τ）＝±δが出力される。従って、その平均値は０（零）となる。なお、以上では、ＤＣオフセットδ＞０の場合についてのみ説明したが、しかしながら、ＤＣオフセットδ＜０の場合も同様であり、この場合、Ｓｎ（δ）＝δ＜０となるが、位相誤差信号は、やはり、Ｅｎ（τ）＝０となる。
【００３５】
更に、図６はＤＣオフセットδ＝０、位相オフセットτ＞０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（δ）は、入力信号Ｘｎ（δ，τ）の傾きに応じた振幅を有し、交互に極性が反転する信号、Ｓｎ（δ）＝±εが出力され、上述したように、その平均値は０（零）となる。一方、位相誤差信号Ｅｎ（τ）は、入力信号Ｘｎ（δ，τ）の傾きに関係なく、Ｅｎ（τ）＝εが出力されることとなる。なお、以上では、位相オフセットτ＞０の場合を説明したが、位相オフセットτ＜０の場合も同様であり、なお、この場合には、Ｓｎ（δ）＝０、Ｅｎ（τ）＝ε＜０となる。
【００３６】
以上に詳細に述べたように、本発明になる位相誤差検出回路７によれば、ＤＣオフセットδと位相オフセットτとが混在する入力信号Ｘｎ（δ，τ）から、それぞれ独立に、ＤＣ誤差信号Ｓｎ（δ）と位相誤差信号Ｅｎ（τ）を検出することができる。その結果、本発明による位相同期ループ回路では、その中に独立したＤＣ帰還ループを形成することによりＤＣオフセットを抑制することができ、位相オフセットも低く抑えることができる。
【００３７】
また、上述した本発明になる位相誤差検出回路では、極性変化前後のサンプル値のみからＤＣおよび位相誤差を検出するので、これを利用した位相同期ループ回路では、入力信号の上下（正負）が非対称であっても、ＤＣオフセット、位相オフセットを低く抑えることができる。
【００３８】
尚、上述の実施例では、Ｄ、Ｃ帰還用メイン信号としてＤＣ帰還回路６自身の出力信号、即ち、ＰＲ等化回路４の入力信号を用いたが、その出力信号を用いても良い。また、上記の実施例では、前置等化回路２０を、Ａ／Ｄ変換器３の前段に配する例を示したが、本発明ではかかる構成に限定されることなく、例えば、この前置等化回路２０を、Ａ／Ｄ変換器３の後段に配置しても良い。なお、以下には、かかる構成を採用した他の実施例について述べる。
【００３９】
図７は、本発明による情報再生装置の他の実施例を示す構成図である。本実施例が図１の実施例と異なる点は、図からわかるように、前置等化回路２０を削除し、メイン信号及び位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号とした点にあり、位相誤差検出及びＤＣ帰還動作は同じである。これにより、前置等化回路２０というアナログ処理回路が不要となり、回路構成が簡略化できる効果がある。
【００４０】
図８は、本発明による情報再生装置の更に他の実施例を示す構成図である。図８において、１２はスイッチ回路を示し、その他、図１、図７と同一符号は同一物を示す。本実施例の特徴は、スイッチ回路１２がシステム制御回路３０により制御され、位相誤差検出回路７の入力信号を切換えられるようにした点にある。
【００４１】
なお、上記の更に他の実施例によれば、例えば、初期の引込み動作時、或いは、サーボが外れた場合、トラックジャンプした場合などの再引込み動作時においては、位相誤差検出回路７の入力信号をＰＲ等化回路４の入力信号として、同期確立や同期回復までの時間を短縮する。その後、位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号に切換え、位相同期性能の安定化を図ることが出来る。このように、位相誤差検出回路７の入力信号を切換えることにより、同期時間の短縮と同期性能の安定の両立が可能となる。
【００４２】
以上に詳述したように、本発明になる位相誤差検出回路と位相同期ループ回路、更には、それを利用した情報再生装置によれば、アナログ入力信号のＤＣレベル変動や非対称性による影響を受けることなく、安定した位相同期特性が得られ、特に、光ディスクの再生装置に好適に適用することが出来る。
【００４３】
なお、上述した本発明の各実施の形態は、本発明の説明のための例示であり、従って、本発明の範囲を実施形態にのみ限定する趣旨ではない。また、当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施できる。
【図面の簡単な説明】
【００４４】
【図１】本発明による情報再生装置の一実施例を示す構成図である。（実施例１）
【図２】本発明によるＤＣ帰還回路の一実施例を示す構成図である。
【図３】本発明による位相誤差検出回路の一実施例を示す構成図である。
【図４】本発明による位相誤差検出回路の動作を示す波形図である。
【図５】本発明による位相誤差検出回路のＤＣオフセット時の動作を示す波形図である。
【図６】本発明による位相誤差検出回路の位相オフセット時の動作を示す波形図である。
【図７】本発明による情報再生装置の他の実施例を示す構成図である。（実施例２）
【図８】本発明による情報再生装置のさらに他の実施例を示す構成図である。（実施例３）
【符号の説明】
【００４５】
１…光ディスク媒体、２…光ピックアップ回路、３…Ａ／Ｄ変換器、４…ＰＲ等化回路、５…最尤復号回路（ビタビ復号回路）、６…ＤＣ帰還回路、６０１……減算器、６０２、６１１、６２１…レジスタ、６０３、６１２、６２２…加算器、６１３、６２３…減衰器、６１４…振幅制限器、７…位相誤差検出回路、７１１、７２１…２値化回路、７１２…加算器、７１３…モデュロ２の加算器、排他的論理和（Ｅｘ−ＯＲ）回路、７１４、７１６…スイッチ回路、７１５…極性反転回路、７２０…レジスタ、８……ループフィルタ、
９……Ｄ／Ａ変換器、１０…電圧制御発振器（ＶＣＯ）、１１…前置等化回路、１２…スイッチ回路、２０…サーボ回路、３０…システム制御回路。
【技術分野】
【０００１】
本発明は、パーシャルレスポンス最尤復号（Partial Response Maximum Likelihood：以後、「ＰＲＭＬ」と略記する）方式を用いる情報再生システムに係り、特に、同期信号生成のための位相誤差検出回路、この位相誤差検出回路を用いた位相同期ループ（Phase Locked Loop：以後、「ＰＬＬ」と略記する）回路、およびこのＰＬＬ回路を用いた情報再生装置に関する。
【背景技術】
【０００２】
従来、例えば、ハードディスク装置や光ディスク装置に代表される情報再生装置では、例えば、以下の特許文献１により知られるように、その記録媒体上にデジタル化された記録情報を読み出す際、アナログ信号として検出される検出信号を所定のクロックで入力し、Ａ／Ｄ変換することにより読み出すが、読み出し信号の位相誤差をＦＤＴＳ（Fixed Delay Tree Search）アルゴリズムに従って検出し、その位相誤差信号に基づいてＶＣＯ（Voltage Controlled Oscillator）の発振周波数を制御することにより、クロックの位相をデータと同期させるようにしている。
【０００３】
【特許文献１】特開２００２−２５２０１号公報（第５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来技術の装置では、上記ＶＣＯの発振を制御する位相誤差検出器は、サンプリングされた信号のサンプリングタイミングと、本来、期待される正しいサンプリングタイミングの位相誤差を検出するものではあるが、読み出し信号の中心レベル、言換えれば直流（ＤＣ）レベルの変動に対して配慮されていなかった。即ち、上記の従来技術になる装置では、理想のＰＲ特性（ＤＣレベルが零）しか考慮されていなかった。
【０００５】
ところで、上述した情報再生装置である、例えば、光ディスク装置では、その記録媒体上にデジタル化された記録情報を読み出す際、ＬＥＤ等の発光源から射出された光を記録媒体の表面に照射し、その反射光を、フォトトランジスタなどの受光素子から構成されるピックアップで検出し、これをＡ／Ｄ変換することにより読み出すが、その際、光ディスク装置の経時変化やそれを駆動する電源レベルなどによって、ピックアップにより検出されるアナログ信号も、また、そのＤＣレベルが変動してしまう。そのため、この変動するＤＣレベルを原因として、その後、所定のサンプリングタイミング（再生クロック）で行われるＡ／Ｄ変換を含む信号処理において、位相誤差検出の結果により影響を受け、結果的に位相同期特性が劣化し、もって、クロックのジッタが増大するという問題があった。
【０００６】
即ち、上記従来になる装置では、サンプリングタイミングの位相誤差を検出して、再生のためのタイミング（再生クロック）を正しく制御することは行われているが、しかしながら、ＤＣレベルの変動については全く考慮されておらず（即ち、理想のＰＲ特性（ＤＣレベルが零）しか考慮されていない）、そのため、例えば、入力されるアナログ信号のＤＣレベルが変動した場合、信号処理のためのサンプリングタイミング（再生クロック）を正しく制御することが出来ないという問題があった。
【０００７】
そこで、本発明では、上記に詳述した従来技術における問題点に鑑み、検出したアナログ信号を所定のサンプリングタイミング（再生クロック）でアナログ信号に変換して処理を行う情報再生装置において、単に、サンプリングタイミングの位相誤差だけではなく、さらには、ＤＣレベルの変動をも考慮し、もって、より好適な位相同期特性を得ることが可能な位相誤差検出回路、そして、この位相誤差検出回路を用いた位相同期ループ回路を提供し、更には、このＰＬＬ回路を用いた情報再生装置を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
なお、上記の目的を達成するため、本発明によれば、まず、アナログ入力信号に、所定のクロックでサンプリングを行ってアナログ／デジタル変換したデジタル信号を受け、当該クロックの位相誤差を検出する回路であって、当該デジタル入力信号に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する手段と、当該デジタル入力信号に基づいて、前記アナログ入力信号の直流成分の変動を検出する手段とを備えた位相誤差検出回路が提供されている。
【０００９】
また、本発明によれば、より具体的には、所定のクロックでアナログ／デジタル変換された入力信号を受け、該クロックの位相誤差を検出する回路であって、該入力信号と、該入力信号を１サンプル時間だけ遅延させた信号とを加算する手段と、該入力信号と該遅延信号との符号変化を検出する手段と、該符号変化検出手段の結果に基づいて、該加算手段の結果を出力する第１の手段と、該第１の手段の出力信号の符号を反転させる手段と、該入力信号の符号に応じて、該第１の手段あるいは該反転手段の出力信号を選択し、出力する第２の手段とを備えた位相誤差検出回路が提供されている。
【００１０】
さらに、本発明によれば、入力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、該位相誤差検出手段および該直流レベル検出手段に、前記の位相誤差検出回路を用いた位相同期ループ回路が提供されている。
【００１１】
加えて、本発明によれば、記録媒体に記録されたデジタル情報を読み出す手段と、該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、該直流レベル制御手段の出力信号を等化する手段と、該等化手段の出力信号を最尤復号する手段と、該直流レベル制御手段または該等化手段の出力信号を受け、該クロックの位相誤差を検出する手段と、該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、該直流レベル制御手段または該等化手段の出力信号を受け、その直流レベルを検出する手段とを備え、該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、該位相誤差検出手段および該直流レベル検出手段に、前記の位相誤差検出回路を用いた情報再生装置が提供されている。
【００１２】
そして、本発明によれば、記録媒体に記録されたデジタル情報を読み出す手段と、該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、該アナログ／デジタル変換手段の出力信号を等化する手段と、該等化手段の出力信号を最尤復号する手段とを備え、該アナログ／デジタル変換手段に、前記の位相同期ループ回路を用いた情報再生装置が提供されている。
【００１３】
即ち、本発明による位相誤差検出回路は、デジタル化された読み出し信号の１サンプル前後の平均値を演算し、符号変化点でのみその演算結果を出力するＤＣ誤差検出手段と、ＤＣ誤差信号と読み出し信号の符号から位相誤差を演算する位相誤差検出手段とを備えたことを特徴とする。
【００１４】
さらに、本発明によるＰＬＬ回路は、上記位相誤差信号に基づいてＶＣＯを制御するとともに、上記ＤＣ誤差信号を積分して読み出し信号から減算することによりＤＣレベルの変動を打ち消すように構成したことを特徴とする。
【発明の効果】
【００１５】
以上の本発明になる位相誤差検出回路によれば、入力信号のＤＣレベルと位相誤差とを、それぞれ、独立に検出することが可能となり、それぞれ独立した帰還ループを構成することが可能な位相同期ループ回路を提供することが出来、更には、これを利用することによれば、ＤＣレベル変動に関係なく、位相同期特性の安定な情報再生装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明になる実施の形態について、添付の図面を参照しながら詳細に説明する。
【００１７】
まず、図１は本発明による情報再生装置の一実施例を示す構成図である。この図１において、符号１は光ディスク媒体を、２は光ピックアップ回路を、３はＡ／Ｄ変換器を、４はＰＲ等化回路を、５は最尤復号回路を、６はＤＣ帰還回路を、７は位相誤差検出回路を、８はループフィルタを、９はＤ／Ａ変換器を、１０は電圧制御発振器（ＶＣＯ）を、１１は前置等化回路を、２０はサーボ回路を、３０はシステム制御回路を、それぞれ、示している。
【００１８】
なお、上記にその構成を示した情報再生装置では、光ピックアップ回路２は、光ディスク媒体１に記録された情報を、レーザー光を集光して媒体上に照射し、その反射光量あるいは偏向を検出し再生する。このとき、サーボ回路２０はフォーカス方向とトラック方向に正確に追従させる。光ピックアップ回路２により読み出された再生信号は、前置等化回路１１で等化された後、Ａ／Ｄ変換器３によりデジタル化される。そして、ＤＣ帰還回路６においてＤＣ成分が除去され、ＰＲ等化回路４で所定のＰＲ信号に等化され、その後、最尤復号回路５により復号される。そして、システム制御回路３０はこれら一連の動作を制御するが、このことは従来と同様である。なお、上述したＡ／Ｄ変換器３、ＰＲ等化回路４、最尤復号回路５は、それぞれ、以下に示す電圧制御発振器（ＶＣＯ）１０により発生される再生クロックの位相に同期させてデータを処理する。
【００１９】
そして、本発明では、上記の図１からも明らかなように、位相誤差検出回路７は、以下にその詳細を説明するＤＣ帰還回路６からの出力信号を受け、位相誤差検出信号とＤＣ誤差検出信号とを出力する。更に、これら出力信号のうち、位相誤差検出信号は、ループフィルタ８、Ｄ／Ａ変換器９を介して、上記ＶＣＯ１０に入力されており、これにより、その出力信号であるクロックの位相を再生信号に同期させる。一方、ＤＣ誤差検出信号は、ＤＣ帰還回路６に入力されており、このＤＣ帰還回路６からの出力信号からＤＣ成分を除去するのに用いられる。
【００２０】
図２は、上記に説明した本発明によるＤＣ帰還回路６の一例の詳細な回路構成を示す構成図である。この図２において、符号６０１は減算器を、６０２、６１１、６２１はレジスタを、６０３、６１２、６２２は加算器を、６１３、６２３は減衰器を、６１４は振幅制限器を、それぞれ、示している。なお、図の回路構成からも明らかなように、上記レジスタ６１１と加算器は６１２、およびレジスタ６２１と加算器６２２は、それぞれ、積分回路を構成している。
【００２１】
即ち、このＤＣ帰還回路６の特徴は、図示した通り、帰還ループを二つ備えているという点にある。具体的には、第１のループは、上記ＤＣ帰還回路６からのメイン信号を受け、その信号を振幅制限器６１４で振幅制限した後、更に、減衰器６１３、加算器６１２、レジスタ６１１を介して、ＤＣレベルとして帰還させるループである。また、第２のループは、上記位相誤差検出回路７からのＤＣ誤差信号を受け、これを、減衰器６２３、加算器は６２２、レジスタ６２１を介して、ＤＣレベルとして帰還させるループである。なお、これら第１のループ及び第２のループからの出力は、上記加算器６０３において加算された後、減算器６０１の「−」入力端子に入力され、もって、減算器６０１の「＋」入力端子に入力される入力信号から減算する。
【００２２】
尚、上記にその構成を説明したＤＣ帰還回路６は、ここでは図示しないが、上記システム制御回路３０（上記図１を参照）からのＤＣ帰還制御信号を受け、これにより、その構成要素である減衰器６１３の係数「ＮＤ」や減衰器６２３の係数「ＮＪ」が、更には、振幅制限器６１４の振幅制限値が設定される。
【００２３】
また、上述したレジスタ６１１と加算器６１２からなる積分回路や、レジスタ６２１と加算器６２２からなる積分回路の動作を制御することによれば、ＤＣ帰還ループを開閉することが可能である。例えば、サーボ動作の途中やサーボが外れた場合、あるいは、トラックジャンプした場合には、ＤＣ帰還回路６は、システム制御回路３０からのＤＣ帰還制御信号を受け、ＤＣ帰還ループを開放する。即ち、これによれば、異常信号入力での内部ＤＣレベルの暴れを防止することができる。
【００２４】
更に、図３は本発明による位相誤差検出回路７の一例の詳細な回路構成を示す構成図である。この図３において、符号７２０はレジスタを、７１１、７２１は２値化回路を、７１２は加算器を、７１３はモデュロ２の加算器を、７１４、７１６はスイッチ回路を、７１５は極性反転回路を、それぞれ、示している。
【００２５】
即ち、本発明による位相誤差検出回路７では、上述した構成において、レジスタ７２０は入力信号Ｘｎ（δ，τ）を１ビット（１クロック期間）だけ遅延させ、遅延信号Ｘｎ−１（δ，τ）を出力する。２値化回路７１１、７２１は、それぞれ、入力信号Ｘｎ（δ，τ）及び遅延信号Ｘｎ−１（δ，τ）を極性符号「０（＋）」と「１（−）」の２値化信号Ｙｎ、Ｙｎ−１に変換する。尚、実際の２値化回路７１１、７２１では、入力信号Ｘｎ（δ，τ）及び遅延信号Ｘｎ−１（δ，τ）が２’ｓコンプリメンタリ形式の場合には、その最上位ビット（ＭＳＢ）がそのまま２値化信号Ｙｎ、Ｙｎ−１となるため、回路構成の簡略化を図ることができる。
【００２６】
続いて、加算器７１２は入力信号Ｘｎ（δ，τ）とＸｎ−１（δ，τ）とを加算する。一方、モデュロ２の加算器７１３は、２値化信号ＹｎとＹｎ−１とを、２を法として加算し、もって、選択制御信号Ｚｎを出力する。即ち、入力信号Ｘｎ（δ，τ）の極性変化点（２値化信号Ｙｎの符号変化点）を検出し、尚、実際のモデュロ２の加算器７３１は、２値化信号Ｘｎ（τ）が符号「０」、「１」に対応しているので、排他的論理和（Ｅｘ−ＯＲ）回路で構成される。
【００２７】
そして、スイッチ回路７１４は、上記の選択制御信号Ｚｎを受け、以下の（数１）に示す式で表されるＤＣ誤差信号Ｓｎ（δ）を出力する。
【００２８】
【数１】
【００２９】
そして、スイッチ回路７１６は、２値化信号Ｙｎを受け、以下の（数２）に示す式で表される位相誤差信号Ｅｎ（τ）を出力する。
【００３０】
【数２】
【００３１】
尚、上記図３の例では、上記（数１）における「２」で除算する処理を省略しているが、しかしながら、「２」による除算処理を省略した場合、利得が２倍となるだけであり、基本動作は変わらない。
【００３２】
続いて、添付の図４、図５及び図６は、上記にその詳細な回路構成を説明した本発明になる位相誤差検出回路７の動作を説明するためのアナログ入力信号Ｘｎ（δ，τ）の波形を示している。なお、これらの図において、黒丸（●）は実際のサンプリング点を、そして、白丸（○）は、その場合に、上記に説明した位相誤差検出回路７により得られたＤＣ誤差信号Ｓｎ（δ）の検出点を示す。なお、上述したように、例えば、情報記録媒体である光ディスクの表面からの反射光又は透過光を受光する光ピックアップ回路２では、受光素子を構成するフォトトランジスタの経時変化やその駆動電源の変動などによって、その検出信号である上記入力信号Ｘｎ（δ，τ）が、そのＤＣレベルにおいて変動される。
【００３３】
まず、図４はＤＣオフセットδ＝０、位相オフセットτ＝０の場合を示している。図から分かるように、この場合、ＤＣ誤差信号Ｓｎ（δ）は、位相誤差信号Ｅｎ（τ）と共に、０（零）となる。
【００３４】
次に、図５はＤＣオフセットδ＞０、位相オフセットτ＝０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（δ）は、図からわかるように、Ｓｎ（δ）＝δとなり、上記の位相誤差検出回路７からは、このＤＣオフセットδに比例した誤差信号が出力される。一方、この時、位相誤差信号Ｅｎ（τ）としては、入力信号Ｘｎ（δ，τ）の傾きに応じた振幅を有し、交互に極性が反転する信号、Ｅｎ（τ）＝±δが出力される。従って、その平均値は０（零）となる。なお、以上では、ＤＣオフセットδ＞０の場合についてのみ説明したが、しかしながら、ＤＣオフセットδ＜０の場合も同様であり、この場合、Ｓｎ（δ）＝δ＜０となるが、位相誤差信号は、やはり、Ｅｎ（τ）＝０となる。
【００３５】
更に、図６はＤＣオフセットδ＝０、位相オフセットτ＞０の場合を示している。この場合、ＤＣ誤差信号Ｓｎ（δ）は、入力信号Ｘｎ（δ，τ）の傾きに応じた振幅を有し、交互に極性が反転する信号、Ｓｎ（δ）＝±εが出力され、上述したように、その平均値は０（零）となる。一方、位相誤差信号Ｅｎ（τ）は、入力信号Ｘｎ（δ，τ）の傾きに関係なく、Ｅｎ（τ）＝εが出力されることとなる。なお、以上では、位相オフセットτ＞０の場合を説明したが、位相オフセットτ＜０の場合も同様であり、なお、この場合には、Ｓｎ（δ）＝０、Ｅｎ（τ）＝ε＜０となる。
【００３６】
以上に詳細に述べたように、本発明になる位相誤差検出回路７によれば、ＤＣオフセットδと位相オフセットτとが混在する入力信号Ｘｎ（δ，τ）から、それぞれ独立に、ＤＣ誤差信号Ｓｎ（δ）と位相誤差信号Ｅｎ（τ）を検出することができる。その結果、本発明による位相同期ループ回路では、その中に独立したＤＣ帰還ループを形成することによりＤＣオフセットを抑制することができ、位相オフセットも低く抑えることができる。
【００３７】
また、上述した本発明になる位相誤差検出回路では、極性変化前後のサンプル値のみからＤＣおよび位相誤差を検出するので、これを利用した位相同期ループ回路では、入力信号の上下（正負）が非対称であっても、ＤＣオフセット、位相オフセットを低く抑えることができる。
【００３８】
尚、上述の実施例では、Ｄ、Ｃ帰還用メイン信号としてＤＣ帰還回路６自身の出力信号、即ち、ＰＲ等化回路４の入力信号を用いたが、その出力信号を用いても良い。また、上記の実施例では、前置等化回路２０を、Ａ／Ｄ変換器３の前段に配する例を示したが、本発明ではかかる構成に限定されることなく、例えば、この前置等化回路２０を、Ａ／Ｄ変換器３の後段に配置しても良い。なお、以下には、かかる構成を採用した他の実施例について述べる。
【００３９】
図７は、本発明による情報再生装置の他の実施例を示す構成図である。本実施例が図１の実施例と異なる点は、図からわかるように、前置等化回路２０を削除し、メイン信号及び位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号とした点にあり、位相誤差検出及びＤＣ帰還動作は同じである。これにより、前置等化回路２０というアナログ処理回路が不要となり、回路構成が簡略化できる効果がある。
【００４０】
図８は、本発明による情報再生装置の更に他の実施例を示す構成図である。図８において、１２はスイッチ回路を示し、その他、図１、図７と同一符号は同一物を示す。本実施例の特徴は、スイッチ回路１２がシステム制御回路３０により制御され、位相誤差検出回路７の入力信号を切換えられるようにした点にある。
【００４１】
なお、上記の更に他の実施例によれば、例えば、初期の引込み動作時、或いは、サーボが外れた場合、トラックジャンプした場合などの再引込み動作時においては、位相誤差検出回路７の入力信号をＰＲ等化回路４の入力信号として、同期確立や同期回復までの時間を短縮する。その後、位相誤差検出回路７の入力信号をＰＲ等化回路４の出力信号に切換え、位相同期性能の安定化を図ることが出来る。このように、位相誤差検出回路７の入力信号を切換えることにより、同期時間の短縮と同期性能の安定の両立が可能となる。
【００４２】
以上に詳述したように、本発明になる位相誤差検出回路と位相同期ループ回路、更には、それを利用した情報再生装置によれば、アナログ入力信号のＤＣレベル変動や非対称性による影響を受けることなく、安定した位相同期特性が得られ、特に、光ディスクの再生装置に好適に適用することが出来る。
【００４３】
なお、上述した本発明の各実施の形態は、本発明の説明のための例示であり、従って、本発明の範囲を実施形態にのみ限定する趣旨ではない。また、当業者は、本発明の要旨を逸脱することなしに、他の様々な態様で本発明を実施できる。
【図面の簡単な説明】
【００４４】
【図１】本発明による情報再生装置の一実施例を示す構成図である。（実施例１）
【図２】本発明によるＤＣ帰還回路の一実施例を示す構成図である。
【図３】本発明による位相誤差検出回路の一実施例を示す構成図である。
【図４】本発明による位相誤差検出回路の動作を示す波形図である。
【図５】本発明による位相誤差検出回路のＤＣオフセット時の動作を示す波形図である。
【図６】本発明による位相誤差検出回路の位相オフセット時の動作を示す波形図である。
【図７】本発明による情報再生装置の他の実施例を示す構成図である。（実施例２）
【図８】本発明による情報再生装置のさらに他の実施例を示す構成図である。（実施例３）
【符号の説明】
【００４５】
１…光ディスク媒体、２…光ピックアップ回路、３…Ａ／Ｄ変換器、４…ＰＲ等化回路、５…最尤復号回路（ビタビ復号回路）、６…ＤＣ帰還回路、６０１……減算器、６０２、６１１、６２１…レジスタ、６０３、６１２、６２２…加算器、６１３、６２３…減衰器、６１４…振幅制限器、７…位相誤差検出回路、７１１、７２１…２値化回路、７１２…加算器、７１３…モデュロ２の加算器、排他的論理和（Ｅｘ−ＯＲ）回路、７１４、７１６…スイッチ回路、７１５…極性反転回路、７２０…レジスタ、８……ループフィルタ、
９……Ｄ／Ａ変換器、１０…電圧制御発振器（ＶＣＯ）、１１…前置等化回路、１２…スイッチ回路、２０…サーボ回路、３０…システム制御回路。
【特許請求の範囲】
【請求項１】
アナログ入力信号に所定のクロックでサンプリングを行って、アナログ／デジタル変換したデジタル信号を受け、当該クロックの位相誤差を検出する回路であって、
当該デジタル入力信号に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する手段と、
当該デジタル入力信号に基づいて、前記アナログ入力信号の直流成分の変動を検出する手段とを備えたことを特徴とする位相誤差検出回路。
【請求項２】
所定のクロックでアナログ／デジタル変換された入力信号を受け、該クロックの位相誤差を検出する回路であって、
該入力信号と、該入力信号を１サンプル時間だけ遅延させた信号とを加算する手段と、
該入力信号と該遅延信号との符号変化を検出する手段と、
該符号変化検出手段の結果に基づいて、該加算手段の結果を出力する第１の手段と、
該第１の手段の出力信号の符号を反転させる手段と、
該入力信号の符号に応じて、該第１の手段あるいは該反転手段の出力信号を選択し、出力する第２の手段とを備えたことを特徴とする位相誤差検出回路。
【請求項３】
入力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項１に記載の位相誤差検出回路を用いたことを特徴とする位相同期ループ回路。
【請求項４】
入力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項２に記載の位相誤差検出回路を用いたことを特徴とする位相同期ループ回路。
【請求項５】
記録媒体に記録されたデジタル情報を読み出す手段と、
該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を等化する手段と、
該等化手段の出力信号を最尤復号する手段と、
該直流レベル制御手段または該等化手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段または該等化手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項１又は２に記載の位相誤差検出回路を用いたことを特徴とする情報再生装置。
【請求項６】
記録媒体に記録されたデジタル情報を読み出す手段と、
該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号を等化する手段と、
該等化手段の出力信号を最尤復号する手段とを備え、
該アナログ／デジタル変換手段に請求項３又は４に記載の位相同期ループ回路を用いたことを特徴とする情報再生装置。
【請求項１】
アナログ入力信号に所定のクロックでサンプリングを行って、アナログ／デジタル変換したデジタル信号を受け、当該クロックの位相誤差を検出する回路であって、
当該デジタル入力信号に基づいて、前記アナログ入力信号に対するサンプリングの位相誤差を検出する手段と、
当該デジタル入力信号に基づいて、前記アナログ入力信号の直流成分の変動を検出する手段とを備えたことを特徴とする位相誤差検出回路。
【請求項２】
所定のクロックでアナログ／デジタル変換された入力信号を受け、該クロックの位相誤差を検出する回路であって、
該入力信号と、該入力信号を１サンプル時間だけ遅延させた信号とを加算する手段と、
該入力信号と該遅延信号との符号変化を検出する手段と、
該符号変化検出手段の結果に基づいて、該加算手段の結果を出力する第１の手段と、
該第１の手段の出力信号の符号を反転させる手段と、
該入力信号の符号に応じて、該第１の手段あるいは該反転手段の出力信号を選択し、出力する第２の手段とを備えたことを特徴とする位相誤差検出回路。
【請求項３】
入力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項１に記載の位相誤差検出回路を用いたことを特徴とする位相同期ループ回路。
【請求項４】
入力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項２に記載の位相誤差検出回路を用いたことを特徴とする位相同期ループ回路。
【請求項５】
記録媒体に記録されたデジタル情報を読み出す手段と、
該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号の直流レベルを制御する手段と、
該直流レベル制御手段の出力信号を等化する手段と、
該等化手段の出力信号を最尤復号する手段と、
該直流レベル制御手段または該等化手段の出力信号を受け、該クロックの位相誤差を検出する手段と、
該位相誤差検出手段の出力信号により制御され、該クロックを出力する発振手段と、
該直流レベル制御手段または該等化手段の出力信号を受け、その直流レベルを検出する手段とを備え、
該直流レベル制御手段は、該直流レベル検出手段の出力信号により制御され、
該位相誤差検出手段および該直流レベル検出手段に請求項１又は２に記載の位相誤差検出回路を用いたことを特徴とする情報再生装置。
【請求項６】
記録媒体に記録されたデジタル情報を読み出す手段と、
該読出し手段の出力信号を所定のクロックでアナログ／デジタル変換する手段と、
該アナログ／デジタル変換手段の出力信号を等化する手段と、
該等化手段の出力信号を最尤復号する手段とを備え、
該アナログ／デジタル変換手段に請求項３又は４に記載の位相同期ループ回路を用いたことを特徴とする情報再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−４０４５８（Ｐ２００６−４０４５８Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２１３００（Ｐ２００４−２２１３００）
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５０１００９８４９）株式会社日立エルジーデータストレージ (646)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５０１００９８４９）株式会社日立エルジーデータストレージ (646)
【Ｆターム（参考）】
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