信号整形回路
【課題】プリエンファシス信号を高速に生成できること。
【解決手段】主信号増幅回路１１０は、負荷である発光素子１４１を一方の出力端子１３２に接続し、出力電流をスイッチする差動対１１１，１１２と、負荷に対して直流電流の大きさを調整する電流源１１５，１１６とを有し、プリエンファシス生成回路１２０は、出力電流をスイッチし、電流源１１５，１１６に接続された差動対１２１，１２２とを有し、主信号増幅回路１１０とプリエンファシス生成回路１２０は、コンデンサ１５１，１５２で結合されている。
【解決手段】主信号増幅回路１１０は、負荷である発光素子１４１を一方の出力端子１３２に接続し、出力電流をスイッチする差動対１１１，１１２と、負荷に対して直流電流の大きさを調整する電流源１１５，１１６とを有し、プリエンファシス生成回路１２０は、出力電流をスイッチし、電流源１１５，１１６に接続された差動対１２１，１２２とを有し、主信号増幅回路１１０とプリエンファシス生成回路１２０は、コンデンサ１５１，１５２で結合されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号を整形する信号整形回路に関する。
【背景技術】
【０００２】
近年、情報機器や通信機器など、たとえばハイエンドサーバでのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の飛躍的な性能向上に伴い、ラック間、ボード間、ボード内においてデータ伝送速度が増大している。このような状況において、従来の電気配線の高速化は限界に近づいており、より高速なデータ伝送が可能な光インターコネクト技術が検討されている。
【０００３】
高速な光インターコネクトでは、送信側では、発光素子を直接変調して光信号を伝送させ、受信側では、光信号を受光素子で受光し、電気信号に変換するようにしている。発光素子を高速駆動すると、発光素子の緩和振動や帯域制限によりアイが閉じる等の波形劣化が生じ、伝送品質が劣化する。これに対して、発光素子の駆動信号の立ち上がり部分と立ち下がり部分をあらかじめ補正（強調または抑制）するプリエンファシスが知られている。
【０００４】
プリエンファシス生成回路は、入力信号を２つに分岐し、主信号増幅回路と、入力信号を遅延させる電流減算回路とにより構成される。主信号増幅回路は、差動対のトランジスタと、電流源、電流供給源で構成されている。電流減算回路は、プリエンファシスのために遅延させた差動信号を増幅する差動対のトランジスタを有し、入力信号と遅延させた遅延成分との差分によりプリエンファシス成分を得る。そして、主信号増幅回路と、電流減算回路とによりプリエンファシス信号を得る構成となっている（たとえば、下記特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８１６０８号公報
【特許文献２】特開２００８−２１９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のプリエンファシス生成回路においては、電流供給源が、主信号増幅回路に加え、プリエンファシス生成回路にも電流を供給する構成であるため、電流供給能力が高い電流供給源を構成するトランジスタには、最大定格電流が大きいものが求められ、寄生容量が大きくなり、高速動作の制限要因となった。また、主信号増幅回路およびプリエンファシス生成回路にそれぞれ電流供給源を設けた場合にも、全体の消費電力が増大した。
【０００７】
開示の技術は、上述した問題点を解消するものであり、プリエンファシス信号を高速に生成できることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、開示技術は、駆動信号を整形する信号整形回路であり、駆動信号を増幅する主信号増幅回路と、駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、主信号増幅回路に設けられた電流源と、主信号増幅回路と、プリエンファシス生成回路とを結合させるコンデンサとを備え、コンデンサの結合により、プリエンファシス生成回路の電流源に小さなものを用いることができる。
【発明の効果】
【０００９】
開示の技術によれば、プリエンファシス信号を高速に生成できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１−１】図１−１は、実施の形態１にかかる信号整形回路を示す回路図である。
【図１−２】図１−２は、図１−１の各部の電流を示す波形図である。
【図２】図２は、電流波形に関する定義を説明する図である。
【図３】図３は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。
【図４】図４は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。
【図５−１】図５−１は、実施の形態２にかかる信号整形回路を示す回路図である。
【図５−２】図５−２は、図５−１の各部の電流を示す波形図である。
【図６】図６は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。
【図７】図７は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。
【図８−１】図８−１は、実施の形態３にかかる信号整形回路を示す回路図である。
【図８−２】図８−２は、図８−１の各部の電流を示す波形図である。
【図９】図９は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。
【図１０】図１０は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。
【図１１】図１１は、実施の形態４にかかる信号整形回路を示す回路図である。
【図１２−１】図１２−１は、実施の形態５にかかる信号整形回路を示す回路図である。
【図１２−２】図１２−２は、図１２−１の各部の電流を示す波形図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。
【００１２】
（実施の形態１）
図１−１は、実施の形態１にかかる信号整形回路を示す回路図である。信号整形回路１００は、入力端子１０１と、遅延部１０２と、アンプ１０３，１０４と、主信号増幅回路１１０と、プリエンファシス生成回路１２０と、出力端子１３１，１３２とを含む。
【００１３】
出力端子１３２には、たとえば、負荷としての駆動対象である発光素子１４１のアノードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２のアノードが接続される。この信号整形回路１００は、発光素子をアノード駆動するアノード駆動型である。発光素子１４１としては、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ：直共振器面発光レーザ）などのＬＤが用いられる。
【００１４】
入力端子１０１から入力された駆動信号は、２つに分岐され、一方は、アンプ１０３に入力され、他方は遅延部１０２を介してアンプ１０４に入力される。アンプ１０３は、正負の出力を主信号増幅回路１１０へ出力する。アンプ１０４は、正負の出力をプリエンファシス生成回路１２０に出力する。遅延部１０２は、入力端子１０１から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号をアンプ１０４を介してプリエンファシス生成回路１２０へ出力する。
【００１５】
主信号増幅回路１１０は、差動増幅回路であり、トランジスタ１１１，１１２と、電流源（バイアス電流源）１１５，１１６と、電流源１１７と、を備えている。
【００１６】
トランジスタ１１１のベースには、アンプ１０３の出力の正相信号が印加される。トランジスタ１１１のコレクタは電流源１１５に接続されるとともに、出力端子１３１に接続されている。トランジスタ１１１のエミッタは電流源１１７に接続されている。
【００１７】
トランジスタ１１２のベースには、アンプ１０３の出力の逆相信号が印加される。トランジスタ１１２のコレクタは電流源１１６に接続されるとともに、出力端子１３２に接続されている。トランジスタ１１２のエミッタは電流源１１７に接続されている。
【００１８】
プリエンファシス生成回路１２０は、差動増幅回路であり、トランジスタ１２１，１２２と、インダクタンス１２５，１２６と、電流源１２７と、を備えている。
【００１９】
トランジスタ１２１のベースには、アンプ１０４の出力の正相信号が印加される。トランジスタ１２１のコレクタはインダクタンス１２５に接続されるとともに、コンデンサ１５１を介して主信号増幅回路１１０の電流源１１６に接続されている。トランジスタ１２１のエミッタは電流源１２７に接続されている。
【００２０】
トランジスタ１２２のベースには、アンプ１０４の出力の逆相信号が印加される。トランジスタ１２２のコレクタはインダクタンス１２６に接続されるとともに、コンデンサ１５２を介して主信号増幅回路１１０の電流源１１５に接続されている。トランジスタ１２２のエミッタは電流源１２７に接続されている。
【００２１】
このように、実施の形態１では、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合させている。
【００２２】
図１−２は、図１−１の各部の電流を示す波形図である。電流源１１６（トランジスタ１１２）側の各部の電流について記載してある。図１−１に示す電流ｉ２−ｉ１の差分の電流が出力端子１３２から出力される。ここで、ｉ１は、コンデンサ１５１によりＤＣカットされている。
【００２３】
図２は、電流波形に関する定義を説明する図である。図２において横軸は時間、縦軸はＬＤ駆動電流である。図２に示すように、電流ｉについて、ｉｍａは振幅量、ｉｐｒｅはプリエンファシス分の振幅量、ｉａｖｅは平均電流値、ｉｍａｒｋ，ｉｓｐａｃｅはそれぞれ振幅の上下値である。ここで、消光比ＥＲ＝ｉｍａｒｋ／ｉｓｐａｃｅ、平均電流ｉａｖｅ＝（ｉｓｐａｃｅ＋ｉｍａｒｋ）／２、プリエンファシス量ＰＲＥ＝ｉｐｒｅ／ｉｍａである。
【００２４】
ここで、上述した実施の形態１の構成において、ＥＲ＝２（３ｄＢ）、３．５（５ｄＢ）とし、ＰＲＥ＝４０％、ｉｍａ＝５ｍＡの場合における、電流源１１６の電流量について説明する。
ｉａｖｅ＝Ｉｓ４−Ｉｓ２／２
ｉｍａ＝Ｉｓ２＝２ｉａｖｅ・（ＥＲ−１）／（ＥＲ＋１）
ＰＲＥ＝Ｉｓ１／ｉｍａ
【００２５】
上記により、Ｉｓ４＝ｉｍａ・（ＥＲ）／（ＥＲ−１）となり、
ＥＲ＝２のとき、Ｉｓ４＝１０ｍＡ
ＥＲ＝３．２のとき、Ｉｓ４＝７．２７ｍＡとなる。
【００２６】
これに対し、比較参考例として、上記実施の形態１によって説明した構成と異なる構成、すなわち、プリエンファシス生成回路を、主信号増幅回路にコンデンサを介してＡＣ結合していない構成（直接接続）させた場合について説明する。
ｉａｖｅ＝Ｉｓ４−１／２（Ｉｓ１＋Ｉｓ２）
ｉｍａ＝Ｉｓ２−Ｉｓ１＝２ｉａｖｅ・（ＥＲ−１）／（ＥＲ＋１）
ＰＲＥ＝Ｉｓ１／ｉｍａ
【００２７】
上記により、Ｉｓ４＝ｉｍａ[ＰＲＥ＋（（ＥＲ）／（ＥＲ−１））]となり、
ＥＲ＝２のとき、Ｉｓ４＝１２ｍＡ
ＥＲ＝３．２のとき、Ｉｓ４＝９．２７ｍＡとなる。
以上により、実施の形態１によれば、従来方式（主信号増幅回路にコンデンサを介してＡＣ結合していない構成）に比して、約ＥＲ＝２のとき１７％〜ＥＲ＝３．２のとき２２％の高速化が可能となる。
【００２８】
上記構成によれば、遅延部１０２により設定した遅延量τにより、主信号増幅回路１１０のデータからプリエンファシス生成回路１２０によるデータを特定の比率で減算した信号は、波形の立ち上がり、および立ち下がりが大きくされたプリエンファシス信号を生成できる。
【００２９】
また、プリエンファシス生成回路１２０の負荷としてインダクタンス１２５，１２６を用い、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合している。これにより、電流源１１５，１１６は、トランジスタ１１１，１１２にのみ直流電源を供給すればよい。
【００３０】
したがって、トランジスタ１１１，１１２に最大定格電流が小さいものを用いることができるようになり、寄生容量が小さなトランジスタ１１１，１１２を用いることができる。したがって、動作が高速なプリエンファシス生成回路を得ることができる。
【００３１】
図３は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。図３に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。すなわち電流源１１５を電源に短絡させている（電流源１１５を設けない）。他の構成は、図１−１と同様である。このように、図１−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図１−１同様に動作の高速化を維持できる。
【００３２】
図４は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。図４に示す構成例では、電流源１１６と、出力端子１３２を１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図１−１に示した電流源１１５に代えて抵抗４０１を設けている。他の構成は、図１−１と同様である。このように、図１−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、差動対の一方に抵抗４０１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、図１−１同様に動作の高速化を維持できる。
【００３３】
（実施の形態２）
図５−１は、実施の形態２にかかる信号整形回路を示す回路図である。信号整形回路５００は、入力端子１０１と、遅延部１０２と、アンプ１０３，１０４と、主信号増幅回路１１０と、プリエンファシス生成回路１２０と、出力端子１３１，１３２と、減算部５０１とを含む。
【００３４】
そして、入力端子１０１と、遅延部１０２の出力を接続し、これらを減算部５０１に入力させる。これにより、入力される駆動信号から遅延部１０２の遅延信号を減算し、プリエンファシス生成回路１２０でエンファシス信号を生成する。そして、主信号増幅回路１１０の主信号にエンファシス信号を加算する。
【００３５】
出力端子１３２には、駆動対象である発光素子１４１のアノードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２ないし発光素子と等価なダミー回路が接続される。
【００３６】
アンプ１０３は、正負の出力を主信号増幅回路１１０へ出力する。遅延部１０２は、入力端子１０１から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号を減算部５０１へ出力する。減算部５０１は、入力される駆動信号から遅延部１０２の遅延信号を減算し、アンプ１０４は、正負の出力をプリエンファシス生成回路１２０に出力する。
【００３７】
主信号増幅回路１１０は、差動増幅回路であり、トランジスタ１１１，１１２と、電流源（バイアス電流源）１１５，１１６と、電流源１１７と、を備えている。
【００３８】
トランジスタ１１１のベースには、アンプ１０３の出力の正相信号が印加される。トランジスタ１１１のコレクタは電流源１１５に接続されるとともに、出力端子１３１に接続されている。トランジスタ１１１のエミッタは電流源１１７に接続されている。
【００３９】
トランジスタ１１２のベースには、アンプ１０３の出力の逆相信号が印加される。トランジスタ１１２のコレクタは電流源１１６に接続されるとともに、出力端子１３２に接続されている。トランジスタ１１２のエミッタは電流源１１７に接続されている。
【００４０】
プリエンファシス生成回路１２０は、差動増幅回路であり、トランジスタ１２１，１２２と、インダクタンス１２５，１２６と、電流源１２７と、を備えている。
【００４１】
トランジスタ１２１のベースには、アンプ１０４の出力の正相信号が印加される。トランジスタ１２１のコレクタは、主信号増幅回路１１０の電流源１１６に接続されている。トランジスタ１２１のエミッタは電流源１２７に接続されている。
【００４２】
トランジスタ１２２のベースには、アンプ１０４の出力の逆相信号が印加される。トランジスタ１１２のコレクタは、主信号増幅回路１１０の電流源１１５に接続されている。トランジスタ１２２のエミッタは電流源１２７に接続されている。
【００４３】
このように、実施の形態２では、プリエンファシス生成回路１２０によりエンファシス信号を生成し、このエンファシス信号を主信号増幅回路１１０の主信号に加算する。
【００４４】
図５−２は、図５−１の各部の電流を示す波形図である。電流源１１６（トランジスタ１１２）側の各部の電流について記載してある。図５−２に示す電流エンファシス成分の電流ｉ１＋主信号成分の電流ｉ２を加算した電流が出力端子１３２から出力される。このように、エンファシス成分を加算する構成とすることにより、電流源１１６（Ｉｓ４）の電流を従来より小さいバイアス電流で駆動できるようになる。
【００４５】
すなわち、発光素子１４１の平均電流は、Ｉｓ４−０．５（Ｉｓ１＋Ｉｓ２）、発光素子１４１の変調電流はＩｓ１、エンファシス電流Ｉｓ２とすると、電流源１１６のバイアス電流Ｉｓ４＝Ｉｓ４−０．５・Ｉｓ２となる。一方、入力信号を遅延させる構成では、発光素子１４１の平均電流は、Ｉｓ４−０．５（Ｉｓ１＋Ｉｓ２）、発光素子１４１の変調電流はＩｓ１−Ｉｓ２、エンファシス電流Ｉｓ２とすると、電流源１１６のバイアス電流Ｉｓ４＝Ｉｓ４−０．５・Ｉｓ２となる。これにより、実施の形態２の構成によれば、電流源１１６のバイアス電流Ｉｓ４について０．５・Ｉｓ２分だけ電流値を小さくすることができるようになる。
【００４６】
図６は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。図６に示す構成例では、電流源１１６と、出力端子１３２を１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。他の構成は、図５−１と同様である。このように、図５−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図５−１同様に動作の高速化を維持できる。
【００４７】
図７は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。図７に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図５−１に示した電流源１１５に代えて抵抗７０１を設けている。他の構成は、図５−１と同様である。このように、図５−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。
【００４８】
そして、差動対の一方に抵抗８０１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、トランジスタ１１１のコレクタ−エミッタ間の電圧の設計を容易にできる。そして、図５−１同様に動作の高速化を維持できる。
【００４９】
（実施の形態３）
図８−１は、実施の形態３にかかる信号整形回路を示す回路図である。この構成例では、実施の形態１（図１−１）の構成と、実施の形態２（図５−１）の構成を組み合わせた構成例である。図８−１に示す信号整形回路８００は、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合させている。
【００５０】
また、入力端子１０１と、遅延部１０２の出力を接続し、これらを減算部５０１に入力させる。これにより、入力される駆動信号から遅延部１０２の遅延信号を減算し、プリエンファシス生成回路１２０でエンファシス信号を生成する。そして、主信号増幅回路１１０の主信号にエンファシス信号を加算する。
【００５１】
図８−２は、図８−１の各部の電流を示す波形図である。実施の形態３によれば、電流源１１６（Ｉｓ４）の大きさを実施の形態１、２のいずれよりも小さくでき、さらなる高速化を図ることができる。また、実施の形態２により生成されたエンファシス成分の信号ｉ１は、高周波成分を多く含むため、コンデンサＣ１が有する低域遮断周波数を通過しやすくなる。
【００５２】
図９は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。図９に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。他の構成は、図８−１と同様である。このように、図８−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図８−１同様に動作の高速化を維持できる。
【００５３】
図１０は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。図１０に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図８−１に示した電流源１１５に代えて抵抗１００１を設けている。他の構成は、図８−１と同様である。このように、図８−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。
【００５４】
そして、差動対の一方に抵抗１００１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、トランジスタ１１１のコレクタ−エミッタ間の電圧の設計を容易にできる。そして、図８−１同様に動作の高速化を維持できる。
【００５５】
（実施の形態４）
図１１は、実施の形態４にかかる信号整形回路を示す回路図である。実施の形態４は、出力端子に、駆動対象である発光素子およびダミー発光素子のカソードが接続されるカソード駆動型である。実施の形態４の信号整形回路１１００の構成は、実施の形態２（図５−１）に示したアノード型の構成と基本構成は同じであり、異なる構成は、出力端子１３２には、駆動対象である発光素子１４１のカソードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２のカソードが接続される。また、電流源１１５，１１６は、一端が出力端子１３１，１３２に接続され、他端が接地されている。
【００５６】
図１１に示すカソード駆動型の構成は、上述した各実施の形態１〜３にそれぞれ適用することができる。そして、実施の形態４に示したカソード駆動型の構成においても、実施の形態１〜３に示したアノード駆動型と同様に、プリエンファシスに起因する振幅や、バイアス電流量および調整範囲の増大を抑制することができる。これにより、発光素子のバイアス電流を削減でき、動作の高速化を図ることができる。
【００５７】
（実施の形態５）
図１２−１は、実施の形態５にかかる信号整形回路を示す回路図である。実施の形態５の信号整形回路１２００は、プリエンファシス生成回路１２０により生成するエンファシス信号にＤＣレベルオフセットを加えるオフセット回路１２０１を有する。オフセット回路１２０１は、減算部５０１と、アンプ１０４との間に一端が接続され、他端が接地された、電流値を可変自在な電流源である。
【００５８】
図１２−２は、図１２−１の各部の電流を示す波形図である。オフセット回路１２０１により、電流ｉ１の値を可変でき、エンファシス信号を非対称となる波形にできる。これにより、出力端子１３２の波形のうち、プリエンファシス成分の立ち上がり量／立ち下がり量を調整することができる。図１２−２に示す例では、出力端子１３２から出力されるプリエンファシス成分の立ち下がりを強化した状態である。これに限らず、出力端子１３２から出力されるプリエンファシス成分の立ち上がりと立ち下がりを対称にする調整をおこなうこともできる。
【００５９】
上記実施の形態５の構成によれば、プリエンファシス成分の立ち上がり、および立ち下がりを調整して、非対称なプリエンファシス成分を生成することができる。これにより、発光素子１４１の立ち上がり、および立ち下がりの非対称性を補償することができるようになる。
【００６０】
以上説明した実施の形態によれば、回路の高速化を図ることができ、プリエンファシス信号を高速に生成することができる。
【００６１】
上述した各実施の形態に関し、さらに以下の付記を開示する。
【００６２】
（付記１）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
を備えることを特徴とする信号整形回路。
【００６３】
（付記２）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【００６４】
（付記３）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【００６５】
（付記４）前記主信号増幅回路は、
負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、
前記負荷に対して直流電流の大きさを調整する電流源とを有し、
前記プリエンファシス生成回路は、
出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする付記１〜３のいずれか一つに記載の信号整形回路。
【００６６】
（付記５）前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする付記１〜４のいずれか一つに記載の信号整形回路。
【００６７】
（付記６）前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする付記１〜４のいずれか一つに記載の信号整形回路。
【００６８】
（付記７）前記減算回路の出力値に対するＤＣレベルオフセットを設定するオフセット回路を備えたことを特徴とする付記２〜６のいずれか一つに記載の信号整形回路。
【００６９】
（付記８）前記出力端子に発光素子のアノードを接続したアノード駆動型であることを特徴とする付記１〜７のいずれか一つに記載の信号整形回路。
【００７０】
（付記９）前記出力端子に発光素子のカソードを接続したカソード駆動型であることを特徴とする付記１〜７のいずれか一つに記載の信号整形回路。
【符号の説明】
【００７１】
１００，５００，８００，１１００，１２００ 信号整形回路
１０１ 入力端子
１０２ 遅延部
１０３，１０４ アンプ
１１０ 主信号増幅回路
１１１，１１２ トランジスタ
１１５，１１６ 電流源
１１７，１２７ 電流源
１２０ プリエンファシス生成回路
１２１，１２２ トランジスタ
１２５，１２６ インダクタンス
１３１，１３２ 出力端子
１４１ 発光素子
１４２ ダミー発光素子
１５１，１５２ コンデンサ
５０１ 減算部
４０１，７０１，１００１ 抵抗
１２０１ オフセット回路
【技術分野】
【０００１】
本発明は、駆動信号を整形する信号整形回路に関する。
【背景技術】
【０００２】
近年、情報機器や通信機器など、たとえばハイエンドサーバでのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の飛躍的な性能向上に伴い、ラック間、ボード間、ボード内においてデータ伝送速度が増大している。このような状況において、従来の電気配線の高速化は限界に近づいており、より高速なデータ伝送が可能な光インターコネクト技術が検討されている。
【０００３】
高速な光インターコネクトでは、送信側では、発光素子を直接変調して光信号を伝送させ、受信側では、光信号を受光素子で受光し、電気信号に変換するようにしている。発光素子を高速駆動すると、発光素子の緩和振動や帯域制限によりアイが閉じる等の波形劣化が生じ、伝送品質が劣化する。これに対して、発光素子の駆動信号の立ち上がり部分と立ち下がり部分をあらかじめ補正（強調または抑制）するプリエンファシスが知られている。
【０００４】
プリエンファシス生成回路は、入力信号を２つに分岐し、主信号増幅回路と、入力信号を遅延させる電流減算回路とにより構成される。主信号増幅回路は、差動対のトランジスタと、電流源、電流供給源で構成されている。電流減算回路は、プリエンファシスのために遅延させた差動信号を増幅する差動対のトランジスタを有し、入力信号と遅延させた遅延成分との差分によりプリエンファシス成分を得る。そして、主信号増幅回路と、電流減算回路とによりプリエンファシス信号を得る構成となっている（たとえば、下記特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８１６０８号公報
【特許文献２】特開２００８−２１９８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のプリエンファシス生成回路においては、電流供給源が、主信号増幅回路に加え、プリエンファシス生成回路にも電流を供給する構成であるため、電流供給能力が高い電流供給源を構成するトランジスタには、最大定格電流が大きいものが求められ、寄生容量が大きくなり、高速動作の制限要因となった。また、主信号増幅回路およびプリエンファシス生成回路にそれぞれ電流供給源を設けた場合にも、全体の消費電力が増大した。
【０００７】
開示の技術は、上述した問題点を解消するものであり、プリエンファシス信号を高速に生成できることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、開示技術は、駆動信号を整形する信号整形回路であり、駆動信号を増幅する主信号増幅回路と、駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、主信号増幅回路に設けられた電流源と、主信号増幅回路と、プリエンファシス生成回路とを結合させるコンデンサとを備え、コンデンサの結合により、プリエンファシス生成回路の電流源に小さなものを用いることができる。
【発明の効果】
【０００９】
開示の技術によれば、プリエンファシス信号を高速に生成できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１−１】図１−１は、実施の形態１にかかる信号整形回路を示す回路図である。
【図１−２】図１−２は、図１−１の各部の電流を示す波形図である。
【図２】図２は、電流波形に関する定義を説明する図である。
【図３】図３は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。
【図４】図４は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。
【図５−１】図５−１は、実施の形態２にかかる信号整形回路を示す回路図である。
【図５−２】図５−２は、図５−１の各部の電流を示す波形図である。
【図６】図６は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。
【図７】図７は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。
【図８−１】図８−１は、実施の形態３にかかる信号整形回路を示す回路図である。
【図８−２】図８−２は、図８−１の各部の電流を示す波形図である。
【図９】図９は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。
【図１０】図１０は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。
【図１１】図１１は、実施の形態４にかかる信号整形回路を示す回路図である。
【図１２−１】図１２−１は、実施の形態５にかかる信号整形回路を示す回路図である。
【図１２−２】図１２−２は、図１２−１の各部の電流を示す波形図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。
【００１２】
（実施の形態１）
図１−１は、実施の形態１にかかる信号整形回路を示す回路図である。信号整形回路１００は、入力端子１０１と、遅延部１０２と、アンプ１０３，１０４と、主信号増幅回路１１０と、プリエンファシス生成回路１２０と、出力端子１３１，１３２とを含む。
【００１３】
出力端子１３２には、たとえば、負荷としての駆動対象である発光素子１４１のアノードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２のアノードが接続される。この信号整形回路１００は、発光素子をアノード駆動するアノード駆動型である。発光素子１４１としては、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ：直共振器面発光レーザ）などのＬＤが用いられる。
【００１４】
入力端子１０１から入力された駆動信号は、２つに分岐され、一方は、アンプ１０３に入力され、他方は遅延部１０２を介してアンプ１０４に入力される。アンプ１０３は、正負の出力を主信号増幅回路１１０へ出力する。アンプ１０４は、正負の出力をプリエンファシス生成回路１２０に出力する。遅延部１０２は、入力端子１０１から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号をアンプ１０４を介してプリエンファシス生成回路１２０へ出力する。
【００１５】
主信号増幅回路１１０は、差動増幅回路であり、トランジスタ１１１，１１２と、電流源（バイアス電流源）１１５，１１６と、電流源１１７と、を備えている。
【００１６】
トランジスタ１１１のベースには、アンプ１０３の出力の正相信号が印加される。トランジスタ１１１のコレクタは電流源１１５に接続されるとともに、出力端子１３１に接続されている。トランジスタ１１１のエミッタは電流源１１７に接続されている。
【００１７】
トランジスタ１１２のベースには、アンプ１０３の出力の逆相信号が印加される。トランジスタ１１２のコレクタは電流源１１６に接続されるとともに、出力端子１３２に接続されている。トランジスタ１１２のエミッタは電流源１１７に接続されている。
【００１８】
プリエンファシス生成回路１２０は、差動増幅回路であり、トランジスタ１２１，１２２と、インダクタンス１２５，１２６と、電流源１２７と、を備えている。
【００１９】
トランジスタ１２１のベースには、アンプ１０４の出力の正相信号が印加される。トランジスタ１２１のコレクタはインダクタンス１２５に接続されるとともに、コンデンサ１５１を介して主信号増幅回路１１０の電流源１１６に接続されている。トランジスタ１２１のエミッタは電流源１２７に接続されている。
【００２０】
トランジスタ１２２のベースには、アンプ１０４の出力の逆相信号が印加される。トランジスタ１２２のコレクタはインダクタンス１２６に接続されるとともに、コンデンサ１５２を介して主信号増幅回路１１０の電流源１１５に接続されている。トランジスタ１２２のエミッタは電流源１２７に接続されている。
【００２１】
このように、実施の形態１では、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合させている。
【００２２】
図１−２は、図１−１の各部の電流を示す波形図である。電流源１１６（トランジスタ１１２）側の各部の電流について記載してある。図１−１に示す電流ｉ２−ｉ１の差分の電流が出力端子１３２から出力される。ここで、ｉ１は、コンデンサ１５１によりＤＣカットされている。
【００２３】
図２は、電流波形に関する定義を説明する図である。図２において横軸は時間、縦軸はＬＤ駆動電流である。図２に示すように、電流ｉについて、ｉｍａは振幅量、ｉｐｒｅはプリエンファシス分の振幅量、ｉａｖｅは平均電流値、ｉｍａｒｋ，ｉｓｐａｃｅはそれぞれ振幅の上下値である。ここで、消光比ＥＲ＝ｉｍａｒｋ／ｉｓｐａｃｅ、平均電流ｉａｖｅ＝（ｉｓｐａｃｅ＋ｉｍａｒｋ）／２、プリエンファシス量ＰＲＥ＝ｉｐｒｅ／ｉｍａである。
【００２４】
ここで、上述した実施の形態１の構成において、ＥＲ＝２（３ｄＢ）、３．５（５ｄＢ）とし、ＰＲＥ＝４０％、ｉｍａ＝５ｍＡの場合における、電流源１１６の電流量について説明する。
ｉａｖｅ＝Ｉｓ４−Ｉｓ２／２
ｉｍａ＝Ｉｓ２＝２ｉａｖｅ・（ＥＲ−１）／（ＥＲ＋１）
ＰＲＥ＝Ｉｓ１／ｉｍａ
【００２５】
上記により、Ｉｓ４＝ｉｍａ・（ＥＲ）／（ＥＲ−１）となり、
ＥＲ＝２のとき、Ｉｓ４＝１０ｍＡ
ＥＲ＝３．２のとき、Ｉｓ４＝７．２７ｍＡとなる。
【００２６】
これに対し、比較参考例として、上記実施の形態１によって説明した構成と異なる構成、すなわち、プリエンファシス生成回路を、主信号増幅回路にコンデンサを介してＡＣ結合していない構成（直接接続）させた場合について説明する。
ｉａｖｅ＝Ｉｓ４−１／２（Ｉｓ１＋Ｉｓ２）
ｉｍａ＝Ｉｓ２−Ｉｓ１＝２ｉａｖｅ・（ＥＲ−１）／（ＥＲ＋１）
ＰＲＥ＝Ｉｓ１／ｉｍａ
【００２７】
上記により、Ｉｓ４＝ｉｍａ[ＰＲＥ＋（（ＥＲ）／（ＥＲ−１））]となり、
ＥＲ＝２のとき、Ｉｓ４＝１２ｍＡ
ＥＲ＝３．２のとき、Ｉｓ４＝９．２７ｍＡとなる。
以上により、実施の形態１によれば、従来方式（主信号増幅回路にコンデンサを介してＡＣ結合していない構成）に比して、約ＥＲ＝２のとき１７％〜ＥＲ＝３．２のとき２２％の高速化が可能となる。
【００２８】
上記構成によれば、遅延部１０２により設定した遅延量τにより、主信号増幅回路１１０のデータからプリエンファシス生成回路１２０によるデータを特定の比率で減算した信号は、波形の立ち上がり、および立ち下がりが大きくされたプリエンファシス信号を生成できる。
【００２９】
また、プリエンファシス生成回路１２０の負荷としてインダクタンス１２５，１２６を用い、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合している。これにより、電流源１１５，１１６は、トランジスタ１１１，１１２にのみ直流電源を供給すればよい。
【００３０】
したがって、トランジスタ１１１，１１２に最大定格電流が小さいものを用いることができるようになり、寄生容量が小さなトランジスタ１１１，１１２を用いることができる。したがって、動作が高速なプリエンファシス生成回路を得ることができる。
【００３１】
図３は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。図３に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。すなわち電流源１１５を電源に短絡させている（電流源１１５を設けない）。他の構成は、図１−１と同様である。このように、図１−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図１−１同様に動作の高速化を維持できる。
【００３２】
図４は、実施の形態１にかかる信号整形回路の変形例を示す回路図である。図４に示す構成例では、電流源１１６と、出力端子１３２を１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図１−１に示した電流源１１５に代えて抵抗４０１を設けている。他の構成は、図１−１と同様である。このように、図１−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、差動対の一方に抵抗４０１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、図１−１同様に動作の高速化を維持できる。
【００３３】
（実施の形態２）
図５−１は、実施の形態２にかかる信号整形回路を示す回路図である。信号整形回路５００は、入力端子１０１と、遅延部１０２と、アンプ１０３，１０４と、主信号増幅回路１１０と、プリエンファシス生成回路１２０と、出力端子１３１，１３２と、減算部５０１とを含む。
【００３４】
そして、入力端子１０１と、遅延部１０２の出力を接続し、これらを減算部５０１に入力させる。これにより、入力される駆動信号から遅延部１０２の遅延信号を減算し、プリエンファシス生成回路１２０でエンファシス信号を生成する。そして、主信号増幅回路１１０の主信号にエンファシス信号を加算する。
【００３５】
出力端子１３２には、駆動対象である発光素子１４１のアノードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２ないし発光素子と等価なダミー回路が接続される。
【００３６】
アンプ１０３は、正負の出力を主信号増幅回路１１０へ出力する。遅延部１０２は、入力端子１０１から入力された駆動信号を固定の遅延量τだけ遅延させ、遅延させた駆動信号を減算部５０１へ出力する。減算部５０１は、入力される駆動信号から遅延部１０２の遅延信号を減算し、アンプ１０４は、正負の出力をプリエンファシス生成回路１２０に出力する。
【００３７】
主信号増幅回路１１０は、差動増幅回路であり、トランジスタ１１１，１１２と、電流源（バイアス電流源）１１５，１１６と、電流源１１７と、を備えている。
【００３８】
トランジスタ１１１のベースには、アンプ１０３の出力の正相信号が印加される。トランジスタ１１１のコレクタは電流源１１５に接続されるとともに、出力端子１３１に接続されている。トランジスタ１１１のエミッタは電流源１１７に接続されている。
【００３９】
トランジスタ１１２のベースには、アンプ１０３の出力の逆相信号が印加される。トランジスタ１１２のコレクタは電流源１１６に接続されるとともに、出力端子１３２に接続されている。トランジスタ１１２のエミッタは電流源１１７に接続されている。
【００４０】
プリエンファシス生成回路１２０は、差動増幅回路であり、トランジスタ１２１，１２２と、インダクタンス１２５，１２６と、電流源１２７と、を備えている。
【００４１】
トランジスタ１２１のベースには、アンプ１０４の出力の正相信号が印加される。トランジスタ１２１のコレクタは、主信号増幅回路１１０の電流源１１６に接続されている。トランジスタ１２１のエミッタは電流源１２７に接続されている。
【００４２】
トランジスタ１２２のベースには、アンプ１０４の出力の逆相信号が印加される。トランジスタ１１２のコレクタは、主信号増幅回路１１０の電流源１１５に接続されている。トランジスタ１２２のエミッタは電流源１２７に接続されている。
【００４３】
このように、実施の形態２では、プリエンファシス生成回路１２０によりエンファシス信号を生成し、このエンファシス信号を主信号増幅回路１１０の主信号に加算する。
【００４４】
図５−２は、図５−１の各部の電流を示す波形図である。電流源１１６（トランジスタ１１２）側の各部の電流について記載してある。図５−２に示す電流エンファシス成分の電流ｉ１＋主信号成分の電流ｉ２を加算した電流が出力端子１３２から出力される。このように、エンファシス成分を加算する構成とすることにより、電流源１１６（Ｉｓ４）の電流を従来より小さいバイアス電流で駆動できるようになる。
【００４５】
すなわち、発光素子１４１の平均電流は、Ｉｓ４−０．５（Ｉｓ１＋Ｉｓ２）、発光素子１４１の変調電流はＩｓ１、エンファシス電流Ｉｓ２とすると、電流源１１６のバイアス電流Ｉｓ４＝Ｉｓ４−０．５・Ｉｓ２となる。一方、入力信号を遅延させる構成では、発光素子１４１の平均電流は、Ｉｓ４−０．５（Ｉｓ１＋Ｉｓ２）、発光素子１４１の変調電流はＩｓ１−Ｉｓ２、エンファシス電流Ｉｓ２とすると、電流源１１６のバイアス電流Ｉｓ４＝Ｉｓ４−０．５・Ｉｓ２となる。これにより、実施の形態２の構成によれば、電流源１１６のバイアス電流Ｉｓ４について０．５・Ｉｓ２分だけ電流値を小さくすることができるようになる。
【００４６】
図６は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。図６に示す構成例では、電流源１１６と、出力端子１３２を１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。他の構成は、図５−１と同様である。このように、図５−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図５−１同様に動作の高速化を維持できる。
【００４７】
図７は、実施の形態２にかかる信号整形回路の変形例を示す回路図である。図７に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図５−１に示した電流源１１５に代えて抵抗７０１を設けている。他の構成は、図５−１と同様である。このように、図５−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。
【００４８】
そして、差動対の一方に抵抗８０１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、トランジスタ１１１のコレクタ−エミッタ間の電圧の設計を容易にできる。そして、図５−１同様に動作の高速化を維持できる。
【００４９】
（実施の形態３）
図８−１は、実施の形態３にかかる信号整形回路を示す回路図である。この構成例では、実施の形態１（図１−１）の構成と、実施の形態２（図５−１）の構成を組み合わせた構成例である。図８−１に示す信号整形回路８００は、プリエンファシス生成回路１２０を、主信号増幅回路１１０にコンデンサ１５１，１５２を介してＡＣ結合させている。
【００５０】
また、入力端子１０１と、遅延部１０２の出力を接続し、これらを減算部５０１に入力させる。これにより、入力される駆動信号から遅延部１０２の遅延信号を減算し、プリエンファシス生成回路１２０でエンファシス信号を生成する。そして、主信号増幅回路１１０の主信号にエンファシス信号を加算する。
【００５１】
図８−２は、図８−１の各部の電流を示す波形図である。実施の形態３によれば、電流源１１６（Ｉｓ４）の大きさを実施の形態１、２のいずれよりも小さくでき、さらなる高速化を図ることができる。また、実施の形態２により生成されたエンファシス成分の信号ｉ１は、高周波成分を多く含むため、コンデンサＣ１が有する低域遮断周波数を通過しやすくなる。
【００５２】
図９は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。図９に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。他の構成は、図８−１と同様である。このように、図８−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。そして、図８−１同様に動作の高速化を維持できる。
【００５３】
図１０は、実施の形態３にかかる信号整形回路の変形例を示す回路図である。図１０に示す構成例では、電流源１１６と、出力端子１３２をそれぞれ１つとし、駆動対象である発光素子１４１だけを駆動する構成としている。そして、図８−１に示した電流源１１５に代えて抵抗１００１を設けている。他の構成は、図８−１と同様である。このように、図８−１に示した電流源１１５を設けない構成分だけ消費電力の低消費電力化、部品点数の削減による低コスト化を図ることができる。
【００５４】
そして、差動対の一方に抵抗１００１を設けることにより、出力端子１３２に接続される負荷としての発光素子１４１に対する負荷のバランスをとることができる。また、トランジスタ１１１のコレクタ−エミッタ間の電圧の設計を容易にできる。そして、図８−１同様に動作の高速化を維持できる。
【００５５】
（実施の形態４）
図１１は、実施の形態４にかかる信号整形回路を示す回路図である。実施の形態４は、出力端子に、駆動対象である発光素子およびダミー発光素子のカソードが接続されるカソード駆動型である。実施の形態４の信号整形回路１１００の構成は、実施の形態２（図５−１）に示したアノード型の構成と基本構成は同じであり、異なる構成は、出力端子１３２には、駆動対象である発光素子１４１のカソードが接続され、出力端子１３１には、発光素子１４１と同等の特性を有するダミー発光素子１４２のカソードが接続される。また、電流源１１５，１１６は、一端が出力端子１３１，１３２に接続され、他端が接地されている。
【００５６】
図１１に示すカソード駆動型の構成は、上述した各実施の形態１〜３にそれぞれ適用することができる。そして、実施の形態４に示したカソード駆動型の構成においても、実施の形態１〜３に示したアノード駆動型と同様に、プリエンファシスに起因する振幅や、バイアス電流量および調整範囲の増大を抑制することができる。これにより、発光素子のバイアス電流を削減でき、動作の高速化を図ることができる。
【００５７】
（実施の形態５）
図１２−１は、実施の形態５にかかる信号整形回路を示す回路図である。実施の形態５の信号整形回路１２００は、プリエンファシス生成回路１２０により生成するエンファシス信号にＤＣレベルオフセットを加えるオフセット回路１２０１を有する。オフセット回路１２０１は、減算部５０１と、アンプ１０４との間に一端が接続され、他端が接地された、電流値を可変自在な電流源である。
【００５８】
図１２−２は、図１２−１の各部の電流を示す波形図である。オフセット回路１２０１により、電流ｉ１の値を可変でき、エンファシス信号を非対称となる波形にできる。これにより、出力端子１３２の波形のうち、プリエンファシス成分の立ち上がり量／立ち下がり量を調整することができる。図１２−２に示す例では、出力端子１３２から出力されるプリエンファシス成分の立ち下がりを強化した状態である。これに限らず、出力端子１３２から出力されるプリエンファシス成分の立ち上がりと立ち下がりを対称にする調整をおこなうこともできる。
【００５９】
上記実施の形態５の構成によれば、プリエンファシス成分の立ち上がり、および立ち下がりを調整して、非対称なプリエンファシス成分を生成することができる。これにより、発光素子１４１の立ち上がり、および立ち下がりの非対称性を補償することができるようになる。
【００６０】
以上説明した実施の形態によれば、回路の高速化を図ることができ、プリエンファシス信号を高速に生成することができる。
【００６１】
上述した各実施の形態に関し、さらに以下の付記を開示する。
【００６２】
（付記１）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
を備えることを特徴とする信号整形回路。
【００６３】
（付記２）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【００６４】
（付記３）駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【００６５】
（付記４）前記主信号増幅回路は、
負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、
前記負荷に対して直流電流の大きさを調整する電流源とを有し、
前記プリエンファシス生成回路は、
出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする付記１〜３のいずれか一つに記載の信号整形回路。
【００６６】
（付記５）前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする付記１〜４のいずれか一つに記載の信号整形回路。
【００６７】
（付記６）前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする付記１〜４のいずれか一つに記載の信号整形回路。
【００６８】
（付記７）前記減算回路の出力値に対するＤＣレベルオフセットを設定するオフセット回路を備えたことを特徴とする付記２〜６のいずれか一つに記載の信号整形回路。
【００６９】
（付記８）前記出力端子に発光素子のアノードを接続したアノード駆動型であることを特徴とする付記１〜７のいずれか一つに記載の信号整形回路。
【００７０】
（付記９）前記出力端子に発光素子のカソードを接続したカソード駆動型であることを特徴とする付記１〜７のいずれか一つに記載の信号整形回路。
【符号の説明】
【００７１】
１００，５００，８００，１１００，１２００ 信号整形回路
１０１ 入力端子
１０２ 遅延部
１０３，１０４ アンプ
１１０ 主信号増幅回路
１１１，１１２ トランジスタ
１１５，１１６ 電流源
１１７，１２７ 電流源
１２０ プリエンファシス生成回路
１２１，１２２ トランジスタ
１２５，１２６ インダクタンス
１３１，１３２ 出力端子
１４１ 発光素子
１４２ ダミー発光素子
１５１，１５２ コンデンサ
５０１ 減算部
４０１，７０１，１００１ 抵抗
１２０１ オフセット回路
【特許請求の範囲】
【請求項１】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
を備えることを特徴とする信号整形回路。
【請求項２】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【請求項３】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【請求項４】
前記主信号増幅回路は、
負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、
前記負荷に対して直流電流の大きさを調整する電流源とを有し、
前記プリエンファシス生成回路は、
出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする請求項１〜３のいずれか一つに記載の信号整形回路。
【請求項５】
前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする請求項１〜４のいずれか一つに記載の信号整形回路。
【請求項６】
前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする請求項１〜４のいずれか一つに記載の信号整形回路。
【請求項７】
前記減算回路の出力値に対するＤＣレベルオフセットを設定するオフセット回路を備えたことを特徴とする請求項２〜６のいずれか一つに記載の信号整形回路。
【請求項１】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
を備えることを特徴とする信号整形回路。
【請求項２】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【請求項３】
駆動信号を整形する信号整形回路において、
前記駆動信号を増幅する主信号増幅回路と、
前記駆動信号の立ち上がり部分および立ち下がり部分を対称に強調するプリエンファシス生成回路と、
前記主信号増幅回路に設けられた電流源と、
前記主信号増幅回路と、前記プリエンファシス生成回路とを結合させるコンデンサと、
入力された前記駆動信号と、当該駆動信号を遅延させた遅延信号との減算をおこない前記プリエンファシス生成回路に入力させる減算回路と、
前記プリエンファシス生成回路の出力を前記主信号増幅回路の出力に加算させる加算回路と、
を備えたことを特徴とする信号整形回路。
【請求項４】
前記主信号増幅回路は、
負荷である発光素子を一方の出力端子に接続し、出力電流をスイッチする差動対と、
前記負荷に対して直流電流の大きさを調整する電流源とを有し、
前記プリエンファシス生成回路は、
出力電流をスイッチし、前記電流源に接続された差動対を備えることを特徴とする請求項１〜３のいずれか一つに記載の信号整形回路。
【請求項５】
前記負荷に接続されていない一方の前記差動対側の電流源を電源に短絡させたことを特徴とする請求項１〜４のいずれか一つに記載の信号整形回路。
【請求項６】
前記負荷に接続されていない一方の前記差動対側の電流源に替えて抵抗を電源に短絡させたことを特徴とする請求項１〜４のいずれか一つに記載の信号整形回路。
【請求項７】
前記減算回路の出力値に対するＤＣレベルオフセットを設定するオフセット回路を備えたことを特徴とする請求項２〜６のいずれか一つに記載の信号整形回路。
【図１−１】
【図１−２】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図６】
【図７】
【図８−１】
【図８−２】
【図９】
【図１０】
【図１１】
【図１２−１】
【図１２−２】
【図１−２】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図６】
【図７】
【図８−１】
【図８−２】
【図９】
【図１０】
【図１１】
【図１２−１】
【図１２−２】
【公開番号】特開２０１２−１９５８８５（Ｐ２０１２−１９５８８５Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５９８５８（Ｐ２０１１−５９８５８）
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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