再構成可能な回路装置及び受信装置
【課題】従来は、コンフィギュレーションデータの付随情報に応じて、コンフィギュレーションするかどうかを決定することなどができない。また、再構成可能なコア内のリソースを使って付随情報を保持するため、本来使用するべき回路のためのリソースが減ってしまうという課題があった。
【解決手段】コンフィギュレーションデータと付随情報とを出力する第１の制御手段１０２と、前記付随情報を入力して格納する第１の記憶手段１０３と、前記コンフィギュレーションデータを入力して回路を再構成するコア１０４とを備えたことを特徴とする再構成可能なデバイスであり、第１の記憶手段１０３の情報をＣＰＵなどの外部デバイスにより読み出すことで、再構成可能なコア１０４に構成されている回路に関する情報を得る。
【解決手段】コンフィギュレーションデータと付随情報とを出力する第１の制御手段１０２と、前記付随情報を入力して格納する第１の記憶手段１０３と、前記コンフィギュレーションデータを入力して回路を再構成するコア１０４とを備えたことを特徴とする再構成可能なデバイスであり、第１の記憶手段１０３の情報をＣＰＵなどの外部デバイスにより読み出すことで、再構成可能なコア１０４に構成されている回路に関する情報を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能な回路装置及びこれを用いた受信装置に関するものである。
【背景技術】
【０００２】
近年、ＦＰＧＡ（Field Programmable Gate Array）に代表される再構成可能なデバイスが広く普及している。再構成可能なデバイスは、複数の論理エレメントを内蔵しており、各論理エレメントの機能あるいは論理エレメント間の接続状態を変更することにより任意の機能を実現することができる集積回路である。
【０００３】
ＦＰＧＡに代表される再構成可能なデバイスでは、ユーザーが前記デバイスで実現する回路をＲＴＬやＣ言語などで作成し、その回路を前記デバイスにマッピングするためのデータ形式に変換し、そのデータを前記デバイスにコンフィギュレーションすることによって使用する。しかし、一度コンフィギュレーションされると、前記デバイスに実現されている回路がどんなものであるか、バージョンは何か、などの付随情報について第三者が知ることができなかった。
【０００４】
そこで、前記デバイスの再構成可能なコア内にバージョン情報などの付随情報を格納するメモリとそのメモリを前記デバイス外部からアクセスするためのインターフェースとを追加して、前記デバイスに構成されている回路の情報を外部から知る手段を設けるといった先行技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００１−１４３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、先行技術の解決手段では、再構成可能なコアのリソースを使って実現するため、柔軟性が必要な本来の回路のためのリソースが少なくなってしまうといった問題がある。
【０００６】
また、バージョン情報などの付随情報を再構成可能なデバイスにコンフィギュレーションしてしまうので、付随情報に応じて、コンフィギュレーションするかどうかを決定することなどができない。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本願発明に係る再構成可能なデバイスは、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、前記コンフィギュレーションデータを入力して回路を再構成するコアとを備えたことを特徴とする再構成可能なデバイスであり、第１の記憶手段をＣＰＵなどの外部デバイスから読み出すことで再構成可能なコアに構成されている回路に関する情報を得ることができる。
【０００８】
また、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第２の記憶手段と、前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成の実行を決定する第２の制御手段と、前記第２の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
【０００９】
さらに、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第２の記憶手段と、前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第２の制御手段と、前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
【００１０】
また、上述のいずれかの再構成可能なデバイスと、ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、前記第２の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
【００１１】
さらに、上述のいずれかの再構成可能なデバイスと、前記再構成可能なデバイスに接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、前記第２の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
【発明の効果】
【００１２】
以上より、再構成可能なコアのリソースを消費することなく、再構成可能なデバイスにコンフィギュレーションされている回路の情報を知ることができる。また、付随情報に応じて、コンフィギュレーションの実行制御などの機能も実現できる。
【発明を実施するための最良の形態】
【００１３】
《実施の形態１》
図１は、実施の形態１に係る再構成可能なデバイスの構成を示す図である。図１のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）１０１を入力とする第１の制御手段１０２と、第１の制御手段１０２の出力する付随情報を入力とし、保持する第１の記憶手段１０３と、第１の制御手段１０２の出力するコンフィギュレーションデータを入力とし、再構成を行う再構成可能なコア１０４とで構成される。第１の記憶手段１０３はＣＰＵなどのデバイスと直接又はバスなどを介して接続され、記憶内容を確認できるようになっている。第１の制御手段１０２は入力されるコンフィギュレーションデータとその付随情報から付随情報部分を判別し、第１の記憶手段１０３に書き込む。そして、残りのコンフィギュレーションデータを再構成可能なコア１０４へ出力し、再構成可能なコア１０４が再構成される。なお、図１中の１０５は第１の記憶手段１０３の接続先であるバス、ＣＰＵなどを表している。
【００１４】
図２は、実施の形態１に係る第１の制御手段１０２の詳細構成を示す図である。図２に示した第１の制御手段１０２は、コンフィギュレーションデータと付随情報２０１と、２０１の有効フラグである第１の有効フラグ２０２とを入力とし、第１の記憶手段１０３への付随情報２０４とその有効フラグ２０５と、再構成可能なコアへのコンフィギュレーションデータ２０６とその有効フラグ２０７とを出力する付随情報検出手段２０３で構成されている。
【００１５】
付随情報検出手段２０３は予め定められた手順で付随情報を検出し、コンフィギュレーションデータと付随情報を判別する（予め定められた手順についてはコンフィギュレーションデータと付随情報の構成例で後述）。そして、付随情報検出手段２０３の判別結果が付随情報であった場合は、付随情報２０４を第１の記憶手段１０３へ出力し、その有効フラグ２０５をアサートする。このとき、再構成可能なコア１０４へコンフィギュレーションデータ２０６として無効データ（例えば全て“０”のデータ）を出力し、その有効フラグ２０７をデアサートする。付随情報検出手段２０３の判別結果がコンフィギュレーションデータであった場合は、第１の記憶手段１０３へ無効データ（例えば全て“０”のデータ）を出力し、その有効フラグ２０５をデアサートする。このとき、再構成可能なコア１０４へコンフィギュレーションデータ２０６として２０１のコンフィギュレーションデータ部分を出力し、その有効フラグ２０７をアサートする。なお、無効データを全て“０”のデータとして記載したが、付随情報検出手段２０３に入力されるデータをそのまま出力しても構わないし、“０”以外の任意の値でも構わない。また、前記有効フラグ２０２，２０５，２０７はチップセレクト信号、ライトイネーブル信号、アドレス信号などの場合でも同様である。第１の有効フラグ２０２は付随情報とコンフィギュレーションデータとを振り分ける信号でも同様である。
【００１６】
実施の形態１に係る発明によれば、第１の記憶手段１０３の情報をＣＰＵなどの外部デバイスにより読み出すことで、再構成可能なコア１０４に構成されている回路に関する情報を外部から知ることができる。
【００１７】
《実施の形態２》
図３は、実施の形態２に係る再構成可能なデバイスの構成を示す図である。図３のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）３０１を入力とする第１の制御手段３０４と、第１の制御手段３０４の出力する付随情報を入力とし、保持する第１の記憶手段３０５と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第２の記憶手段３０６と、第１の記憶手段３０５の出力と第２の記憶手段３０６の出力とを入力とし、比較する比較手段３０８と、比較手段３０８の出力を入力とし、比較結果に基づいて再構成の実行を決定する第２の制御手段３０７と、第２の制御手段３０７の出力を入力して回路を再構成する再構成可能なコア３０９とで構成される。第１の記憶手段３０５と第２の記憶手段３０６とはＣＰＵなどのデバイスと直接又はバスを介して接続され、ＣＰＵなどのデバイスからアクセスできるようになっている。なお、図３中の３０２は第１の記憶手段３０５の接続先であるバス、ＣＰＵなどを、３０３は第２の記憶手段３０６の接続先であるバス、ＣＰＵなどを表している。第１の記憶手段３０５と第２の記憶手段３０６との接続先３０２，３０３は同一のものでも構わない。
【００１８】
実施の形態２での第１の制御手段３０４は実施の形態１の第１の制御手段１０２と同様であり、入力されるコンフィギュレーションデータとその付随情報３０１を判別し、付随情報を第１の記憶手段３０５に格納する。そして、コンフィギュレーションデータを第２の制御手段３０７へ出力する。第２の記憶手段３０６には予めＣＰＵなどからユーザーがコンフィギュレーションしたいコンフィギュレーションデータの付随情報を設定しておく。第１の記憶手段３０５と第２の記憶手段３０６とに記憶されている付随情報を比較手段３０８を用いて、全て又は一部を比較し、その結果を第２の制御手段３０７へ出力する。なお、図３では第２の記憶手段３０６と比較手段３０８とを専用ハードウェアで実装しているように描かれてあるが、この機能をＣＰＵなどのソフトウェアで実装しても同様である。
【００１９】
図４は、実施の形態２に係る第２の制御手段３０７の構成を示す図である。図４に示した第２の制御手段３０７は、第１の制御手段３０４の出力信号であるコンフィギュレーションデータ４０１とその有効フラグ４０２と、比較手段３０８の比較結果４０３とを入力とし、再構成可能なコア３０９にコンフィギュレーションデータ４０４とその有効フラグ４０５とを出力し、接続する構成となっている。
【００２０】
比較結果４０３が一致の場合、コンフィギュレーションを実行、不一致の場合はなにも実行しない。コンフィギュレーションをする場合は、入力したコンフィギュレーションデータ４０１をそのままコンフィギュレーションデータ４０４として再構成可能なコア３０９に出力し、それに合わせて有効フラグ４０５をアサートする。コンフィギュレーションしない場合は、コンフィギュレーションデータ４０４へコンフィギュレーションデータ４０１を出力せず、有効フラグ４０５はアサートしない。なお、コンフィギュレーションデータ４０１を第２の制御手段３０７においてスルーさせ、コンフィギュレーションデータ４０４に直結させ、コンフィギュレーションデータの有効を示す有効フラグ４０５の信号のみを用いて、再構成可能なコア３０９をコンフィギュレーションするかどうかを決定しても同様である。また、第２の制御手段３０７でコンフィギュレーションをするかどうかを決定しているが、その代わりに、再構成可能なコア３０９を実際にコンフィギュレーションした回路で動作させるかどうかを決定しても同様である。なお、この例では比較結果４０３が一致の場合で記載しているが、不一致の場合でも構わないし、より大きい、より小さい、以上、以下の場合でも同様である。
【００２１】
図５は、実施の形態２に係る第２の制御手段３０７の他の構成を示す図である。図４での実施の形態では、コンフィギュレーションデータとその有効フラグによる制御を行ったが、図５ではそれ以外の制御信号で行う例である。制御信号４０６が再構成可能なコア３０９のリセット信号であったとき、比較結果４０３が一致の場合はリセット信号（４０６）を解除し、不一致の場合はリセット信号（４０６）をアサートする。なお、説明は比較結果４０３が一致／不一致の例で記載しているが、一致／不一致の論理が反転、より大きい、より小さい、以上、以下の場合でも同様である。また、制御信号４０６がリセット信号の場合で説明したが、再構成可能なコアのクロックイネーブルやコンフィギュレーションした回路を動作させるかどうかを決定するモード信号などであっても同様である。
【００２２】
実施の形態２に係る発明によれば、第２の記憶手段３０６にユーザーが所望のコンフィギュレーションデータの付随情報を格納することによって、それ以外のコンフィギュレーションデータでの再構成可能なコア３０９のコンフィギュレーション又はコンフィギュレーションされた回路での動作を防止できる。
【００２３】
《実施の形態３》
図６は、実施の形態３に係る再構成可能なデバイスの構成を示す図である。図６のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）６０１を入力とする第１の制御手段６０５と、第１の制御手段６０５の出力する付随情報を入力とし、保持する第１の記憶手段６０６と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第２の記憶手段６０７と、第１の記憶手段６０６の出力と第２の記憶手段６０７の出力とを入力とし、比較する比較手段６０８と、第１の制御手段６０５が出力するコンフィギュレーションデータを入力とする再構成可能なコア６１０と、比較手段６０８の比較結果と再構成可能なコア６１０のリードバックデータとを入力とする第２の制御手段６０９とで構成される。第２の記憶手段６０７は直接又はバスなどを介してＣＰＵなどのデバイス６０３へ接続され、アクセス可能になっている。また、第２の制御手段６０９の出力は直接又はバスなどを介して、ＣＰＵやメモリなどのデバイス６０４へ接続されている。なお、第１の記憶手段６０６が直接又はバスなどを介してＣＰＵなどのデバイス６０２に接続されているが、６０２に接続されていなくても同様である。
【００２４】
第２の制御手段６０９は、再構成可能なコア６１０にコンフィギュレーションされているデータの付随情報（第１の記憶手段６０６に格納されているデータ）とユーザーが設定したデータ（第２の記憶手段６０７に格納されているデータ）の一部又は全ての比較結果に基づいて、再構成可能なコア６１０のリードバックを行うかどうかを決定するものである。
【００２５】
実施の形態３に係る発明によれば、ユーザーが意図しないリードバックデータの出力を防止できる。
【００２６】
《実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報》
図７は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。図７の例は、バージョン情報を示す識別コード１とバージョン情報自体とを１ワードで表現したものと、更新日時を示す識別コード２と更新日時自体とを１ワードで表現した付随情報７０１と、再構成可能なコアのコンフィギュレーションデータ７０２とで構成される。なお、図７ではバージョン情報と更新日時の２つの例を示したが、付随情報であれば２つに限らず、１つ以上の付随情報とその識別コードで構成されていれば同様である。また、図７ではコンフィギュレーションデータの先頭に付随情報を挿入しているが、コンフィギュレーションデータの後、又は中に挿入しても同様である。また、バージョン情報と更新日時の情報がまとめて挿入されているが、バージョン情報はコンフィギュレーションデータの先頭、更新日時はコンフィギュレーションデータの後に挿入するといった構成でも同様である。
【００２７】
したがって、上記構成のコンフィギュレーションデータと付随情報とから、実施の形態１〜３の第１の制御手段１０２，３０４，６０５は、識別コードを検出し、各付随情報とコンフィギュレーションデータを分離することができる。
【００２８】
図８は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の他の構成を示す図である。図８の例も、付随情報８０１とコンフィギュレーションデータ８０２とで構成される。図７との違いは、識別コードと付随情報自体が別々のワードで表現されている点である。付随情報とその識別コード（図８中の識別コード３とＶｅｒｓｉｏｎなど）を１組として考えた場合、図７の説明と同様である。なお、図８では識別コードの後に続く付随情報を１行で記載しているが、２行以上のデータであっても構わない。
【００２９】
図９は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報とを自動的に生成する方法を示す図である。図９の例は、「再構成可能なコアにコンフィギュレーションする回路について」とコメントで識別子と共にバージョン情報を記載したソースコード９０１がある。このソースコード９０１のタイムスタンプやコメントのバージョン情報などから付随情報を抽出する手段９０２と、再構成可能なコアにコンフィギュレーションする回路のコンフィギュレーションデータを作成する手段９０３と、これらの出力結果を入力とする結合手段９０４とから構成される。
【００３０】
ソースコード９０１からバージョン情報を抽出するには、上記コメントの識別子を検出し、バージョン情報を抽出する。また、ソースコードファイルのタイムスタンプを読み取ることで更新日時の情報を抽出する。これらの方法以外として、ソースコードがＣＶＳなどのバージョン管理システムで管理されている場合、そのシステムへの問い合わせによって、付随情報とを抽出するといった方法もある。また、コンフィギュレーションデータと付随情報を作り出すコンピュータの情報（例えば、名前や現在時刻など）を付随情報として使用してもよい。
【００３１】
これらの方法を利用することによって、自動的にコンフィギュレーションデータと付随情報とをあわせたデータ９０５を作成することができる。
【００３２】
《実施の形態４》
図１０は、実施の形態１〜３の再構成可能なデバイスとそのデバイスで使用されるコンフィギュレーションデータと付随情報を用いたシステムへの展開例である。実施の形態１〜３のいずれかに係る再構成可能なデバイス１００１は、ＬＳＩ実装基板１００２を介して、カメラ１００３、携帯電話１００４、テレビシステム１００５、レコーダ１００６などに展開可能である。
【００３３】
図１１は、実施の形態１の再構成可能なデバイスを搭載したデジタルテレビシステムの構成を示す図である。再構成可能なデバイスであるシステムＬＳＩ１１１１は、再構成可能なコア１１０２とその制御回路１１０１、再構成可能なコアと協調動作又は別の処理を行うアクセラレータ１１１３、外部メモリとのやり取りを行うメモリ制御回路１１０４、ＣＰＵ１１０３、ディスプレイへの信号を出力するビデオＩ／Ｆ１１０５とそれらを接続するバス１１１２で構成されている。このシステムＬＳＩ１１１１に基板などを介して、外部メモリ１１０６（例えば、ＤＤＲ ＳＤＲＡＭなど）、表示装置１１０７、ストレージＩ／Ｆ１１０８、ネットワークＩ／Ｆ１１０９、アンテナからの信号を復調するチューナ等のユニット１１１４などが接続されている。また、ストレージＩ／Ｆ１１０８には、ストレージ１１１０（例えば、ハードディスクドライブなど）が接続されている。
【００３４】
図１１の構成において、映像信号をまずアンテナからチューナ等１１１４が受信し、復調を行い、符号化された映像信号をアクセラレータ１１１３と再構成可能なコア１１０２が復号化し、その結果を外部メモリ１１０６に格納し、最後にビデオＩ／Ｆ１１０５から表示装置１１０７にデータを渡し、映像を表示する。ＣＰＵ１１０３は再構成制御回路１１０１内に格納されているコンフィギュレーションデータに関する付随情報を取得し、また、ネットワークＩ／Ｆ１１０９を介して所定の場所にあるコンフィギュレーションデータの付随情報とを比較し、より適切なコンフィギュレーションデータを自動的に取得し、再構成可能なコア１１０２をアップデートする機能を有する。
【００３５】
図１１に示した実施の形態４によれば、システムの出荷後もネットワークに繋がる環境さえあれば、再構成可能なコアで実現可能な範囲で、画質の調整や再生可能なコーデックの追加などを自動、又は手動で実現することができる。
【００３６】
なお、システムＬＳＩ１１１１は、アクセラレータと、再構成可能なコアと、再構成制御回路と、ＣＰＵと、メモリ制御回路と、ビデオＩ／Ｆと、バスとを内部に含む旨を記載したが、他の機能ブロックを含んでいてもよく、一部を別チップ構成としてもよい。また、比較手段としてＣＰＵ１１０３を用いたが、比較機能を有する手段であればＣＰＵでなくてもよい。
【００３７】
また、実施の形態１の再構成可能なデバイスを用いてシステムを組んだ例を説明したが、再構成可能なデバイスは実施の形態１〜３のいずれを使用してもよい。
【００３８】
また、デジタルテレビシステムの例で説明をしたが、携帯電話、レコーダ、プレーヤ、ビデオカメラ、スチルカメラ、車載機器等にも当然適用できる。
【００３９】
また、コンフィギュレーションデータを取得する先をネットワーク上で説明したが、ストレージであるハードディスクやフラッシュメモリなどを取得先としてもよい。
【産業上の利用可能性】
【００４０】
以上説明してきたとおり、本発明は、ＦＰＧＡに代表される再構成可能なデバイスをシステム内で使用する場合に有用である。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１に係る再構成可能なデバイスの構成を示す図である。
【図２】実施の形態１に係る第１の制御手段の構成を示す図である。
【図３】実施の形態２に係る再構成可能なデバイスの構成を示す図である。
【図４】実施の形態２に係る第２の制御手段の構成を示す図である。
【図５】実施の形態２に係る第２の制御手段の他の構成を示す図である。
【図６】実施の形態３に係る再構成可能なデバイスの構成を示す図である。
【図７】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。
【図８】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の他の構成を示す図である。
【図９】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報とを自動的に生成する方法を示す図である。
【図１０】実施の形態１〜３の再構成可能なデバイスのシステム展開例を示す図である。
【図１１】実施の形態１の再構成可能なデバイスを搭載したデジタルテレビシステムの構成を示す図である。
【符号の説明】
【００４２】
１０１ コンフィギュレーションデータと付随情報
１０２ 第１の制御手段
１０３ 第１の記憶手段
１０４ 再構成可能なコア
１０５ バス、ＣＰＵなど
【技術分野】
【０００１】
本発明は、再構成可能な回路装置及びこれを用いた受信装置に関するものである。
【背景技術】
【０００２】
近年、ＦＰＧＡ（Field Programmable Gate Array）に代表される再構成可能なデバイスが広く普及している。再構成可能なデバイスは、複数の論理エレメントを内蔵しており、各論理エレメントの機能あるいは論理エレメント間の接続状態を変更することにより任意の機能を実現することができる集積回路である。
【０００３】
ＦＰＧＡに代表される再構成可能なデバイスでは、ユーザーが前記デバイスで実現する回路をＲＴＬやＣ言語などで作成し、その回路を前記デバイスにマッピングするためのデータ形式に変換し、そのデータを前記デバイスにコンフィギュレーションすることによって使用する。しかし、一度コンフィギュレーションされると、前記デバイスに実現されている回路がどんなものであるか、バージョンは何か、などの付随情報について第三者が知ることができなかった。
【０００４】
そこで、前記デバイスの再構成可能なコア内にバージョン情報などの付随情報を格納するメモリとそのメモリを前記デバイス外部からアクセスするためのインターフェースとを追加して、前記デバイスに構成されている回路の情報を外部から知る手段を設けるといった先行技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００１−１４３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、先行技術の解決手段では、再構成可能なコアのリソースを使って実現するため、柔軟性が必要な本来の回路のためのリソースが少なくなってしまうといった問題がある。
【０００６】
また、バージョン情報などの付随情報を再構成可能なデバイスにコンフィギュレーションしてしまうので、付随情報に応じて、コンフィギュレーションするかどうかを決定することなどができない。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本願発明に係る再構成可能なデバイスは、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、前記コンフィギュレーションデータを入力して回路を再構成するコアとを備えたことを特徴とする再構成可能なデバイスであり、第１の記憶手段をＣＰＵなどの外部デバイスから読み出すことで再構成可能なコアに構成されている回路に関する情報を得ることができる。
【０００８】
また、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第２の記憶手段と、前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成の実行を決定する第２の制御手段と、前記第２の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
【０００９】
さらに、コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、前記付随情報を入力して格納する第１の記憶手段と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を入力して格納する第２の記憶手段と、前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第２の制御手段と、前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能なデバイスであってもよい。
【００１０】
また、上述のいずれかの再構成可能なデバイスと、ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、前記第２の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
【００１１】
さらに、上述のいずれかの再構成可能なデバイスと、前記再構成可能なデバイスに接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、前記再構成可能なデバイスは、前記再構成可能なデバイス内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、前記第２の比較手段の比較した結果に応じて、前記再構成可能なデバイスのコンフィギュレーションデータを更新することを特徴とする受信装置であってもよい。
【発明の効果】
【００１２】
以上より、再構成可能なコアのリソースを消費することなく、再構成可能なデバイスにコンフィギュレーションされている回路の情報を知ることができる。また、付随情報に応じて、コンフィギュレーションの実行制御などの機能も実現できる。
【発明を実施するための最良の形態】
【００１３】
《実施の形態１》
図１は、実施の形態１に係る再構成可能なデバイスの構成を示す図である。図１のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）１０１を入力とする第１の制御手段１０２と、第１の制御手段１０２の出力する付随情報を入力とし、保持する第１の記憶手段１０３と、第１の制御手段１０２の出力するコンフィギュレーションデータを入力とし、再構成を行う再構成可能なコア１０４とで構成される。第１の記憶手段１０３はＣＰＵなどのデバイスと直接又はバスなどを介して接続され、記憶内容を確認できるようになっている。第１の制御手段１０２は入力されるコンフィギュレーションデータとその付随情報から付随情報部分を判別し、第１の記憶手段１０３に書き込む。そして、残りのコンフィギュレーションデータを再構成可能なコア１０４へ出力し、再構成可能なコア１０４が再構成される。なお、図１中の１０５は第１の記憶手段１０３の接続先であるバス、ＣＰＵなどを表している。
【００１４】
図２は、実施の形態１に係る第１の制御手段１０２の詳細構成を示す図である。図２に示した第１の制御手段１０２は、コンフィギュレーションデータと付随情報２０１と、２０１の有効フラグである第１の有効フラグ２０２とを入力とし、第１の記憶手段１０３への付随情報２０４とその有効フラグ２０５と、再構成可能なコアへのコンフィギュレーションデータ２０６とその有効フラグ２０７とを出力する付随情報検出手段２０３で構成されている。
【００１５】
付随情報検出手段２０３は予め定められた手順で付随情報を検出し、コンフィギュレーションデータと付随情報を判別する（予め定められた手順についてはコンフィギュレーションデータと付随情報の構成例で後述）。そして、付随情報検出手段２０３の判別結果が付随情報であった場合は、付随情報２０４を第１の記憶手段１０３へ出力し、その有効フラグ２０５をアサートする。このとき、再構成可能なコア１０４へコンフィギュレーションデータ２０６として無効データ（例えば全て“０”のデータ）を出力し、その有効フラグ２０７をデアサートする。付随情報検出手段２０３の判別結果がコンフィギュレーションデータであった場合は、第１の記憶手段１０３へ無効データ（例えば全て“０”のデータ）を出力し、その有効フラグ２０５をデアサートする。このとき、再構成可能なコア１０４へコンフィギュレーションデータ２０６として２０１のコンフィギュレーションデータ部分を出力し、その有効フラグ２０７をアサートする。なお、無効データを全て“０”のデータとして記載したが、付随情報検出手段２０３に入力されるデータをそのまま出力しても構わないし、“０”以外の任意の値でも構わない。また、前記有効フラグ２０２，２０５，２０７はチップセレクト信号、ライトイネーブル信号、アドレス信号などの場合でも同様である。第１の有効フラグ２０２は付随情報とコンフィギュレーションデータとを振り分ける信号でも同様である。
【００１６】
実施の形態１に係る発明によれば、第１の記憶手段１０３の情報をＣＰＵなどの外部デバイスにより読み出すことで、再構成可能なコア１０４に構成されている回路に関する情報を外部から知ることができる。
【００１７】
《実施の形態２》
図３は、実施の形態２に係る再構成可能なデバイスの構成を示す図である。図３のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）３０１を入力とする第１の制御手段３０４と、第１の制御手段３０４の出力する付随情報を入力とし、保持する第１の記憶手段３０５と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第２の記憶手段３０６と、第１の記憶手段３０５の出力と第２の記憶手段３０６の出力とを入力とし、比較する比較手段３０８と、比較手段３０８の出力を入力とし、比較結果に基づいて再構成の実行を決定する第２の制御手段３０７と、第２の制御手段３０７の出力を入力して回路を再構成する再構成可能なコア３０９とで構成される。第１の記憶手段３０５と第２の記憶手段３０６とはＣＰＵなどのデバイスと直接又はバスを介して接続され、ＣＰＵなどのデバイスからアクセスできるようになっている。なお、図３中の３０２は第１の記憶手段３０５の接続先であるバス、ＣＰＵなどを、３０３は第２の記憶手段３０６の接続先であるバス、ＣＰＵなどを表している。第１の記憶手段３０５と第２の記憶手段３０６との接続先３０２，３０３は同一のものでも構わない。
【００１８】
実施の形態２での第１の制御手段３０４は実施の形態１の第１の制御手段１０２と同様であり、入力されるコンフィギュレーションデータとその付随情報３０１を判別し、付随情報を第１の記憶手段３０５に格納する。そして、コンフィギュレーションデータを第２の制御手段３０７へ出力する。第２の記憶手段３０６には予めＣＰＵなどからユーザーがコンフィギュレーションしたいコンフィギュレーションデータの付随情報を設定しておく。第１の記憶手段３０５と第２の記憶手段３０６とに記憶されている付随情報を比較手段３０８を用いて、全て又は一部を比較し、その結果を第２の制御手段３０７へ出力する。なお、図３では第２の記憶手段３０６と比較手段３０８とを専用ハードウェアで実装しているように描かれてあるが、この機能をＣＰＵなどのソフトウェアで実装しても同様である。
【００１９】
図４は、実施の形態２に係る第２の制御手段３０７の構成を示す図である。図４に示した第２の制御手段３０７は、第１の制御手段３０４の出力信号であるコンフィギュレーションデータ４０１とその有効フラグ４０２と、比較手段３０８の比較結果４０３とを入力とし、再構成可能なコア３０９にコンフィギュレーションデータ４０４とその有効フラグ４０５とを出力し、接続する構成となっている。
【００２０】
比較結果４０３が一致の場合、コンフィギュレーションを実行、不一致の場合はなにも実行しない。コンフィギュレーションをする場合は、入力したコンフィギュレーションデータ４０１をそのままコンフィギュレーションデータ４０４として再構成可能なコア３０９に出力し、それに合わせて有効フラグ４０５をアサートする。コンフィギュレーションしない場合は、コンフィギュレーションデータ４０４へコンフィギュレーションデータ４０１を出力せず、有効フラグ４０５はアサートしない。なお、コンフィギュレーションデータ４０１を第２の制御手段３０７においてスルーさせ、コンフィギュレーションデータ４０４に直結させ、コンフィギュレーションデータの有効を示す有効フラグ４０５の信号のみを用いて、再構成可能なコア３０９をコンフィギュレーションするかどうかを決定しても同様である。また、第２の制御手段３０７でコンフィギュレーションをするかどうかを決定しているが、その代わりに、再構成可能なコア３０９を実際にコンフィギュレーションした回路で動作させるかどうかを決定しても同様である。なお、この例では比較結果４０３が一致の場合で記載しているが、不一致の場合でも構わないし、より大きい、より小さい、以上、以下の場合でも同様である。
【００２１】
図５は、実施の形態２に係る第２の制御手段３０７の他の構成を示す図である。図４での実施の形態では、コンフィギュレーションデータとその有効フラグによる制御を行ったが、図５ではそれ以外の制御信号で行う例である。制御信号４０６が再構成可能なコア３０９のリセット信号であったとき、比較結果４０３が一致の場合はリセット信号（４０６）を解除し、不一致の場合はリセット信号（４０６）をアサートする。なお、説明は比較結果４０３が一致／不一致の例で記載しているが、一致／不一致の論理が反転、より大きい、より小さい、以上、以下の場合でも同様である。また、制御信号４０６がリセット信号の場合で説明したが、再構成可能なコアのクロックイネーブルやコンフィギュレーションした回路を動作させるかどうかを決定するモード信号などであっても同様である。
【００２２】
実施の形態２に係る発明によれば、第２の記憶手段３０６にユーザーが所望のコンフィギュレーションデータの付随情報を格納することによって、それ以外のコンフィギュレーションデータでの再構成可能なコア３０９のコンフィギュレーション又はコンフィギュレーションされた回路での動作を防止できる。
【００２３】
《実施の形態３》
図６は、実施の形態３に係る再構成可能なデバイスの構成を示す図である。図６のデバイスは、コンフィギュレーションデータとその付随情報（例えば、バージョン情報や更新日時など）６０１を入力とする第１の制御手段６０５と、第１の制御手段６０５の出力する付随情報を入力とし、保持する第１の記憶手段６０６と、ユーザーや本発明のデバイスが組み込まれたシステムにより設定されるデータである期待値情報を保持する第２の記憶手段６０７と、第１の記憶手段６０６の出力と第２の記憶手段６０７の出力とを入力とし、比較する比較手段６０８と、第１の制御手段６０５が出力するコンフィギュレーションデータを入力とする再構成可能なコア６１０と、比較手段６０８の比較結果と再構成可能なコア６１０のリードバックデータとを入力とする第２の制御手段６０９とで構成される。第２の記憶手段６０７は直接又はバスなどを介してＣＰＵなどのデバイス６０３へ接続され、アクセス可能になっている。また、第２の制御手段６０９の出力は直接又はバスなどを介して、ＣＰＵやメモリなどのデバイス６０４へ接続されている。なお、第１の記憶手段６０６が直接又はバスなどを介してＣＰＵなどのデバイス６０２に接続されているが、６０２に接続されていなくても同様である。
【００２４】
第２の制御手段６０９は、再構成可能なコア６１０にコンフィギュレーションされているデータの付随情報（第１の記憶手段６０６に格納されているデータ）とユーザーが設定したデータ（第２の記憶手段６０７に格納されているデータ）の一部又は全ての比較結果に基づいて、再構成可能なコア６１０のリードバックを行うかどうかを決定するものである。
【００２５】
実施の形態３に係る発明によれば、ユーザーが意図しないリードバックデータの出力を防止できる。
【００２６】
《実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報》
図７は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。図７の例は、バージョン情報を示す識別コード１とバージョン情報自体とを１ワードで表現したものと、更新日時を示す識別コード２と更新日時自体とを１ワードで表現した付随情報７０１と、再構成可能なコアのコンフィギュレーションデータ７０２とで構成される。なお、図７ではバージョン情報と更新日時の２つの例を示したが、付随情報であれば２つに限らず、１つ以上の付随情報とその識別コードで構成されていれば同様である。また、図７ではコンフィギュレーションデータの先頭に付随情報を挿入しているが、コンフィギュレーションデータの後、又は中に挿入しても同様である。また、バージョン情報と更新日時の情報がまとめて挿入されているが、バージョン情報はコンフィギュレーションデータの先頭、更新日時はコンフィギュレーションデータの後に挿入するといった構成でも同様である。
【００２７】
したがって、上記構成のコンフィギュレーションデータと付随情報とから、実施の形態１〜３の第１の制御手段１０２，３０４，６０５は、識別コードを検出し、各付随情報とコンフィギュレーションデータを分離することができる。
【００２８】
図８は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の他の構成を示す図である。図８の例も、付随情報８０１とコンフィギュレーションデータ８０２とで構成される。図７との違いは、識別コードと付随情報自体が別々のワードで表現されている点である。付随情報とその識別コード（図８中の識別コード３とＶｅｒｓｉｏｎなど）を１組として考えた場合、図７の説明と同様である。なお、図８では識別コードの後に続く付随情報を１行で記載しているが、２行以上のデータであっても構わない。
【００２９】
図９は、実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報とを自動的に生成する方法を示す図である。図９の例は、「再構成可能なコアにコンフィギュレーションする回路について」とコメントで識別子と共にバージョン情報を記載したソースコード９０１がある。このソースコード９０１のタイムスタンプやコメントのバージョン情報などから付随情報を抽出する手段９０２と、再構成可能なコアにコンフィギュレーションする回路のコンフィギュレーションデータを作成する手段９０３と、これらの出力結果を入力とする結合手段９０４とから構成される。
【００３０】
ソースコード９０１からバージョン情報を抽出するには、上記コメントの識別子を検出し、バージョン情報を抽出する。また、ソースコードファイルのタイムスタンプを読み取ることで更新日時の情報を抽出する。これらの方法以外として、ソースコードがＣＶＳなどのバージョン管理システムで管理されている場合、そのシステムへの問い合わせによって、付随情報とを抽出するといった方法もある。また、コンフィギュレーションデータと付随情報を作り出すコンピュータの情報（例えば、名前や現在時刻など）を付随情報として使用してもよい。
【００３１】
これらの方法を利用することによって、自動的にコンフィギュレーションデータと付随情報とをあわせたデータ９０５を作成することができる。
【００３２】
《実施の形態４》
図１０は、実施の形態１〜３の再構成可能なデバイスとそのデバイスで使用されるコンフィギュレーションデータと付随情報を用いたシステムへの展開例である。実施の形態１〜３のいずれかに係る再構成可能なデバイス１００１は、ＬＳＩ実装基板１００２を介して、カメラ１００３、携帯電話１００４、テレビシステム１００５、レコーダ１００６などに展開可能である。
【００３３】
図１１は、実施の形態１の再構成可能なデバイスを搭載したデジタルテレビシステムの構成を示す図である。再構成可能なデバイスであるシステムＬＳＩ１１１１は、再構成可能なコア１１０２とその制御回路１１０１、再構成可能なコアと協調動作又は別の処理を行うアクセラレータ１１１３、外部メモリとのやり取りを行うメモリ制御回路１１０４、ＣＰＵ１１０３、ディスプレイへの信号を出力するビデオＩ／Ｆ１１０５とそれらを接続するバス１１１２で構成されている。このシステムＬＳＩ１１１１に基板などを介して、外部メモリ１１０６（例えば、ＤＤＲ ＳＤＲＡＭなど）、表示装置１１０７、ストレージＩ／Ｆ１１０８、ネットワークＩ／Ｆ１１０９、アンテナからの信号を復調するチューナ等のユニット１１１４などが接続されている。また、ストレージＩ／Ｆ１１０８には、ストレージ１１１０（例えば、ハードディスクドライブなど）が接続されている。
【００３４】
図１１の構成において、映像信号をまずアンテナからチューナ等１１１４が受信し、復調を行い、符号化された映像信号をアクセラレータ１１１３と再構成可能なコア１１０２が復号化し、その結果を外部メモリ１１０６に格納し、最後にビデオＩ／Ｆ１１０５から表示装置１１０７にデータを渡し、映像を表示する。ＣＰＵ１１０３は再構成制御回路１１０１内に格納されているコンフィギュレーションデータに関する付随情報を取得し、また、ネットワークＩ／Ｆ１１０９を介して所定の場所にあるコンフィギュレーションデータの付随情報とを比較し、より適切なコンフィギュレーションデータを自動的に取得し、再構成可能なコア１１０２をアップデートする機能を有する。
【００３５】
図１１に示した実施の形態４によれば、システムの出荷後もネットワークに繋がる環境さえあれば、再構成可能なコアで実現可能な範囲で、画質の調整や再生可能なコーデックの追加などを自動、又は手動で実現することができる。
【００３６】
なお、システムＬＳＩ１１１１は、アクセラレータと、再構成可能なコアと、再構成制御回路と、ＣＰＵと、メモリ制御回路と、ビデオＩ／Ｆと、バスとを内部に含む旨を記載したが、他の機能ブロックを含んでいてもよく、一部を別チップ構成としてもよい。また、比較手段としてＣＰＵ１１０３を用いたが、比較機能を有する手段であればＣＰＵでなくてもよい。
【００３７】
また、実施の形態１の再構成可能なデバイスを用いてシステムを組んだ例を説明したが、再構成可能なデバイスは実施の形態１〜３のいずれを使用してもよい。
【００３８】
また、デジタルテレビシステムの例で説明をしたが、携帯電話、レコーダ、プレーヤ、ビデオカメラ、スチルカメラ、車載機器等にも当然適用できる。
【００３９】
また、コンフィギュレーションデータを取得する先をネットワーク上で説明したが、ストレージであるハードディスクやフラッシュメモリなどを取得先としてもよい。
【産業上の利用可能性】
【００４０】
以上説明してきたとおり、本発明は、ＦＰＧＡに代表される再構成可能なデバイスをシステム内で使用する場合に有用である。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１に係る再構成可能なデバイスの構成を示す図である。
【図２】実施の形態１に係る第１の制御手段の構成を示す図である。
【図３】実施の形態２に係る再構成可能なデバイスの構成を示す図である。
【図４】実施の形態２に係る第２の制御手段の構成を示す図である。
【図５】実施の形態２に係る第２の制御手段の他の構成を示す図である。
【図６】実施の形態３に係る再構成可能なデバイスの構成を示す図である。
【図７】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の構成を示す図である。
【図８】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報の他の構成を示す図である。
【図９】実施の形態１〜３で使用されるコンフィギュレーションデータと付随情報とを自動的に生成する方法を示す図である。
【図１０】実施の形態１〜３の再構成可能なデバイスのシステム展開例を示す図である。
【図１１】実施の形態１の再構成可能なデバイスを搭載したデジタルテレビシステムの構成を示す図である。
【符号の説明】
【００４２】
１０１ コンフィギュレーションデータと付随情報
１０２ 第１の制御手段
１０３ 第１の記憶手段
１０４ 再構成可能なコア
１０５ バス、ＣＰＵなど
【特許請求の範囲】
【請求項１】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
前記コンフィギュレーションデータを入力し、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項２】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
期待値情報を入力して格納する第２の記憶手段と、
前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、
前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成の実行を決定する第２の制御手段と、
前記第２の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項３】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
期待値情報を入力して格納する第２の記憶手段と、
前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、
前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第２の制御手段と、
前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の回路装置において、
前記各付随情報は識別コードを有し、
前記第１の制御手段は、前記識別コードを検出することを特徴とする再構成可能な回路装置。
【請求項５】
請求項１〜３のいずれか１項に記載の再構成可能な回路装置と、
ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、
前記第２の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。
【請求項６】
請求項１〜３のいずれか１項に記載の再構成可能な回路装置と、
前記再構成可能な回路装置に接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、
前記第２の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。
【請求項１】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
前記コンフィギュレーションデータを入力し、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項２】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
期待値情報を入力して格納する第２の記憶手段と、
前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、
前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成の実行を決定する第２の制御手段と、
前記第２の制御手段の出力を入力して、回路を再構成する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項３】
コンフィギュレーションデータと付随情報とを出力する第１の制御手段と、
前記付随情報を入力して格納する第１の記憶手段と、
期待値情報を入力して格納する第２の記憶手段と、
前記第１の記憶手段の出力と前記第２の記憶手段の出力とを比較する第１の比較手段と、
前記第１の比較手段の出力を入力し、前記第１の比較手段の出力に基づいて再構成可能なコアからのリードバックの実行を決定する第２の制御手段と、
前記コンフィギュレーションデータを入力して回路を再構成し、リードバックの機能を有する再構成可能なコアとを備えたことを特徴とする再構成可能な回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の回路装置において、
前記各付随情報は識別コードを有し、
前記第１の制御手段は、前記識別コードを検出することを特徴とする再構成可能な回路装置。
【請求項５】
請求項１〜３のいずれか１項に記載の再構成可能な回路装置と、
ネットワーク上のコンフィギュレーションデータ及び付随情報を取得する手段とを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ネットワーク上のコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、
前記第２の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。
【請求項６】
請求項１〜３のいずれか１項に記載の再構成可能な回路装置と、
前記再構成可能な回路装置に接続され、コンフィギュレーションデータ及び付随情報を備えたストレージデバイスとを有する受信装置であって、
前記再構成可能な回路装置は、前記再構成可能な回路装置内のコンフィギュレーションデータの付随情報と、前記ストレージデバイスに格納されたコンフィギュレーションデータの付随情報とを比較する第２の比較手段をさらに備え、
前記第２の比較手段の比較した結果に応じて、前記再構成可能な回路装置のコンフィギュレーションデータを更新することを特徴とする受信装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−１２３１４６（Ｐ２００９−１２３１４６Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９９０９７（Ｐ２００７−２９９０９７）
【出願日】平成１９年１１月１９日（２００７．１１．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１９日（２００７．１１．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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