半導体回路の故障検出方法およびこれを用いた故障検出装置
【課題】被テスト回路の可変電圧と入力電圧のレベルを可変して、テスト時の誤動作をなくして電流を測定し、故障を検出する。
【解決手段】被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、電源回路の出力端子に一方の端子が接続され、他方の端子が被テスト回路の電源供給端子に接続され、電源回路から供給される可変電圧に対応して被テスト回路に流れる電流を計測する電流計と、被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する電圧を供給する入力信号供給部と、被テスト回路に流れる電流を電流計で検出し、検出した電流に基いてこの被テスト回路の故障を検出する制御部とを有する。
【解決手段】被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、電源回路の出力端子に一方の端子が接続され、他方の端子が被テスト回路の電源供給端子に接続され、電源回路から供給される可変電圧に対応して被テスト回路に流れる電流を計測する電流計と、被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する電圧を供給する入力信号供給部と、被テスト回路に流れる電流を電流計で検出し、検出した電流に基いてこの被テスト回路の故障を検出する制御部とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路の故障検出方法およびこれを用いた故障検出装置に関し、特に半導体回路にランプ波形の可変電圧を印加しながら電流を測定して故障を検出する電流テストに関する。
【背景技術】
【０００２】
従来から、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路のテスト方法（故障検出方法）として電流テスト方法が知られている。
この方法のうち、静的電流（ＩＤＤＱ）テストと呼ばれる方法においては、回路を動作させて外部入力にテスト入力信号を印加した後の安定状態で静的電流を計測する。
またこの手法を拡張した方法として、電源電圧をランプ状に可変しながら、被テスト回路に流れる電源電流を計測する電流テストが開示されている。
【０００３】
図１４に、従来の固定の電源電圧に代わりランプ波形の可変電圧を印加して、静的電流を計測する半導体回路の故障検出装置２００のブロック構成の例を示す。被テスト回路２０１の可変電圧ＶＤＤ（ｔ）を供給する電源供給端子Ｔ２ｃには電流計２０３の一方の端子が接続され、この電流計２０３の他方の端子は電源回路２０２の一方の端子（電源供給端子）に接続される。電源回路２０２の他方の端子は、グランド（ＧＮＤ）に接続される。
被テスト回路２０１の入力端子Ｔ１ｃにテスト入力信号などが印加される。しかしながら、ランプ波形の可変電圧ＶＤＤ（ｔ）が被テスト回路２０１に供給されて静的電流を測定する電流テストにおいては、入力端子Ｔ１ｃに印加される信号または電圧は明確に開示されていない。
【０００４】
次に半導体回路の故障検出装置２００の動作を図１５（ａ），（ｂ）を用いて説明する。
図１５（ａ）は、横軸に時間を示し、縦軸に電源回路２０２から出力されるＶＤＤ（ｔ）可変電圧を示す。時刻ｔ０からｔ１にの期間、電源回路２０２から電流計２０３を介して被テスト回路２０１の電源供給端子Ｔ２ｃに電圧Ｖ０（たとえば０[Ｖ]）が印加される。時刻ｔ１になると、電源供給端子Ｔ２ｃにランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２の期間、電圧は直線状に上昇し、時刻ｔ２で一定になる。
しかしながら、図１５（ｂ）に示すように、この期間の被テスト回路２０１の入力端子Ｔ１ｃに印加される入力信号または入力電圧は規定されておらず、任意である（×印で表す）。従来は、例えば被テスト回路２０１が論理回路であると、“Ｈ”（ハイレベル；例えば電源電圧）、または“Ｌ”（ローレベル；例えばグランドＧＮＤ）に設定される。
このように、入力端子Ｔ１ｃに印加される入力電圧を一定にした状態において、可変電圧ＶＤＤ（ｔ）を変化して電流計２０３に流れる静的電流を測定し、この電流値に基づき被テスト回路２０１が正常かまたは故障かを検出していた。
【０００５】
次に、図１６に非特許文献１に示す他の半導体回路の故障検出装置の具体例を示す。この非特許文献１は、被テスト回路にＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）回路３００を用いた例であり、ＬＮＡ回路３００にランプ波形の可変電圧を印加してそのランプ波形の電圧に応じて静的電流を測定する技術が開示してある。
【０００６】
図１６に示すＬＮＡ回路３００はＣＭＯＳで構成されたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；無線周波数）増幅回路である。
ＮＭＯＳトランジスタＱ２，Ｑ３で差動型の増幅回路を構成し、ＮＭＯＳトランジスタＱ１はこの増幅回路の定電流源を構成し、ＰＭＯＳトランジスタＱ４，Ｑ５はＮＭＯＳトランジスタＱ２，Ｑ３に対するアクティブ負荷を構成する。
また、ＰＭＯＳトランジスタＱ４，Ｑ５のソースは電源供給端子に接続され、ランプ波形の電源電圧Ｖｄｄが印加される。
ＮＭＯＳトランジスタＱ２のゲートには抵抗Ｒ１ａの一端が接続され、この抵抗Ｒ１ａの他端には基準電圧Ｖｃｏｍが印加される。同様に、ＮＭＯＳトランジスタＱ３のゲートには抵抗Ｒ２ａの一端が接続され、この抵抗Ｒ２ａの他端には基準電圧Ｖｃｏｍが印加される。また、ＮＭＯＳトランジスタＱ２のゲートには入力電圧（信号）Ｖｉｎｎが供給され、またＮＭＯＳトランジスタＱ３のゲートには入力電圧（信号）Ｖｉｎｐが供給される。
なお、このＬＮＡ回路において、たとえば電源電圧Ｖｄｄは１．８［Ｖ］、ゲート電圧（基準電圧Ｖｃｏｍ）は０．８［Ｖ］にそれぞれ設定されている。
このＬＮＡ回路３００において、電源電圧Ｖｄｄを１．８[Ｖ]とし、またゲート電圧を０．８[Ｖ]と一定としたときの、利得（Ｇａｉｎ）、１ｄＢコンプレッションレベル、ＩＰ３（３次インターセプトパワーポイント）、Ｎ．Ｆ（雑音指数；ノイズフィギュアー）などの電気的特性が開示されている。
【０００７】
図１７（ａ）に、ＬＮＡ回路３００の電源電圧Ｖｄｄをランプ波形の可変電圧としたときの、時間（ｔｉｍｅ）に対する電圧の変化を示す。
水平軸は、上記電源電圧Ｖｄｄに対して３つの領域に分けられ、この領域はサブスレッショールド領域、リニア領域と飽和領域で構成される。なおテスト条件については、電源電圧Ｖｄｄはランプ状に可変するが、外部入力端子からこのＬＮＡ回路３００に供給する基準電圧Ｖｃｏｍについては全く規定してない。
図１７（ｂ）に、ＬＮＡ回路３００に流れる静的電流Ｉｄｄと印加される電源電圧Ｖｄｄの関係を示す。静的電流Ｉｄｄは、電源電圧Ｖｄｄに対応して３つの領域、領域Ａ、領域Ｂ、領域Ｃに分けられる。
【０００８】
このように、電源電圧Ｖｄｄをランプ状に可変しながら電源電流を測定する電流テスト法が開示されているが、テスト用の入力印加電圧または信号については全く開示されていない。
【０００９】
【特許文献１】特開平１１−２１１７８８号公報
【非特許文献１】Ｊｏｓｅ Ｐｉｎｅｄａ ｄｅ Ｇｙｖｅｚ，Ｇｕｉｄｏ Ｇｒｏｎｔｈｏｕｄ ａｎｄ Ｒａｓｈｉｄ Ａｍｉｎｅ，“ＶＤＤ Ｒａｍｐ Ｔｅｓｔｉｎｇ ｆｏｒ ＲＦ Ｃｉｒｃｕｉｔｓ”，ＩＴＣ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ，Ｐａｐｅｒ２６．１，ｐｐ６５１−６５８，２００３ ＩＥＥＥ。
【非特許文献２】Ｓ．Ｓｏｍａｙａｙｕｌａ，Ｅ．Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ ａｎｄ Ｊ．Ｐｉｎｅｄａ ｄｅ Ｇｙｖｅｚ，“Ａｎａｌｏｇ Ｆａｕｌｔ Ｄｉａｇｎｏｓｉｓ ｂａｓｅｄ ｏｎ Ｒａｍｐｉｎｇ Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｃｕｒｒｅｎｔ Ｓｉｇｎａｔｕｒｅ”，ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−ＩＩ，Ｖｏｌ．４３，ｎｏ．１０，ｐｐ７０３−７１２，Ｏｃｔｏｂｅｒ １９９６．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来の電流テスト法においては、被テスト回路の電源電圧としての可変電圧を固定またはランプ状に設定するが、入力の印加電圧または信号が固定したままであるか、または不明であった。入力の印加電圧または信号が固定されると、電源電圧をランプ状に可変しても例えばＣＭＯＳ回路においては例えば、リーク電流または貫通電流などをいろいろな条件で測定することができず、被テスト回路の正確な故障を検出できないという不利益があった。
本発明は、被テスト回路に供給する電源電圧と入力電圧を可変して、細かなテスト条件を設定してテスト時の誤動作や不適切な入力値の設定を回避することを提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体回路の故障検出装置は、被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計と、上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する入力電圧を供給する入力信号供給部と、上記被テスト回路に流れる電流を上記電流計で計測し、計測した電流に基いて該被テスト回路の故障を検出する制御部とを有する。
【００１２】
本発明の半導体回路の故障検出方法は、被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、上記被テスト回路の入力端子に、上記可変電圧が供給される時またはその前後から該可変電圧より低く時間経過とともに変化する入力電圧を供給するステップと、上記被テスト回路の電源供給端子に前記可変電圧と前記被テスト回路の入力端子に入力電圧が供給される期間に時間経過とともに変化する電流を計測するステップと、上記被テスト回路に流れる電流に基いて該被テスト回路の故障を検出するステップとを有する。
【００１３】
本発明の半導体回路の故障検出方法およびこれを用いた故障検出装置は、被テスト回路の電源供給端子に時間経過とともに変化する電源用の可変電圧を供給すると共に、被テスト回路の入力端子に電源用の可変電圧より低く時間経過とともに変化する入力信号用の可変電圧を供給し、被テスト回路に流れる電流を測定して、この測定結果に基いて被テスト回路の故障を検出する。
【発明の効果】
【００１４】
本発明の半導体回路の故障検出方法およびこれを用いた故障検出装置は、自動的に半導体回路の入力に供給される印加電圧を可変して、電源電圧と入力電圧または入力信号に関する細かな条件で電流テストが出来、正確な故障が検出できる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施形態例である半導体回路の故障検出方法およびこれを用いた故障検出装置１０について図１を用いて説明する。
この半導体回路の故障検出装置１０は、可変電圧ＶＤＤ（ｔ）を供給する電源回路１２、電流を測定する電流計１３、被テスト回路１１の入力端子に入力電圧（信号）を供給する可変抵抗Ｒ１（１４），Ｒ２（１５）で構成される。
可変抵抗Ｒ１の一方の端子は電源回路１２の一方の端子（電圧出力端子）に接続され、この可変抵抗Ｒ１の他方の端子は被テスト回路１１の入力端子Ｔ１と可変抵抗Ｒ２の一方の端子に接続される。可変抵抗Ｒ２の他方の端子はグランド（ＧＮＤ）に接続される。
被テスト回路１１に可変電圧ＶＤＤ（ｔ）が供給される電源供給端子Ｔ２には電流計１３の一方の端子が接続され、この電流計１３の他方の端子は電源回路１２の一方の端子に接続される。また、電源回路１２の他方の端子は、グランドに接続される。
【００１６】
図１に示すように、半導体回路の故障検出装置１０は、電流計１３を可変電圧ＶＤＤ（ｔ）の出力端子と被テスト回路１１の電源供給端子Ｔ２の間に接続しているが、これ以外に、被テスト回路１１の端子Ｔ３とグランド間に電流計１３を接続してもよい。
【００１７】
次に半導体回路の故障検出装置１０の動作を図２（ａ），（ｂ）を用いて説明する。図２（ａ）に時間経過に対する可変電圧ＶＤＤ（ｔ）の特性を示す。図２の示す特性図は、横軸に時間を示し、縦軸に電源回路１２から出力される可変電圧ＶＤＤ（ｔ）を示す。時刻ｔ０からｔ１まで例えばＶ０［Ｖ］（たとえば０[Ｖ]）に設定され、時刻ｔ１になると、電源回路１２から電流計１３を介して被テスト回路１１の電源供給端子Ｔ２へランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２になるまで電圧は直線状に増加し、時刻ｔ２で一定になる。
入力信号（電圧）供給部は、例えば電源回路１２の出力端子とグランド間に直列接続された可変抵抗Ｒ１とＲ２で構成される。この可変抵抗Ｒ１とＲ２の共通接続点から入力電圧Ｖｉ（ｔ）が発生し、被テスト回路１１の入力端子Ｔ１に供給される。
このように、電源回路１２から供給されるランプ波形の可変電圧ＶＤＤ（ｔ）が被テスト回路１１に印加されるとそれに伴い入力端子Ｔ１にも可変電圧ＶＤＤ（ｔ）以下の入力電圧Ｖｉ（ｔ）が供給される。
【００１８】
図２（ｂ）に示すように、ランプ波形の可変電圧ＶＤＤ（ｔ）に同期して入力（信号）電圧Ｖｉ（ｔ）が発生する。入力電圧Ｖｉ（ｔ）は時刻ｔ１になると、可変電圧ＶＤＤ（ｔ）を可変抵抗Ｒ１とＲ２で分圧した電圧が入力端子Ｔ１に供給される。
入力電圧Ｖｉ（ｔ）は時間ｔ１〜ｔ２の期間、下記のように表せる。
［数１］
Ｖｉ（ｔ）＝｛Ｒ２／（Ｒ１＋Ｒ２）｝＊ＶＤＤ（ｔ）・・・（１）
（ただし、ｔ１＜＝ｔ＜＝ｔ２；記号＜＝は、“〜以上”を表す）
ここで、＊印は乗算記号を表す。
そして、時刻ｔ２以後の測定期間中は一定電圧のＶｉ（ｔ）（ｔ２＜＝ｔ）が入力端子Ｔ１に供給される。
【００１９】
このように、電源電圧をランプ波形の可変電圧ＶＤＤ（ｔ）とし、かつ被テスト回路１１の入力端子Ｔ１に印加される入力電圧Ｖｉ（ｔ）を可変電圧ＶＤＤ（ｔ）以下とすることで、入力電圧Ｖｉ（ｔ）を可変しながら各時間における被テスト回路１１に流れる電流を測定して、細かな動作条件における被テスト回路１１の故障を検出することができる。
【００２０】
図２において、可変抵抗Ｒ１とＲ２の比を一定にした状態で可変電圧ＶＤＤ（ｔ）を分圧して入力電圧Ｖｉ（ｔ）を発生させたが、これ以外に、上述した時刻ｔ１とｔ２の期間に、可変抵抗Ｒ１またはＲ２の一方の抵抗値、あるいは両方の可変抵抗Ｒ１とＲ２を時間経過とともに任意に可変することにより、鋸波形、任意のスロープと平坦を組み合わせた波形などを有する入力電圧Ｖｉ（ｔ）を発生することもできる。このような、種々の波形を有する入力電圧Ｖｉ（ｔ）を被テスト回路１１の入力端子Ｔ１に供給することにより、ランプ波形以外の細かな入力電圧条件における電流テストを行うことができる。
【００２１】
図３に、上述した入力電圧Ｖｉ（ｔ）を任意の波形を発生した例を示す。図３（ａ）は、可変電圧ＶＤＤ（ｔ）の時間経過に対する波形を示し、図３（ｂ）は可変抵抗Ｒ１，Ｒ２を時間経過と共に変化したときの波形を示す。
時刻ｔ１から時刻ｔ２の期間、可変抵抗Ｒ１／Ｒ２の比を一定としたときの入力電圧Ｖｉ（ｔ）の波形を示す。
次に、時刻ｔ１〜ｔａの期間、可変抵抗Ｒ１／Ｒ２の比を一定とした時の入力電圧Ｖｉ（ｔ）波形を直線ｂ１に示す。ただし、この期間の可変抵抗の比Ｒ１／Ｒ２は直線ａのときの可変抵抗の比Ｒ１／Ｒ２より小さいために、直線ｂ１の傾斜が緩やかになっている。
時刻ｔａ〜ｔｂの期間、可変電圧ＶＤＤ（ｔ）は直線状に増加するが、入力電圧Ｖｉ（ｔ）は、可変抵抗の比Ｒ１／Ｒ２を変化することにより直線状に減少する（直線ｂ２）。このとき、可変抵抗Ｒ１を一定にして可変抵抗Ｒ２の値を増加して直線ｂ２を示す入力電圧Ｖｉ（ｔ）を実現できるが、これ以外に可変抵抗Ｒ１を減少させるに伴いＲ２を増加させて両者を同時に可変しても実現できる。本発明は、これらの変形例に限定されない。
時刻ｔｂ〜ｔｃの期間、可変抵抗の比Ｒ１／Ｒ２を一定にして、直線ｂ３を示す。なお、時刻ｔ２以後は一定の入力電圧Ｖｉ（ｔ）（ｔ２＜＝ｔ）とする。
このように、被テスト回路１１の入力端子Ｔ１に入力する入力電圧Ｖｉ（ｔ）は、可変抵抗Ｒ１とＲ２を用いて、時間経過に対して任意の波形の電圧を発生することができる。
【００２２】
次に、半導体回路の故障検出方法について、図４に示すフローチャートを用いて説明する。
ステップＳＴ１において、電源回路１２から被テスト回路１１の電源供給端子に時間経過とともに変化する可変電圧ＶＤＤ（ｔ）を供給する。例えば、時刻ｔ０において所定の電圧Ｖ０とし、時刻ｔ１から可変電圧ＶＤＤ（ｔ）の供給を開始する。この可変電圧ＶＤＤ（ｔ）は、たとえばランプ波形の可変電圧ＶＤＤ（ｔ）とする（図２参照）。
ステップＳＴ２において、上記被テスト回路１１の入力端子に、上記可変電圧ＶＤＤ（ｔ）が供給される期間に該可変電圧ＶＤＤ（ｔ）より低い電圧を入力電圧Ｖｉ（ｔ）（ただし、ｔ１＜＝ｔ＜＝ｔ２の期間）として供給する。この入力電圧Ｖｉ（ｔ）は入力信号供給部で発生する。上述したように、入力信号供給部は、例えば可変電圧ＶＤＤ（ｔ）を分圧した入力電圧Ｖｉ（ｔ）（ただし、ｔ１＜＝ｔ＜＝ｔ２の期間）を発生する。
また、この入力信号供給部は図１に示す構成に限定されず、入力電圧Ｖｉ（ｔ）の波形はランプ波形以外にサイン波形、鋸波形などである。なお、他の入力信号供給部については後述する。
ステップＳＴ３において、上記被テスト回路１１の電源供給端子Ｔ２に時間経過とともに変化する電圧に対応して流れる電流を電流計１３を用いて計測する。
ステップＳＴ４で、上記被テスト回路１１に流れる電流を計測し、この計測した電流に基いて該被テスト回路１１の故障を不図示のＣＰＵ（マイクロコンピュータ；または制御回路）などを用いて検出する。
【００２３】
このように、可変電圧ＶＤＤ（ｔ）が時間経過とともに変化し、それに伴い被テスト回路１１の入力端子Ｔ１に可変電圧ＶＤＤ（ｔ）より低くかつ時間経過とともに変化する入力電圧Ｖｉ（ｔ）を供給することにより、被テスト回路１１の詳細な故障を検出することができる。
【００２４】
次に、本発明の実施形態例の変形例である他の半導体回路の故障検出装置５０について説明する。
図５に示す半導体回路の故障検出装置５０は、図１に示す半導体回路の故障検出装置１０の入力信号供給部以外は同じ構成である。半導体回路の故障検出装置１０の入力信号供給部は、可変抵抗Ｒ１，Ｒ２で分割して、入力電圧Ｖｉ（ｔ）を発生する構成となっていたが、図５に示す半導体回路の故障検出装置５０の入力信号供給部は、ＮＭＯＳトランジスタ５４、可変抵抗５５，５６、入力可変電圧回路（Ｖｃｏｎｔ（ｔ））５７、信号発生器（Ｓｉｇ）５８などで構成される。
【００２５】
電源回路５２の出力端子は、電流計５３の一方の端子に接続され、この電流計５３の他方の端子は被テスト回路５１の可変電圧が供給される電源供給端子Ｔ２ａに接続される。また、電源回路５２の他方の端子は、グランド（ＧＮＤ）に接続される。
電源回路５２の出力端子は可変抵抗５５の一方の端子に接続され、可変抵抗５５の他方の端子はＮＭＯＳトランジスタ５４のドレインと被テスト回路５１の入力端子Ｔ１ａに接続される。ＮＭＯＳトランジスタ５４のソースは可変抵抗５６の一方の端子に接続され、ゲートはＡＣまたはパルス信号を発生する信号発生器５８の一方の端子に接続される。また、可変抵抗５６の他方の端子はグランドに接続される。
そして、ＡＣまたはパルス信号を発生する信号発生器５８の他方の端子は入力可変電圧回路５７を介してグランドに接続される。この信号発生器５８はサイン波形、台形波形、鋸波形などの種々の信号を発生する。入力可変電圧回路５７からは、例えばランプ波形の電圧を発生するが、信号発生器５８を含めた構成にしても良い。この場合は、信号発生器５８を省略する。
【００２６】
次に、半導体回路の故障検出装置５０の動作について説明する。図６（ａ）に電源電圧の可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の特性図を示す。この特性図は、横軸に時間を示し、縦軸に電源回路５２の出力電圧を示す。時刻ｔ０からｔ１まで例えばＶ０［Ｖ］で、時刻ｔ１になると、電源回路５２から電流計５３を介して被テスト回路５１の電源供給端子Ｔ２ａへランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２になるまで電圧は直線状に上昇し、時刻ｔ２になると一定になる。
一方、入力可変電圧回路５７において、信号発生器５８から所定の電圧から直線状に減衰させる可変電圧ＶＤＤ（ｔ）とは逆位相のランプ波形を発生させ、時刻ｔ１からｔａの期間はサイン波形がランプ波形に重畳され、時刻ｔａからｔ２の期間は鋸波形の信号がランプ波形に重畳されてＮＭＯＳトランジスタ５４のゲートに入力され、このＮＭＯＳトランジスタ５４のドレインを介して入力端子Ｔ１ａに供給される。その時の入力電圧Ｖｉ（ｔ）を図６（ｂ）に示す。
【００２７】
さらに、図５で示したＮＭＯＳトランジスタ５４からの出力をドレインに代わって、ソースから取り出してもよい。このとき、入力電圧Ｖｉ（ｔ）の位相は可変電圧ＶＤＤ（ｔ）と同じ位相のランプ波形とする。
【００２８】
このように、被テスト回路５１の入力端子Ｔ１ａには入力可変電圧回路５７から時間経過とともに変化する電圧に信号発生器５８ランプ波形から発生するＡＣやパルス信号を重畳した信号を増幅器を介して被テスト回路５１に入力電圧Ｖｉ（ｔ）として供給する。
そして、可変電圧ＶＤＤ（ｔ）とこの入力電圧Ｖｉ（ｔ）に対応して被テスト回路５１に流れる電流を電流計５３で計測する。この測定した電流に基いて不図示のＣＰＵや制御回路を用いて電圧と電流の関係から、被テスト回路５１の配線不良、リーク電流などの素子不良に関する故障モードを検出する。
したがって、図５に示す半導体回路の故障検出装置５０は、図１に示した半導体回路の故障検出装置１０よりさらに詳細な故障を検出できる。この具体例については後述する。
【００２９】
次に、図１の半導体回路の故障検出装置１０として、被テスト回路１１にレベルシフト回路を用いたときの電流を計測し故障を検出する具体例を示す。
まず、図７にレベルシフト回路１００の具体回路構成を示す。レベルシフト回路１００はＣＭＯＳで構成され、低電圧で動作するインバータＩＮＶ０（１１０）、ＩＮＶ１（１１１）と、高電圧で動作するＮＭＯＳトランジスタ１０３，１０６とＰＭＯＳトランジスタ１０１，１０２，１０４，１０５とインバータＩＮＶ２（１１２）で構成される。なお図７において、可変電圧ＶＤＤ（ｔ）が供給される端子を電源端子（ＶＤＤ）と表す。
【００３０】
インバータＩＮＶ０の入力に入力電圧Ｖｉ（ｔ）が供給される。このインバータＩＮＶ０の出力端子は、ＮＭＯＳトランジスタ１０３のゲートとＰＭＯＳトランジスタ１０２のゲートとインバータＩＮＶ１の入力端子に接続される。ＮＭＯＳトランジスタ１０３のドレインはＰＭＯＳトランジスタ１０２のドレインとＰＭＯＳトランジスタ１０４のゲートに接続され、このＮＭＯＳトランジスタ１０３のソースはグランド（ＧＮＤ）に接続される。ＰＭＯＳトランジスタ１０２のソースはＰＭＯＳトランジスタ１０１のドレインに接続される。ＰＭＯＳトランジスタ１０１のソースは電源端子（ＶＤＤ）に接続され、ゲートはＮＭＯＳトランジスタ１０６のドレインとＰＭＯＳトランジスタ１０５のドレインとインバータＩＮＶ２の入力端子に接続される。
インバータＩＮＶ１（１１１）の出力端子は、ＮＭＯＳトランジスタ１０６のゲートとＰＭＯＳトランジスタ１０５のゲートに接続される。ＮＭＯＳトランジスタ１０６のソースはグランドに接続され、ドレインはＰＭＯＳトランジスタ１０５のドレインとインバータＩＮＶ２の入力端子に接続される。ＰＭＯＳトランジスタ１０５のソースはＰＭＯＳトランジスタ１０４のドレインに接続され、ＰＭＯＳトランジスタ１０４のソースは電源端子（ＶＤＤ）に接続される。そして、インバータＩＮＶ２の出力端子から、レベル変換された出力信号が導出される。
なお、図７において、ＰＭＯＳトランジスタ１０５が劣化したときは、例えばソースとドレインに等価抵抗１２０を接続して、このＰＭＯＳトランジスタ１０５が劣化していることを表す。
【００３１】
次に、レベルシフト回路１００の動作について説明する。
図８に、図７に示したレベルシフト回路１００におけるＰＭＯＳトランジスタ１０５のソースとドレイン間に接続された等価抵抗１２０を削除し、全ての素子が正常であるときの通常動作を示す。このとき、ＶＤＤＴ（ｔ）は一定で例えば４．０[Ｖ]とし、入力信号（入力電圧）Ｖｉ（ｔ）をパルス波形の“Ｌ”レベルを０[Ｖ]、“Ｈ”レベルを４．０[Ｖ]としたときの、入力信号と出力信号を示す。
【００３２】
時刻ｔ０からｔ１まで入力信号は“Ｈ”レベルで、インバータＩＮＶ０の出力は“Ｌ”レベルとなるので、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３の共通ゲートの電圧は“Ｌ”レベルとなる。
それに伴い、ＮＭＯＳトランジスタ１０３はオフし、ＰＭＯＳトランジスタ１０２はオン状態となる。また、インバータＩＮＶ０の出力は“Ｌ”レベルであるので、インバータＩＮＶ１の出力は“Ｈ”レベルとなり、その結果、ＮＭＯＳトランジスタ１０６はオンし、ＰＭＯＳトランジスタ１０５はオフ状態となる。
ＮＭＯＳトランジスタ１０６のドレインが“Ｌ”レベルとなるので、この値がＰＭＯＳトランジスタ１０１のゲートに帰還されＰＭＯＳトランジスタ１０１はオンする。そして、ＰＭＯＳトランジスタ１０２はオンする。
ＰＭＯＳトランジスタ１０２のドレインの“Ｈ”レベルの信号が、ＰＭＯＳトランジスタ１０４のゲートに入力され、ＰＭＯＳトランジスタ１０４はオフする。また、インバータＩＮＶ１の出力は“Ｈ”レベルであるので、ＰＭＯＳトランジスタ１０５はオフする。
すなわち、ＰＭＯＳトランジスタ１０４，１０５はオフし、ＮＭＯＳトランジスタ１０６はオンしているので、インバータＩＮＶ２の入力は“Ｌ”レベルとなり、出力（ＯＵＴ）は“Ｈ”レベルとなる。
【００３３】
時刻ｔ１になると、入力信号は“Ｌ”レベルとなり、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３の共通ゲートの電圧（端子ＩＮの電圧）は“Ｈ”レベルとなる。
この入力信号の条件において、各Ｎ，ＰＭＯＳトランジスタとインバータの動作は上述した動作と逆になり、その結果、インバータＩＮＶ２の出力は“Ｌ”レベルとなる。以下同様に、入力信号に応じて、同様な動作が繰り返される。その波形を図８（ａ），（ｂ）に示す。
【００３４】
図９に、故障回路の通常動作における入力信号と出力信号の波形を示す。このときの故障回路として、図７に示したレベルシフト回路１００を用いた。図７に示すように、レベルシフト回路１００の出力段のＰＭＯＳトランジスタ１０５が故障していると仮定する。これを等価的に示すためにＰＭＯＳトランジスタ１０５のソースとドレイン間に等価抵抗１２０を並列接続する。
なお、このときの電圧条件は、可変電圧ＶＤＤ（ｔ）（電源電圧）を４．０[Ｖ]とし、入力信号を図８と同様に、“Ｌ”レベル(０[Ｖ])と“Ｈ”レベル（４．０[Ｖ]）を繰り返すパルスとする。
その結果、図９（ａ），（ｂ）は、正常回路の波形を示す図８（ａ），（ｂ）と比較して、入力信号に対する出力電圧の波形の差は判別できない。このように、レベルシフト回路１００に故障回路があっても、従来の通常動作では回路の故障検出ができない。
【００３５】
図１０に、被テスト回路１１に図７のレベルシフト回路１００（図７において等価抵抗１２０が存在しないときの回路構成）を用いたときの電流テストに関するシミュレーション結果を示す。
所定の傾斜を持つランプ波形の可変電圧ＶＤＤ（ｔ）を電源端子（ＶＤＤ）に供給し（図１０（ａ）参照）、これに伴い、インバータＩＮＶ０の入力にも入力電圧Ｖｉ（ｔ）を供給し、ＩＮＶ０を介してレベルシフト回路１００のＰＭＯＳトランジスタとＮＭＯＳトランジスタ１０３の共通接続点である入力端子に供給される（図１０（ｂ）においては端子（ＩＮ）の電圧を示す）。
図１０（ｃ）に、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）（または端子ＩＮにおける電圧）の時間経過と共にレベルシフト回路１００に流れる電流ＩＤＤの波形を示す。
その結果、このレベルシフト回路１００の流れる電流ＩＤＤは、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の増加に伴い、単調に増加し急激な増加点は計測されない。すなわち、このレベルシフト回路１００は正常と検出される。
【００３６】
次に、図１の半導体回路の故障検出装置１０において、レベルシフト回路１００（図７）の出力段のＰＭＯＳトランジスタ１０５が故障していると仮定したときの、シミュレーション結果を図１１に示す。
図１１（ａ），（ｂ）に示すように、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）（端子ＩＮにおける電圧）は図１０と同一とする。
しかしながら、図１１（ｃ）に示すように、時刻ｔ１とｔ２の期間（約１４．５μｓ（マイクロ秒）に電流ＩＤＤが急に増加し、その後単調に増加している。すなわち、図９の通常の動作条件では急激な電流の変化は計測できなかったが、本発明における電流テストにおいては、ある可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の条件により、電流ＩＤＤの変化を測定することができる。このように、電流増加または変化をパターン化してデータを蓄積して、パターンに対する故障モードを対応付けることにより、ＣＰＵや制御回路を用いて被測定回路の故障を検出することができる。
【００３７】
図１２に、半導体の故障検出装置５０に上述の正常なレベルシフト回路１００を用いたときの電流テストのシミュレーション結果を示す。
図１２（ａ）に示すように、可変電圧ＶＤＤ（ｔ）はスタート（０μｓ）から４０μｓの期間、０．０[Ｖ]から４．０[Ｖ]まで単調に増加するランプ波形である。
図１２（ｂ）に、入力電圧Ｖｉ（ｔ）がインバータＩＮＶ０に入力される波形を示す。端子ＩＮにおける電圧は、スタートから１５μｓまでの期間、０．０[Ｖ]から約０．５[Ｖ]までランプ波形状に単調に増加する。しかし、１５μｓから２３μｓの期間、最大値を約２．０[Ｖ]とする正弦波状に変化し約１．０[Ｖ]まで変化する。その後、曲線状に緩やかに増加して約１．０[Ｖ]になった後、時刻２７μｓから３０μｓまで直線状に増加して約２．７[Ｖ]になる。その後３４μｓまで単調に減少し約１．３[Ｖ]となる。
【００３８】
可変電圧ＶＤＤ（ｔ）がランプ状に変化し、一方、端子ＩＮにおける電圧が図１２（ｂ）のように変化するとき、被テスト回路５１（レベルシフト回路１００）に流れる電流ＩＤＤの波形を図１２（ｃ）に示す。
時刻２３〜２７μｓの両端でパルス状の電流が流れ、かつこの期間に約５０μＡ（マイクロ・アンペア）流れる。また、３６μｓ付近で電流ＩＤＤが急に増加し、その後約１５０μＡの電流が流れる。
【００３９】
一方、図１３に、半導体の故障検出装置５０に上述のレベルシフト回路１００が故障したときのシミュレーション結果を示す。このときのレベルシフト回路１００は図７と同じ構成とする。
可変電圧ＶＤＤ（ｔ）とレベルシフト回路１００の端子ＩＮにおける電圧波形は図１２（ａ），（ｂ）と同じである。
【００４０】
図１３（ｃ）に示すように、被テスト回路５１（レベルシフト回路１００）に流れる電流ＩＤＤは、１５μｓ付近に５０μＡの電流が流れ、また２３〜２７μｓの期間に約１００〜１５０μＡ流れる。また、３６μｓ付近で電流ＩＤＤが急に増加し、その後約３７０〜４００μＡ流れる。
この図１３（ｃ）の電流ＩＤＤと図１２（ｃ）の電流ＩＤＤを比較すると、レベルシフト回路１００に故障箇所があると、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の特定領域で、計測される電流量が大きく異なり、この差を用いて回路の故障を検出することができる。
【００４１】
上述した故障検出では、被テスト回路の１例としてレベルシフト回路を用い、しかも出力段の特定のトランジスタが故障した例を示した。これ以外にも、例えば出力段を構成するトランジスタの貫通電流を計測またはシミュレーションすることができる。これらの測定結果に応じて故障の検出を行うことができる。
さらに、ＣＭＯＳ回路の配線の切断、エレクトロマイグレーションなども測定またはシミュレーションを行うことができ、詳細な故障の検出を行うことができる。
【００４２】
上述したように、図１の半導体回路の故障検出方法およびこれを用いた故障検出装置では、テスト入力を意図的に印加することなしに、可変電圧を印加することで、自動的にテスト入力（外部入力への印加電圧）を印加できる。
入力電圧を抵抗分割比により発生することより、被テスト回路に印加する可変電圧の調整も可能となる。また、入力電圧として可変電圧より低い電圧を印加できるので、テスト時の誤動作や不適切な入力値の設定を回避することができる。
さらに、被テスト回路の電源にランプ波形の可変電圧を印加し、また入力端子にこの可変電圧より電圧の低い電圧を印加するので、入力条件を細かく設定することができ、詳細な故障を検出することができる。
【００４３】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路は、電源回路１２に対応する。上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計は、電流計１３に対応する。上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する可変電圧を供給する入力信号供給部は、図１においては可変抵抗Ｒ１とＲ２に対応し、また図５においては可変抵抗５５，５６、ＮＭＯＳトランジスタ５４、入力可変電圧回路５７と信号発生器５８に対応する。上記被テスト回路に流れる電流を上記電流計で検出し、検出した電流に基いて該被テスト回路の故障を検出する制御部は、ＣＰＵや制御回路に対応する。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体回路の故障検出装置のブロックの回路構成例を示す図である。
【図２】図１に示した半導体回路の故障検出装置の可変電圧と入力電圧の波形を示す図である。
【図３】半導体回路の故障検出装置に供給される可変電圧と他の入力電圧の波形を示す図である。
【図４】図１の半導体回路の故障検出方法を説明するフローチャートである。
【図５】本発明の他の半導体回路の故障検出装置のブロックの回路構成例を示す図である。
【図６】本発明の他の半導体回路の故障検出装置の可変電圧と入力電圧の波形を示す図である。
【図７】図１に示す半導体回路の故障検出装置の被テスト回路の回路構成例を示す図である。
【図８】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で通常動作の時の波形図である。
【図９】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で通常動作の時の波形図である。
【図１０】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で可変電圧と入力電圧がランプ波形の時の波形図である。
【図１１】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で可変電圧と入力電圧がランプ波形の時の波形図である。
【図１２】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で可変電圧がランプ波形で入力電圧を変化した時の波形図である。
【図１３】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で可変電圧がランプ波形で入力電圧を変化した時の波形図である。
【図１４】従来の半導体回路の故障検出装置のブロックの回路構成図である。
【図１５】図１４に示す従来の半導体回路の故障検出装置に供給する可変電圧と入力電圧の波形図である。
【図１６】従来の他の半導体回路の故障検出装置に用いる被テスト回路の回路構成図である。
【図１７】図１６に示す被テスト回路における可変電圧に対する静的電流の関係を示す図である。
【符号の説明】
【００４５】
１０，５０，２００…故障検出装置、１１，５１，２０１…被テスト回路、１２，５２，２０２…電源回路、１３，５３，２０３…電流計、１４，１５，５５，５６…可変抵抗、５４，１０３，１０６…ＮＭＯＳトランジスタ、５７…入力可変電圧回路（Ｖｃｏｎｔ（ｔ））、５８…信号発生器、１００…レベルシフト回路、１０１，１０２，１０４，１０５…ＰＭＯＳトランジスタ、１１０，１１１，１１２…インバータ、１２０…等価抵抗、３００…ＬＮＡ回路、Ｑ１〜Ｑ３…ＮＭＯＳトランジスタ、Ｑ４，Ｑ５…ＰＭＯＳトランジスタ、Ｒ１ａ，Ｒ２ａ…抵抗。
【技術分野】
【０００１】
本発明は、半導体回路の故障検出方法およびこれを用いた故障検出装置に関し、特に半導体回路にランプ波形の可変電圧を印加しながら電流を測定して故障を検出する電流テストに関する。
【背景技術】
【０００２】
従来から、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路のテスト方法（故障検出方法）として電流テスト方法が知られている。
この方法のうち、静的電流（ＩＤＤＱ）テストと呼ばれる方法においては、回路を動作させて外部入力にテスト入力信号を印加した後の安定状態で静的電流を計測する。
またこの手法を拡張した方法として、電源電圧をランプ状に可変しながら、被テスト回路に流れる電源電流を計測する電流テストが開示されている。
【０００３】
図１４に、従来の固定の電源電圧に代わりランプ波形の可変電圧を印加して、静的電流を計測する半導体回路の故障検出装置２００のブロック構成の例を示す。被テスト回路２０１の可変電圧ＶＤＤ（ｔ）を供給する電源供給端子Ｔ２ｃには電流計２０３の一方の端子が接続され、この電流計２０３の他方の端子は電源回路２０２の一方の端子（電源供給端子）に接続される。電源回路２０２の他方の端子は、グランド（ＧＮＤ）に接続される。
被テスト回路２０１の入力端子Ｔ１ｃにテスト入力信号などが印加される。しかしながら、ランプ波形の可変電圧ＶＤＤ（ｔ）が被テスト回路２０１に供給されて静的電流を測定する電流テストにおいては、入力端子Ｔ１ｃに印加される信号または電圧は明確に開示されていない。
【０００４】
次に半導体回路の故障検出装置２００の動作を図１５（ａ），（ｂ）を用いて説明する。
図１５（ａ）は、横軸に時間を示し、縦軸に電源回路２０２から出力されるＶＤＤ（ｔ）可変電圧を示す。時刻ｔ０からｔ１にの期間、電源回路２０２から電流計２０３を介して被テスト回路２０１の電源供給端子Ｔ２ｃに電圧Ｖ０（たとえば０[Ｖ]）が印加される。時刻ｔ１になると、電源供給端子Ｔ２ｃにランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２の期間、電圧は直線状に上昇し、時刻ｔ２で一定になる。
しかしながら、図１５（ｂ）に示すように、この期間の被テスト回路２０１の入力端子Ｔ１ｃに印加される入力信号または入力電圧は規定されておらず、任意である（×印で表す）。従来は、例えば被テスト回路２０１が論理回路であると、“Ｈ”（ハイレベル；例えば電源電圧）、または“Ｌ”（ローレベル；例えばグランドＧＮＤ）に設定される。
このように、入力端子Ｔ１ｃに印加される入力電圧を一定にした状態において、可変電圧ＶＤＤ（ｔ）を変化して電流計２０３に流れる静的電流を測定し、この電流値に基づき被テスト回路２０１が正常かまたは故障かを検出していた。
【０００５】
次に、図１６に非特許文献１に示す他の半導体回路の故障検出装置の具体例を示す。この非特許文献１は、被テスト回路にＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）回路３００を用いた例であり、ＬＮＡ回路３００にランプ波形の可変電圧を印加してそのランプ波形の電圧に応じて静的電流を測定する技術が開示してある。
【０００６】
図１６に示すＬＮＡ回路３００はＣＭＯＳで構成されたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；無線周波数）増幅回路である。
ＮＭＯＳトランジスタＱ２，Ｑ３で差動型の増幅回路を構成し、ＮＭＯＳトランジスタＱ１はこの増幅回路の定電流源を構成し、ＰＭＯＳトランジスタＱ４，Ｑ５はＮＭＯＳトランジスタＱ２，Ｑ３に対するアクティブ負荷を構成する。
また、ＰＭＯＳトランジスタＱ４，Ｑ５のソースは電源供給端子に接続され、ランプ波形の電源電圧Ｖｄｄが印加される。
ＮＭＯＳトランジスタＱ２のゲートには抵抗Ｒ１ａの一端が接続され、この抵抗Ｒ１ａの他端には基準電圧Ｖｃｏｍが印加される。同様に、ＮＭＯＳトランジスタＱ３のゲートには抵抗Ｒ２ａの一端が接続され、この抵抗Ｒ２ａの他端には基準電圧Ｖｃｏｍが印加される。また、ＮＭＯＳトランジスタＱ２のゲートには入力電圧（信号）Ｖｉｎｎが供給され、またＮＭＯＳトランジスタＱ３のゲートには入力電圧（信号）Ｖｉｎｐが供給される。
なお、このＬＮＡ回路において、たとえば電源電圧Ｖｄｄは１．８［Ｖ］、ゲート電圧（基準電圧Ｖｃｏｍ）は０．８［Ｖ］にそれぞれ設定されている。
このＬＮＡ回路３００において、電源電圧Ｖｄｄを１．８[Ｖ]とし、またゲート電圧を０．８[Ｖ]と一定としたときの、利得（Ｇａｉｎ）、１ｄＢコンプレッションレベル、ＩＰ３（３次インターセプトパワーポイント）、Ｎ．Ｆ（雑音指数；ノイズフィギュアー）などの電気的特性が開示されている。
【０００７】
図１７（ａ）に、ＬＮＡ回路３００の電源電圧Ｖｄｄをランプ波形の可変電圧としたときの、時間（ｔｉｍｅ）に対する電圧の変化を示す。
水平軸は、上記電源電圧Ｖｄｄに対して３つの領域に分けられ、この領域はサブスレッショールド領域、リニア領域と飽和領域で構成される。なおテスト条件については、電源電圧Ｖｄｄはランプ状に可変するが、外部入力端子からこのＬＮＡ回路３００に供給する基準電圧Ｖｃｏｍについては全く規定してない。
図１７（ｂ）に、ＬＮＡ回路３００に流れる静的電流Ｉｄｄと印加される電源電圧Ｖｄｄの関係を示す。静的電流Ｉｄｄは、電源電圧Ｖｄｄに対応して３つの領域、領域Ａ、領域Ｂ、領域Ｃに分けられる。
【０００８】
このように、電源電圧Ｖｄｄをランプ状に可変しながら電源電流を測定する電流テスト法が開示されているが、テスト用の入力印加電圧または信号については全く開示されていない。
【０００９】
【特許文献１】特開平１１−２１１７８８号公報
【非特許文献１】Ｊｏｓｅ Ｐｉｎｅｄａ ｄｅ Ｇｙｖｅｚ，Ｇｕｉｄｏ Ｇｒｏｎｔｈｏｕｄ ａｎｄ Ｒａｓｈｉｄ Ａｍｉｎｅ，“ＶＤＤ Ｒａｍｐ Ｔｅｓｔｉｎｇ ｆｏｒ ＲＦ Ｃｉｒｃｕｉｔｓ”，ＩＴＣ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＴＥＳＴ ＣＯＮＦＥＲＥＮＣＥ，Ｐａｐｅｒ２６．１，ｐｐ６５１−６５８，２００３ ＩＥＥＥ。
【非特許文献２】Ｓ．Ｓｏｍａｙａｙｕｌａ，Ｅ．Ｓａｎｃｈｅｚ−Ｓｉｎｅｎｃｉｏ ａｎｄ Ｊ．Ｐｉｎｅｄａ ｄｅ Ｇｙｖｅｚ，“Ａｎａｌｏｇ Ｆａｕｌｔ Ｄｉａｇｎｏｓｉｓ ｂａｓｅｄ ｏｎ Ｒａｍｐｉｎｇ Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｃｕｒｒｅｎｔ Ｓｉｇｎａｔｕｒｅ”，ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−ＩＩ，Ｖｏｌ．４３，ｎｏ．１０，ｐｐ７０３−７１２，Ｏｃｔｏｂｅｒ １９９６．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来の電流テスト法においては、被テスト回路の電源電圧としての可変電圧を固定またはランプ状に設定するが、入力の印加電圧または信号が固定したままであるか、または不明であった。入力の印加電圧または信号が固定されると、電源電圧をランプ状に可変しても例えばＣＭＯＳ回路においては例えば、リーク電流または貫通電流などをいろいろな条件で測定することができず、被テスト回路の正確な故障を検出できないという不利益があった。
本発明は、被テスト回路に供給する電源電圧と入力電圧を可変して、細かなテスト条件を設定してテスト時の誤動作や不適切な入力値の設定を回避することを提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体回路の故障検出装置は、被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計と、上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する入力電圧を供給する入力信号供給部と、上記被テスト回路に流れる電流を上記電流計で計測し、計測した電流に基いて該被テスト回路の故障を検出する制御部とを有する。
【００１２】
本発明の半導体回路の故障検出方法は、被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、上記被テスト回路の入力端子に、上記可変電圧が供給される時またはその前後から該可変電圧より低く時間経過とともに変化する入力電圧を供給するステップと、上記被テスト回路の電源供給端子に前記可変電圧と前記被テスト回路の入力端子に入力電圧が供給される期間に時間経過とともに変化する電流を計測するステップと、上記被テスト回路に流れる電流に基いて該被テスト回路の故障を検出するステップとを有する。
【００１３】
本発明の半導体回路の故障検出方法およびこれを用いた故障検出装置は、被テスト回路の電源供給端子に時間経過とともに変化する電源用の可変電圧を供給すると共に、被テスト回路の入力端子に電源用の可変電圧より低く時間経過とともに変化する入力信号用の可変電圧を供給し、被テスト回路に流れる電流を測定して、この測定結果に基いて被テスト回路の故障を検出する。
【発明の効果】
【００１４】
本発明の半導体回路の故障検出方法およびこれを用いた故障検出装置は、自動的に半導体回路の入力に供給される印加電圧を可変して、電源電圧と入力電圧または入力信号に関する細かな条件で電流テストが出来、正確な故障が検出できる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施形態例である半導体回路の故障検出方法およびこれを用いた故障検出装置１０について図１を用いて説明する。
この半導体回路の故障検出装置１０は、可変電圧ＶＤＤ（ｔ）を供給する電源回路１２、電流を測定する電流計１３、被テスト回路１１の入力端子に入力電圧（信号）を供給する可変抵抗Ｒ１（１４），Ｒ２（１５）で構成される。
可変抵抗Ｒ１の一方の端子は電源回路１２の一方の端子（電圧出力端子）に接続され、この可変抵抗Ｒ１の他方の端子は被テスト回路１１の入力端子Ｔ１と可変抵抗Ｒ２の一方の端子に接続される。可変抵抗Ｒ２の他方の端子はグランド（ＧＮＤ）に接続される。
被テスト回路１１に可変電圧ＶＤＤ（ｔ）が供給される電源供給端子Ｔ２には電流計１３の一方の端子が接続され、この電流計１３の他方の端子は電源回路１２の一方の端子に接続される。また、電源回路１２の他方の端子は、グランドに接続される。
【００１６】
図１に示すように、半導体回路の故障検出装置１０は、電流計１３を可変電圧ＶＤＤ（ｔ）の出力端子と被テスト回路１１の電源供給端子Ｔ２の間に接続しているが、これ以外に、被テスト回路１１の端子Ｔ３とグランド間に電流計１３を接続してもよい。
【００１７】
次に半導体回路の故障検出装置１０の動作を図２（ａ），（ｂ）を用いて説明する。図２（ａ）に時間経過に対する可変電圧ＶＤＤ（ｔ）の特性を示す。図２の示す特性図は、横軸に時間を示し、縦軸に電源回路１２から出力される可変電圧ＶＤＤ（ｔ）を示す。時刻ｔ０からｔ１まで例えばＶ０［Ｖ］（たとえば０[Ｖ]）に設定され、時刻ｔ１になると、電源回路１２から電流計１３を介して被テスト回路１１の電源供給端子Ｔ２へランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２になるまで電圧は直線状に増加し、時刻ｔ２で一定になる。
入力信号（電圧）供給部は、例えば電源回路１２の出力端子とグランド間に直列接続された可変抵抗Ｒ１とＲ２で構成される。この可変抵抗Ｒ１とＲ２の共通接続点から入力電圧Ｖｉ（ｔ）が発生し、被テスト回路１１の入力端子Ｔ１に供給される。
このように、電源回路１２から供給されるランプ波形の可変電圧ＶＤＤ（ｔ）が被テスト回路１１に印加されるとそれに伴い入力端子Ｔ１にも可変電圧ＶＤＤ（ｔ）以下の入力電圧Ｖｉ（ｔ）が供給される。
【００１８】
図２（ｂ）に示すように、ランプ波形の可変電圧ＶＤＤ（ｔ）に同期して入力（信号）電圧Ｖｉ（ｔ）が発生する。入力電圧Ｖｉ（ｔ）は時刻ｔ１になると、可変電圧ＶＤＤ（ｔ）を可変抵抗Ｒ１とＲ２で分圧した電圧が入力端子Ｔ１に供給される。
入力電圧Ｖｉ（ｔ）は時間ｔ１〜ｔ２の期間、下記のように表せる。
［数１］
Ｖｉ（ｔ）＝｛Ｒ２／（Ｒ１＋Ｒ２）｝＊ＶＤＤ（ｔ）・・・（１）
（ただし、ｔ１＜＝ｔ＜＝ｔ２；記号＜＝は、“〜以上”を表す）
ここで、＊印は乗算記号を表す。
そして、時刻ｔ２以後の測定期間中は一定電圧のＶｉ（ｔ）（ｔ２＜＝ｔ）が入力端子Ｔ１に供給される。
【００１９】
このように、電源電圧をランプ波形の可変電圧ＶＤＤ（ｔ）とし、かつ被テスト回路１１の入力端子Ｔ１に印加される入力電圧Ｖｉ（ｔ）を可変電圧ＶＤＤ（ｔ）以下とすることで、入力電圧Ｖｉ（ｔ）を可変しながら各時間における被テスト回路１１に流れる電流を測定して、細かな動作条件における被テスト回路１１の故障を検出することができる。
【００２０】
図２において、可変抵抗Ｒ１とＲ２の比を一定にした状態で可変電圧ＶＤＤ（ｔ）を分圧して入力電圧Ｖｉ（ｔ）を発生させたが、これ以外に、上述した時刻ｔ１とｔ２の期間に、可変抵抗Ｒ１またはＲ２の一方の抵抗値、あるいは両方の可変抵抗Ｒ１とＲ２を時間経過とともに任意に可変することにより、鋸波形、任意のスロープと平坦を組み合わせた波形などを有する入力電圧Ｖｉ（ｔ）を発生することもできる。このような、種々の波形を有する入力電圧Ｖｉ（ｔ）を被テスト回路１１の入力端子Ｔ１に供給することにより、ランプ波形以外の細かな入力電圧条件における電流テストを行うことができる。
【００２１】
図３に、上述した入力電圧Ｖｉ（ｔ）を任意の波形を発生した例を示す。図３（ａ）は、可変電圧ＶＤＤ（ｔ）の時間経過に対する波形を示し、図３（ｂ）は可変抵抗Ｒ１，Ｒ２を時間経過と共に変化したときの波形を示す。
時刻ｔ１から時刻ｔ２の期間、可変抵抗Ｒ１／Ｒ２の比を一定としたときの入力電圧Ｖｉ（ｔ）の波形を示す。
次に、時刻ｔ１〜ｔａの期間、可変抵抗Ｒ１／Ｒ２の比を一定とした時の入力電圧Ｖｉ（ｔ）波形を直線ｂ１に示す。ただし、この期間の可変抵抗の比Ｒ１／Ｒ２は直線ａのときの可変抵抗の比Ｒ１／Ｒ２より小さいために、直線ｂ１の傾斜が緩やかになっている。
時刻ｔａ〜ｔｂの期間、可変電圧ＶＤＤ（ｔ）は直線状に増加するが、入力電圧Ｖｉ（ｔ）は、可変抵抗の比Ｒ１／Ｒ２を変化することにより直線状に減少する（直線ｂ２）。このとき、可変抵抗Ｒ１を一定にして可変抵抗Ｒ２の値を増加して直線ｂ２を示す入力電圧Ｖｉ（ｔ）を実現できるが、これ以外に可変抵抗Ｒ１を減少させるに伴いＲ２を増加させて両者を同時に可変しても実現できる。本発明は、これらの変形例に限定されない。
時刻ｔｂ〜ｔｃの期間、可変抵抗の比Ｒ１／Ｒ２を一定にして、直線ｂ３を示す。なお、時刻ｔ２以後は一定の入力電圧Ｖｉ（ｔ）（ｔ２＜＝ｔ）とする。
このように、被テスト回路１１の入力端子Ｔ１に入力する入力電圧Ｖｉ（ｔ）は、可変抵抗Ｒ１とＲ２を用いて、時間経過に対して任意の波形の電圧を発生することができる。
【００２２】
次に、半導体回路の故障検出方法について、図４に示すフローチャートを用いて説明する。
ステップＳＴ１において、電源回路１２から被テスト回路１１の電源供給端子に時間経過とともに変化する可変電圧ＶＤＤ（ｔ）を供給する。例えば、時刻ｔ０において所定の電圧Ｖ０とし、時刻ｔ１から可変電圧ＶＤＤ（ｔ）の供給を開始する。この可変電圧ＶＤＤ（ｔ）は、たとえばランプ波形の可変電圧ＶＤＤ（ｔ）とする（図２参照）。
ステップＳＴ２において、上記被テスト回路１１の入力端子に、上記可変電圧ＶＤＤ（ｔ）が供給される期間に該可変電圧ＶＤＤ（ｔ）より低い電圧を入力電圧Ｖｉ（ｔ）（ただし、ｔ１＜＝ｔ＜＝ｔ２の期間）として供給する。この入力電圧Ｖｉ（ｔ）は入力信号供給部で発生する。上述したように、入力信号供給部は、例えば可変電圧ＶＤＤ（ｔ）を分圧した入力電圧Ｖｉ（ｔ）（ただし、ｔ１＜＝ｔ＜＝ｔ２の期間）を発生する。
また、この入力信号供給部は図１に示す構成に限定されず、入力電圧Ｖｉ（ｔ）の波形はランプ波形以外にサイン波形、鋸波形などである。なお、他の入力信号供給部については後述する。
ステップＳＴ３において、上記被テスト回路１１の電源供給端子Ｔ２に時間経過とともに変化する電圧に対応して流れる電流を電流計１３を用いて計測する。
ステップＳＴ４で、上記被テスト回路１１に流れる電流を計測し、この計測した電流に基いて該被テスト回路１１の故障を不図示のＣＰＵ（マイクロコンピュータ；または制御回路）などを用いて検出する。
【００２３】
このように、可変電圧ＶＤＤ（ｔ）が時間経過とともに変化し、それに伴い被テスト回路１１の入力端子Ｔ１に可変電圧ＶＤＤ（ｔ）より低くかつ時間経過とともに変化する入力電圧Ｖｉ（ｔ）を供給することにより、被テスト回路１１の詳細な故障を検出することができる。
【００２４】
次に、本発明の実施形態例の変形例である他の半導体回路の故障検出装置５０について説明する。
図５に示す半導体回路の故障検出装置５０は、図１に示す半導体回路の故障検出装置１０の入力信号供給部以外は同じ構成である。半導体回路の故障検出装置１０の入力信号供給部は、可変抵抗Ｒ１，Ｒ２で分割して、入力電圧Ｖｉ（ｔ）を発生する構成となっていたが、図５に示す半導体回路の故障検出装置５０の入力信号供給部は、ＮＭＯＳトランジスタ５４、可変抵抗５５，５６、入力可変電圧回路（Ｖｃｏｎｔ（ｔ））５７、信号発生器（Ｓｉｇ）５８などで構成される。
【００２５】
電源回路５２の出力端子は、電流計５３の一方の端子に接続され、この電流計５３の他方の端子は被テスト回路５１の可変電圧が供給される電源供給端子Ｔ２ａに接続される。また、電源回路５２の他方の端子は、グランド（ＧＮＤ）に接続される。
電源回路５２の出力端子は可変抵抗５５の一方の端子に接続され、可変抵抗５５の他方の端子はＮＭＯＳトランジスタ５４のドレインと被テスト回路５１の入力端子Ｔ１ａに接続される。ＮＭＯＳトランジスタ５４のソースは可変抵抗５６の一方の端子に接続され、ゲートはＡＣまたはパルス信号を発生する信号発生器５８の一方の端子に接続される。また、可変抵抗５６の他方の端子はグランドに接続される。
そして、ＡＣまたはパルス信号を発生する信号発生器５８の他方の端子は入力可変電圧回路５７を介してグランドに接続される。この信号発生器５８はサイン波形、台形波形、鋸波形などの種々の信号を発生する。入力可変電圧回路５７からは、例えばランプ波形の電圧を発生するが、信号発生器５８を含めた構成にしても良い。この場合は、信号発生器５８を省略する。
【００２６】
次に、半導体回路の故障検出装置５０の動作について説明する。図６（ａ）に電源電圧の可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の特性図を示す。この特性図は、横軸に時間を示し、縦軸に電源回路５２の出力電圧を示す。時刻ｔ０からｔ１まで例えばＶ０［Ｖ］で、時刻ｔ１になると、電源回路５２から電流計５３を介して被テスト回路５１の電源供給端子Ｔ２ａへランプ波形の可変電圧ＶＤＤ（ｔ）が印加される。時刻ｔ１からｔ２になるまで電圧は直線状に上昇し、時刻ｔ２になると一定になる。
一方、入力可変電圧回路５７において、信号発生器５８から所定の電圧から直線状に減衰させる可変電圧ＶＤＤ（ｔ）とは逆位相のランプ波形を発生させ、時刻ｔ１からｔａの期間はサイン波形がランプ波形に重畳され、時刻ｔａからｔ２の期間は鋸波形の信号がランプ波形に重畳されてＮＭＯＳトランジスタ５４のゲートに入力され、このＮＭＯＳトランジスタ５４のドレインを介して入力端子Ｔ１ａに供給される。その時の入力電圧Ｖｉ（ｔ）を図６（ｂ）に示す。
【００２７】
さらに、図５で示したＮＭＯＳトランジスタ５４からの出力をドレインに代わって、ソースから取り出してもよい。このとき、入力電圧Ｖｉ（ｔ）の位相は可変電圧ＶＤＤ（ｔ）と同じ位相のランプ波形とする。
【００２８】
このように、被テスト回路５１の入力端子Ｔ１ａには入力可変電圧回路５７から時間経過とともに変化する電圧に信号発生器５８ランプ波形から発生するＡＣやパルス信号を重畳した信号を増幅器を介して被テスト回路５１に入力電圧Ｖｉ（ｔ）として供給する。
そして、可変電圧ＶＤＤ（ｔ）とこの入力電圧Ｖｉ（ｔ）に対応して被テスト回路５１に流れる電流を電流計５３で計測する。この測定した電流に基いて不図示のＣＰＵや制御回路を用いて電圧と電流の関係から、被テスト回路５１の配線不良、リーク電流などの素子不良に関する故障モードを検出する。
したがって、図５に示す半導体回路の故障検出装置５０は、図１に示した半導体回路の故障検出装置１０よりさらに詳細な故障を検出できる。この具体例については後述する。
【００２９】
次に、図１の半導体回路の故障検出装置１０として、被テスト回路１１にレベルシフト回路を用いたときの電流を計測し故障を検出する具体例を示す。
まず、図７にレベルシフト回路１００の具体回路構成を示す。レベルシフト回路１００はＣＭＯＳで構成され、低電圧で動作するインバータＩＮＶ０（１１０）、ＩＮＶ１（１１１）と、高電圧で動作するＮＭＯＳトランジスタ１０３，１０６とＰＭＯＳトランジスタ１０１，１０２，１０４，１０５とインバータＩＮＶ２（１１２）で構成される。なお図７において、可変電圧ＶＤＤ（ｔ）が供給される端子を電源端子（ＶＤＤ）と表す。
【００３０】
インバータＩＮＶ０の入力に入力電圧Ｖｉ（ｔ）が供給される。このインバータＩＮＶ０の出力端子は、ＮＭＯＳトランジスタ１０３のゲートとＰＭＯＳトランジスタ１０２のゲートとインバータＩＮＶ１の入力端子に接続される。ＮＭＯＳトランジスタ１０３のドレインはＰＭＯＳトランジスタ１０２のドレインとＰＭＯＳトランジスタ１０４のゲートに接続され、このＮＭＯＳトランジスタ１０３のソースはグランド（ＧＮＤ）に接続される。ＰＭＯＳトランジスタ１０２のソースはＰＭＯＳトランジスタ１０１のドレインに接続される。ＰＭＯＳトランジスタ１０１のソースは電源端子（ＶＤＤ）に接続され、ゲートはＮＭＯＳトランジスタ１０６のドレインとＰＭＯＳトランジスタ１０５のドレインとインバータＩＮＶ２の入力端子に接続される。
インバータＩＮＶ１（１１１）の出力端子は、ＮＭＯＳトランジスタ１０６のゲートとＰＭＯＳトランジスタ１０５のゲートに接続される。ＮＭＯＳトランジスタ１０６のソースはグランドに接続され、ドレインはＰＭＯＳトランジスタ１０５のドレインとインバータＩＮＶ２の入力端子に接続される。ＰＭＯＳトランジスタ１０５のソースはＰＭＯＳトランジスタ１０４のドレインに接続され、ＰＭＯＳトランジスタ１０４のソースは電源端子（ＶＤＤ）に接続される。そして、インバータＩＮＶ２の出力端子から、レベル変換された出力信号が導出される。
なお、図７において、ＰＭＯＳトランジスタ１０５が劣化したときは、例えばソースとドレインに等価抵抗１２０を接続して、このＰＭＯＳトランジスタ１０５が劣化していることを表す。
【００３１】
次に、レベルシフト回路１００の動作について説明する。
図８に、図７に示したレベルシフト回路１００におけるＰＭＯＳトランジスタ１０５のソースとドレイン間に接続された等価抵抗１２０を削除し、全ての素子が正常であるときの通常動作を示す。このとき、ＶＤＤＴ（ｔ）は一定で例えば４．０[Ｖ]とし、入力信号（入力電圧）Ｖｉ（ｔ）をパルス波形の“Ｌ”レベルを０[Ｖ]、“Ｈ”レベルを４．０[Ｖ]としたときの、入力信号と出力信号を示す。
【００３２】
時刻ｔ０からｔ１まで入力信号は“Ｈ”レベルで、インバータＩＮＶ０の出力は“Ｌ”レベルとなるので、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３の共通ゲートの電圧は“Ｌ”レベルとなる。
それに伴い、ＮＭＯＳトランジスタ１０３はオフし、ＰＭＯＳトランジスタ１０２はオン状態となる。また、インバータＩＮＶ０の出力は“Ｌ”レベルであるので、インバータＩＮＶ１の出力は“Ｈ”レベルとなり、その結果、ＮＭＯＳトランジスタ１０６はオンし、ＰＭＯＳトランジスタ１０５はオフ状態となる。
ＮＭＯＳトランジスタ１０６のドレインが“Ｌ”レベルとなるので、この値がＰＭＯＳトランジスタ１０１のゲートに帰還されＰＭＯＳトランジスタ１０１はオンする。そして、ＰＭＯＳトランジスタ１０２はオンする。
ＰＭＯＳトランジスタ１０２のドレインの“Ｈ”レベルの信号が、ＰＭＯＳトランジスタ１０４のゲートに入力され、ＰＭＯＳトランジスタ１０４はオフする。また、インバータＩＮＶ１の出力は“Ｈ”レベルであるので、ＰＭＯＳトランジスタ１０５はオフする。
すなわち、ＰＭＯＳトランジスタ１０４，１０５はオフし、ＮＭＯＳトランジスタ１０６はオンしているので、インバータＩＮＶ２の入力は“Ｌ”レベルとなり、出力（ＯＵＴ）は“Ｈ”レベルとなる。
【００３３】
時刻ｔ１になると、入力信号は“Ｌ”レベルとなり、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３の共通ゲートの電圧（端子ＩＮの電圧）は“Ｈ”レベルとなる。
この入力信号の条件において、各Ｎ，ＰＭＯＳトランジスタとインバータの動作は上述した動作と逆になり、その結果、インバータＩＮＶ２の出力は“Ｌ”レベルとなる。以下同様に、入力信号に応じて、同様な動作が繰り返される。その波形を図８（ａ），（ｂ）に示す。
【００３４】
図９に、故障回路の通常動作における入力信号と出力信号の波形を示す。このときの故障回路として、図７に示したレベルシフト回路１００を用いた。図７に示すように、レベルシフト回路１００の出力段のＰＭＯＳトランジスタ１０５が故障していると仮定する。これを等価的に示すためにＰＭＯＳトランジスタ１０５のソースとドレイン間に等価抵抗１２０を並列接続する。
なお、このときの電圧条件は、可変電圧ＶＤＤ（ｔ）（電源電圧）を４．０[Ｖ]とし、入力信号を図８と同様に、“Ｌ”レベル(０[Ｖ])と“Ｈ”レベル（４．０[Ｖ]）を繰り返すパルスとする。
その結果、図９（ａ），（ｂ）は、正常回路の波形を示す図８（ａ），（ｂ）と比較して、入力信号に対する出力電圧の波形の差は判別できない。このように、レベルシフト回路１００に故障回路があっても、従来の通常動作では回路の故障検出ができない。
【００３５】
図１０に、被テスト回路１１に図７のレベルシフト回路１００（図７において等価抵抗１２０が存在しないときの回路構成）を用いたときの電流テストに関するシミュレーション結果を示す。
所定の傾斜を持つランプ波形の可変電圧ＶＤＤ（ｔ）を電源端子（ＶＤＤ）に供給し（図１０（ａ）参照）、これに伴い、インバータＩＮＶ０の入力にも入力電圧Ｖｉ（ｔ）を供給し、ＩＮＶ０を介してレベルシフト回路１００のＰＭＯＳトランジスタとＮＭＯＳトランジスタ１０３の共通接続点である入力端子に供給される（図１０（ｂ）においては端子（ＩＮ）の電圧を示す）。
図１０（ｃ）に、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）（または端子ＩＮにおける電圧）の時間経過と共にレベルシフト回路１００に流れる電流ＩＤＤの波形を示す。
その結果、このレベルシフト回路１００の流れる電流ＩＤＤは、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の増加に伴い、単調に増加し急激な増加点は計測されない。すなわち、このレベルシフト回路１００は正常と検出される。
【００３６】
次に、図１の半導体回路の故障検出装置１０において、レベルシフト回路１００（図７）の出力段のＰＭＯＳトランジスタ１０５が故障していると仮定したときの、シミュレーション結果を図１１に示す。
図１１（ａ），（ｂ）に示すように、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）（端子ＩＮにおける電圧）は図１０と同一とする。
しかしながら、図１１（ｃ）に示すように、時刻ｔ１とｔ２の期間（約１４．５μｓ（マイクロ秒）に電流ＩＤＤが急に増加し、その後単調に増加している。すなわち、図９の通常の動作条件では急激な電流の変化は計測できなかったが、本発明における電流テストにおいては、ある可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の条件により、電流ＩＤＤの変化を測定することができる。このように、電流増加または変化をパターン化してデータを蓄積して、パターンに対する故障モードを対応付けることにより、ＣＰＵや制御回路を用いて被測定回路の故障を検出することができる。
【００３７】
図１２に、半導体の故障検出装置５０に上述の正常なレベルシフト回路１００を用いたときの電流テストのシミュレーション結果を示す。
図１２（ａ）に示すように、可変電圧ＶＤＤ（ｔ）はスタート（０μｓ）から４０μｓの期間、０．０[Ｖ]から４．０[Ｖ]まで単調に増加するランプ波形である。
図１２（ｂ）に、入力電圧Ｖｉ（ｔ）がインバータＩＮＶ０に入力される波形を示す。端子ＩＮにおける電圧は、スタートから１５μｓまでの期間、０．０[Ｖ]から約０．５[Ｖ]までランプ波形状に単調に増加する。しかし、１５μｓから２３μｓの期間、最大値を約２．０[Ｖ]とする正弦波状に変化し約１．０[Ｖ]まで変化する。その後、曲線状に緩やかに増加して約１．０[Ｖ]になった後、時刻２７μｓから３０μｓまで直線状に増加して約２．７[Ｖ]になる。その後３４μｓまで単調に減少し約１．３[Ｖ]となる。
【００３８】
可変電圧ＶＤＤ（ｔ）がランプ状に変化し、一方、端子ＩＮにおける電圧が図１２（ｂ）のように変化するとき、被テスト回路５１（レベルシフト回路１００）に流れる電流ＩＤＤの波形を図１２（ｃ）に示す。
時刻２３〜２７μｓの両端でパルス状の電流が流れ、かつこの期間に約５０μＡ（マイクロ・アンペア）流れる。また、３６μｓ付近で電流ＩＤＤが急に増加し、その後約１５０μＡの電流が流れる。
【００３９】
一方、図１３に、半導体の故障検出装置５０に上述のレベルシフト回路１００が故障したときのシミュレーション結果を示す。このときのレベルシフト回路１００は図７と同じ構成とする。
可変電圧ＶＤＤ（ｔ）とレベルシフト回路１００の端子ＩＮにおける電圧波形は図１２（ａ），（ｂ）と同じである。
【００４０】
図１３（ｃ）に示すように、被テスト回路５１（レベルシフト回路１００）に流れる電流ＩＤＤは、１５μｓ付近に５０μＡの電流が流れ、また２３〜２７μｓの期間に約１００〜１５０μＡ流れる。また、３６μｓ付近で電流ＩＤＤが急に増加し、その後約３７０〜４００μＡ流れる。
この図１３（ｃ）の電流ＩＤＤと図１２（ｃ）の電流ＩＤＤを比較すると、レベルシフト回路１００に故障箇所があると、可変電圧ＶＤＤ（ｔ）と入力電圧Ｖｉ（ｔ）の特定領域で、計測される電流量が大きく異なり、この差を用いて回路の故障を検出することができる。
【００４１】
上述した故障検出では、被テスト回路の１例としてレベルシフト回路を用い、しかも出力段の特定のトランジスタが故障した例を示した。これ以外にも、例えば出力段を構成するトランジスタの貫通電流を計測またはシミュレーションすることができる。これらの測定結果に応じて故障の検出を行うことができる。
さらに、ＣＭＯＳ回路の配線の切断、エレクトロマイグレーションなども測定またはシミュレーションを行うことができ、詳細な故障の検出を行うことができる。
【００４２】
上述したように、図１の半導体回路の故障検出方法およびこれを用いた故障検出装置では、テスト入力を意図的に印加することなしに、可変電圧を印加することで、自動的にテスト入力（外部入力への印加電圧）を印加できる。
入力電圧を抵抗分割比により発生することより、被テスト回路に印加する可変電圧の調整も可能となる。また、入力電圧として可変電圧より低い電圧を印加できるので、テスト時の誤動作や不適切な入力値の設定を回避することができる。
さらに、被テスト回路の電源にランプ波形の可変電圧を印加し、また入力端子にこの可変電圧より電圧の低い電圧を印加するので、入力条件を細かく設定することができ、詳細な故障を検出することができる。
【００４３】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路は、電源回路１２に対応する。上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計は、電流計１３に対応する。上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する可変電圧を供給する入力信号供給部は、図１においては可変抵抗Ｒ１とＲ２に対応し、また図５においては可変抵抗５５，５６、ＮＭＯＳトランジスタ５４、入力可変電圧回路５７と信号発生器５８に対応する。上記被テスト回路に流れる電流を上記電流計で検出し、検出した電流に基いて該被テスト回路の故障を検出する制御部は、ＣＰＵや制御回路に対応する。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体回路の故障検出装置のブロックの回路構成例を示す図である。
【図２】図１に示した半導体回路の故障検出装置の可変電圧と入力電圧の波形を示す図である。
【図３】半導体回路の故障検出装置に供給される可変電圧と他の入力電圧の波形を示す図である。
【図４】図１の半導体回路の故障検出方法を説明するフローチャートである。
【図５】本発明の他の半導体回路の故障検出装置のブロックの回路構成例を示す図である。
【図６】本発明の他の半導体回路の故障検出装置の可変電圧と入力電圧の波形を示す図である。
【図７】図１に示す半導体回路の故障検出装置の被テスト回路の回路構成例を示す図である。
【図８】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で通常動作の時の波形図である。
【図９】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で通常動作の時の波形図である。
【図１０】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で可変電圧と入力電圧がランプ波形の時の波形図である。
【図１１】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で可変電圧と入力電圧がランプ波形の時の波形図である。
【図１２】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が正常回路で可変電圧がランプ波形で入力電圧を変化した時の波形図である。
【図１３】図１と図５の半導体回路の故障検出装置に図７に示す被テスト回路が故障回路で可変電圧がランプ波形で入力電圧を変化した時の波形図である。
【図１４】従来の半導体回路の故障検出装置のブロックの回路構成図である。
【図１５】図１４に示す従来の半導体回路の故障検出装置に供給する可変電圧と入力電圧の波形図である。
【図１６】従来の他の半導体回路の故障検出装置に用いる被テスト回路の回路構成図である。
【図１７】図１６に示す被テスト回路における可変電圧に対する静的電流の関係を示す図である。
【符号の説明】
【００４５】
１０，５０，２００…故障検出装置、１１，５１，２０１…被テスト回路、１２，５２，２０２…電源回路、１３，５３，２０３…電流計、１４，１５，５５，５６…可変抵抗、５４，１０３，１０６…ＮＭＯＳトランジスタ、５７…入力可変電圧回路（Ｖｃｏｎｔ（ｔ））、５８…信号発生器、１００…レベルシフト回路、１０１，１０２，１０４，１０５…ＰＭＯＳトランジスタ、１１０，１１１，１１２…インバータ、１２０…等価抵抗、３００…ＬＮＡ回路、Ｑ１〜Ｑ３…ＮＭＯＳトランジスタ、Ｑ４，Ｑ５…ＰＭＯＳトランジスタ、Ｒ１ａ，Ｒ２ａ…抵抗。
【特許請求の範囲】
【請求項１】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、
上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計と、
上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する入力電圧を供給する入力信号供給部と、
上記被テスト回路に流れる電流を上記電流計で計測し、計測した電流に基いて上記被テスト回路の故障を検出する制御部と
を有する
半導体回路の故障検出装置。
【請求項２】
上記被テスト回路の電源供給端子に時間経過とともに変化する可変電圧は、ランプ状に変化する電圧である
請求項１記載の半導体回路の故障検出装置。
【請求項３】
上記入力信号供給部は複数の直列抵抗を有し、上記可変電圧を上記複数の直列抵抗の分割比により発生した電圧を上記被テスト回路の入力端子に供給する
請求項１記載の半導体回路の故障検出装置。
【請求項４】
上記複数の直列抵抗の少なくとも１個は可変抵抗を有し、該複数の直列抵抗の分割比により発生した電圧を上記被テスト回路の入力端子に供給する
請求項３記載の半導体回路の故障検出装置。
【請求項５】
上記被テスト回路の入力端子に供給される入力電圧は、上記可変電圧が供給される期間に、時間経過とともに電圧レベルが任意に可変する
請求項１記載の半導体回路の故障検出装置。
【請求項６】
上記入力信号供給部から上記被テスト回路の入力端子に供給される上記入力電圧は、ランプ波形またはサイン波形または鋸波形である
請求項５記載の半導体回路の故障検出装置。
【請求項７】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、
上記被テスト回路の入力端子に、上記可変電圧が供給される時またはその前後から該可変電圧より低く時間経過とともに変化する入力電圧を供給するステップと、
上記被テスト回路の電源供給端子に前記可変電圧と前記被テスト回路の入力端子に入力電圧が供給される期間に時間経過とともに変化する電流を計測するステップと、
上記被テスト回路に流れる電流に基いて該被テスト回路の故障を検出するステップと
を有する
半導体回路の故障検出方法。
【請求項８】
上記被テスト回路の電源供給端子に時間経過とともに変化する可変電圧は、ランプ波形の電圧である
請求項７記載の半導体回路の故障検出方法。
【請求項９】
上記被テスト回路の入力端子に供給される入力電圧は、上記可変電圧を分圧して得られる電圧である
請求項７記載の半導体回路の故障検出方法。
【請求項１０】
上記被テスト回路の入力端子に供給される上記入力電圧は、上記可変電圧が供給される期間に、時間経過とともに電圧レベルが任意に可変する
請求項７記載の半導体回路の故障検出方法。
【請求項１１】
上記入力電圧は、ランプ波形またはサイン波形または鋸波形である
請求項１０記載の半導体回路の故障検出方法。
【請求項１】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給する電源回路と、
上記電源回路の出力端子に一方の端子が接続され、他方の端子が上記被テスト回路の電源供給端子に接続され、上記電源回路から供給される可変電圧に対応して上記被テスト回路に流れる電流を計測する電流計と、
上記被テスト回路の入力端子に上記電源回路から出力される可変電圧より低くかつ時間経過とともに変化する入力電圧を供給する入力信号供給部と、
上記被テスト回路に流れる電流を上記電流計で計測し、計測した電流に基いて上記被テスト回路の故障を検出する制御部と
を有する
半導体回路の故障検出装置。
【請求項２】
上記被テスト回路の電源供給端子に時間経過とともに変化する可変電圧は、ランプ状に変化する電圧である
請求項１記載の半導体回路の故障検出装置。
【請求項３】
上記入力信号供給部は複数の直列抵抗を有し、上記可変電圧を上記複数の直列抵抗の分割比により発生した電圧を上記被テスト回路の入力端子に供給する
請求項１記載の半導体回路の故障検出装置。
【請求項４】
上記複数の直列抵抗の少なくとも１個は可変抵抗を有し、該複数の直列抵抗の分割比により発生した電圧を上記被テスト回路の入力端子に供給する
請求項３記載の半導体回路の故障検出装置。
【請求項５】
上記被テスト回路の入力端子に供給される入力電圧は、上記可変電圧が供給される期間に、時間経過とともに電圧レベルが任意に可変する
請求項１記載の半導体回路の故障検出装置。
【請求項６】
上記入力信号供給部から上記被テスト回路の入力端子に供給される上記入力電圧は、ランプ波形またはサイン波形または鋸波形である
請求項５記載の半導体回路の故障検出装置。
【請求項７】
被テスト回路の電源供給端子に時間経過とともに変化する可変電圧を供給するステップと、
上記被テスト回路の入力端子に、上記可変電圧が供給される時またはその前後から該可変電圧より低く時間経過とともに変化する入力電圧を供給するステップと、
上記被テスト回路の電源供給端子に前記可変電圧と前記被テスト回路の入力端子に入力電圧が供給される期間に時間経過とともに変化する電流を計測するステップと、
上記被テスト回路に流れる電流に基いて該被テスト回路の故障を検出するステップと
を有する
半導体回路の故障検出方法。
【請求項８】
上記被テスト回路の電源供給端子に時間経過とともに変化する可変電圧は、ランプ波形の電圧である
請求項７記載の半導体回路の故障検出方法。
【請求項９】
上記被テスト回路の入力端子に供給される入力電圧は、上記可変電圧を分圧して得られる電圧である
請求項７記載の半導体回路の故障検出方法。
【請求項１０】
上記被テスト回路の入力端子に供給される上記入力電圧は、上記可変電圧が供給される期間に、時間経過とともに電圧レベルが任意に可変する
請求項７記載の半導体回路の故障検出方法。
【請求項１１】
上記入力電圧は、ランプ波形またはサイン波形または鋸波形である
請求項１０記載の半導体回路の故障検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−１０３４６１（Ｐ２００９−１０３４６１Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７２７３１（Ｐ２００７−２７２７３１）
【出願日】平成１９年１０月１９日（２００７．１０．１９）
【出願人】（３０５０２７４０１）公立大学法人首都大学東京 (385)
【出願人】（８００００００８０）タマティーエルオー株式会社 (255)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月１９日（２００７．１０．１９）
【出願人】（３０５０２７４０１）公立大学法人首都大学東京 (385)
【出願人】（８００００００８０）タマティーエルオー株式会社 (255)
【Ｆターム（参考）】
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