半導体回路設計方法、マスクデータ変換方法、及び半導体マスクデータ作成方法
【課題】本発明の課題は、タイミング検証結果と関連付けてＯＰＣ精度を変更することを目的とする。
【解決手段】本発明の課題は、半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することにより達成される。
【解決手段】本発明の課題は、半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することにより達成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング検証結果と関連付けてＯＰＣ精度を変更する半導体回路設計方法、マスクデータ変換方法、及び半導体マスクデータ作成方法に関する。
【背景技術】
【０００２】
近年の半導体プロセスの微細化に伴い、マスクデータ作成段階でレイアウトパターンを補正するＯＰＣ（Optical Proximity Correction）処理の効率化及び高精度化がなされている。
【０００３】
例えば、半導体回路の回路パターン形成工程において使用するマスクパターンに対して、補正対象となるパターンに露光プロセスをモデル化したモデルベースＯＰＣを行うと共に、モデルベースＯＰＣによる補正量が十分でない領域に対して更に補正ルールに基づくルールベースＯＰＣを行うことが提案されている（特許文献１参照）。
【０００４】
また、リソグラフィーシミュレータを用いて、マスクパターンの形成領域のうちＯＰＣを必要とする領域を抽出してＯＰＣを施すことが提案されている（特許文献２参照）。
【０００５】
更に、リソグラフィールールによって抽出された危険箇所を、ＯＰＣ不良ルールを用いて、ＯＰＣ不良危険箇所と解析対象危険箇所とに分類し、解析対象危険箇所についてだけ転写イメージを得る詳細なシミュレーションを実行することが提案されている（特許文献３参照）。
【特許文献１】特開２００４−３０２２６３号公報
【特許文献２】特開２００５−４９４０３号公報
【特許文献３】特開２００５−１５６６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
光学シミュレーション（ＯＰＣ処理工程）では、一般に、ＳＲＡＭのように繰り返し多量に回路部品が搭載される厳しいパターンに対してはモデルベースＯＰＣが適用され、ロジック回路のパターンに対してはルールベースＯＰＣが適用され、上述したような技術によってＯＰＣ処理の効率化及び高精度化がなされている。
【０００７】
しかしながら、上記従来技術が適用される光学シミュレーションは、露光時の光学的影響をレイアウトパターンから判断して補正パターンを付加する技術であり、近年の半導体の高性能化の要求による高精度を満たすためにはＯＰＣルールが複雑化し、結果としてＯＰＣ処理工数が増大される状況において、チップ全体を検証可能なほど単純な処理ではないと言った問題がある。
【０００８】
よって、本発明の目的は、タイミング検証結果と関連付けてＯＰＣ精度を変更する半導体回路設計方法、マスクデータ変換方法、及び半導体マスクデータ作成方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体回路設計方法は、半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする。
【００１０】
また、本発明に係るマスクデータ変換方法は、レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とする。
【００１１】
更に、本発明に係る半導体マスクデータ作成方法は、半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする。
【発明の効果】
【００１２】
本願発明は、タイミング検証において、高精度モデルによる厳しい制限でスペックを満足したセルに対して、ＯＰＣ精度を不要とするセルを抽出しておくことによって、要求されるスペックを満足しつつ、ＯＰＣ処理を効率的に行うことができ、ＯＰＣの処理時間を改善することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
本発明に係る半導体マスクデータ作成方法では、発明者が着目した光近接効果補正処理（ＯＰＣ処理）におけるＯＰＣ精度に対するＯＰＣ処理時間（ＯＰＣ−ＴＡＴ（Turn Around Time））及びトランジスタのバラツキの関係に基づいて、ＯＰＣ処理前にＯＰＣ精度を予め落としたレイアウトデータを用意し、効率的にＯＰＣを実行する。
【００１５】
図１は、ＯＰＣ精度に対する関係を示す図である。図１において、ＯＰＣ精度が上がれば、トランジスタのバラツキが小さく、ＯＰＣ処理時間（ＯＰＣ−ＴＡＴ）が増大する。逆に、ＯＰＣ精度を落とせば、ＯＰＣ処理時間（ＯＰＣ−ＴＡＴ）が短くなるが、トランジスタのバラツキは大きくなる。
【００１６】
言い換えると、トランジスタのバラツキ量を規定すればＯＰＣ精度が決まるため、タイミング検証（ＳＴＡ：Static Timing Analysis）のコーナー条件を緩和して通れば、そのバラツキ量に相当するＯＰＣ精度まで落として処理して問題ないことになる。
【００１７】
このような着眼点に基づく本発明に係るＬＳＩ設計処理について図２で説明する。図２は、ＯＰＣ精度を落とす判断を含むＬＳＩ設計処理を説明するためのフローチャート図である。
【００１８】
図２に示すＬＳＩ設計処理では、ＬＳＩを構成するセル間の接続を示すネット情報及びセル配置に係るレイアウトデータを用いて、セルの配置配線及び論理最適化を行い（ステップＳ１）、高精度モデルを用いてセル毎のタイミング検証（ＳＴＡ）を実行する（ステップＳ２）。タイミング検証結果がスペックを満足するか否かを判断し（ステップＳ３）、スペックを満足しない場合には、ステップＳ１から再処理を行い、満足する場合には、ステップＳ４へと進む。これらステップＳ１からＳ３までは、標準的な設計処理のフローであり、必要に応じてネット情報及びレイアウトデータは更新される。
【００１９】
次に、レイアウトデータを参照して配線されたセル間のパス毎の遅延余裕度を算出して（ステップＳ４）、算出した遅延余裕度がＯＰＣ精度を落とせる範囲内であるか否かを判断する（ステップＳ５）。つまり、セルのタイプ毎にＯＰＣ精度を落とせる範囲が予め設定されたテーブルを参照して、配置配線された各パスの遅延余裕度がＯＰＣ精度を落とせる範囲内であるか否かを判断する。ＯＰＣ精度を落とせる範囲とは、トランジスタのバラツキを緩和した場合の遅延時間変動率の程度を示す。バラツキが大きいほど遅延時間が長くなるため、許容範囲の遅延時間を示すことになる。
【００２０】
ＯＰＣ精度を落とせる範囲内でない場合、高精度モデルの基準のままとして、このＬＳＩ設計処理を終了する。一方、ＯＰＣ精度を落とせる範囲内である場合、該当するセルに関するネット情報とインスタンスセル情報とを抽出して、ＯＰＣ精度を不要とするセルに関するＯＰＣ精度不要情報としてインスタンスセルＤＢ１ａに出力して（ステップＳ６）、このＬＳＩ設計処理を終了する。ＯＰＣ精度不要情報は、セルを識別するためのセル識別情報とセルの配置に係る配置情報とを含む。
【００２１】
上述ステップＳ４及びＳ５について図３を用いて説明する。図３は、図２のステップＳ４及びＳ５を説明するための回路構成例を示す図である。図３に示す回路構成では、ＦＦ（フリップフロップ）３ａがクロックＣＬＫに同期しつつ、端子Ｄから信号を入力して端子Ｑからロジック回路３ｃへ出力し、ロジック回路３ｃは、所定処理後に信号をＦＦ３ｂの端子Ｄへ出力する。
【００２２】
標準的なタイミング検証（ステップＳ３）では、ＦＦ３ｂの端子Ｄに対して期待値と計算遅延値の差が計算され、スラック値として出力される。本発明では、更に、ステップＳ４にて、ステップＳ３で算出された計算遅延値を所定の遅延期待値で除算した値を遅延余裕度とし（遅延余裕度＝計算遅延値／遅延期待値）、ステップＳ５にて、上述したＯＰＣ精度を落とせる範囲内でるか否かが判断される。このようにして、ＯＰＣ精度を落とすことが可能であるかを、ＯＰＣ処理の前段階のＬＳＩ設計処理で判断することができる。
【００２３】
次に、ＬＳＩ設計処理にて生成されたＯＰＣ精度不要情報を格納したインスタンスセルＤＢ１ａを用いたＯＰＣ処理について図４及び図５説明する。
【００２４】
図４は、ＯＰＣ精度不要情報を用いたＯＰＣ処理の一例を示す図である。図４に示すＯＰＣ処理では、例えばＧＤＳＩＩフォーマットによって入図されたレイアウトデータ４ａと、インスタンスセルＤＢ１ａとを読み込んで、ＯＰＣは階層処理であることから、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層に処理が至ったときに、精度不要のＯＰＣルール６ａを適用し、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層以外について所定高精度によるＯＰＣルールを適用する（ステップＳ６）。
【００２５】
そして、その結果を、例えばＭＥＢＥＳフォーマットに変換してＥＢ（Electron Beam）データ４ｂを出力する。
【００２６】
次に、図２のステップＳ６で生成されたインスタンスセルＤＢ１ａから予めＥＢデータを作成しておくことも考えられる。精度不要のＯＰＣルールを不要とするため、ＯＰＣ処理での負荷を軽減させることができる。
【００２７】
図５は、精度不要のセルに係るＥＢデータを用いたＯＰＣ処理のその他の例を示す図である。図５に示すＯＰＣ処理では、例えばＧＤＳＩＩフォーマットによって入図されたレイアウトデータ４ａと、インスタンスセルＤＢ１ａとを読み込んで、ＯＰＣは階層処理であることから、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層に処理が至った場合、その階層に対して処理を行なわず、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層以外について所定高精度によるＯＰＣルールを適用してＯＰＣ処理を実行して、その結果をＭＥＢＥＳフォーマットに変換してＥＢデータを出力する（ステップＳ７）。
【００２８】
そして、マスク露光配置時には、ステップＳ７で出力されたＥＢデータと、予め準備されたＭＥＢＥＳフォーマットのＯＰＣ精度不要によるＥＢデータ５ｂとを参照することによってセルを配置して、全階層のＥＢデータ５ｃを出力する（ステップＳ８）。ＯＰＣ精度不要によるＥＢデータ５ｂには、セルを識別するセル識別情報毎に例えばＭＥＢＥＳフォーマットによるＥＢデータの値が格納されている。
【００２９】
上述された図２のＬＳＩ設計処理、図４及び図５のＯＰＣ処理は、少なくともＣＰＵ（中央処理装置）と、主記憶装置と、補助記憶装置とを備えたコンピュータ装置がコンピュータプログラムを読み取って実行することによって実現される。インスタンスセルＤＢ１ａ、ＥＢデータ４ｂ、レアウトデータ５ａ、ＯＰＣ精度不要によるＥＢデータ５ｂ、全ＥＢデータ５ｃは、コンピュータ装置の主記憶装置、補助記憶装置などのハードウェア資源に格納され、必要に応じてＣＰＵによって読み出され処理が施される。
【００３０】
コンピュータ装置が外部記憶装置とのインタフェースを備えることによって、上述した本発明に係るＬＳＩ設計処理及びＯＰＣ処理を実行するためのコンピュータプログラムが記憶されたＣＤ−ＲＯＭ、メモリスティック、ＳＤカードなどの記憶媒体から装置内の補助記憶装置へとロードしてもよい。
【００３１】
また、本発明に係るＬＳＩ設計処理及びＯＰＣ処理毎に別のコンピュータ装置で実行するようにしても良い。
【００３２】
本発明によれば、タイミング検証において、高精度モデルによる厳しい制限でスペックを満足したセルに対して、ＯＰＣ精度を不要とするセルを抽出しておくことによって、要求されるスペックを満足しつつ、ＯＰＣ処理を効率的に行ってマスクデータを作成することができる。また、ＯＰＣの処理時間（ＯＰＣ−ＴＡＴ）を改善することができる。
【００３３】
本発明において、セルのタイプや遅延余裕度の程度に応じて複数のインスタンスセルＤＢ１ａ、ＯＰＣルール６ａ、ＥＢデータ５ｂを備えるようにしてもよい。
【００３４】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、
レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする半導体回路設計方法。
（付記２）
前記高精度不要情報生成手順は、前記高精度不要情報から露光強度を示すマスクデータへ変換することを特徴とする付記１記載の半導体回路設計方法。
（付記３）
レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、
セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とするマスクデータ変換方法。
（付記４）
前記光近接効果補正手順は、前記高精度不要情報に相当するレイアウトデータに対して高精度不要ＯＰＣルールを適用することを特徴とする付記３記載のマスクデータ変換方法。
（付記５）
前記コンピュータが、
前記光近接効果補正手順によって変換された前記マスクデータと、前記高精度の光近接効果補正が不要であるセルに対して予め準備された露光強度を示す部分マスクデータとを用いてマスク露光配置を行うマスク露光配置手順を更に実行することを特徴とする付記３記載のマスクデータ変換方法。
（付記６）
前記光近接効果補正手順は、前記高精度不要情報に相当するレイアウトデータに対して光近接効果補正を実行しないことを特徴とする付記５記載のマスクデータ変換方法。
（付記７）
半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、
レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、
前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする半導体マスクデータ作成方法。
【００３５】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００３６】
【図１】ＯＰＣ精度に対する関係を示す図である。
【図２】ＯＰＣ精度を落とす判断を含むＬＳＩ設計処理を説明するためのフローチャート図である。
【図３】図２のステップＳ４及びＳ５を説明するための回路構成例を示す図である。
【図４】ＯＰＣ精度不要情報を用いたＯＰＣ処理の一例を示す図である。
【図５】精度不要のセルに係るＥＢデータを用いたＯＰＣ処理のその他の例を示す図である。
【符号の説明】
【００３７】
１ａ インスタンスセルＤＢ
３ａ ＦＦ（フリップフロップ）
３ｂ ＦＦ（フリップフロップ）
３ｃ ロジック回路
４ａ レイアウトデータ
４ｂ ＥＢデータ
５ａ レイアウトデータ
５ｂ ＯＰＣ精度不要によるＥＢデータ
５ｃ 全ＥＢデータ
６ａ 精度不要ＯＰＣルール
【技術分野】
【０００１】
本発明は、タイミング検証結果と関連付けてＯＰＣ精度を変更する半導体回路設計方法、マスクデータ変換方法、及び半導体マスクデータ作成方法に関する。
【背景技術】
【０００２】
近年の半導体プロセスの微細化に伴い、マスクデータ作成段階でレイアウトパターンを補正するＯＰＣ（Optical Proximity Correction）処理の効率化及び高精度化がなされている。
【０００３】
例えば、半導体回路の回路パターン形成工程において使用するマスクパターンに対して、補正対象となるパターンに露光プロセスをモデル化したモデルベースＯＰＣを行うと共に、モデルベースＯＰＣによる補正量が十分でない領域に対して更に補正ルールに基づくルールベースＯＰＣを行うことが提案されている（特許文献１参照）。
【０００４】
また、リソグラフィーシミュレータを用いて、マスクパターンの形成領域のうちＯＰＣを必要とする領域を抽出してＯＰＣを施すことが提案されている（特許文献２参照）。
【０００５】
更に、リソグラフィールールによって抽出された危険箇所を、ＯＰＣ不良ルールを用いて、ＯＰＣ不良危険箇所と解析対象危険箇所とに分類し、解析対象危険箇所についてだけ転写イメージを得る詳細なシミュレーションを実行することが提案されている（特許文献３参照）。
【特許文献１】特開２００４−３０２２６３号公報
【特許文献２】特開２００５−４９４０３号公報
【特許文献３】特開２００５−１５６６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
光学シミュレーション（ＯＰＣ処理工程）では、一般に、ＳＲＡＭのように繰り返し多量に回路部品が搭載される厳しいパターンに対してはモデルベースＯＰＣが適用され、ロジック回路のパターンに対してはルールベースＯＰＣが適用され、上述したような技術によってＯＰＣ処理の効率化及び高精度化がなされている。
【０００７】
しかしながら、上記従来技術が適用される光学シミュレーションは、露光時の光学的影響をレイアウトパターンから判断して補正パターンを付加する技術であり、近年の半導体の高性能化の要求による高精度を満たすためにはＯＰＣルールが複雑化し、結果としてＯＰＣ処理工数が増大される状況において、チップ全体を検証可能なほど単純な処理ではないと言った問題がある。
【０００８】
よって、本発明の目的は、タイミング検証結果と関連付けてＯＰＣ精度を変更する半導体回路設計方法、マスクデータ変換方法、及び半導体マスクデータ作成方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体回路設計方法は、半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする。
【００１０】
また、本発明に係るマスクデータ変換方法は、レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とする。
【００１１】
更に、本発明に係る半導体マスクデータ作成方法は、半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする。
【発明の効果】
【００１２】
本願発明は、タイミング検証において、高精度モデルによる厳しい制限でスペックを満足したセルに対して、ＯＰＣ精度を不要とするセルを抽出しておくことによって、要求されるスペックを満足しつつ、ＯＰＣ処理を効率的に行うことができ、ＯＰＣの処理時間を改善することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
本発明に係る半導体マスクデータ作成方法では、発明者が着目した光近接効果補正処理（ＯＰＣ処理）におけるＯＰＣ精度に対するＯＰＣ処理時間（ＯＰＣ−ＴＡＴ（Turn Around Time））及びトランジスタのバラツキの関係に基づいて、ＯＰＣ処理前にＯＰＣ精度を予め落としたレイアウトデータを用意し、効率的にＯＰＣを実行する。
【００１５】
図１は、ＯＰＣ精度に対する関係を示す図である。図１において、ＯＰＣ精度が上がれば、トランジスタのバラツキが小さく、ＯＰＣ処理時間（ＯＰＣ−ＴＡＴ）が増大する。逆に、ＯＰＣ精度を落とせば、ＯＰＣ処理時間（ＯＰＣ−ＴＡＴ）が短くなるが、トランジスタのバラツキは大きくなる。
【００１６】
言い換えると、トランジスタのバラツキ量を規定すればＯＰＣ精度が決まるため、タイミング検証（ＳＴＡ：Static Timing Analysis）のコーナー条件を緩和して通れば、そのバラツキ量に相当するＯＰＣ精度まで落として処理して問題ないことになる。
【００１７】
このような着眼点に基づく本発明に係るＬＳＩ設計処理について図２で説明する。図２は、ＯＰＣ精度を落とす判断を含むＬＳＩ設計処理を説明するためのフローチャート図である。
【００１８】
図２に示すＬＳＩ設計処理では、ＬＳＩを構成するセル間の接続を示すネット情報及びセル配置に係るレイアウトデータを用いて、セルの配置配線及び論理最適化を行い（ステップＳ１）、高精度モデルを用いてセル毎のタイミング検証（ＳＴＡ）を実行する（ステップＳ２）。タイミング検証結果がスペックを満足するか否かを判断し（ステップＳ３）、スペックを満足しない場合には、ステップＳ１から再処理を行い、満足する場合には、ステップＳ４へと進む。これらステップＳ１からＳ３までは、標準的な設計処理のフローであり、必要に応じてネット情報及びレイアウトデータは更新される。
【００１９】
次に、レイアウトデータを参照して配線されたセル間のパス毎の遅延余裕度を算出して（ステップＳ４）、算出した遅延余裕度がＯＰＣ精度を落とせる範囲内であるか否かを判断する（ステップＳ５）。つまり、セルのタイプ毎にＯＰＣ精度を落とせる範囲が予め設定されたテーブルを参照して、配置配線された各パスの遅延余裕度がＯＰＣ精度を落とせる範囲内であるか否かを判断する。ＯＰＣ精度を落とせる範囲とは、トランジスタのバラツキを緩和した場合の遅延時間変動率の程度を示す。バラツキが大きいほど遅延時間が長くなるため、許容範囲の遅延時間を示すことになる。
【００２０】
ＯＰＣ精度を落とせる範囲内でない場合、高精度モデルの基準のままとして、このＬＳＩ設計処理を終了する。一方、ＯＰＣ精度を落とせる範囲内である場合、該当するセルに関するネット情報とインスタンスセル情報とを抽出して、ＯＰＣ精度を不要とするセルに関するＯＰＣ精度不要情報としてインスタンスセルＤＢ１ａに出力して（ステップＳ６）、このＬＳＩ設計処理を終了する。ＯＰＣ精度不要情報は、セルを識別するためのセル識別情報とセルの配置に係る配置情報とを含む。
【００２１】
上述ステップＳ４及びＳ５について図３を用いて説明する。図３は、図２のステップＳ４及びＳ５を説明するための回路構成例を示す図である。図３に示す回路構成では、ＦＦ（フリップフロップ）３ａがクロックＣＬＫに同期しつつ、端子Ｄから信号を入力して端子Ｑからロジック回路３ｃへ出力し、ロジック回路３ｃは、所定処理後に信号をＦＦ３ｂの端子Ｄへ出力する。
【００２２】
標準的なタイミング検証（ステップＳ３）では、ＦＦ３ｂの端子Ｄに対して期待値と計算遅延値の差が計算され、スラック値として出力される。本発明では、更に、ステップＳ４にて、ステップＳ３で算出された計算遅延値を所定の遅延期待値で除算した値を遅延余裕度とし（遅延余裕度＝計算遅延値／遅延期待値）、ステップＳ５にて、上述したＯＰＣ精度を落とせる範囲内でるか否かが判断される。このようにして、ＯＰＣ精度を落とすことが可能であるかを、ＯＰＣ処理の前段階のＬＳＩ設計処理で判断することができる。
【００２３】
次に、ＬＳＩ設計処理にて生成されたＯＰＣ精度不要情報を格納したインスタンスセルＤＢ１ａを用いたＯＰＣ処理について図４及び図５説明する。
【００２４】
図４は、ＯＰＣ精度不要情報を用いたＯＰＣ処理の一例を示す図である。図４に示すＯＰＣ処理では、例えばＧＤＳＩＩフォーマットによって入図されたレイアウトデータ４ａと、インスタンスセルＤＢ１ａとを読み込んで、ＯＰＣは階層処理であることから、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層に処理が至ったときに、精度不要のＯＰＣルール６ａを適用し、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層以外について所定高精度によるＯＰＣルールを適用する（ステップＳ６）。
【００２５】
そして、その結果を、例えばＭＥＢＥＳフォーマットに変換してＥＢ（Electron Beam）データ４ｂを出力する。
【００２６】
次に、図２のステップＳ６で生成されたインスタンスセルＤＢ１ａから予めＥＢデータを作成しておくことも考えられる。精度不要のＯＰＣルールを不要とするため、ＯＰＣ処理での負荷を軽減させることができる。
【００２７】
図５は、精度不要のセルに係るＥＢデータを用いたＯＰＣ処理のその他の例を示す図である。図５に示すＯＰＣ処理では、例えばＧＤＳＩＩフォーマットによって入図されたレイアウトデータ４ａと、インスタンスセルＤＢ１ａとを読み込んで、ＯＰＣは階層処理であることから、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層に処理が至った場合、その階層に対して処理を行なわず、レイアウトデータ４ａのうちインスタンスセルＤＢ１ａに格納されているＯＰＣ精度不要情報の階層以外について所定高精度によるＯＰＣルールを適用してＯＰＣ処理を実行して、その結果をＭＥＢＥＳフォーマットに変換してＥＢデータを出力する（ステップＳ７）。
【００２８】
そして、マスク露光配置時には、ステップＳ７で出力されたＥＢデータと、予め準備されたＭＥＢＥＳフォーマットのＯＰＣ精度不要によるＥＢデータ５ｂとを参照することによってセルを配置して、全階層のＥＢデータ５ｃを出力する（ステップＳ８）。ＯＰＣ精度不要によるＥＢデータ５ｂには、セルを識別するセル識別情報毎に例えばＭＥＢＥＳフォーマットによるＥＢデータの値が格納されている。
【００２９】
上述された図２のＬＳＩ設計処理、図４及び図５のＯＰＣ処理は、少なくともＣＰＵ（中央処理装置）と、主記憶装置と、補助記憶装置とを備えたコンピュータ装置がコンピュータプログラムを読み取って実行することによって実現される。インスタンスセルＤＢ１ａ、ＥＢデータ４ｂ、レアウトデータ５ａ、ＯＰＣ精度不要によるＥＢデータ５ｂ、全ＥＢデータ５ｃは、コンピュータ装置の主記憶装置、補助記憶装置などのハードウェア資源に格納され、必要に応じてＣＰＵによって読み出され処理が施される。
【００３０】
コンピュータ装置が外部記憶装置とのインタフェースを備えることによって、上述した本発明に係るＬＳＩ設計処理及びＯＰＣ処理を実行するためのコンピュータプログラムが記憶されたＣＤ−ＲＯＭ、メモリスティック、ＳＤカードなどの記憶媒体から装置内の補助記憶装置へとロードしてもよい。
【００３１】
また、本発明に係るＬＳＩ設計処理及びＯＰＣ処理毎に別のコンピュータ装置で実行するようにしても良い。
【００３２】
本発明によれば、タイミング検証において、高精度モデルによる厳しい制限でスペックを満足したセルに対して、ＯＰＣ精度を不要とするセルを抽出しておくことによって、要求されるスペックを満足しつつ、ＯＰＣ処理を効率的に行ってマスクデータを作成することができる。また、ＯＰＣの処理時間（ＯＰＣ−ＴＡＴ）を改善することができる。
【００３３】
本発明において、セルのタイプや遅延余裕度の程度に応じて複数のインスタンスセルＤＢ１ａ、ＯＰＣルール６ａ、ＥＢデータ５ｂを備えるようにしてもよい。
【００３４】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、
レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする半導体回路設計方法。
（付記２）
前記高精度不要情報生成手順は、前記高精度不要情報から露光強度を示すマスクデータへ変換することを特徴とする付記１記載の半導体回路設計方法。
（付記３）
レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、
セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とするマスクデータ変換方法。
（付記４）
前記光近接効果補正手順は、前記高精度不要情報に相当するレイアウトデータに対して高精度不要ＯＰＣルールを適用することを特徴とする付記３記載のマスクデータ変換方法。
（付記５）
前記コンピュータが、
前記光近接効果補正手順によって変換された前記マスクデータと、前記高精度の光近接効果補正が不要であるセルに対して予め準備された露光強度を示す部分マスクデータとを用いてマスク露光配置を行うマスク露光配置手順を更に実行することを特徴とする付記３記載のマスクデータ変換方法。
（付記６）
前記光近接効果補正手順は、前記高精度不要情報に相当するレイアウトデータに対して光近接効果補正を実行しないことを特徴とする付記５記載のマスクデータ変換方法。
（付記７）
半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、
レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、
前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする半導体マスクデータ作成方法。
【００３５】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００３６】
【図１】ＯＰＣ精度に対する関係を示す図である。
【図２】ＯＰＣ精度を落とす判断を含むＬＳＩ設計処理を説明するためのフローチャート図である。
【図３】図２のステップＳ４及びＳ５を説明するための回路構成例を示す図である。
【図４】ＯＰＣ精度不要情報を用いたＯＰＣ処理の一例を示す図である。
【図５】精度不要のセルに係るＥＢデータを用いたＯＰＣ処理のその他の例を示す図である。
【符号の説明】
【００３７】
１ａ インスタンスセルＤＢ
３ａ ＦＦ（フリップフロップ）
３ｂ ＦＦ（フリップフロップ）
３ｃ ロジック回路
４ａ レイアウトデータ
４ｂ ＥＢデータ
５ａ レイアウトデータ
５ｂ ＯＰＣ精度不要によるＥＢデータ
５ｃ 全ＥＢデータ
６ａ 精度不要ＯＰＣルール
【特許請求の範囲】
【請求項１】
半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、
レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする半導体回路設計方法。
【請求項２】
前記高精度不要情報生成手順は、前記高精度不要情報から露光強度を示すマスクデータへ変換することを特徴とする請求項１記載の半導体回路設計方法。
【請求項３】
レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、
セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とするマスクデータ変換方法。
【請求項４】
前記コンピュータが、
前記光近接効果補正手順によって変換された前記マスクデータと、前記高精度の光近接効果補正が不要であるセルに対して予め準備された露光強度を示す部分マスクデータとを用いてマスク露光配置を行うマスク露光配置手順を更に実行することを特徴とする請求項３記載のマスクデータ変換方法。
【請求項５】
半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、
レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、
前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする半導体マスクデータ作成方法。
【請求項１】
半導体回路設計をシミュレーションする半導体回路設計方法であって、コンピュータが、
レイアウトデータを参照してパス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該当するセル毎に高精度の光近接効果補正が不要であることを示す高精度不要情報を生成する高精度不要情報生成手順とを実行することを特徴とする半導体回路設計方法。
【請求項２】
前記高精度不要情報生成手順は、前記高精度不要情報から露光強度を示すマスクデータへ変換することを特徴とする請求項１記載の半導体回路設計方法。
【請求項３】
レイアウトデータを用いて露光強度を示すマスクデータへ変換するマスクデータ変換方法であって、コンピュータが、
セル毎に光近接効果補正の精度を低くすることを示す１つ以上の高精度不要情報に相当するレイアウトデータに対して低い精度で光近接効果補正を実行し、該レイアウトデータから露光強度を示すマスクデータへと変換する光近接効果補正手順を実行することを特徴とするマスクデータ変換方法。
【請求項４】
前記コンピュータが、
前記光近接効果補正手順によって変換された前記マスクデータと、前記高精度の光近接効果補正が不要であるセルに対して予め準備された露光強度を示す部分マスクデータとを用いてマスク露光配置を行うマスク露光配置手順を更に実行することを特徴とする請求項３記載のマスクデータ変換方法。
【請求項５】
半導体設計処理による処理結果を用いて光近接効果補正を実行してマスクデータを作成する半導体マスクデータ作成方法であって、
レイアウトデータを用いてセル毎のタイミング検証を行うタイミング検証手順と、
前記タイミング検証手順によって計算された計算遅延値が所定基準を満たす場合に、パス毎に遅延余裕度を算出する遅延余裕度算出手順と、
前記遅延余裕度算出手順が算出した遅延余裕度が光近接効果補正の精度を落とせる範囲内である場合に、該精度を落として光近接効果補正を行う光近接効果補正手順とを有することを特徴とする半導体マスクデータ作成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−３０４６０９（Ｐ２００８−３０４６０９Ａ）
【公開日】平成２０年１２月１８日（２００８．１２．１８）
【国際特許分類】
【出願番号】特願２００７−１５０３０６（Ｐ２００７−１５０３０６）
【出願日】平成１９年６月６日（２００７．６．６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１２月１８日（２００８．１２．１８）
【国際特許分類】
【出願日】平成１９年６月６日（２００７．６．６）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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