半導体装置及びその製造方法
【課題】半導体装置における信頼性の向上を図る。
【解決手段】下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージが積層されて成るＰＯＰ型半導体装置において、第１半導体パッケージ７の第１配線基板２の複数の主面側ランド２ｅを、主面２ａの中央部に位置するチップ搭載領域を境にその両側に振り分けて配置しているため、スルーモールド方式を採用することができる。これにより、下段側の第１半導体パッケージ７の第１配線基板２の主面２ａ上に形成された第１封止体４が、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されるため、下段側の第１配線基板２の反りに対する強度を高めることができ、前記ＰＯＰ型半導体装置の信頼性の向上を図れる。
【解決手段】下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージが積層されて成るＰＯＰ型半導体装置において、第１半導体パッケージ７の第１配線基板２の複数の主面側ランド２ｅを、主面２ａの中央部に位置するチップ搭載領域を境にその両側に振り分けて配置しているため、スルーモールド方式を採用することができる。これにより、下段側の第１半導体パッケージ７の第１配線基板２の主面２ａ上に形成された第１封止体４が、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されるため、下段側の第１配線基板２の反りに対する強度を高めることができ、前記ＰＯＰ型半導体装置の信頼性の向上を図れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、半導体パッケージを多段に積層した構造の半導体装置の信頼性向上に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、メモリ系の半導体チップと、この半導体チップを制御するコントローラ系の半導体チップを１つの半導体装置に混載し、１つのシステムを構築するＳＩＰ（System In Package）型の半導体装置が開発されている。
【０００３】
そして、この半導体装置に内蔵するメモリ系の半導体装置の容量を製品の用途に合わせて変更できる、特許文献１に示すようなＰＯＰ（Package On Package）型の構成が有効とされている（例えば、特許文献１参照）。
【特許文献１】特開２００７−１２３４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献１に示すようなＰＯＰ型の半導体装置の場合、上段の配線基板と下段の配線基板を電気的に接続するボール電極（バンプ電極）は、下段の配線基板に搭載された半導体チップの周囲に配置される。そのため、下段の配線基板上に搭載された半導体チップを保護するための封止体が、樹脂を充填（供給）するためのゲート部を半導体チップの上部に設けたトップゲート方式により形成される。
【０００５】
このような半導体装置について本願発明者が検討した結果、以下の問題を発見した。
【０００６】
まず、配線基板の主面において、封止体が中央部のみに形成され、この封止体の周囲において、上段の配線基板は複数のバンプ電極を介して下段の配線基板と電気的に接続される。すなわち、下段の配線基板の周縁部まで、封止体が形成されていない。また、下段の配線基板、下段の半導体チップ、上段の配線基板、及び上段の半導体チップのそれぞれの厚さや、サイズは、異なっている。そのため、それぞれの熱膨張係数も異なる。
【０００７】
これにより、バンプ電極を溶融して接合するための熱処理工程において、上段の配線基板と下段の配線基板（特に、下段の配線基板の周縁部）のそれぞれに反りが発生し、バンプ電極の接合部において、未接続が生じるという問題を見出した。
【０００８】
また、トップゲート方式の場合、ゲート部から供給された樹脂は、配線基板の主面上において収束させる。
【０００９】
そのため、金型に形成されたキャビティ内に残存する空気を、封止体を形成する領域の外側に排出することが困難となり、形成される封止体の内部に空気が残りやすいという問題を見出した。
【００１０】
本発明の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、第１配線基板の第１基板主面の平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、第１封止体は、第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって形成されており、複数の第１基板主面側ランドは、前記第１封止体と前記配線基板の前記第１辺との間に配置されているものである。
【００１４】
また、本発明は、第１配線基板の第１基板主面の平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、複数の第１基板主面側ランドは、樹脂が供給される領域と前記配線基板の前記第１辺との間に配置されており、前記樹脂で封止する工程では、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって前記樹脂を供給し、封止体を形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
下段の配線基板の主面に形成される複数のランドを、配線基板の中央部に位置するチップ搭載領域を境に、その両側に振り分けて配置しているため、スルーモールド方式を採用することができ、その結果、下段の配線基板上の封止体を基板の一方の端部から他方の端部にまで亘って形成することができる。これにより、配線基板の反りに対する強度を高めることができ、半導体装置の信頼性の向上を図ることができる。
【００１７】
スルーモールド方式を採用することができるため、キャビティ内に残留する空気を、封止体を形成する領域の外側に排出することができる。これにより、封止体の内部にボイドが形成されることを低減でき、半導体装置の信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の裏面側の構造の一例を示す底面図、図３は図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４は図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図５は図３のＡ部の構造の一例を示す拡大部分断面図である。また、図６は図１に示す半導体装置の第１半導体パッケージの構造の一例を示す平面図、図７は図６に示す第１半導体パッケージの構造を封止体を透過して示す平面図、図８は図６に示す第１半導体パッケージの裏面側の構造を示す底面図、図９は図１に示す半導体装置の第２半導体パッケージの構造の一例を封止体を透過して示す平面図、図１０は図９に示す第２半導体パッケージの裏面側の構造を示す底面図である。さらに、図１１は図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【００２３】
図１〜図５に示す本実施の形態１の半導体装置は、半導体パッケージを多段に積層した構造のＰＯＰ（Package On Package）型半導体装置８であり、本実施の形態１では、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【００２４】
本実施の形態１のＰＯＰ型半導体装置８では、下段側の第１半導体パッケージ７に制御系の第１半導体チップが搭載されており、一方、上段側の第２半導体パッケージ１７にはメモリ系の第２半導体チップが搭載されており、このメモリ系の第２半導体チップは、制御系の第１半導体チップによって制御される。したがって、ＰＯＰ型半導体装置８は、ＳＩＰ型の半導体装置でもある。
【００２５】
ＰＯＰ型半導体装置８を、下段側の第１半導体パッケージ７と、上段側の第２半導体パッケージ１７とに分けて説明する。
【００２６】
まず、下段側の第１半導体パッケージ７の構成について説明すると、制御系の第１半導体チップであるコントローラチップ１と、コントローラチップ１が搭載された第１配線基板２と、コントローラチップ１と第１配線基板２とを電気的に接続する第１導電性部材である複数のワイヤ３と、コントローラチップ１と複数のワイヤ３を樹脂によって封止する第１封止体４と、第１配線基板２の裏面２ｂに設けられた複数の半田ボール５とから成る。
【００２７】
第１配線基板２は、図５及び図７に示すように、複数の第１ボンディングリード２ｃが形成された第１チップ搭載領域２ｄを有する主面（第１基板主面）２ａと、複数の第１ボンディングリード２ｃのそれぞれと電気的に接続され、かつ前記主面２ａにおいて第１チップ搭載領域２ｄの周囲に配置された複数の主面側ランド（第１基板主面側ランド）２ｅを有している。さらに、主面２ａとは反対側に位置する裏面（第１基板裏面）２ｂと、複数の第１ボンディングリード２ｃのそれぞれと電気的に接続され、かつ前記裏面２ｂに配置された複数の裏面側ランド（第１基板裏面側ランド）２ｆを有している。
【００２８】
また、第１配線基板２は、図５に示すようにコア材２ｇと、その表裏両面に形成された配線部２ｉと、表裏両面の配線部２ｉを電気的に接続するスルーホール配線２ｊと、各配線部２ｉを覆う絶縁膜であるソルダレジスト膜２ｈとを有している。これにより、主面側ランド２ｅと第１ボンディングリード２ｃ及び裏面側ランド２ｆが、配線部２ｉとスルーホール配線２ｊを介して電気的に接続されている。ソルダレジスト膜２ｈは、各配線部２ｉは覆っているが、主面側ランド２ｅ、第１ボンディングリード２ｃ及び裏面側ランド２ｆにおいては、それぞれの電極の周縁部のみを覆っており、中央部は開口している。これにより、主面側ランド２ｅ、第１ボンディングリード２ｃ及び裏面側ランド２ｆの各電極は電気的接続が行えるようになっている。
【００２９】
なお、複数の裏面側ランド２ｆは、図２〜図４の半田ボール５の配列に示すように、第１配線基板２の裏面２ｂの外周部に２列に並んでペリフェラル配置で設けられている。
【００３０】
また、第１半導体パッケージ７に搭載された第１半導体チップである制御系のコントローラチップ１は、図７に示すように第１配線基板２の第１チップ搭載領域２ｄに搭載され、制御回路を有しており、さらに図５に示すように主面（第１チップ主面）１ａ、主面１ａに形成された複数の第１パッド（第１電極パッド）１ｃ、及び主面１ａとは反対側に位置する裏面（第１チップ裏面）１ｂを有している。
【００３１】
なお、コントローラチップ１の主面１ａの複数の第１パッド１ｃは、図７に示すように、主面１ａの４辺の周縁部に沿って並んで設けられている。コントローラチップ１は、図５に示すように、第１配線基板２の主面２ａにペースト材やフィルム状接着材等のダイボンド材６によって固着されている。
【００３２】
また、コントローラチップ１の複数の第１パッド１ｃと第１配線基板２の複数の第１ボンディングリード２ｃとは、それぞれワイヤ（第１導電性部材）３によって電気的に接続されている。
【００３３】
さらに、図６及び図７に示すように、複数の主面側ランド２ｅのそれぞれが露出するように第１封止体４が第１配線基板２の主面２ａ上に形成されており、この第１封止体４によって、コントローラチップ１、複数のワイヤ３及び第１配線基板２の主面２ａが樹脂封止されている。
【００３４】
また、第１配線基板２の裏面２ｂの複数の裏面側ランド２ｆのそれぞれには、図５及び図８に示すように半田ボール５が接合されている。
【００３５】
次に、上段側の第２半導体パッケージ１７の構成について説明すると、メモリ系の第２半導体チップである不揮発性メモリ１１と、不揮発性メモリ１１が搭載された第２配線基板１２と、不揮発性メモリ１１と第２配線基板１２とを電気的に接続する第２導電性部材である複数のワイヤ１３と、不揮発性メモリ１１と複数のワイヤ１３を樹脂によって封止する第２封止体１４と、第２配線基板１２の裏面１２ｂに設けられた複数の半田ボール１５とから成る。
【００３６】
第２配線基板１２は、図５及び図９に示すように、複数の第２ボンディングリード１２ｃが形成された第２チップ搭載領域１２ｄを有する主面（第２基板主面）１２ａと、主面１２ａとは反対側に位置する裏面（第２基板裏面）１２ｂと、複数の第２ボンディングリード１２ｃのそれぞれと電気的に接続され、かつ前記裏面１２ｂに配置された複数の裏面側ランド（第２基板裏面側ランド）１２ｆを有している。
【００３７】
また、第２配線基板１２は、第１配線基板２と同様に、図５に示すようにコア材１２ｇと、その表裏両面に形成された配線部１２ｉと、表裏両面の配線部１２ｉを接続するスルーホール配線１２ｊと、各配線部１２ｉを覆う絶縁膜であるソルダレジスト膜１２ｈとを有している。これにより、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆが、配線部１２ｉとスルーホール配線１２ｊを介して電気的に接続されている。ソルダレジスト膜１２ｈは、第１配線基板２と同様に各配線部１２ｉは覆っているが、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆにおいては、それぞれの電極の周縁部のみを覆っており、中央部は開口している。これにより、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆの各電極は電気的接続が行えるようになっている。
【００３８】
なお、複数の裏面側ランド１２ｆは、図１０の半田ボール１５の配列や図７の第１配線基板２の主面側ランド２ｅの配列に示されるように、第２配線基板１２の裏面１２ｂにおいて対向する１組の辺に沿ってそれぞれ並んで設けられている。
【００３９】
また、第２半導体パッケージ１７に搭載された第２半導体チップであるメモリ系の不揮発性メモリ１１は、図９に示すように第２配線基板１２の第２チップ搭載領域１２ｄに搭載され、メモリ回路を有しており、さらに図５に示すように主面（第２チップ主面）１１ａ、主面１１ａに形成された複数の第２パッド（第２電極パッド）１１ｃ、及び主面１１ａとは反対側に位置する裏面（第２チップ裏面）１１ｂを有している。
【００４０】
なお、不揮発性メモリ１１の主面１１ａの複数の第２パッド１１ｃは、図９に示すように、主面１１ａの４辺のうちの１辺に沿って並んで設けられている。不揮発性メモリ１１も、コントローラチップ１と同様に、図５に示すように、第２配線基板１２の主面１２ａにペースト材やフィルム状接着材等のダイボンド材１６によって固着されている。
【００４１】
また、不揮発性メモリ１１は、コントローラチップ１によって制御される。
【００４２】
また、不揮発性メモリ１１の複数の第２パッド１１ｃと第２配線基板１２の複数の第２ボンディングリード１２ｃとは、それぞれワイヤ（第２導電性部材）１３によって電気的に接続されている。
【００４３】
さらに、図５に示すように第２封止体１４が第２配線基板１２の主面１２ａ上に形成されており、この第１封止体４によって、不揮発性メモリ１１、複数のワイヤ１３及び第２配線基板１２の主面１２ａが樹脂封止されている。
【００４４】
また、第２配線基板１２の裏面１２ｂの複数の裏面側ランド１２ｆのそれぞれには、図５及び図１０に示すように半田ボール（第２外部端子、バンプ電極）１５が接合されており、上段側の第２配線基板１２の複数の裏面側ランド（電極、ランド）１２ｆと、下段側の第１配線基板２の複数の主面側ランド（電極、ランド）２ｅとが複数の半田ボール１５によって電気的に接続されている。
【００４５】
なお、半田ボール１５は、図５に示すように、下段側の第１半導体パッケージ７の第１封止体４より高さが高くなければならないため、半田ボール５に比べて遥かに大きい。
【００４６】
本実施の形態１のＰＯＰ型半導体装置８では、その下段側の第１半導体パッケージ７における第１配線基板２の主面２ａの平面形状は、図７に示すように、一対の第１辺２ｍと、この第１辺２ｍと交差する一対の第２辺２ｎとを有する四角形から成る。ＰＯＰ型半導体装置８では、第１配線基板２の主面側ランド２ｅの配列方向に沿った方向の辺を第１辺２ｍとし、この第１辺２ｍと交差する方向の辺を第２辺２ｎとしている。
【００４７】
さらに、ＰＯＰ型半導体装置８では、図６に示すように下段側の第１半導体パッケージ７の第１配線基板２上の第１封止体４は、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されている。すなわち、第１封止体４は、一方の第２辺２ｎから対向する他方の第２辺２ｎに到達するように形成されている。
【００４８】
さらに、複数の主面側ランド２ｅは、第１封止体４の両側に配置され、第１封止体４と第１配線基板２の一方の第１辺２ｍとの間と、他方の第１辺２ｍとの間において、それぞれ第１辺２ｍに沿って１列に並んで配置されている。ただし、複数の主面側ランド２ｅは、第１封止体４の両側において、第１辺２ｍに沿ってそれぞれ複数列に亘って配置されていてもよい。
【００４９】
つまり、ＰＯＰ型半導体装置８では、第１配線基板２の主面２ａにおいて、第１封止体４が一方の第２辺２ｎから対向する他方の第２辺２ｎに到達するように、かつ第２辺２ｎより狭い幅（第１チップ搭載領域２ｄより僅かに大きい程度の幅）で形成されており、また、複数の主面側ランド２ｅが、第１封止体４の両側に振り分けられてそれぞれ第１辺２ｍに沿って並んで配置されている。
【００５０】
ここで、上段側の第２半導体パッケージ１７の第２半導体チップである不揮発性メモリ１１と、下段側の第１半導体パッケージ７の第１半導体チップであるコントローラチップ（マイコンチップ）１とで、両者の電極パッド数の違いについて説明する。すなわち、本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７には不揮発性メモリ１１が搭載されており、下段側の第１半導体パッケージ７には上段側の不揮発性メモリ１１を制御するコントローラチップ１が搭載されている。不揮発性メモリ（例えば、ＦＬＡＳＨメモリ）１１は、読み出すためのデータや書き込んだデータを格納しておく記録手段である。
【００５１】
図１１の回路ブロック図に示すように、コントローラチップ１は、ＰＯＰ型半導体装置８、言い換えるとコントローラチップ１と不揮発性メモリ１１により構築されたシステムの内部に位置する不揮発性メモリ１１の制御を行うため、不揮発性メモリ１１と信号の入出力を行う（電気的に接続する）ためのメモリインターフェース（内部インターフェース）を有している。また、ＰＯＰ型半導体装置８、言い換えるとシステムの外部（又は、外部に搭載された外部機器）と信号のやり取り（入出力）も行う（電気的に接続する）ための外部インターフェースも有している。すなわち、コントローラチップ１に形成された複数の第１パッド１ｃは、内部インターフェース用のパッドと、外部インターフェース用のパッドを有している。一方、不揮発性メモリ１１は、外部機器と直接的に信号のやり取りは行わないため、両者の電極パッド数の違いは明らかであり、コントローラチップ１の方が不揮発性メモリ１１より電極パッド数が多い。つまり、ＰＯＰ型半導体装置８において、コントローラチップ１が有する複数の第１パッド１ｃの数（総数）は、不揮発性メモリ１１が有する複数の第２パッド１１ｃの数（総数）よりも多い。
【００５２】
さらに、本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載されたメモリは１種類のみである。したがって、必然的に不揮発性メモリ１１の電極パッド数は少ない。
【００５３】
このように本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載される半導体チップがメモリチップであるとともに、その種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数も少なくすることができる。したがって、これら主面側ランド２ｅを第１封止体４の両側に振り分けて配置することが可能になる。
【００５４】
これにより、第１封止体４を第１配線基板２の主面２ａの端部まで配置することができる。したがって、樹脂モールディング時のゲート部を第１配線基板２の主面２ａの端部近傍に配置することができ、第１封止体４の形成時に、スルーモールド方式（一括モールド方式：複数のデバイス領域を樹脂成形金型の１つのキャビティで一括して覆って樹脂モールドを行う方式）を採用することができる。
【００５５】
したがって、図６に示すように第１封止体４を第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に到達するように形成することが可能になる。その結果、第１封止体４を第１配線基板２の主面２ａ上の端（辺）から対向する端（辺）まで形成可能になるため、第１半導体パッケージ７の剛性を高めることができる。
【００５６】
このように、本実施の形態１のＰＯＰ型半導体装置８の下段側の第１半導体パッケージ７の第１封止体４は、スルーモールド方式によって形成されたものである。
【００５７】
次に、本実施の形態１のＰＯＰ型半導体装置８の製造方法について説明する。
【００５８】
図１２は図１に示す半導体装置の第１半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図、図１３は図１２に示す配線基板の裏面側の構造の一例を示す裏面図、図１４は図１２のＡ部の構造を示す拡大部分平面図、図１５は図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１６は図１４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図１７は図６に示す第１半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図、図１８は図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１９は図１７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図２０は図６に示す第１半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図、図２１は図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２２は図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図２３は図６に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２６は図１３のＡ部におけるボールマウント後の構造の一例を示す裏面図、図２７は図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【００５９】
まず、下段側の第１半導体パッケージ７の製造方法について説明する。
【００６０】
図１２〜図１６に示すように、第１チップ搭載領域２ｄを有する主面２ａ、主面２ａにおいて第１チップ搭載領域２ｄの周囲に配置された複数の主面側ランド２ｅ、主面２ａとは反対側に位置する裏面２ｂ、及び裏面２ｂに配置された複数の裏面側ランド２ｆを有するデバイス領域９ａが複数個形成されたマトリクス基板（第１配線基板２）９を準備する。なお、図１２に示すように、主面２ａの第１チップ搭載領域２ｄには複数の第１ボンディングリード２ｃが形成されている。また、図１４に示すように、複数の主面側ランド２ｅのそれぞれは、複数の第１ボンディングリード２ｃと電気的に接続されている。また、図１２及び図１４に示すように、複数のデイバス領域９ａの第２辺２ｎと、この第２辺２ｎと隣接し、このデバイス領域９ａの外側に位置するマトリクス基板９の辺（前記第２辺２ｎに最も近い辺）との間には、ゲート部９ｄが配置されている。このゲート部９ｄの表面には、Ａｕメッキ層が形成されており、このゲート部９ｄを介して、ポット部（図示しない）に投入された樹脂がデバイス領域９ａ内に供給される。尚、ゲート部９ｄの表面に、Ａｕメッキ層が形成されているため、後の工程で形成された封止体１８の一部を分離するゲートブレーク工程において、マトリクス基板９から容易に封止体１８の一部を分離（剥離）することができる。さらに、図１５及び図１６に示す複数の裏面側ランド２ｆのそれぞれも複数の第１ボンディングリード２ｃと電気的に接続されている。
【００６１】
その後、ダイボンディングを行う。ここでは、図１７〜図１９に示すように、主面１ａ、主面１ａに形成された複数の第１パッド１ｃ、及び主面１ａとは反対側に位置する裏面１ｂを有する複数のコントローラチップ１を、マトリクス基板（第１配線基板２）９の複数のデバイス領域９ａのそれぞれの図１４に示す第１チップ搭載領域２ｄ上に搭載する。その際、図５に示すように、各コントローラチップ１はダイボンド材６を介して第１配線基板２上に搭載する。
【００６２】
その後、ワイヤボンディングを行う。ここでは、図２０〜図２２に示すように、コントローラチップ１の複数の第１パッド１ｃと、第１配線基板２の複数の第１ボンディングリード２ｃとを複数のワイヤ３（例えば、金線）を介してそれぞれ電気的に接続する。
【００６３】
その後、樹脂モールディングを行う。ここでは、図２３〜図２５に示すように、複数の主面側ランド２ｅのそれぞれが露出するように、複数のコントローラチップ１、複数のワイヤ３、及び第１配線基板２の主面２ａを樹脂で一括して封止する。ここで、前述したゲートブレーク工程において、半導体チップ１を封止する封止体１８から、ゲート部９ｄ上に形成された不要な封止体１８（ゲートレジン）を分離し易くするために、図２５に示すように、ゲート部９ｄに対応する上金型の一部（図示しない）に段差部を形成している。これにより、ゲート部９ｄに形成された封止体１８の表面（厚さ）は、デバイス領域９ａに形成された封止体１８の表面（厚さ）よりも低く（薄く）なる。
【００６４】
なお、第１配線基板２では、図７に示すようにその主面２ａの平面形状は、一対の第１辺２ｍと、第１辺２ｍと交差する一対の第２辺２ｎとを有する四角形から成り、複数の主面側ランド２ｅは、樹脂が供給される領域（封止体１８（第１封止体４）が形成される領域；モールド領域２ｋ）と第１配線基板２の一方の第１辺２ｍとの間（と、他方の第１辺２ｍとの間）に（おいて、第１辺２ｍに沿って）配置されている。そこで、前記樹脂で封止する工程では、第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に向かって前記樹脂を供給し、これによって図２３に示すように一括した封止体１８を形成する。
【００６５】
すなわち、ＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載される半導体チップがメモリチップであるとともに、その種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数も少なくすることができる。したがって、これら主面側ランド２ｅを図２０に示すモールド領域２ｋの両側に振り分けて配置することが可能になる。これにより、封止体１８を図７に示す第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に到達するように形成することが可能になり、樹脂モールド方式として、スルーモールド方式（一括モールド方式：複数のデバイス領域を樹脂成形金型の１つのキャビティで一括して覆って樹脂モールドを行う方式）を採用することができる。つまり、図７の第１配線基板２の第１辺２ｍに沿った方向である図２３に示すレジン流動方向１０に沿って樹脂をスルーモールド方式で第１配線基板２に対して供給できる。なお、レジン流動方向１０は、図２３に示された方向と１８０°反対の方向であってもよい。
【００６６】
以上のように、本実施の形態１のＰＯＰ型半導体装置８の組み立てでは、その樹脂モールディング工程で、スルーモールド方式を採用して、複数のデバイス領域９ａを一括して封止して、これにより、一括した細長い封止体１８を形成できる。
【００６７】
その後、ボールマウントを行う。ここでは、図２６及び図２７に示すように、図５の第１配線基板２の複数の裏面側ランド２ｆのそれぞれに複数の第１外部端子である半田ボール５を形成する。その後、個片化の切断を行って下段側の第１半導体パッケージ７の組み立て完了となる。
【００６８】
次に、上段側の第２半導体パッケージ１７の製造方法について説明する。
【００６９】
図２８は図１に示す半導体装置の第２半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図、図２９は図２８に示す配線基板の裏面側の構造の一例を示す裏面図、図３０は図２８のＡ部の構造を示す拡大部分平面図、図３１は図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３２は図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図３３は図９に示す第２半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図、図３４は図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３５は図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図３６は図９に示す第２半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図、図３７は図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３８は図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図３９は図９に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図、図４０は図３９のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４１は図３９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図４２は図２９のＡ部におけるボールマウント後の構造の一例を示す裏面図、図４３は図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４４は図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【００７０】
まず、図２８〜図３２に示すように、図３０の第２チップ搭載領域１２ｄを有する主面１２ａ、主面１２ａとは反対側に位置する裏面１２ｂ、及び裏面１２ｂに配置された複数の裏面側ランド１２ｆを有するデバイス領域９ｃが複数個形成されたマトリクス基板（第２配線基板１２）９ｂを準備する。なお、図３０に示すように、主面１２ａの第２チップ搭載領域１２ｄには複数の第２ボンディングリード１２ｃが形成されている。ただし、第２配線基板１２の第２ボンディングリード１２ｃの数が、第１配線基板２の第１ボンディングリード２ｃの数より少ないことは言うまでもない。また、図３１及び図３２に示す複数の裏面側ランド１２ｆのそれぞれは複数の第２ボンディングリード１２ｃと電気的に接続されている。
【００７１】
その後、ダイボンディングを行う。ここでは、図３３〜図３５に示すように、主面１１ａ、主面１１ａに形成された複数の第２パッド１１ｃ、及び主面１１ａとは反対側に位置する裏面１１ｂを有する複数の不揮発性メモリ１１を、マトリクス基板（第２配線基板１２）９ｂの複数のデバイス領域９ｃのそれぞれの図３０に示す第２チップ搭載領域１２ｄ上に搭載する。その際、図５に示すように、各不揮発性メモリ１１はダイボンド材１６を介して第２配線基板１２上に搭載する。
【００７２】
その後、ワイヤボンディングを行う。ここでは、図３６〜図３８に示すように、不揮発性メモリ１１の複数の第２パッド１１ｃと、第２配線基板１２の複数の第２ボンディングリード１２ｃとを複数のワイヤ１３（例えば、金線）を介してそれぞれ電気的に接続する。
【００７３】
その後、樹脂モールディングを行う。ここでは、図３９〜図４１に示すように、複数の不揮発性メモリ１１、複数のワイヤ１３、及び第２配線基板１２の主面１２ａを樹脂で一括して封止する。ここでは、複数のデバイス領域９ｃを一括して樹脂封止して図３６の複数のデバイス領域９ｃを一括して覆う封止体１８を形成する。
【００７４】
その後、ボールマウントを行う。ここでは、図４２〜図４４に示すように、図５の第１配線基板２の主面側ランド２ｅと同ピッチで形成された第２配線基板１２の複数の裏面側ランド１２ｆのそれぞれに複数の第２外部端子である半田ボール１５を形成する。その後、個片化を行って上段側の第２半導体パッケージ１７の組み立て完了となる。
【００７５】
その後、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層する。
【００７６】
詳細には、第２配線基板１２上に不揮発性メモリ１１が搭載され、かつ主面１２ａとは反対側に位置する裏面１２ｂに複数の裏面側ランド１２ｆが配置された第２半導体パッケージ１７の第２配線基板１２を、複数の半田ボール１５を介して第１半導体パッケージ７の第１配線基板２上に搭載する。これにより、第１配線基板２の複数の主面側ランド２ｅと第２配線基板１２の複数の裏面側ランド１２ｆとをそれぞれ半田ボール１５を介して電気的に接続する。
【００７７】
その際、予め第２半導体パッケージ１７の第２配線基板１２の裏面側ランド１２ｆに複数の半田ボール１５を設けておき、この複数の半田ボール１５を、第２半導体パッケージ１７に設けられた状態で、第１配線基板２の複数の主面側ランド２ｅ上に配置した後、第１半導体パッケージ７の複数の主面側ランド２ｅと、第２半導体パッケージ１７の複数の裏面側ランド１２ｆとを複数の半田ボール１５を介して電気的に接続する。
【００７８】
以上により、本実施の形態１のＰＯＰ型半導体装置８の組み立て完了となる。
【００７９】
なお、上段側の第２半導体パッケージ１７の第２配線基板１２の複数の裏面側ランド１２ｆに形成された複数の半田ボール１５は、必ずしも予め第２配線基板１２に形成されていなくてもよい。つまり、第２配線基板１２を第１配線基板２上に積層する際に、この複数の半田ボール１５を介して搭載（積層）してもよい。
【００８０】
本実施の形態１のＰＯＰ型半導体装置８及びその製造方法によれば、下段側の第１半導体パッケージ７の第１配線基板２に形成される複数の主面側ランド２ｅを、第１配線基板２の中央部に位置する第１チップ搭載領域２ｄを境にその両側に振り分けて配置しており、これによって、第１封止体４を第１配線基板２の主面２ａの端部まで配置することができる。
【００８１】
したがって、樹脂モールディング時のゲート部を第１配線基板２の主面２ａの端部近傍に配置することができ、樹脂モールディングにおいてスルーモールド方式を採用することができる。
【００８２】
その結果、下段側の第１半導体パッケージ７の第１配線基板２上の第１封止体４を第１配線基板２の一方の端部（第２辺２ｎ）から、これに対向する他方の端部（第２辺２ｎ）にまで亘って形成することができる。これにより、第１半導体パッケージ７の剛性を高めることができるため、第１配線基板２の反りに対する強度を高めることができ、ＰＯＰ型半導体装置８の信頼性の向上を図ることができる。
【００８３】
また、スルーモールド方式を採用することができるため、樹脂成形金型のキャビティ内に残留する空気を、第１封止体４を形成する領域の外側に排出することができる。これにより、第１封止体４の内部にボイドが形成されることを低減でき、ＰＯＰ型半導体装置８の信頼性の向上を図ることができる。
【００８４】
次に、本実施の形態１の変形例について説明する。
【００８５】
本実施の形態１では、上段側の第２配線基板１２側の組み立てまで完了した第２半導体パッケージ１７を、下段側の第１半導体パッケージ７上に積層する段階まで行うＰＯＰ型半導体装置８について説明したが、下段側の第１半導体パッケージ７の製造を完了した時点でこの第１半導体パッケージ７を出荷してもよい。これにより、製品の用途に応じて、マザーボード上に実装する前に、不揮発性メモリ１１（例えば、ＦＬＡＳＨ）の容量を変更することが容易になる。
【００８６】
また、本実施の形態１では、上段側の第２配線基板１２上にメモリチップを搭載し、上段側の第２半導体パッケージ１７を製造してから、下段側の第１半導体パッケージ７上に積層する工程について説明したが、下段側の第１半導体パッケージ７を製造してから、予め準備しておいた上段側の第２半導体パッケージ１７を積層してもよい。これにより、上段側の第２半導体パッケージ１７を製造する工程が削減できるため、完成したＰＯＰ型半導体装置８の製造コストを低減することができる。
【００８７】
（実施の形態２）
図４５は本発明の実施の形態２の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図４６は図４５のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。また、図４７は本発明の実施の形態２の半導体装置の第１変形例における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図４８は図４７のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の第１変形例の構造を示す断面図、図４９は図４６に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【００８８】
図４５及び図４６に示す本実施の形態２の半導体装置は、実施の形態１と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置１９であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【００８９】
本実施の形態２のＰＯＰ型半導体装置１９では、下段側の第１半導体パッケージ７に制御系の第１半導体チップとその横にメモリ系の第３半導体チップが搭載されている。上段側の第２半導体パッケージ１７には実施の形態１のＰＯＰ型半導体装置８と同様にメモリ系の第２半導体チップのみが搭載されている。下段側の第１半導体パッケージ７に搭載されたメモリ系の第３半導体チップは、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）２１等であり、上段側の第１半導体パッケージ７に搭載された第２半導体チップである不揮発性メモリ１１とは、異なったメモリ機能のメモリ回路を有している。下段側の第１半導体パッケージ７に搭載された第１半導体チップは、実施の形態１と同様にコントローラチップ１である。
【００９０】
ＳＤＲＡＭ２１は、例えば、コントローラチップ１のキャッシュメモリとして設けられ、一時的に演算データを格納しておく記録手段であり、図４５に示すように第１配線基板２の第１辺２ｍに沿った方向のコントローラチップ１の隣に搭載されている。ＳＤＲＡＭ２１はその主面２１ａを上方に向け、裏面２１ｂと第１配線基板２の主面２ａとが接合されている。
【００９１】
図４９のＰＯＰ型半導体装置１９の回路ブロック図に示すように、上段側の不揮発性メモリ１１と下段側のＳＤＲＡＭ２１は、両者とも下段側のコントローラチップ１によって制御される。実施の形態１のＰＯＰ型半導体装置８と同様に、不揮発性メモリ１１及びＳＤＲＡＭ２１は、外部機器との信号のやり取りは行わず、コントローラチップ１のみが外部機器と信号のやり取りを行うため、コントローラチップ１が有する第１パッド（第１電極パッド）１ｃの数は、不揮発性メモリ１１が有する図５に示す第２パッド（第２電極パッド）１１ｃの数やＳＤＲＡＭ２１が有する第３パッド（第３電極パッド）２１ｃの数に比べて多い。つまり、ＳＤＲＡＭ２１の第３パッド２１ｃの数も不揮発性メモリ１１と同様に、コントローラチップ１の第１パッド１ｃの数に比べて少ない。
【００９２】
このように本実施の形態２のＰＯＰ型半導体装置１９においても、上段側の第２半導体パッケージ１７に搭載されるメモリチップの種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数を少なくすることができる。
【００９３】
これにより、図４５に示すように、複数の主面側ランド２ｅを図４６に示す第１封止体４の両側に振り分けて配置することが可能になる。
【００９４】
なお、ＳＤＲＡＭ２１は、コントローラチップ１のキャッシュメモリであり、信号処理の高速化を図るため、コントローラチップ１の近くに配置することが好ましい。したがって、下段側の第１半導体パッケージ７に搭載されている。その際、ＳＤＲＡＭ２１の主面（第３チップ主面）２１ａは、不揮発性メモリ１１の主面１１ａより小さく、かつ第１配線基板２の第１辺２ｍに沿った方向のコントローラチップ１の隣に搭載することで、第１封止体４の幅を広げることなく下段側のコントローラチップ１の近くにＳＤＲＡＭ２１を搭載することができる。これにより、ＰＯＰ型半導体装置１９においても実施の形態１のＰＯＰ型半導体装置８と同様に、第１封止体４をスルーモールド方式で形成することができる。
【００９５】
また、ＳＤＲＡＭ２１の平面形状（主面２１ａの形状）は、長方形から成り、主面２１ａに形成された複数の第３パッド（第３電極パッド）２１ｃは、図４５に示すように主面２１ａの長辺に沿って配置されている。すなわち、複数の第３パッド２１ｃは、第１配線基板２の第１辺２ｍに沿った方向のＳＤＲＡＭ２１の主面２１ａの中央部（ＳＤＲＡＭ２１の長方形の主面２１ａの幅方向の中央部）に第２辺２ｎに沿った方向に並んで配置されており、所謂センタパッド配置である。その際、前記センタパッド配置は、複数の第３パッド２１ｃが１列から成るものであっても、複数列から成るものであっても何れでもよい。
【００９６】
さらに、ＳＤＲＡＭ２１の主面２１ａに形成された複数の第３パッド２１ｃが、複数のワイヤ３によって第１配線基板２の主面２ａの複数の第３ボンディングリード（電極）２ｐに電気的に接続されている。
【００９７】
その際、複数のワイヤ３は、第１配線基板２の第１辺２ｍに沿った方向にワイヤリングされている。すなわち、ＳＤＲＡＭ２１の第３パッド２１ｃと第１配線基板２の第３ボンディングリード２ｐとを電気的に接続する複数のワイヤ３のそれぞれは、ＳＤＲＡＭ２１の短辺に沿って形成されている。
【００９８】
このようにＳＤＲＡＭ２１と接続する複数のワイヤ３をＳＤＲＡＭ２１の短辺（第１配線基板２の第１辺２ｍ）に沿ってワイヤリングすることで、複数のワイヤ３が第１封止体４を形成する際のレジン流動方向１０に沿ってワイヤリングされるため、レジン流れの妨害となることを低減できる。
【００９９】
これにより、ワイヤ剥離やボイドの形成等を低減することができる。
【０１００】
すなわち、ＳＤＲＡＭ２１と接続する複数のワイヤ３は、樹脂モールドの際のレジン流動方向１０に沿ってワイヤリングすることが好ましく、特に、ＳＤＲＡＭ２１がセンタパッド配置の場合には、ワイヤ長が長くなるため、レジン流動方向１０に沿ってワイヤリングすることが、レジン流れの妨害に対してはより有効である。
【０１０１】
なお、本実施の形態２のＰＯＰ型半導体装置１９のその他の構造と、ＰＯＰ型半導体装置１９によって得られるその他の効果については、実施の形態１のＰＯＰ型半導体装置８のものと同様であるため、その重複説明は省略する。
【０１０２】
次に、図４７及び図４８を用いて本実施の形態２の変形例について説明する。
【０１０３】
図４７及び図４８に示すＰＯＰ型半導体装置１９は、下段側の第１半導体パッケージ７の第１配線基板２上に、コントローラチップ１及びＳＤＲＡＭ２１に加えてチップ部品２０が搭載されているものである。
【０１０４】
すなわち、ＰＯＰ型半導体装置１９の下段側の第１半導体パッケージ７においては、コントローラチップ１またはＳＤＲＡＭ２１の隣にチップ部品２０を搭載してもよく、図４８に示すように、コントローラチップ１及びＳＤＲＡＭ２１とその周辺に搭載されたチップ部品２０も第１封止体４によって樹脂封止されている。
【０１０５】
なお、チップ部品２０は、例えば、抵抗、コイル（水晶振動子）、コンデンサ（キャパシタ、静電容量）等である。
【０１０６】
（実施の形態３）
図５０は本発明の実施の形態３の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図５１は図５０のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の構造の一例を示す断面図である。また、図５２は本発明の実施の形態３の半導体装置の第１変形例における第１半導体パッケージの構造を封止体を透過して示す平面図、図５３は図５２のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第１変形例の構造を示す断面図、図５４は本発明の実施の形態３の半導体装置の第２変形例における第１半導体パッケージの構造を封止体を透過して示す平面図、図５５は図５４のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第２変形例の構造を示す断面図である。さらに、図５６は図５５に示す半導体装置における第２半導体パッケージの構造を封止体を透過して示す平面図、図５７は図５５に示す半導体装置の裏面側の構造の一例を示す底面図である。
【０１０７】
図５０及び図５１に示す本実施の形態３の半導体装置は、実施の形態２と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置２２であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【０１０８】
本実施の形態３のＰＯＰ型半導体装置２２は、上段側の第２半導体パッケージ１７の第２配線基板１２の実装強度を向上するための補強用ランド（第３ランド）２ｑが第１配線基板２に設けられているものである。
【０１０９】
すなわち、ＰＯＰ型半導体装置２２では、第１半導体パッケージ７に形成された第１封止体４が、コントローラチップ１を封止する第１封止部４ａと、第１辺２ｍに沿った方向の第１封止部４ａの両側に第１封止部４ａと一体で形成された第２封止部４ｂとから成り、第１配線基板２の主面２ａの第２封止部４ｂの第２辺２ｎに沿った方向の両側に第３ランドである補強用ランド２ｑが設けられている。図５０，図５１に示す第１半導体パッケージ７では、第１封止部４ａの周囲４箇所に補強用ランド２ｑが形成されている。４箇所に補強用ランド２ｑが形成され、これら補強用ランド２ｑも半田ボール１５を介して上段側の第２配線基板１２と接続されることで、上段側の第２配線基板１２の実装強度を向上することができる。
【０１１０】
なお、補強用ランド２ｑは、信号用の伝達経路となる主面側ランド２ｅと第２封止部４ｂとの間に位置している。
【０１１１】
また、ＰＯＰ型半導体装置２２では、補強用ランド２ｑを回避するために、第２封止部４ｂの第２辺２ｎに沿った方向の幅は、第１封止部４ａの同方向の幅より狭く形成されている。
【０１１２】
すなわち、補強用ランド２ｑを回避するために、コントローラチップ１の周囲に形成された第２封止部４ｂの第２辺２ｎに沿った方向の幅は、コントローラチップ１を封止する第１封止部４ａの同方向の幅より狭くなっている。
【０１１３】
ただし、図５１に示すように、第２封止部４ｂの厚さは、第１封止部４ａの厚さより厚くなっている。
【０１１４】
つまり、補強用ランド２ｑを回避した分、第１封止部４ａの外側の第２封止部４ｂは第１封止部４ａより幅が狭いが、高さは第１封止部４ａより高い。
【０１１５】
これにより、第１封止部４ａと第２封止部４ｂとで、樹脂モールディング工程での樹脂供給時の樹脂の流速を変えることなく安定した速度で樹脂を流すことができる。
【０１１６】
本実施の形態３のＰＯＰ型半導体装置２２のその他の構造と、ＰＯＰ型半導体装置２２によって得られるその他の効果については、実施の形態２のＰＯＰ型半導体装置１９のものと同様であるため、その重複説明は省略する。
【０１１７】
次に、本実施の形態３の変形例について説明する。
【０１１８】
図５２及び図５３に示す本実施の形態３の第１変形例は、第２封止部４ｂによって、第１半導体パッケージ７の第１配線基板２の主面２ａ上に搭載されたチップ部品２０を封止している構造を示している。
【０１１９】
すなわち、チップ部品２０は、コントローラチップ１やＳＤＲＡＭ２１より厚さ（実装高さ）が厚い（高い）場合が多く、高さが高いチップ部品２０であっても第２封止部４ｂによって封止することができる。
【０１２０】
次に、図５４〜図５７に示す本実施の形態３の第２変形例について説明する。
【０１２１】
前記第１変形例で説明したように、第２封止部４ｂは第１封止部４ａより厚さが厚い。言い換えると、第１封止部４ａの厚さは第２封止部４ｂの厚さよりも薄くなっている。
【０１２２】
すなわち、第１封止部４ａと第２封止部４ｂから成る第１封止体４の中央付近に相当する第１封止部４ａの高さは、その外側の第２封止部４ｂより低い。
【０１２３】
そこで、図５６に示す第２配線基板１２の平面方向の大きさが、図５４に示す第１配線基板２の平面方向の大きさより小さい場合に、図５５に示すように第２配線基板１２の裏面１２ｂは、第１封止部４ａより高く、かつ第２封止部４ｂより低い位置に配置されている。
【０１２４】
つまり、上段側の第２配線基板１２の外形寸法が、下段側の第１配線基板２の外形寸法よりも小さい場合（図５６に示すように、第２チップ搭載領域１２ｄのサイズが第２配線基板１２の主面２ａのサイズとほぼ同じ場合）、図５５に示すように、第１封止部４ａの厚さを第２封止部４ｂの厚さよりも薄くして凹状の段差部４ｃを形成しておくことで、凹状の段差部４ｃに第２配線基板１２を配置することができ、完成したＰＯＰ型半導体装置２２の実装高さを低減することができる。
【０１２５】
また、本実施の形態３においては、補強用ランド２ｑを設けない場合であっても（補強用ランド２ｑの有無に係わらず）、第２封止部４ｂの厚さを第１封止部４ａの厚さよりも厚くすることで、高さが高いチップ部品２０でも第２封止部４ｂによって封止することができる。
【０１２６】
（実施の形態４）
図５８は本発明の実施の形態４の半導体装置の第１半導体パッケージの組み立てにおける樹脂モールディング後の構造を示す拡大部分平面図、図５９は図５８のＡ−Ａ線に沿って切断した本発明の実施の形態４の半導体装置の構造を示す断面図である。
【０１２７】
図５８及び図５９に示す本実施の形態４の半導体装置は、実施の形態３と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置２３であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【０１２８】
本実施の形態４のＰＯＰ型半導体装置２３は、下段側の第１半導体パッケージ７の第１配線基板２の強度を向上するための第３封止部４ｄが形成されているものである。
【０１２９】
すなわち、下段側の第１半導体パッケージ７において、第１配線基板２の主面２ａ上の複数の主面側ランド２ｅ列の外側に、第１辺２ｍに沿って第３封止部４ｄが形成されており、上段側の第２半導体パッケージ１７の第２配線基板１２の裏面１２ｂの端部が第３封止部４ｄによって支持されている。
【０１３０】
すなわち、第１半導体パッケージ７の第１配線基板２の主面２ａ上の複数の主面側ランド２ｅ列それぞれの外側に、前記主面側ランド２ｅ列に沿って細長い第３封止部４ｄが形成されており、上段側の第２配線基板１２の裏面１２ｂの端部が第３封止部４ｄによって支持されている。
【０１３１】
これにより、下段側の第１配線基板２の強度を向上させることができる。
【０１３２】
なお、下段側の第１配線基板２に図５３に示すようなチップ部品２０を搭載する場合、第３封止部４ｄによってチップ部品２０を封止してもよい。
【０１３３】
また、第３封止部４ｄの厚さを、コントローラチップ１を封止する第１封止体４（第１封止部４ａ、第２封止部４ｂ）の厚さよりも厚くする。言い換えると、コントローラチップ１を封止する第１封止体４の厚さを、第３封止部４ｄの厚さより薄くして、第１封止体４と第２配線基板１２の間に隙間２４を形成しておくことで、下段側の第１配線基板２が凸状に反った場合でも、第１封止体４がその上方の第２配線基板１２を押し上げることを防ぐことができる。
【０１３４】
また、上段側の第２配線基板１２が第３封止部４ｄによって支持されているため、上段側からの応力に対応することができ、第１半導体パッケージ７にクラックが形成されることを防止できる。さらに、上段側の第２半導体パッケージ１７が第３封止部４ｄによって支持されているため、半田ボール１５の潰れを低減することができる。
【０１３５】
これにより、半田ボール１５間のショートを防ぐことができる。
【０１３６】
また、半田ボール１５が潰れることを低減できるため、予め、半田ボール１５の径を小さくすることができる。すなわち、下段側の第１配線基板２と上段側の第２配線基板１２の距離を短くすることができ、半田ボール１５の大きさを小さくするとともに、ボールの取り付けピッチを小さくして半田ボール１５の設置数を増やすことができる。
【０１３７】
本実施の形態４のＰＯＰ型半導体装置２３のその他の構造と、ＰＯＰ型半導体装置２３によって得られるその他の効果については、実施の形態３のＰＯＰ型半導体装置２２のものと同様であるため、その重複説明は省略する。
【０１３８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３９】
例えば、前記実施の形態１〜４では、上段側の第２半導体パッケージ１７に搭載される第２半導体チップがメモリチップ（不揮発性メモリ１１）であり、このメモリチップが１つ搭載されている場合について説明したが、上段側の第２半導体パッケージ１７においても複数のメモリチップを積層して搭載してもよい。その際、積層するメモリチップの種類を１種類にすることにより、端子を共用して使用することができ、端子数を増やすことなく複数のメモリチップを積層することができる。
【０１４０】
また、下段側の第１半導体パッケージ７と上段側の第２半導体パッケージ１７の平面方向の大きさは、同じであっても、異なっていてもどちらでもよい。
【産業上の利用可能性】
【０１４１】
本発明は、複数の半導体チップを有する電子装置に好適である。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。
【図２】図１に示す半導体装置の裏面側の構造の一例を示す底面図である。
【図３】図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４】図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図５】図３のＡ部の構造の一例を示す拡大部分断面図である。
【図６】図１に示す半導体装置の第１半導体パッケージの構造の一例を示す平面図である。
【図７】図６に示す第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図８】図６に示す第１半導体パッケージの裏面側の構造を示す底面図である。
【図９】図１に示す半導体装置の第２半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図１０】図９に示す第２半導体パッケージの裏面側の構造を示す底面図である。
【図１１】図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【図１２】図１に示す半導体装置の第１半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図である。
【図１３】図１２に示す配線基板の裏面側の構造の一例を示す裏面図である。
【図１４】図１２のＡ部の構造を示す拡大部分平面図である。
【図１５】図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図１６】図１４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図１７】図６に示す第１半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図である。
【図１８】図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図１９】図１７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２０】図６に示す第１半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図である。
【図２１】図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２２】図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２３】図６に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図である。
【図２４】図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２５】図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２６】図１３のＡ部におけるボールマウント後の構造の一例を示す裏面図である。
【図２７】図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２８】図１に示す半導体装置の第２半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図である。
【図２９】図２８に示す配線基板の裏面側の構造の一例を示す裏面図である。
【図３０】図２８のＡ部の構造を示す拡大部分平面図である。
【図３１】図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３２】図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３３】図９に示す第２半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図である。
【図３４】図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３５】図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３６】図９に示す第２半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図である。
【図３７】図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３８】図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３９】図９に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図である。
【図４０】図３９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４１】図３９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図４２】図２９のＡ部におけるボールマウント後の構造の一例を示す裏面図である。
【図４３】図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４４】図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図４５】本発明の実施の形態２の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図４６】図４５のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図４７】本発明の実施の形態２の半導体装置の第１変形例における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図４８】図４７のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の第１変形例の構造を示す断面図である。
【図４９】図４６に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【図５０】本発明の実施の形態３の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図５１】図５０のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の構造の一例を示す断面図である。
【図５２】本発明の実施の形態３の半導体装置の第１変形例における第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図５３】図５２のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第１変形例の構造を示す断面図である。
【図５４】本発明の実施の形態３の半導体装置の第２変形例における第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図５５】図５４のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第２変形例の構造を示す断面図である。
【図５６】図５５に示す半導体装置における第２半導体パッケージの構造を封止体を透過して示す平面図である。
【図５７】図５５に示す半導体装置の裏面側の構造の一例を示す底面図である。
【図５８】本発明の実施の形態４の半導体装置の第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す拡大部分平面図である。
【図５９】図５８のＡ−Ａ線に沿って切断した本発明の実施の形態４の半導体装置の構造の一例を示す断面図である。
【符号の説明】
【０１４３】
１ コントローラチップ（第１半導体チップ）
１ａ 主面（第１チップ主面）
１ｂ 裏面（第１チップ裏面）
１ｃ 第１パッド（第１電極パッド）
２ 第１配線基板
２ａ 主面（第１基板主面）
２ｂ 裏面（第１基板裏面）
２ｃ 第１ボンディングリード
２ｄ 第１チップ搭載領域
２ｅ 主面側ランド（第１基板主面側ランド）
２ｆ 裏面側ランド（第１基板裏面側ランド）
２ｇ コア材
２ｈ ソルダレジスト膜
２ｉ 配線部
２ｊ スルーホール配線
２ｋ モールド領域
２ｍ 第１辺
２ｎ 第２辺
２ｐ 第３ボンディングリード
２ｑ 補強用ランド（第３ランド）
３ ワイヤ（第１導電性部材）
４ 第１封止体
４ａ 第１封止部
４ｂ 第２封止部
４ｃ 段差部
４ｄ 第３封止部
５ 半田ボール（第１外部端子）
６ ダイボンド材
７ 第１半導体パッケージ
８ ＰＯＰ型半導体装置
９ マトリクス基板（第１配線基板）
９ａ デバイス領域
９ｂ マトリクス基板（第２配線基板）
９ｃ デバイス領域
９ｄ ゲート部
１０ レジン流動方向
１１ 不揮発性メモリ（第２半導体チップ）
１１ａ 主面（第２チップ主面）
１１ｂ 裏面（第２チップ裏面）
１１ｃ 第２パッド（第２電極パッド）
１２ 第２配線基板
１２ａ 主面（第２基板主面）
１２ｂ 裏面（第２基板裏面）
１２ｃ 第２ボンディングリード
１２ｄ 第２チップ搭載領域
１２ｆ 裏面側ランド（第２基板裏面側ランド）
１２ｇ コア材
１２ｈ ソルダレジスト膜
１２ｉ 配線部
１２ｊ スルーホール配線
１３ ワイヤ（第２導電性部材）
１４ 第２封止体
１５ 半田ボール（第２外部端子）
１６ ダイボンド材
１７ 第２半導体パッケージ
１８ 封止体
１９ ＰＯＰ型半導体装置
２０ チップ部品
２１ ＳＤＲＡＭ（第３半導体チップ）
２１ａ 主面（第３チップ主面）
２１ｂ 裏面
２１ｃ 第３パッド（第３電極パッド）
２２ ＰＯＰ型半導体装置
２３ ＰＯＰ型半導体装置
２４ 隙間
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、半導体パッケージを多段に積層した構造の半導体装置の信頼性向上に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、メモリ系の半導体チップと、この半導体チップを制御するコントローラ系の半導体チップを１つの半導体装置に混載し、１つのシステムを構築するＳＩＰ（System In Package）型の半導体装置が開発されている。
【０００３】
そして、この半導体装置に内蔵するメモリ系の半導体装置の容量を製品の用途に合わせて変更できる、特許文献１に示すようなＰＯＰ（Package On Package）型の構成が有効とされている（例えば、特許文献１参照）。
【特許文献１】特開２００７−１２３４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記特許文献１に示すようなＰＯＰ型の半導体装置の場合、上段の配線基板と下段の配線基板を電気的に接続するボール電極（バンプ電極）は、下段の配線基板に搭載された半導体チップの周囲に配置される。そのため、下段の配線基板上に搭載された半導体チップを保護するための封止体が、樹脂を充填（供給）するためのゲート部を半導体チップの上部に設けたトップゲート方式により形成される。
【０００５】
このような半導体装置について本願発明者が検討した結果、以下の問題を発見した。
【０００６】
まず、配線基板の主面において、封止体が中央部のみに形成され、この封止体の周囲において、上段の配線基板は複数のバンプ電極を介して下段の配線基板と電気的に接続される。すなわち、下段の配線基板の周縁部まで、封止体が形成されていない。また、下段の配線基板、下段の半導体チップ、上段の配線基板、及び上段の半導体チップのそれぞれの厚さや、サイズは、異なっている。そのため、それぞれの熱膨張係数も異なる。
【０００７】
これにより、バンプ電極を溶融して接合するための熱処理工程において、上段の配線基板と下段の配線基板（特に、下段の配線基板の周縁部）のそれぞれに反りが発生し、バンプ電極の接合部において、未接続が生じるという問題を見出した。
【０００８】
また、トップゲート方式の場合、ゲート部から供給された樹脂は、配線基板の主面上において収束させる。
【０００９】
そのため、金型に形成されたキャビティ内に残存する空気を、封止体を形成する領域の外側に排出することが困難となり、形成される封止体の内部に空気が残りやすいという問題を見出した。
【００１０】
本発明の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、第１配線基板の第１基板主面の平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、第１封止体は、第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって形成されており、複数の第１基板主面側ランドは、前記第１封止体と前記配線基板の前記第１辺との間に配置されているものである。
【００１４】
また、本発明は、第１配線基板の第１基板主面の平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、複数の第１基板主面側ランドは、樹脂が供給される領域と前記配線基板の前記第１辺との間に配置されており、前記樹脂で封止する工程では、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって前記樹脂を供給し、封止体を形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
下段の配線基板の主面に形成される複数のランドを、配線基板の中央部に位置するチップ搭載領域を境に、その両側に振り分けて配置しているため、スルーモールド方式を採用することができ、その結果、下段の配線基板上の封止体を基板の一方の端部から他方の端部にまで亘って形成することができる。これにより、配線基板の反りに対する強度を高めることができ、半導体装置の信頼性の向上を図ることができる。
【００１７】
スルーモールド方式を採用することができるため、キャビティ内に残留する空気を、封止体を形成する領域の外側に排出することができる。これにより、封止体の内部にボイドが形成されることを低減でき、半導体装置の信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の裏面側の構造の一例を示す底面図、図３は図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４は図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図５は図３のＡ部の構造の一例を示す拡大部分断面図である。また、図６は図１に示す半導体装置の第１半導体パッケージの構造の一例を示す平面図、図７は図６に示す第１半導体パッケージの構造を封止体を透過して示す平面図、図８は図６に示す第１半導体パッケージの裏面側の構造を示す底面図、図９は図１に示す半導体装置の第２半導体パッケージの構造の一例を封止体を透過して示す平面図、図１０は図９に示す第２半導体パッケージの裏面側の構造を示す底面図である。さらに、図１１は図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【００２３】
図１〜図５に示す本実施の形態１の半導体装置は、半導体パッケージを多段に積層した構造のＰＯＰ（Package On Package）型半導体装置８であり、本実施の形態１では、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【００２４】
本実施の形態１のＰＯＰ型半導体装置８では、下段側の第１半導体パッケージ７に制御系の第１半導体チップが搭載されており、一方、上段側の第２半導体パッケージ１７にはメモリ系の第２半導体チップが搭載されており、このメモリ系の第２半導体チップは、制御系の第１半導体チップによって制御される。したがって、ＰＯＰ型半導体装置８は、ＳＩＰ型の半導体装置でもある。
【００２５】
ＰＯＰ型半導体装置８を、下段側の第１半導体パッケージ７と、上段側の第２半導体パッケージ１７とに分けて説明する。
【００２６】
まず、下段側の第１半導体パッケージ７の構成について説明すると、制御系の第１半導体チップであるコントローラチップ１と、コントローラチップ１が搭載された第１配線基板２と、コントローラチップ１と第１配線基板２とを電気的に接続する第１導電性部材である複数のワイヤ３と、コントローラチップ１と複数のワイヤ３を樹脂によって封止する第１封止体４と、第１配線基板２の裏面２ｂに設けられた複数の半田ボール５とから成る。
【００２７】
第１配線基板２は、図５及び図７に示すように、複数の第１ボンディングリード２ｃが形成された第１チップ搭載領域２ｄを有する主面（第１基板主面）２ａと、複数の第１ボンディングリード２ｃのそれぞれと電気的に接続され、かつ前記主面２ａにおいて第１チップ搭載領域２ｄの周囲に配置された複数の主面側ランド（第１基板主面側ランド）２ｅを有している。さらに、主面２ａとは反対側に位置する裏面（第１基板裏面）２ｂと、複数の第１ボンディングリード２ｃのそれぞれと電気的に接続され、かつ前記裏面２ｂに配置された複数の裏面側ランド（第１基板裏面側ランド）２ｆを有している。
【００２８】
また、第１配線基板２は、図５に示すようにコア材２ｇと、その表裏両面に形成された配線部２ｉと、表裏両面の配線部２ｉを電気的に接続するスルーホール配線２ｊと、各配線部２ｉを覆う絶縁膜であるソルダレジスト膜２ｈとを有している。これにより、主面側ランド２ｅと第１ボンディングリード２ｃ及び裏面側ランド２ｆが、配線部２ｉとスルーホール配線２ｊを介して電気的に接続されている。ソルダレジスト膜２ｈは、各配線部２ｉは覆っているが、主面側ランド２ｅ、第１ボンディングリード２ｃ及び裏面側ランド２ｆにおいては、それぞれの電極の周縁部のみを覆っており、中央部は開口している。これにより、主面側ランド２ｅ、第１ボンディングリード２ｃ及び裏面側ランド２ｆの各電極は電気的接続が行えるようになっている。
【００２９】
なお、複数の裏面側ランド２ｆは、図２〜図４の半田ボール５の配列に示すように、第１配線基板２の裏面２ｂの外周部に２列に並んでペリフェラル配置で設けられている。
【００３０】
また、第１半導体パッケージ７に搭載された第１半導体チップである制御系のコントローラチップ１は、図７に示すように第１配線基板２の第１チップ搭載領域２ｄに搭載され、制御回路を有しており、さらに図５に示すように主面（第１チップ主面）１ａ、主面１ａに形成された複数の第１パッド（第１電極パッド）１ｃ、及び主面１ａとは反対側に位置する裏面（第１チップ裏面）１ｂを有している。
【００３１】
なお、コントローラチップ１の主面１ａの複数の第１パッド１ｃは、図７に示すように、主面１ａの４辺の周縁部に沿って並んで設けられている。コントローラチップ１は、図５に示すように、第１配線基板２の主面２ａにペースト材やフィルム状接着材等のダイボンド材６によって固着されている。
【００３２】
また、コントローラチップ１の複数の第１パッド１ｃと第１配線基板２の複数の第１ボンディングリード２ｃとは、それぞれワイヤ（第１導電性部材）３によって電気的に接続されている。
【００３３】
さらに、図６及び図７に示すように、複数の主面側ランド２ｅのそれぞれが露出するように第１封止体４が第１配線基板２の主面２ａ上に形成されており、この第１封止体４によって、コントローラチップ１、複数のワイヤ３及び第１配線基板２の主面２ａが樹脂封止されている。
【００３４】
また、第１配線基板２の裏面２ｂの複数の裏面側ランド２ｆのそれぞれには、図５及び図８に示すように半田ボール５が接合されている。
【００３５】
次に、上段側の第２半導体パッケージ１７の構成について説明すると、メモリ系の第２半導体チップである不揮発性メモリ１１と、不揮発性メモリ１１が搭載された第２配線基板１２と、不揮発性メモリ１１と第２配線基板１２とを電気的に接続する第２導電性部材である複数のワイヤ１３と、不揮発性メモリ１１と複数のワイヤ１３を樹脂によって封止する第２封止体１４と、第２配線基板１２の裏面１２ｂに設けられた複数の半田ボール１５とから成る。
【００３６】
第２配線基板１２は、図５及び図９に示すように、複数の第２ボンディングリード１２ｃが形成された第２チップ搭載領域１２ｄを有する主面（第２基板主面）１２ａと、主面１２ａとは反対側に位置する裏面（第２基板裏面）１２ｂと、複数の第２ボンディングリード１２ｃのそれぞれと電気的に接続され、かつ前記裏面１２ｂに配置された複数の裏面側ランド（第２基板裏面側ランド）１２ｆを有している。
【００３７】
また、第２配線基板１２は、第１配線基板２と同様に、図５に示すようにコア材１２ｇと、その表裏両面に形成された配線部１２ｉと、表裏両面の配線部１２ｉを接続するスルーホール配線１２ｊと、各配線部１２ｉを覆う絶縁膜であるソルダレジスト膜１２ｈとを有している。これにより、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆが、配線部１２ｉとスルーホール配線１２ｊを介して電気的に接続されている。ソルダレジスト膜１２ｈは、第１配線基板２と同様に各配線部１２ｉは覆っているが、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆにおいては、それぞれの電極の周縁部のみを覆っており、中央部は開口している。これにより、第２ボンディングリード１２ｃ及び裏面側ランド１２ｆの各電極は電気的接続が行えるようになっている。
【００３８】
なお、複数の裏面側ランド１２ｆは、図１０の半田ボール１５の配列や図７の第１配線基板２の主面側ランド２ｅの配列に示されるように、第２配線基板１２の裏面１２ｂにおいて対向する１組の辺に沿ってそれぞれ並んで設けられている。
【００３９】
また、第２半導体パッケージ１７に搭載された第２半導体チップであるメモリ系の不揮発性メモリ１１は、図９に示すように第２配線基板１２の第２チップ搭載領域１２ｄに搭載され、メモリ回路を有しており、さらに図５に示すように主面（第２チップ主面）１１ａ、主面１１ａに形成された複数の第２パッド（第２電極パッド）１１ｃ、及び主面１１ａとは反対側に位置する裏面（第２チップ裏面）１１ｂを有している。
【００４０】
なお、不揮発性メモリ１１の主面１１ａの複数の第２パッド１１ｃは、図９に示すように、主面１１ａの４辺のうちの１辺に沿って並んで設けられている。不揮発性メモリ１１も、コントローラチップ１と同様に、図５に示すように、第２配線基板１２の主面１２ａにペースト材やフィルム状接着材等のダイボンド材１６によって固着されている。
【００４１】
また、不揮発性メモリ１１は、コントローラチップ１によって制御される。
【００４２】
また、不揮発性メモリ１１の複数の第２パッド１１ｃと第２配線基板１２の複数の第２ボンディングリード１２ｃとは、それぞれワイヤ（第２導電性部材）１３によって電気的に接続されている。
【００４３】
さらに、図５に示すように第２封止体１４が第２配線基板１２の主面１２ａ上に形成されており、この第１封止体４によって、不揮発性メモリ１１、複数のワイヤ１３及び第２配線基板１２の主面１２ａが樹脂封止されている。
【００４４】
また、第２配線基板１２の裏面１２ｂの複数の裏面側ランド１２ｆのそれぞれには、図５及び図１０に示すように半田ボール（第２外部端子、バンプ電極）１５が接合されており、上段側の第２配線基板１２の複数の裏面側ランド（電極、ランド）１２ｆと、下段側の第１配線基板２の複数の主面側ランド（電極、ランド）２ｅとが複数の半田ボール１５によって電気的に接続されている。
【００４５】
なお、半田ボール１５は、図５に示すように、下段側の第１半導体パッケージ７の第１封止体４より高さが高くなければならないため、半田ボール５に比べて遥かに大きい。
【００４６】
本実施の形態１のＰＯＰ型半導体装置８では、その下段側の第１半導体パッケージ７における第１配線基板２の主面２ａの平面形状は、図７に示すように、一対の第１辺２ｍと、この第１辺２ｍと交差する一対の第２辺２ｎとを有する四角形から成る。ＰＯＰ型半導体装置８では、第１配線基板２の主面側ランド２ｅの配列方向に沿った方向の辺を第１辺２ｍとし、この第１辺２ｍと交差する方向の辺を第２辺２ｎとしている。
【００４７】
さらに、ＰＯＰ型半導体装置８では、図６に示すように下段側の第１半導体パッケージ７の第１配線基板２上の第１封止体４は、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されている。すなわち、第１封止体４は、一方の第２辺２ｎから対向する他方の第２辺２ｎに到達するように形成されている。
【００４８】
さらに、複数の主面側ランド２ｅは、第１封止体４の両側に配置され、第１封止体４と第１配線基板２の一方の第１辺２ｍとの間と、他方の第１辺２ｍとの間において、それぞれ第１辺２ｍに沿って１列に並んで配置されている。ただし、複数の主面側ランド２ｅは、第１封止体４の両側において、第１辺２ｍに沿ってそれぞれ複数列に亘って配置されていてもよい。
【００４９】
つまり、ＰＯＰ型半導体装置８では、第１配線基板２の主面２ａにおいて、第１封止体４が一方の第２辺２ｎから対向する他方の第２辺２ｎに到達するように、かつ第２辺２ｎより狭い幅（第１チップ搭載領域２ｄより僅かに大きい程度の幅）で形成されており、また、複数の主面側ランド２ｅが、第１封止体４の両側に振り分けられてそれぞれ第１辺２ｍに沿って並んで配置されている。
【００５０】
ここで、上段側の第２半導体パッケージ１７の第２半導体チップである不揮発性メモリ１１と、下段側の第１半導体パッケージ７の第１半導体チップであるコントローラチップ（マイコンチップ）１とで、両者の電極パッド数の違いについて説明する。すなわち、本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７には不揮発性メモリ１１が搭載されており、下段側の第１半導体パッケージ７には上段側の不揮発性メモリ１１を制御するコントローラチップ１が搭載されている。不揮発性メモリ（例えば、ＦＬＡＳＨメモリ）１１は、読み出すためのデータや書き込んだデータを格納しておく記録手段である。
【００５１】
図１１の回路ブロック図に示すように、コントローラチップ１は、ＰＯＰ型半導体装置８、言い換えるとコントローラチップ１と不揮発性メモリ１１により構築されたシステムの内部に位置する不揮発性メモリ１１の制御を行うため、不揮発性メモリ１１と信号の入出力を行う（電気的に接続する）ためのメモリインターフェース（内部インターフェース）を有している。また、ＰＯＰ型半導体装置８、言い換えるとシステムの外部（又は、外部に搭載された外部機器）と信号のやり取り（入出力）も行う（電気的に接続する）ための外部インターフェースも有している。すなわち、コントローラチップ１に形成された複数の第１パッド１ｃは、内部インターフェース用のパッドと、外部インターフェース用のパッドを有している。一方、不揮発性メモリ１１は、外部機器と直接的に信号のやり取りは行わないため、両者の電極パッド数の違いは明らかであり、コントローラチップ１の方が不揮発性メモリ１１より電極パッド数が多い。つまり、ＰＯＰ型半導体装置８において、コントローラチップ１が有する複数の第１パッド１ｃの数（総数）は、不揮発性メモリ１１が有する複数の第２パッド１１ｃの数（総数）よりも多い。
【００５２】
さらに、本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載されたメモリは１種類のみである。したがって、必然的に不揮発性メモリ１１の電極パッド数は少ない。
【００５３】
このように本実施の形態１のＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載される半導体チップがメモリチップであるとともに、その種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数も少なくすることができる。したがって、これら主面側ランド２ｅを第１封止体４の両側に振り分けて配置することが可能になる。
【００５４】
これにより、第１封止体４を第１配線基板２の主面２ａの端部まで配置することができる。したがって、樹脂モールディング時のゲート部を第１配線基板２の主面２ａの端部近傍に配置することができ、第１封止体４の形成時に、スルーモールド方式（一括モールド方式：複数のデバイス領域を樹脂成形金型の１つのキャビティで一括して覆って樹脂モールドを行う方式）を採用することができる。
【００５５】
したがって、図６に示すように第１封止体４を第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に到達するように形成することが可能になる。その結果、第１封止体４を第１配線基板２の主面２ａ上の端（辺）から対向する端（辺）まで形成可能になるため、第１半導体パッケージ７の剛性を高めることができる。
【００５６】
このように、本実施の形態１のＰＯＰ型半導体装置８の下段側の第１半導体パッケージ７の第１封止体４は、スルーモールド方式によって形成されたものである。
【００５７】
次に、本実施の形態１のＰＯＰ型半導体装置８の製造方法について説明する。
【００５８】
図１２は図１に示す半導体装置の第１半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図、図１３は図１２に示す配線基板の裏面側の構造の一例を示す裏面図、図１４は図１２のＡ部の構造を示す拡大部分平面図、図１５は図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１６は図１４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図１７は図６に示す第１半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図、図１８は図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１９は図１７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図２０は図６に示す第１半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図、図２１は図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２２は図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図２３は図６に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図、図２４は図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図２５は図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図２６は図１３のＡ部におけるボールマウント後の構造の一例を示す裏面図、図２７は図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【００５９】
まず、下段側の第１半導体パッケージ７の製造方法について説明する。
【００６０】
図１２〜図１６に示すように、第１チップ搭載領域２ｄを有する主面２ａ、主面２ａにおいて第１チップ搭載領域２ｄの周囲に配置された複数の主面側ランド２ｅ、主面２ａとは反対側に位置する裏面２ｂ、及び裏面２ｂに配置された複数の裏面側ランド２ｆを有するデバイス領域９ａが複数個形成されたマトリクス基板（第１配線基板２）９を準備する。なお、図１２に示すように、主面２ａの第１チップ搭載領域２ｄには複数の第１ボンディングリード２ｃが形成されている。また、図１４に示すように、複数の主面側ランド２ｅのそれぞれは、複数の第１ボンディングリード２ｃと電気的に接続されている。また、図１２及び図１４に示すように、複数のデイバス領域９ａの第２辺２ｎと、この第２辺２ｎと隣接し、このデバイス領域９ａの外側に位置するマトリクス基板９の辺（前記第２辺２ｎに最も近い辺）との間には、ゲート部９ｄが配置されている。このゲート部９ｄの表面には、Ａｕメッキ層が形成されており、このゲート部９ｄを介して、ポット部（図示しない）に投入された樹脂がデバイス領域９ａ内に供給される。尚、ゲート部９ｄの表面に、Ａｕメッキ層が形成されているため、後の工程で形成された封止体１８の一部を分離するゲートブレーク工程において、マトリクス基板９から容易に封止体１８の一部を分離（剥離）することができる。さらに、図１５及び図１６に示す複数の裏面側ランド２ｆのそれぞれも複数の第１ボンディングリード２ｃと電気的に接続されている。
【００６１】
その後、ダイボンディングを行う。ここでは、図１７〜図１９に示すように、主面１ａ、主面１ａに形成された複数の第１パッド１ｃ、及び主面１ａとは反対側に位置する裏面１ｂを有する複数のコントローラチップ１を、マトリクス基板（第１配線基板２）９の複数のデバイス領域９ａのそれぞれの図１４に示す第１チップ搭載領域２ｄ上に搭載する。その際、図５に示すように、各コントローラチップ１はダイボンド材６を介して第１配線基板２上に搭載する。
【００６２】
その後、ワイヤボンディングを行う。ここでは、図２０〜図２２に示すように、コントローラチップ１の複数の第１パッド１ｃと、第１配線基板２の複数の第１ボンディングリード２ｃとを複数のワイヤ３（例えば、金線）を介してそれぞれ電気的に接続する。
【００６３】
その後、樹脂モールディングを行う。ここでは、図２３〜図２５に示すように、複数の主面側ランド２ｅのそれぞれが露出するように、複数のコントローラチップ１、複数のワイヤ３、及び第１配線基板２の主面２ａを樹脂で一括して封止する。ここで、前述したゲートブレーク工程において、半導体チップ１を封止する封止体１８から、ゲート部９ｄ上に形成された不要な封止体１８（ゲートレジン）を分離し易くするために、図２５に示すように、ゲート部９ｄに対応する上金型の一部（図示しない）に段差部を形成している。これにより、ゲート部９ｄに形成された封止体１８の表面（厚さ）は、デバイス領域９ａに形成された封止体１８の表面（厚さ）よりも低く（薄く）なる。
【００６４】
なお、第１配線基板２では、図７に示すようにその主面２ａの平面形状は、一対の第１辺２ｍと、第１辺２ｍと交差する一対の第２辺２ｎとを有する四角形から成り、複数の主面側ランド２ｅは、樹脂が供給される領域（封止体１８（第１封止体４）が形成される領域；モールド領域２ｋ）と第１配線基板２の一方の第１辺２ｍとの間（と、他方の第１辺２ｍとの間）に（おいて、第１辺２ｍに沿って）配置されている。そこで、前記樹脂で封止する工程では、第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に向かって前記樹脂を供給し、これによって図２３に示すように一括した封止体１８を形成する。
【００６５】
すなわち、ＰＯＰ型半導体装置８では、上段側の第２半導体パッケージ１７に搭載される半導体チップがメモリチップであるとともに、その種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数も少なくすることができる。したがって、これら主面側ランド２ｅを図２０に示すモールド領域２ｋの両側に振り分けて配置することが可能になる。これにより、封止体１８を図７に示す第１配線基板２の一方の第２辺２ｎの中央部から、対向する他方の第２辺２ｎの中央部に到達するように形成することが可能になり、樹脂モールド方式として、スルーモールド方式（一括モールド方式：複数のデバイス領域を樹脂成形金型の１つのキャビティで一括して覆って樹脂モールドを行う方式）を採用することができる。つまり、図７の第１配線基板２の第１辺２ｍに沿った方向である図２３に示すレジン流動方向１０に沿って樹脂をスルーモールド方式で第１配線基板２に対して供給できる。なお、レジン流動方向１０は、図２３に示された方向と１８０°反対の方向であってもよい。
【００６６】
以上のように、本実施の形態１のＰＯＰ型半導体装置８の組み立てでは、その樹脂モールディング工程で、スルーモールド方式を採用して、複数のデバイス領域９ａを一括して封止して、これにより、一括した細長い封止体１８を形成できる。
【００６７】
その後、ボールマウントを行う。ここでは、図２６及び図２７に示すように、図５の第１配線基板２の複数の裏面側ランド２ｆのそれぞれに複数の第１外部端子である半田ボール５を形成する。その後、個片化の切断を行って下段側の第１半導体パッケージ７の組み立て完了となる。
【００６８】
次に、上段側の第２半導体パッケージ１７の製造方法について説明する。
【００６９】
図２８は図１に示す半導体装置の第２半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図、図２９は図２８に示す配線基板の裏面側の構造の一例を示す裏面図、図３０は図２８のＡ部の構造を示す拡大部分平面図、図３１は図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３２は図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図３３は図９に示す第２半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図、図３４は図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３５は図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図３６は図９に示す第２半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図、図３７は図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３８は図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図３９は図９に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図、図４０は図３９のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４１は図３９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。さらに、図４２は図２９のＡ部におけるボールマウント後の構造の一例を示す裏面図、図４３は図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４４は図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【００７０】
まず、図２８〜図３２に示すように、図３０の第２チップ搭載領域１２ｄを有する主面１２ａ、主面１２ａとは反対側に位置する裏面１２ｂ、及び裏面１２ｂに配置された複数の裏面側ランド１２ｆを有するデバイス領域９ｃが複数個形成されたマトリクス基板（第２配線基板１２）９ｂを準備する。なお、図３０に示すように、主面１２ａの第２チップ搭載領域１２ｄには複数の第２ボンディングリード１２ｃが形成されている。ただし、第２配線基板１２の第２ボンディングリード１２ｃの数が、第１配線基板２の第１ボンディングリード２ｃの数より少ないことは言うまでもない。また、図３１及び図３２に示す複数の裏面側ランド１２ｆのそれぞれは複数の第２ボンディングリード１２ｃと電気的に接続されている。
【００７１】
その後、ダイボンディングを行う。ここでは、図３３〜図３５に示すように、主面１１ａ、主面１１ａに形成された複数の第２パッド１１ｃ、及び主面１１ａとは反対側に位置する裏面１１ｂを有する複数の不揮発性メモリ１１を、マトリクス基板（第２配線基板１２）９ｂの複数のデバイス領域９ｃのそれぞれの図３０に示す第２チップ搭載領域１２ｄ上に搭載する。その際、図５に示すように、各不揮発性メモリ１１はダイボンド材１６を介して第２配線基板１２上に搭載する。
【００７２】
その後、ワイヤボンディングを行う。ここでは、図３６〜図３８に示すように、不揮発性メモリ１１の複数の第２パッド１１ｃと、第２配線基板１２の複数の第２ボンディングリード１２ｃとを複数のワイヤ１３（例えば、金線）を介してそれぞれ電気的に接続する。
【００７３】
その後、樹脂モールディングを行う。ここでは、図３９〜図４１に示すように、複数の不揮発性メモリ１１、複数のワイヤ１３、及び第２配線基板１２の主面１２ａを樹脂で一括して封止する。ここでは、複数のデバイス領域９ｃを一括して樹脂封止して図３６の複数のデバイス領域９ｃを一括して覆う封止体１８を形成する。
【００７４】
その後、ボールマウントを行う。ここでは、図４２〜図４４に示すように、図５の第１配線基板２の主面側ランド２ｅと同ピッチで形成された第２配線基板１２の複数の裏面側ランド１２ｆのそれぞれに複数の第２外部端子である半田ボール１５を形成する。その後、個片化を行って上段側の第２半導体パッケージ１７の組み立て完了となる。
【００７５】
その後、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層する。
【００７６】
詳細には、第２配線基板１２上に不揮発性メモリ１１が搭載され、かつ主面１２ａとは反対側に位置する裏面１２ｂに複数の裏面側ランド１２ｆが配置された第２半導体パッケージ１７の第２配線基板１２を、複数の半田ボール１５を介して第１半導体パッケージ７の第１配線基板２上に搭載する。これにより、第１配線基板２の複数の主面側ランド２ｅと第２配線基板１２の複数の裏面側ランド１２ｆとをそれぞれ半田ボール１５を介して電気的に接続する。
【００７７】
その際、予め第２半導体パッケージ１７の第２配線基板１２の裏面側ランド１２ｆに複数の半田ボール１５を設けておき、この複数の半田ボール１５を、第２半導体パッケージ１７に設けられた状態で、第１配線基板２の複数の主面側ランド２ｅ上に配置した後、第１半導体パッケージ７の複数の主面側ランド２ｅと、第２半導体パッケージ１７の複数の裏面側ランド１２ｆとを複数の半田ボール１５を介して電気的に接続する。
【００７８】
以上により、本実施の形態１のＰＯＰ型半導体装置８の組み立て完了となる。
【００７９】
なお、上段側の第２半導体パッケージ１７の第２配線基板１２の複数の裏面側ランド１２ｆに形成された複数の半田ボール１５は、必ずしも予め第２配線基板１２に形成されていなくてもよい。つまり、第２配線基板１２を第１配線基板２上に積層する際に、この複数の半田ボール１５を介して搭載（積層）してもよい。
【００８０】
本実施の形態１のＰＯＰ型半導体装置８及びその製造方法によれば、下段側の第１半導体パッケージ７の第１配線基板２に形成される複数の主面側ランド２ｅを、第１配線基板２の中央部に位置する第１チップ搭載領域２ｄを境にその両側に振り分けて配置しており、これによって、第１封止体４を第１配線基板２の主面２ａの端部まで配置することができる。
【００８１】
したがって、樹脂モールディング時のゲート部を第１配線基板２の主面２ａの端部近傍に配置することができ、樹脂モールディングにおいてスルーモールド方式を採用することができる。
【００８２】
その結果、下段側の第１半導体パッケージ７の第１配線基板２上の第１封止体４を第１配線基板２の一方の端部（第２辺２ｎ）から、これに対向する他方の端部（第２辺２ｎ）にまで亘って形成することができる。これにより、第１半導体パッケージ７の剛性を高めることができるため、第１配線基板２の反りに対する強度を高めることができ、ＰＯＰ型半導体装置８の信頼性の向上を図ることができる。
【００８３】
また、スルーモールド方式を採用することができるため、樹脂成形金型のキャビティ内に残留する空気を、第１封止体４を形成する領域の外側に排出することができる。これにより、第１封止体４の内部にボイドが形成されることを低減でき、ＰＯＰ型半導体装置８の信頼性の向上を図ることができる。
【００８４】
次に、本実施の形態１の変形例について説明する。
【００８５】
本実施の形態１では、上段側の第２配線基板１２側の組み立てまで完了した第２半導体パッケージ１７を、下段側の第１半導体パッケージ７上に積層する段階まで行うＰＯＰ型半導体装置８について説明したが、下段側の第１半導体パッケージ７の製造を完了した時点でこの第１半導体パッケージ７を出荷してもよい。これにより、製品の用途に応じて、マザーボード上に実装する前に、不揮発性メモリ１１（例えば、ＦＬＡＳＨ）の容量を変更することが容易になる。
【００８６】
また、本実施の形態１では、上段側の第２配線基板１２上にメモリチップを搭載し、上段側の第２半導体パッケージ１７を製造してから、下段側の第１半導体パッケージ７上に積層する工程について説明したが、下段側の第１半導体パッケージ７を製造してから、予め準備しておいた上段側の第２半導体パッケージ１７を積層してもよい。これにより、上段側の第２半導体パッケージ１７を製造する工程が削減できるため、完成したＰＯＰ型半導体装置８の製造コストを低減することができる。
【００８７】
（実施の形態２）
図４５は本発明の実施の形態２の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図４６は図４５のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。また、図４７は本発明の実施の形態２の半導体装置の第１変形例における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図４８は図４７のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の第１変形例の構造を示す断面図、図４９は図４６に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【００８８】
図４５及び図４６に示す本実施の形態２の半導体装置は、実施の形態１と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置１９であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【００８９】
本実施の形態２のＰＯＰ型半導体装置１９では、下段側の第１半導体パッケージ７に制御系の第１半導体チップとその横にメモリ系の第３半導体チップが搭載されている。上段側の第２半導体パッケージ１７には実施の形態１のＰＯＰ型半導体装置８と同様にメモリ系の第２半導体チップのみが搭載されている。下段側の第１半導体パッケージ７に搭載されたメモリ系の第３半導体チップは、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）２１等であり、上段側の第１半導体パッケージ７に搭載された第２半導体チップである不揮発性メモリ１１とは、異なったメモリ機能のメモリ回路を有している。下段側の第１半導体パッケージ７に搭載された第１半導体チップは、実施の形態１と同様にコントローラチップ１である。
【００９０】
ＳＤＲＡＭ２１は、例えば、コントローラチップ１のキャッシュメモリとして設けられ、一時的に演算データを格納しておく記録手段であり、図４５に示すように第１配線基板２の第１辺２ｍに沿った方向のコントローラチップ１の隣に搭載されている。ＳＤＲＡＭ２１はその主面２１ａを上方に向け、裏面２１ｂと第１配線基板２の主面２ａとが接合されている。
【００９１】
図４９のＰＯＰ型半導体装置１９の回路ブロック図に示すように、上段側の不揮発性メモリ１１と下段側のＳＤＲＡＭ２１は、両者とも下段側のコントローラチップ１によって制御される。実施の形態１のＰＯＰ型半導体装置８と同様に、不揮発性メモリ１１及びＳＤＲＡＭ２１は、外部機器との信号のやり取りは行わず、コントローラチップ１のみが外部機器と信号のやり取りを行うため、コントローラチップ１が有する第１パッド（第１電極パッド）１ｃの数は、不揮発性メモリ１１が有する図５に示す第２パッド（第２電極パッド）１１ｃの数やＳＤＲＡＭ２１が有する第３パッド（第３電極パッド）２１ｃの数に比べて多い。つまり、ＳＤＲＡＭ２１の第３パッド２１ｃの数も不揮発性メモリ１１と同様に、コントローラチップ１の第１パッド１ｃの数に比べて少ない。
【００９２】
このように本実施の形態２のＰＯＰ型半導体装置１９においても、上段側の第２半導体パッケージ１７に搭載されるメモリチップの種類が１種類のみであるため、上段側の第２半導体パッケージ１７の裏面側ランド１２ｆの数を少なくすることができ、その結果、下段側の第１半導体パッケージ７の主面側ランド２ｅの数を少なくすることができる。
【００９３】
これにより、図４５に示すように、複数の主面側ランド２ｅを図４６に示す第１封止体４の両側に振り分けて配置することが可能になる。
【００９４】
なお、ＳＤＲＡＭ２１は、コントローラチップ１のキャッシュメモリであり、信号処理の高速化を図るため、コントローラチップ１の近くに配置することが好ましい。したがって、下段側の第１半導体パッケージ７に搭載されている。その際、ＳＤＲＡＭ２１の主面（第３チップ主面）２１ａは、不揮発性メモリ１１の主面１１ａより小さく、かつ第１配線基板２の第１辺２ｍに沿った方向のコントローラチップ１の隣に搭載することで、第１封止体４の幅を広げることなく下段側のコントローラチップ１の近くにＳＤＲＡＭ２１を搭載することができる。これにより、ＰＯＰ型半導体装置１９においても実施の形態１のＰＯＰ型半導体装置８と同様に、第１封止体４をスルーモールド方式で形成することができる。
【００９５】
また、ＳＤＲＡＭ２１の平面形状（主面２１ａの形状）は、長方形から成り、主面２１ａに形成された複数の第３パッド（第３電極パッド）２１ｃは、図４５に示すように主面２１ａの長辺に沿って配置されている。すなわち、複数の第３パッド２１ｃは、第１配線基板２の第１辺２ｍに沿った方向のＳＤＲＡＭ２１の主面２１ａの中央部（ＳＤＲＡＭ２１の長方形の主面２１ａの幅方向の中央部）に第２辺２ｎに沿った方向に並んで配置されており、所謂センタパッド配置である。その際、前記センタパッド配置は、複数の第３パッド２１ｃが１列から成るものであっても、複数列から成るものであっても何れでもよい。
【００９６】
さらに、ＳＤＲＡＭ２１の主面２１ａに形成された複数の第３パッド２１ｃが、複数のワイヤ３によって第１配線基板２の主面２ａの複数の第３ボンディングリード（電極）２ｐに電気的に接続されている。
【００９７】
その際、複数のワイヤ３は、第１配線基板２の第１辺２ｍに沿った方向にワイヤリングされている。すなわち、ＳＤＲＡＭ２１の第３パッド２１ｃと第１配線基板２の第３ボンディングリード２ｐとを電気的に接続する複数のワイヤ３のそれぞれは、ＳＤＲＡＭ２１の短辺に沿って形成されている。
【００９８】
このようにＳＤＲＡＭ２１と接続する複数のワイヤ３をＳＤＲＡＭ２１の短辺（第１配線基板２の第１辺２ｍ）に沿ってワイヤリングすることで、複数のワイヤ３が第１封止体４を形成する際のレジン流動方向１０に沿ってワイヤリングされるため、レジン流れの妨害となることを低減できる。
【００９９】
これにより、ワイヤ剥離やボイドの形成等を低減することができる。
【０１００】
すなわち、ＳＤＲＡＭ２１と接続する複数のワイヤ３は、樹脂モールドの際のレジン流動方向１０に沿ってワイヤリングすることが好ましく、特に、ＳＤＲＡＭ２１がセンタパッド配置の場合には、ワイヤ長が長くなるため、レジン流動方向１０に沿ってワイヤリングすることが、レジン流れの妨害に対してはより有効である。
【０１０１】
なお、本実施の形態２のＰＯＰ型半導体装置１９のその他の構造と、ＰＯＰ型半導体装置１９によって得られるその他の効果については、実施の形態１のＰＯＰ型半導体装置８のものと同様であるため、その重複説明は省略する。
【０１０２】
次に、図４７及び図４８を用いて本実施の形態２の変形例について説明する。
【０１０３】
図４７及び図４８に示すＰＯＰ型半導体装置１９は、下段側の第１半導体パッケージ７の第１配線基板２上に、コントローラチップ１及びＳＤＲＡＭ２１に加えてチップ部品２０が搭載されているものである。
【０１０４】
すなわち、ＰＯＰ型半導体装置１９の下段側の第１半導体パッケージ７においては、コントローラチップ１またはＳＤＲＡＭ２１の隣にチップ部品２０を搭載してもよく、図４８に示すように、コントローラチップ１及びＳＤＲＡＭ２１とその周辺に搭載されたチップ部品２０も第１封止体４によって樹脂封止されている。
【０１０５】
なお、チップ部品２０は、例えば、抵抗、コイル（水晶振動子）、コンデンサ（キャパシタ、静電容量）等である。
【０１０６】
（実施の形態３）
図５０は本発明の実施の形態３の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図、図５１は図５０のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の構造の一例を示す断面図である。また、図５２は本発明の実施の形態３の半導体装置の第１変形例における第１半導体パッケージの構造を封止体を透過して示す平面図、図５３は図５２のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第１変形例の構造を示す断面図、図５４は本発明の実施の形態３の半導体装置の第２変形例における第１半導体パッケージの構造を封止体を透過して示す平面図、図５５は図５４のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第２変形例の構造を示す断面図である。さらに、図５６は図５５に示す半導体装置における第２半導体パッケージの構造を封止体を透過して示す平面図、図５７は図５５に示す半導体装置の裏面側の構造の一例を示す底面図である。
【０１０７】
図５０及び図５１に示す本実施の形態３の半導体装置は、実施の形態２と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置２２であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【０１０８】
本実施の形態３のＰＯＰ型半導体装置２２は、上段側の第２半導体パッケージ１７の第２配線基板１２の実装強度を向上するための補強用ランド（第３ランド）２ｑが第１配線基板２に設けられているものである。
【０１０９】
すなわち、ＰＯＰ型半導体装置２２では、第１半導体パッケージ７に形成された第１封止体４が、コントローラチップ１を封止する第１封止部４ａと、第１辺２ｍに沿った方向の第１封止部４ａの両側に第１封止部４ａと一体で形成された第２封止部４ｂとから成り、第１配線基板２の主面２ａの第２封止部４ｂの第２辺２ｎに沿った方向の両側に第３ランドである補強用ランド２ｑが設けられている。図５０，図５１に示す第１半導体パッケージ７では、第１封止部４ａの周囲４箇所に補強用ランド２ｑが形成されている。４箇所に補強用ランド２ｑが形成され、これら補強用ランド２ｑも半田ボール１５を介して上段側の第２配線基板１２と接続されることで、上段側の第２配線基板１２の実装強度を向上することができる。
【０１１０】
なお、補強用ランド２ｑは、信号用の伝達経路となる主面側ランド２ｅと第２封止部４ｂとの間に位置している。
【０１１１】
また、ＰＯＰ型半導体装置２２では、補強用ランド２ｑを回避するために、第２封止部４ｂの第２辺２ｎに沿った方向の幅は、第１封止部４ａの同方向の幅より狭く形成されている。
【０１１２】
すなわち、補強用ランド２ｑを回避するために、コントローラチップ１の周囲に形成された第２封止部４ｂの第２辺２ｎに沿った方向の幅は、コントローラチップ１を封止する第１封止部４ａの同方向の幅より狭くなっている。
【０１１３】
ただし、図５１に示すように、第２封止部４ｂの厚さは、第１封止部４ａの厚さより厚くなっている。
【０１１４】
つまり、補強用ランド２ｑを回避した分、第１封止部４ａの外側の第２封止部４ｂは第１封止部４ａより幅が狭いが、高さは第１封止部４ａより高い。
【０１１５】
これにより、第１封止部４ａと第２封止部４ｂとで、樹脂モールディング工程での樹脂供給時の樹脂の流速を変えることなく安定した速度で樹脂を流すことができる。
【０１１６】
本実施の形態３のＰＯＰ型半導体装置２２のその他の構造と、ＰＯＰ型半導体装置２２によって得られるその他の効果については、実施の形態２のＰＯＰ型半導体装置１９のものと同様であるため、その重複説明は省略する。
【０１１７】
次に、本実施の形態３の変形例について説明する。
【０１１８】
図５２及び図５３に示す本実施の形態３の第１変形例は、第２封止部４ｂによって、第１半導体パッケージ７の第１配線基板２の主面２ａ上に搭載されたチップ部品２０を封止している構造を示している。
【０１１９】
すなわち、チップ部品２０は、コントローラチップ１やＳＤＲＡＭ２１より厚さ（実装高さ）が厚い（高い）場合が多く、高さが高いチップ部品２０であっても第２封止部４ｂによって封止することができる。
【０１２０】
次に、図５４〜図５７に示す本実施の形態３の第２変形例について説明する。
【０１２１】
前記第１変形例で説明したように、第２封止部４ｂは第１封止部４ａより厚さが厚い。言い換えると、第１封止部４ａの厚さは第２封止部４ｂの厚さよりも薄くなっている。
【０１２２】
すなわち、第１封止部４ａと第２封止部４ｂから成る第１封止体４の中央付近に相当する第１封止部４ａの高さは、その外側の第２封止部４ｂより低い。
【０１２３】
そこで、図５６に示す第２配線基板１２の平面方向の大きさが、図５４に示す第１配線基板２の平面方向の大きさより小さい場合に、図５５に示すように第２配線基板１２の裏面１２ｂは、第１封止部４ａより高く、かつ第２封止部４ｂより低い位置に配置されている。
【０１２４】
つまり、上段側の第２配線基板１２の外形寸法が、下段側の第１配線基板２の外形寸法よりも小さい場合（図５６に示すように、第２チップ搭載領域１２ｄのサイズが第２配線基板１２の主面２ａのサイズとほぼ同じ場合）、図５５に示すように、第１封止部４ａの厚さを第２封止部４ｂの厚さよりも薄くして凹状の段差部４ｃを形成しておくことで、凹状の段差部４ｃに第２配線基板１２を配置することができ、完成したＰＯＰ型半導体装置２２の実装高さを低減することができる。
【０１２５】
また、本実施の形態３においては、補強用ランド２ｑを設けない場合であっても（補強用ランド２ｑの有無に係わらず）、第２封止部４ｂの厚さを第１封止部４ａの厚さよりも厚くすることで、高さが高いチップ部品２０でも第２封止部４ｂによって封止することができる。
【０１２６】
（実施の形態４）
図５８は本発明の実施の形態４の半導体装置の第１半導体パッケージの組み立てにおける樹脂モールディング後の構造を示す拡大部分平面図、図５９は図５８のＡ−Ａ線に沿って切断した本発明の実施の形態４の半導体装置の構造を示す断面図である。
【０１２７】
図５８及び図５９に示す本実施の形態４の半導体装置は、実施の形態３と同様に、半導体パッケージを多段に積層した構造のＰＯＰ型半導体装置２３であり、下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージ１７を積層したものである。
【０１２８】
本実施の形態４のＰＯＰ型半導体装置２３は、下段側の第１半導体パッケージ７の第１配線基板２の強度を向上するための第３封止部４ｄが形成されているものである。
【０１２９】
すなわち、下段側の第１半導体パッケージ７において、第１配線基板２の主面２ａ上の複数の主面側ランド２ｅ列の外側に、第１辺２ｍに沿って第３封止部４ｄが形成されており、上段側の第２半導体パッケージ１７の第２配線基板１２の裏面１２ｂの端部が第３封止部４ｄによって支持されている。
【０１３０】
すなわち、第１半導体パッケージ７の第１配線基板２の主面２ａ上の複数の主面側ランド２ｅ列それぞれの外側に、前記主面側ランド２ｅ列に沿って細長い第３封止部４ｄが形成されており、上段側の第２配線基板１２の裏面１２ｂの端部が第３封止部４ｄによって支持されている。
【０１３１】
これにより、下段側の第１配線基板２の強度を向上させることができる。
【０１３２】
なお、下段側の第１配線基板２に図５３に示すようなチップ部品２０を搭載する場合、第３封止部４ｄによってチップ部品２０を封止してもよい。
【０１３３】
また、第３封止部４ｄの厚さを、コントローラチップ１を封止する第１封止体４（第１封止部４ａ、第２封止部４ｂ）の厚さよりも厚くする。言い換えると、コントローラチップ１を封止する第１封止体４の厚さを、第３封止部４ｄの厚さより薄くして、第１封止体４と第２配線基板１２の間に隙間２４を形成しておくことで、下段側の第１配線基板２が凸状に反った場合でも、第１封止体４がその上方の第２配線基板１２を押し上げることを防ぐことができる。
【０１３４】
また、上段側の第２配線基板１２が第３封止部４ｄによって支持されているため、上段側からの応力に対応することができ、第１半導体パッケージ７にクラックが形成されることを防止できる。さらに、上段側の第２半導体パッケージ１７が第３封止部４ｄによって支持されているため、半田ボール１５の潰れを低減することができる。
【０１３５】
これにより、半田ボール１５間のショートを防ぐことができる。
【０１３６】
また、半田ボール１５が潰れることを低減できるため、予め、半田ボール１５の径を小さくすることができる。すなわち、下段側の第１配線基板２と上段側の第２配線基板１２の距離を短くすることができ、半田ボール１５の大きさを小さくするとともに、ボールの取り付けピッチを小さくして半田ボール１５の設置数を増やすことができる。
【０１３７】
本実施の形態４のＰＯＰ型半導体装置２３のその他の構造と、ＰＯＰ型半導体装置２３によって得られるその他の効果については、実施の形態３のＰＯＰ型半導体装置２２のものと同様であるため、その重複説明は省略する。
【０１３８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３９】
例えば、前記実施の形態１〜４では、上段側の第２半導体パッケージ１７に搭載される第２半導体チップがメモリチップ（不揮発性メモリ１１）であり、このメモリチップが１つ搭載されている場合について説明したが、上段側の第２半導体パッケージ１７においても複数のメモリチップを積層して搭載してもよい。その際、積層するメモリチップの種類を１種類にすることにより、端子を共用して使用することができ、端子数を増やすことなく複数のメモリチップを積層することができる。
【０１４０】
また、下段側の第１半導体パッケージ７と上段側の第２半導体パッケージ１７の平面方向の大きさは、同じであっても、異なっていてもどちらでもよい。
【産業上の利用可能性】
【０１４１】
本発明は、複数の半導体チップを有する電子装置に好適である。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。
【図２】図１に示す半導体装置の裏面側の構造の一例を示す底面図である。
【図３】図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４】図２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図５】図３のＡ部の構造の一例を示す拡大部分断面図である。
【図６】図１に示す半導体装置の第１半導体パッケージの構造の一例を示す平面図である。
【図７】図６に示す第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図８】図６に示す第１半導体パッケージの裏面側の構造を示す底面図である。
【図９】図１に示す半導体装置の第２半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図１０】図９に示す第２半導体パッケージの裏面側の構造を示す底面図である。
【図１１】図１に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【図１２】図１に示す半導体装置の第１半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図である。
【図１３】図１２に示す配線基板の裏面側の構造の一例を示す裏面図である。
【図１４】図１２のＡ部の構造を示す拡大部分平面図である。
【図１５】図１４のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図１６】図１４のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図１７】図６に示す第１半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図である。
【図１８】図１７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図１９】図１７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２０】図６に示す第１半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図である。
【図２１】図２０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２２】図２０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２３】図６に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図である。
【図２４】図２３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２５】図２３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図２６】図１３のＡ部におけるボールマウント後の構造の一例を示す裏面図である。
【図２７】図２６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図２８】図１に示す半導体装置の第２半導体パッケージの組み立てで用いられる配線基板の構造の一例を示す平面図である。
【図２９】図２８に示す配線基板の裏面側の構造の一例を示す裏面図である。
【図３０】図２８のＡ部の構造を示す拡大部分平面図である。
【図３１】図３０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３２】図３０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３３】図９に示す第２半導体パッケージの組み立てにおけるダイボンディング後の構造の一例を示す部分拡大平面図である。
【図３４】図３３のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３５】図３３のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３６】図９に示す第２半導体パッケージの組み立てにおけるワイヤボンディング後の構造の一例を示す部分拡大平面図である。
【図３７】図３６のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図３８】図３６のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図３９】図９に示す第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す部分拡大平面図である。
【図４０】図３９のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４１】図３９のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図４２】図２９のＡ部におけるボールマウント後の構造の一例を示す裏面図である。
【図４３】図４２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図４４】図４２のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図４５】本発明の実施の形態２の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図４６】図４５のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図４７】本発明の実施の形態２の半導体装置の第１変形例における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図４８】図４７のＢ−Ｂ線に沿って切断した本発明の実施の形態２の半導体装置の第１変形例の構造を示す断面図である。
【図４９】図４６に示す半導体装置の回路ブロック構成の一例を示す回路ブロック図である。
【図５０】本発明の実施の形態３の半導体装置における第１半導体パッケージの構造の一例を封止体を透過して示す平面図である。
【図５１】図５０のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の構造の一例を示す断面図である。
【図５２】本発明の実施の形態３の半導体装置の第１変形例における第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図５３】図５２のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第１変形例の構造を示す断面図である。
【図５４】本発明の実施の形態３の半導体装置の第２変形例における第１半導体パッケージの構造を封止体を透過して示す平面図である。
【図５５】図５４のＢ−Ｂ線に沿って切断した本発明の実施の形態３の半導体装置の第２変形例の構造を示す断面図である。
【図５６】図５５に示す半導体装置における第２半導体パッケージの構造を封止体を透過して示す平面図である。
【図５７】図５５に示す半導体装置の裏面側の構造の一例を示す底面図である。
【図５８】本発明の実施の形態４の半導体装置の第１半導体パッケージの組み立てにおける樹脂モールディング後の構造の一例を示す拡大部分平面図である。
【図５９】図５８のＡ−Ａ線に沿って切断した本発明の実施の形態４の半導体装置の構造の一例を示す断面図である。
【符号の説明】
【０１４３】
１ コントローラチップ（第１半導体チップ）
１ａ 主面（第１チップ主面）
１ｂ 裏面（第１チップ裏面）
１ｃ 第１パッド（第１電極パッド）
２ 第１配線基板
２ａ 主面（第１基板主面）
２ｂ 裏面（第１基板裏面）
２ｃ 第１ボンディングリード
２ｄ 第１チップ搭載領域
２ｅ 主面側ランド（第１基板主面側ランド）
２ｆ 裏面側ランド（第１基板裏面側ランド）
２ｇ コア材
２ｈ ソルダレジスト膜
２ｉ 配線部
２ｊ スルーホール配線
２ｋ モールド領域
２ｍ 第１辺
２ｎ 第２辺
２ｐ 第３ボンディングリード
２ｑ 補強用ランド（第３ランド）
３ ワイヤ（第１導電性部材）
４ 第１封止体
４ａ 第１封止部
４ｂ 第２封止部
４ｃ 段差部
４ｄ 第３封止部
５ 半田ボール（第１外部端子）
６ ダイボンド材
７ 第１半導体パッケージ
８ ＰＯＰ型半導体装置
９ マトリクス基板（第１配線基板）
９ａ デバイス領域
９ｂ マトリクス基板（第２配線基板）
９ｃ デバイス領域
９ｄ ゲート部
１０ レジン流動方向
１１ 不揮発性メモリ（第２半導体チップ）
１１ａ 主面（第２チップ主面）
１１ｂ 裏面（第２チップ裏面）
１１ｃ 第２パッド（第２電極パッド）
１２ 第２配線基板
１２ａ 主面（第２基板主面）
１２ｂ 裏面（第２基板裏面）
１２ｃ 第２ボンディングリード
１２ｄ 第２チップ搭載領域
１２ｆ 裏面側ランド（第２基板裏面側ランド）
１２ｇ コア材
１２ｈ ソルダレジスト膜
１２ｉ 配線部
１２ｊ スルーホール配線
１３ ワイヤ（第２導電性部材）
１４ 第２封止体
１５ 半田ボール（第２外部端子）
１６ ダイボンド材
１７ 第２半導体パッケージ
１８ 封止体
１９ ＰＯＰ型半導体装置
２０ チップ部品
２１ ＳＤＲＡＭ（第３半導体チップ）
２１ａ 主面（第３チップ主面）
２１ｂ 裏面
２１ｃ 第３パッド（第３電極パッド）
２２ ＰＯＰ型半導体装置
２３ ＰＯＰ型半導体装置
２４ 隙間
【特許請求の範囲】
【請求項１】
複数の第１ボンディングリードが形成された第１チップ搭載領域を有する第１基板主面、前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板主面において前記第１チップ搭載領域の周囲に配置された複数の第１基板主面側ランド、前記第１基板主面とは反対側に位置する第１基板裏面、及び前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板裏面に配置された複数の第１基板裏面側ランドを有する第１配線基板と、
第１チップ主面、前記第１チップ主面に形成された複数の第１電極パッド、及び前記第１チップ主面とは反対側に位置する第１チップ裏面を有し、前記第１配線基板の前記第１チップ搭載領域上に搭載された第１半導体チップと、
前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
前記複数の第１基板主面側ランドのそれぞれを露出するように、前記第１半導体チップ、前記複数の第１導電性部材及び前記第１配線基板の前記第１基板主面を封止する第１封止体と、
前記第１配線基板の前記複数の第１基板裏面側ランドのそれぞれに形成された複数の第１外部端子と、
複数の第２ボンディングリードが形成された第２チップ搭載領域を有する第２基板主面、前記第２基板主面とは反対側に位置する第２基板裏面、及び前記複数の第２ボンディングリードのそれぞれと電気的に接続され、前記第２基板裏面に配置された複数の第２基板裏面側ランドを有する第２配線基板と、
第２チップ主面、前記第２チップ主面に形成された複数の第２電極パッド、及び前記第２チップ主面とは反対側に位置する第２チップ裏面を有し、前記第２配線基板の前記第２チップ搭載領域上に搭載された第２半導体チップと、
前記第２半導体チップの前記複数の第２電極パッドと前記第２配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
前記第２半導体チップ、前記複数の第２導電性部材及び前記第２基板主面を封止する第２封止体と、
前記第２配線基板の前記複数の第２基板裏面側ランドのそれぞれに形成され、前記複数の第２基板裏面側ランドと前記複数の第１基板主面側ランドとをそれぞれ電気的に接続する複数の第２外部端子と、
を含み、
前記第１配線基板の前記第１基板主面の平面形状は、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、
前記第１封止体は、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって形成されており、
前記複数の第１基板主面側ランドは、前記第１封止体と前記配線基板の前記第１辺との間に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１半導体チップは制御回路を有した半導体チップであり、前記第２半導体チップはメモリ回路を有した半導体チップであり、前記第２半導体チップは、前記第１半導体チップによって制御されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１半導体チップが有する前記複数の第１電極パッドの数は、前記第２半導体チップが有する前記複数の第２電極パッドの数より多いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１配線基板の前記第１基板主面上に、前記第２半導体チップのメモリ回路と異なったメモリ機能のメモリ回路を有する第３半導体チップが、前記第１辺に沿った方向の前記第１半導体チップの隣に搭載されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第３半導体チップが有する複数の第３電極パッドの数は、前記第１半導体チップが有する前記複数の第１電極パッドの数より少ないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第３半導体チップは、前記複数の第３電極パッドが複数のワイヤによって前記第１配線基板の前記第１基板主面の複数の第３ボンディングリードに電気的に接続されており、前記複数のワイヤは、前記第１辺に沿った方向にワイヤリングされていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第３半導体チップの前記複数の第３電極パッドは、前記第１辺に沿った方向の前記第３半導体チップの第３チップ主面の中央部に並んで配置されたセンタパッド配置であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１封止体は、前記第１半導体チップを封止する第１封止部と、前記第１辺に沿った方向の前記第１封止部の両側に前記第１封止部と一体で形成された第２封止部とから成り、前記第１配線基板の前記第１基板主面の前記第２封止部の前記第２辺に沿った方向の両側に第３ランドが設けられていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第２封止部の前記第２辺に沿った方向の幅は、前記第１封止部の同方向の幅より狭いことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記第２封止部の厚さは、前記第１封止部の厚さより厚いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第２封止部は、前記第１配線基板の前記第１基板主面上に搭載されたチップ部品を封止していることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第２配線基板の平面方向の大きさが前記第１配線基板の平面方向の大きさより小さく、前記第２配線基板の前記第２基板裏面は、前記第１封止部より高く、かつ前記第２封止部より低い位置に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記第１配線基板の前記第１基板主面上の前記複数の第１基板主面側ランド列の外側に、前記第１辺に沿って第３封止部が形成されており、前記第２配線基板の前記第２基板裏面の端部が前記第３封止部によって支持されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第３封止部の厚さは、前記第１封止部及び前記第２封止部の厚さより厚いことを特徴とする半導体装置。
【請求項１５】
（ａ）複数の第１ボンディングリードが形成された第１チップ搭載領域を有する第１基板主面、前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板主面において前記第１チップ搭載領域の周囲に配置された複数の第１基板主面側ランド、前記第１基板主面とは反対側に位置する第１基板裏面、及び前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板裏面に配置された複数の第１基板裏面側ランドを有するデバイス形成領域が複数個形成された第１配線基板を準備する工程；
（ｂ）第１チップ主面、前記第１チップ主面に形成された複数の第１電極パッド、及び前記第１チップ主面とは反対側に位置する第１チップ裏面を有する複数の第１半導体チップを、前記第１配線基板の前記複数のデバイス形成領域のそれぞれの前記第１チップ搭載領域上に搭載する工程；
（ｃ）前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとを複数の第１導電性部材を介してそれぞれ電気的に接続する工程；
（ｄ）前記複数の第１基板主面側ランドのそれぞれを露出するように、前記複数の第１半導体チップ、前記複数の第１導電性部材及び前記第１配線基板の前記第１基板主面を樹脂で一括して封止する工程；
（ｅ）前記第１配線基板の前記複数の第１基板裏面側ランドのそれぞれに複数の第１外部端子を形成する工程；
（ｆ）第２基板主面上に第２半導体チップが搭載され、前記第２基板主面とは反対側に位置する第２基板裏面に複数の第２基板裏面側ランドが配置された第２配線基板を、複数の第２外部端子を介して前記第１配線基板上に搭載し、前記複数の第１基板主面側ランドと前記複数の第２基板裏面側ランドとをそれぞれ電気的に接続する工程；
を含み、
前記第１配線基板の前記第１基板主面の平面形状は、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、
前記複数の第１基板主面側ランドは、前記樹脂が供給される領域と前記配線基板の前記第１辺との間に配置されており、
前記（ｄ）工程では、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって前記樹脂を供給し、封止体を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記（ｆ）工程で、予め前記第２基板裏面側ランドに設けられた前記複数の第２外部端子を、前記第１配線基板の前記複数の第１基板主面側ランド上に配置した後、前記複数の第１基板主面側ランドと前記複数の第２基板裏面側ランドとを前記複数の第２外部端子を介して電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１】
複数の第１ボンディングリードが形成された第１チップ搭載領域を有する第１基板主面、前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板主面において前記第１チップ搭載領域の周囲に配置された複数の第１基板主面側ランド、前記第１基板主面とは反対側に位置する第１基板裏面、及び前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板裏面に配置された複数の第１基板裏面側ランドを有する第１配線基板と、
第１チップ主面、前記第１チップ主面に形成された複数の第１電極パッド、及び前記第１チップ主面とは反対側に位置する第１チップ裏面を有し、前記第１配線基板の前記第１チップ搭載領域上に搭載された第１半導体チップと、
前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
前記複数の第１基板主面側ランドのそれぞれを露出するように、前記第１半導体チップ、前記複数の第１導電性部材及び前記第１配線基板の前記第１基板主面を封止する第１封止体と、
前記第１配線基板の前記複数の第１基板裏面側ランドのそれぞれに形成された複数の第１外部端子と、
複数の第２ボンディングリードが形成された第２チップ搭載領域を有する第２基板主面、前記第２基板主面とは反対側に位置する第２基板裏面、及び前記複数の第２ボンディングリードのそれぞれと電気的に接続され、前記第２基板裏面に配置された複数の第２基板裏面側ランドを有する第２配線基板と、
第２チップ主面、前記第２チップ主面に形成された複数の第２電極パッド、及び前記第２チップ主面とは反対側に位置する第２チップ裏面を有し、前記第２配線基板の前記第２チップ搭載領域上に搭載された第２半導体チップと、
前記第２半導体チップの前記複数の第２電極パッドと前記第２配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
前記第２半導体チップ、前記複数の第２導電性部材及び前記第２基板主面を封止する第２封止体と、
前記第２配線基板の前記複数の第２基板裏面側ランドのそれぞれに形成され、前記複数の第２基板裏面側ランドと前記複数の第１基板主面側ランドとをそれぞれ電気的に接続する複数の第２外部端子と、
を含み、
前記第１配線基板の前記第１基板主面の平面形状は、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、
前記第１封止体は、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって形成されており、
前記複数の第１基板主面側ランドは、前記第１封止体と前記配線基板の前記第１辺との間に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１半導体チップは制御回路を有した半導体チップであり、前記第２半導体チップはメモリ回路を有した半導体チップであり、前記第２半導体チップは、前記第１半導体チップによって制御されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１半導体チップが有する前記複数の第１電極パッドの数は、前記第２半導体チップが有する前記複数の第２電極パッドの数より多いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１配線基板の前記第１基板主面上に、前記第２半導体チップのメモリ回路と異なったメモリ機能のメモリ回路を有する第３半導体チップが、前記第１辺に沿った方向の前記第１半導体チップの隣に搭載されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第３半導体チップが有する複数の第３電極パッドの数は、前記第１半導体チップが有する前記複数の第１電極パッドの数より少ないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第３半導体チップは、前記複数の第３電極パッドが複数のワイヤによって前記第１配線基板の前記第１基板主面の複数の第３ボンディングリードに電気的に接続されており、前記複数のワイヤは、前記第１辺に沿った方向にワイヤリングされていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第３半導体チップの前記複数の第３電極パッドは、前記第１辺に沿った方向の前記第３半導体チップの第３チップ主面の中央部に並んで配置されたセンタパッド配置であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１封止体は、前記第１半導体チップを封止する第１封止部と、前記第１辺に沿った方向の前記第１封止部の両側に前記第１封止部と一体で形成された第２封止部とから成り、前記第１配線基板の前記第１基板主面の前記第２封止部の前記第２辺に沿った方向の両側に第３ランドが設けられていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第２封止部の前記第２辺に沿った方向の幅は、前記第１封止部の同方向の幅より狭いことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記第２封止部の厚さは、前記第１封止部の厚さより厚いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記第２封止部は、前記第１配線基板の前記第１基板主面上に搭載されたチップ部品を封止していることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第２配線基板の平面方向の大きさが前記第１配線基板の平面方向の大きさより小さく、前記第２配線基板の前記第２基板裏面は、前記第１封止部より高く、かつ前記第２封止部より低い位置に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記第１配線基板の前記第１基板主面上の前記複数の第１基板主面側ランド列の外側に、前記第１辺に沿って第３封止部が形成されており、前記第２配線基板の前記第２基板裏面の端部が前記第３封止部によって支持されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記第３封止部の厚さは、前記第１封止部及び前記第２封止部の厚さより厚いことを特徴とする半導体装置。
【請求項１５】
（ａ）複数の第１ボンディングリードが形成された第１チップ搭載領域を有する第１基板主面、前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板主面において前記第１チップ搭載領域の周囲に配置された複数の第１基板主面側ランド、前記第１基板主面とは反対側に位置する第１基板裏面、及び前記複数の第１ボンディングリードのそれぞれと電気的に接続され、前記第１基板裏面に配置された複数の第１基板裏面側ランドを有するデバイス形成領域が複数個形成された第１配線基板を準備する工程；
（ｂ）第１チップ主面、前記第１チップ主面に形成された複数の第１電極パッド、及び前記第１チップ主面とは反対側に位置する第１チップ裏面を有する複数の第１半導体チップを、前記第１配線基板の前記複数のデバイス形成領域のそれぞれの前記第１チップ搭載領域上に搭載する工程；
（ｃ）前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとを複数の第１導電性部材を介してそれぞれ電気的に接続する工程；
（ｄ）前記複数の第１基板主面側ランドのそれぞれを露出するように、前記複数の第１半導体チップ、前記複数の第１導電性部材及び前記第１配線基板の前記第１基板主面を樹脂で一括して封止する工程；
（ｅ）前記第１配線基板の前記複数の第１基板裏面側ランドのそれぞれに複数の第１外部端子を形成する工程；
（ｆ）第２基板主面上に第２半導体チップが搭載され、前記第２基板主面とは反対側に位置する第２基板裏面に複数の第２基板裏面側ランドが配置された第２配線基板を、複数の第２外部端子を介して前記第１配線基板上に搭載し、前記複数の第１基板主面側ランドと前記複数の第２基板裏面側ランドとをそれぞれ電気的に接続する工程；
を含み、
前記第１配線基板の前記第１基板主面の平面形状は、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、
前記複数の第１基板主面側ランドは、前記樹脂が供給される領域と前記配線基板の前記第１辺との間に配置されており、
前記（ｄ）工程では、前記第１配線基板の一方の前記第２辺の中央部から他方の前記第２辺の中央部に向かって前記樹脂を供給し、封止体を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記（ｆ）工程で、予め前記第２基板裏面側ランドに設けられた前記複数の第２外部端子を、前記第１配線基板の前記複数の第１基板主面側ランド上に配置した後、前記複数の第１基板主面側ランドと前記複数の第２基板裏面側ランドとを前記複数の第２外部端子を介して電気的に接続することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【公開番号】特開２０１０−１４７０９０（Ｐ２０１０−１４７０９０Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３１９９３８（Ｐ２００８−３１９９３８）
【出願日】平成２０年１２月１６日（２００８．１２．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１６日（２００８．１２．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
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