半導体装置及びその製造方法
【目的】 半導体装置及びその製造方法に関し、薄膜化されたＳｉ半導体基板基板中に生成される正孔或いは電子を極めて簡単な構成を採ることで他に逃がし、寄生バイポーラ・トランジスタ動作を有効に阻止することができるようにする。
【構成】 Ｓｉ半導体支持基板２５上にＰＳＧ膜２４及び不要なキャリヤを逃がす導電膜２３及びキャリヤがトンネリング可能な厚さをもつ絶縁膜２２及び薄膜化されたｐ−Ｓｉ半導体基板２１が順に積層され、その薄膜化されたｐ−Ｓｉ半導体基板２１をフィールド絶縁膜２６に依って区分けした部分に電界効果トランジスタを作り込み、その電界効果トランジスタが存在しない部分を貫通すると共に不要なキャリヤを逃がす導電膜２３にコンタクトする埋め込みコンタクト電極４０を形成する。
【構成】 Ｓｉ半導体支持基板２５上にＰＳＧ膜２４及び不要なキャリヤを逃がす導電膜２３及びキャリヤがトンネリング可能な厚さをもつ絶縁膜２２及び薄膜化されたｐ−Ｓｉ半導体基板２１が順に積層され、その薄膜化されたｐ−Ｓｉ半導体基板２１をフィールド絶縁膜２６に依って区分けした部分に電界効果トランジスタを作り込み、その電界効果トランジスタが存在しない部分を貫通すると共に不要なキャリヤを逃がす導電膜２３にコンタクトする埋め込みコンタクト電極４０を形成する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタを作り込んだＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造をもつ半導体装置及びその製造方法の改良に関する。
【０００２】一般に、ＭＩＳ電界効果トランジスタを高速化する有力な手段として微細化が行われてきたのであるが、現在、その微細化も、何等かのブレイク・スルーがなければ、近いうちに限界に到達する。そうした中で、更なる高速化を図る為、ＳＯＩ構造の半導体装置が注目されているところであるが、その高性能を引き出す為には、未だ解決しなければならない問題が多い。
【０００３】
【従来の技術】通常、ＭＩＳ電界効果トランジスタを作り込んだＳＯＩ構造をもつ半導体装置は、絶縁膜上の薄膜化されたシリコン（Ｓｉ）半導体基板にＭＩＳ電界効果トランジスタを形成している。
【０００４】このようなＳＯＩ構造のＭＩＳ電界効果トランジスタに於けるゲート長を微細化してゆくと、その内部電界が強くなって、動作中、ドレイン近傍に於けるインパクト・イオン化率が高まる。
【０００５】このインパクト・イオン化で生成された電子及び正孔のうち、電子はドレイン電流としてドレイン領域に流れ込むので問題は起きない。然しながら、正孔の場合は問題である。即ち、基板が通常のバルクＳｉであれば、正孔は基板電流として基板に流れるのであるが、ＳＯＩ構造では、基板が活性層と呼ばれていることからも判るように極めて薄くなっていて、その下は絶縁膜で覆われた構造になっている。
【０００６】従って、正孔は薄膜化されたＳｉ半導体基板に蓄積されてしまい、そこでの電位が高くなって、ソース領域に正孔電流が流れ込むことになり、この電流が寄生バイポーラ・トランジスタをオンにするベース電流としての役割を果たしてしまい、ソース領域からドレイン領域へバイポーラ電流が流れてしまう。
【０００７】図９は寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表している。図に於いて、２はＳｉＯ2 からなる絶縁膜、３は薄膜化されたｐ−Ｓｉ半導体基板、４はＳｉＯ2 からなるフィールド絶縁膜、５はＳｉＯ2 からなるゲート絶縁膜、６は多結晶Ｓｉからなるゲート電極、７はｎ−ソース領域、８はｎ−ドレイン領域、９はＳｉＯ2 からなる絶縁膜、１０はＳｉＯ2 からなるサイド・ウォール状絶縁膜、１１はインパクト・イオン化で生成された電子及び正孔、ｉ1 は正常なＭＩＳチャネル電流、ｉ2 は寄生バイポーラ・トランジスタのベース電流として作用する正孔電流、ｉ3 は寄生バイポーラ電流をそれぞれ示している。
【０００８】このように、寄生バイポーラ電流ｉ3 が流れるような状態になると、ゲート電圧に依る制御は不可能になって大きな電流が流れるようになり、その状態が酷くなるとＭＩＳ電界効果トランジスタは破壊されてしまう。
【０００９】特に、ＳＯＩの厚さ、即ち、薄膜化Ｓｉ半導体基板の厚さを０．１〔μｍ〕程度に薄くし、ソース領域及びドレイン領域が下地の絶縁膜に達する、所謂、完全空乏化ＭＩＳ電界効果トランジスタになると寄生バイポーラ・トランジスタの影響を大きく受けることになる。
【００１０】図１０は寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表し、図９に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。図に於いて、１はＳｉ半導体支持基板を示している。
【００１１】このＳＯＩ構造ＭＩＳ電界効果半導体装置では、薄膜化ｐ−Ｓｉ半導体基板３をメサになるようエッチングして素子間分離を行っていて、このｐ−Ｓｉ半導体基板３は極めて薄いので、ｎ−ソース領域７及びｎ−ドレイン領域８は完全に下地の絶縁膜２に達している。
【００１２】従って、ゲート電極６の下に在る狭いｐ−Ｓｉ半導体基板３に蓄積される正孔の影響は大きなものとなり、寄生バイポーラ・トランジスタ動作は起こり易くなる。この為、ＳＯＩ構造の利点が活かされるゲート長０．２〔μｍ〕以下の微細化ＭＩＳ電界効果トランジスタを実現するには、寄生バイポーラ・トランジスタ動作の防止が重要な課題になっている。
【００１３】前記したような問題を解消しようとして、種々な手段が提案されている。図１１は改良された従来のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図であり、図１０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。この従来例では、ｐ−Ｓｉ半導体基板３の下地になっている絶縁膜２に開口２Ａを形成し、正孔をＳｉ半導体支持基板１に逃がすようにしたことに依って、寄生バイポーラ・トランジスタ動作を解消している。
【００１４】この他、通常のバイポーラ・トランジスタに於いて、コレクタとして作用する埋め込み層と同じような高濃度不純物層をｐ−Ｓｉ半導体基板３中に設け、その高濃度不純物層に正孔を吸収させるようにしたＳＯＩ構造ＭＩＳ電界効果トランジスタも提案されている。
【００１５】
【発明が解決しようとする課題】図１１に見られるＳＯＩ構造ＭＩＳ電界効果半導体装置に於いては、各トランジスタ毎に対応する開口２Ａを形成することが必要となるが、ゲート長自体、その時代に於ける微細化ルールの最小線幅を用いて形成されるのであるから、それよりも更に微細な開口２Ａを形成することは不可能に近いほど至難の技である。
【００１６】また、ｐ−Ｓｉ半導体基板３中にバイポーラ・トランジスタのコレクタとして作用する埋め込み層のような高濃度不純物層を形成することは、実現は不可能である。その理由は、高濃度不純物層が正孔を吸収する作用をする為には、不純物濃度を１×１０19〔cm-3〕〜１×１０20〔cm-3〕にしなければならないが、そのように高濃度不純物層をチャネルの直下、即ち、０．１〔μｍ〕も離れていないような箇所に形成することは無理であり、たとい、そのような箇所に高濃度不純物を導入したとしても、トランジスタの形成過程や分離領域の形成過程に於ける熱処理で不純物が拡散されてしまい、正常な動作をする半導体装置は得られないことになる。
【００１７】本発明は、薄膜化されたＳｉ半導体基板の基板中に生成される正孔或いは電子を極めて簡単な構成を採ることで他に逃がし、寄生バイポーラ・トランジスタ動作を有効に阻止することができるようにする。
【００１８】
【課題を解決するための手段】本発明に於いては、薄膜化されたＳｉ半導体基板に生成される正孔及び電子のうち、寄生バイポーラ・トランジスタ動作に関与するキャリヤを絶縁膜をトンネリングさせて他に放出させることが基本になっている。
【００１９】図１は本発明の原理を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。図に於いて、２１はｐ−Ｓｉ半導体基板、２２はＳｉＯ2 からなる絶縁膜（第二の絶縁膜）、２３は導電膜、２４はＰＳＧ膜（第一の絶縁膜）、２５はＳｉ半導体支持基板、２６はＳｉＯ2 からなるフィールド絶縁膜、２７はＳｉＯ2 からなるゲート絶縁膜、２８は多結晶Ｓｉからなるゲート電極、２９はＳｉＯ2 からなる絶縁膜、３０Ｓはｎ- −ソース領域、３０Ｄはｎ- −ドレイン領域、３１はＳｉＯ2 からなるサイド・ウォール状絶縁膜、３２はＳｉＯ2 からなるスルー酸化膜、３３Ｓはｎ+ −ソース領域、３３Ｄはｎ+ −ドレイン領域、３４はＢＰＳＧからなる層間絶縁膜、３５はＴｉ及びＴｉＮからなるバリヤ・メタル膜、３７はＡｌからなる金属ソース電極、３８はＡｌからなる金属ドレイン電極、３９はＡｌからなる金属ゲート電極、４０はＡｌからなる埋め込みコンタクト電極をそれぞれ示している。
【００２０】このＳＯＩ構造ＭＩＳ電界効果半導体装置では、ｐ−Ｓｉ半導体基板２１に生成される不要なキャリヤは、第二の絶縁膜である絶縁膜２２をトンネリングして導電膜２３へ流れるようになっている。
【００２１】このようなことから、本発明に依る半導体装置及びその製造方法に於いては、（１）Ｓｉ半導体基板（例えばＳｉ半導体支持基板２５）上に順に積層された第一の絶縁膜（例えばＰＳＧ膜２４）及び不要なキャリヤを逃がす導電膜（例えば導電膜２３）及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜（例えば絶縁膜２２）及び薄膜化されたＳｉ半導体基板（例えばｐ−Ｓｉ半導体基板２１）と、該薄膜化されたＳｉ半導体基板を絶縁分離（例えば絶縁膜を形成することに依る分離やメサを形成することに依る空気絶縁分離）に依って区分けした部分に作り込まれた電界効果トランジスタと、該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極（例えば埋め込みコンタクト電極４０）とを備えてなることを特徴とするか、或いは、
【００２２】（２）前記（１）に於いて、キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜上に積層形成されたアモルファスＳｉからなる活性層（例えばα−Ｓｉからなる活性層５５）が薄膜化されたＳｉ半導体基板に代替されてなることを特徴とするか、或いは、
【００２３】（３）キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜と不要なキャリヤを逃がす導電膜と貼り合わせ面となる第一の絶縁膜とが積層形成されたＳｉ半導体基板及び貼り合わせ面となる第一の絶縁膜が形成されたＳｉ半導体支持基板を貼り合わせる工程と、次いで、該Ｓｉ半導体基板を薄膜化してから絶縁分離に依って区分けする工程と、次いで、該薄膜化されたＳｉ半導体基板の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しないい部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とするか、或いは、
【００２４】（４）Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及びＴＦＴを作り込むことが可能な厚さのアモルファスＳｉからなる活性層を順に積層形成する工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を絶縁分離に依って区分けする工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉからなる活性層の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする。
【００２５】
【作用】前記手段を採ることに依り、薄膜化されたＳｉ半導体基板などに作り込まれた電界効果トランジスタに於けるインパクト・イオン化に依って生成されるキャリヤのうち、ドレイン電流としてドレイン領域に流れ込むことができない極性をもったキャリヤは、該薄膜化されたＳｉ半導体基板などに接している第二の絶縁膜をトンネリングして下地の導電膜に流れてしまうので、薄膜化されたＳｉ半導体基板などに蓄積されることはなくなり、そこでの電位が不当に高くなって寄生バイポーラ・トランジスタ動作が生起されるなどの問題は解消され、従って、ＳＯＩ構造を利用して微細化された電界効果トランジスタを安定に動作させることが可能になる。
【００２６】また、そのように優れた特性をもつ半導体装置を製造するに際して必要になることは、キャリヤがトンネリング可能な薄い絶縁膜並びにその下地に導電膜を形成することのみであるから、従来から多用されている技術を適用して容易に作成することができる。
【００２７】更にまた、その半導体装置を動作させるに際して必要になることは、該導電膜に不要なキャリヤを引き込む為の適当な電位を印加するのみであるから、その使用について何等の困難性もない。
【００２８】
【実施例】図２乃至図６は本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ詳細に説明する。尚、本実施例では貼り合わせＳＯＩ構造を利用している。
【００２９】図２参照２−（１）
熱酸化法を適用することに依り、ｐ−Ｓｉ半導体基板２１に厚さ例えば５０〔Å〕のＳｉＯ2 からなる絶縁膜２２を形成する。尚、絶縁膜２２はＳｉＯ2の代わりにＳｉＯＮ或いはＳｉＮなどを用いても良い。ここで形成した絶縁膜２２は、正孔がトンネリング可能な厚さにすることが肝要である。
【００３０】２−（２）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚さ例えば２０００〔Å〕の不純物含有多結晶Ｓｉからなる導電膜２３を形成する。尚、導電膜２３は多結晶Ｓｉの代わりにα−ＳｉやＳｉＧｅを用いても良い。また、多結晶Ｓｉなどにドーピングするには、その成膜時にソース・ガスの他にホスフィン（ＰＨ3 ）或いはジボラン（Ｂ2 Ｈ6 ）などを添加して不純物を含有させたり、或いは、成膜後にイオン注入で不純物を導入するなど任意の手段を採って良い。
【００３１】２−（３）
ＣＶＤ法を適用することに依り、厚さ例えば５０００〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜２４Ａを形成する。
【００３２】２−（４）
ＣＶＤ法を適用することに依り、Ｓｉ半導体支持基板２５に厚さ例えば５０００〔Å〕のＰＳＧ膜２４Ｂを形成する。尚、ここでは、ｐ−Ｓｉ半導体基板２１に関する加工をＳｉ半導体支持基板２５に関する加工よりも先に行う順序で説明したが、これは、どちらを先にしても良く、また、両方同時に行っても良い。
【００３３】図３参照３−（１）
ｐ−Ｓｉ半導体基板２１に於けるＰＳＧ膜２４ＡとＳｉ半導体支持基板２５に於けるＰＳＧ膜２４Ｂとを対向させ、通常の技法、例えば、パルス電圧を印加するなどして貼り合わせる。尚、貼り合わせ後のＰＳＧ膜を記号２４で指示する。
３−（２）
通常の技法、例えば、研削法や研磨法を適用することに依り、ｐ−Ｓｉ半導体基板２１の薄膜化を行って例えば１０００〔Å〕の厚さを残すようにする。
【００３４】図４参照４−（１）
選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依り、表面から絶縁膜２２に達するＳｉＯ2からなるフィールド絶縁膜２６を形成する。
４−（２）
熱酸化法を適用することに依り、ｐ−Ｓｉ半導体基板２１の表面に厚さ例えば１００〔Å〕のＳｉＯ2 からなるゲート絶縁膜２７を形成する。
【００３５】４−（３）
ＣＶＤ法を適用することに依り、厚さ例えば１２００〔Å〕の多結晶Ｓｉ膜を形成する。
４−（４）
ＣＶＤ法を適用することに依り、厚さ例えば３００〔Å〕のＳｉＯ2 からなる絶縁膜２９を形成する。
【００３６】４−（５）
主なエッチング・ガスをＣＣｌ4 （ＳｉＯ2 用）及びＣｌ2 ＋Ｏ2 （多結晶Ｓｉ用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、絶縁膜２９及び多結晶Ｓｉ膜及びゲート絶縁膜２７のパターニングを行う。この工程を経ると、多結晶Ｓｉ膜はゲート電極の形状になるので、これを記号２８で指示する。
【００３７】図５参照５−（１）
イオン注入法を適用することに依り、不純物量を２×１０13〔cm-3〕、加速電圧を３０〔ｋｅＶ〕として燐イオンの打ち込みを行ってＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の為のｎ- −ソース領域３０Ｓ及びｎ-−ドレイン領域３０Ｄを形成する。尚、実際には、不純物活性化の熱処理後、これ等の領域が動作可能の状態となる。
【００３８】５−（２）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔Å〕のＳｉＯ2 からなる絶縁膜３１を形成する。
５−（３）
主なエッチング・ガスをＣＣｌ4 とするＲＩＥ法を適用することに依り、絶縁膜３１の異方性エッチングを行う。この工程を経ることに依って、絶縁膜３１はゲート電極２８の側面に在るもののみ、サイド・ウォールとなって残る。従って、絶縁膜３１をサイド・ウォール状絶縁膜と呼ぶことにする。
【００３９】５−（４）
熱酸化法を適用することに依り、表出されているＳｉ面上にＳｉＯ2 からなる厚さ例えば１００〔Å〕のスルー酸化膜３２を形成する。尚、スルー酸化膜３２はイオン注入時に不純物イオンが通り抜ける厚さであり、しかも、Ｓｉ半導体基板２１の表面保護の役割を果たすことは云うまでもない。
５−（５）
イオン注入法を適用することに依り、不純物量を４×１０15〔cm-3〕、加速電圧を３５〔ｋｅＶ〕として砒素（Ａｓ）イオンの打ち込みを行い、ｎ+ −ソース領域３３Ｓ及びｎ+ −ドレイン領域３３Ｄを形成する。
５−（６）
温度を８５０〔℃〕としたＮ2 雰囲気中で時間を３０〔分〕とする不純物活性化の熱処理を行う。
【００４０】図６参照６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５０００〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる層間絶縁膜３４を形成する。
６−（２）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスを例えばＣＣｌ4 （ＢＰＳＧ用）とするＲＩＥ法を適用することに依り、層間絶縁膜３４の選択的エッチングを行って電極コンタクト窓を形成する。
【００４１】６−（３）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスを例えばＣＣｌ4 （ＳｉＯ2 用）及びＣｌ2 ＋Ｏ2 （Ｓｉ用）とするＲＩＥ法を適用することに依り、スルー酸化膜３２、Ｓｉ半導体基板２１、トンネリング絶縁膜２２の選択的エッチングを行い、導電膜２３に対処する電極コンタクト窓を延伸する。
６−（４）
真空蒸着法を適用することに依って、厚さが例えば２００〔Å〕のＴｉ膜と厚さが例えば１０００〔Å〕のＴｉＮ膜とからなるバリヤ・メタル膜３５、厚さが例えば５０００〔Å〕のＡｌ膜を順に形成する。
【００４２】６−（５）
通常のリソグラフィ技術を適用することに依り、Ａｌ膜、バリヤ・メタル膜３５のパターニングを行って金属ソース電極３７、金属ドレイン電極３８、金属ゲート電極３９、キャリヤがトンネリング可能な絶縁膜２２の下に在る導電膜２３にコンタクトする埋め込みコンタクト電極４０を形成する。
【００４３】前記実施例に依って作成されたＳＯＩ構造ＭＩＳ電界効果半導体装置は、ＳＯＩ構造を実現するのに貼り合わせ基板を用いているが、本発明は、貼り合わせ基板以外のＳＯＩ構造にも適用することができる。
【００４４】図７は本発明に於ける第二実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図、図８は第二実施例の工程を採って完成されたＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図であり、以下、これ等の図を参照しつつ詳細に説明する。尚、本実施例では貼り合わせ基板に依らないＳＯＩ構造を利用している。
【００４５】図７参照７−（１）
熱酸化法を適用することに依り、通常のＳｉ半導体基板５１上に厚さ例えば５００〔Å〕のＳｉＯ2 からなる絶縁膜５２を形成する。
７−（２）
ＣＶＤ法を適用することに依り、絶縁膜５２上に厚さ例えば２０００〔Å〕の不純物含有α−Ｓｉからなる導電膜５３を形成する。尚、導電膜５３はα−Ｓｉの代わりに多結晶ＳｉやＳｉＧｅを用いても良い。また、この場合も、α−Ｓｉなどにドーピングを行うには、その成膜時にソース・ガスの他にホスフィン（ＰＨ3 ）或いはジボラン（Ｂ2 Ｈ6 ）などを添加して不純物を含有させたり、或いは、成膜後にイオン注入で不純物を導入するなど任意の手段を採って良い。
【００４６】７−（３）
熱酸化法を適用することに依り、α−Ｓｉからなる導電膜５３上に厚さ例えば５０〔Å〕のＳｉＯ2 からなる絶縁膜５４を形成する。尚、絶縁膜５４としては、ＳｉＯ2 の代わりにＳｉＯＮ或いはＳｉＮなどを用いても良い。ここで形成した絶縁膜５４は、第一実施例と同様、正孔がトンネリング可能な厚さにすることは云うまでもない。
７−（４）
ＣＶＤ法を適用することに依り、絶縁膜５４上に厚さ例えば１０００〔Å〕の不純物含有α−Ｓｉからなる活性層５５を形成する。尚、活性層５５は、第一実施例で説明したｐ−Ｓｉ半導体基板２１の役割を果たすものであり、導電型は同じくｐ型であって良い。
【００４７】第二実施例が特徴とする工程は以上であり、この後は、第一実施例に於ける工程４−（１）以下と全く同じ工程を採って完成させることができる。
【００４８】図８は第二実施例に依って完成されたＳＯＩ構造電界効果半導体装置の要部切断側面図であり、図７R>７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、次の説明では、既出の記号については説明を省略する。
【００４９】図に於いて、５６はＳｉＯ2 からなるフィールド絶縁膜、５７はＳｉＯ2 からなるゲート絶縁膜、５８は不純物含有多結晶Ｓｉからなるゲート電極、５９はＳｉＯ2 からなる絶縁膜、６０ＳはＬＤＤ構造をなすｎ- −ソース領域、６０ＤはＬＤＤ構造をなすｎ- −ドレイン領域、６１はＳｉＯ2 からなるサイド・ウォール状絶縁膜、６２はＳｉＯ2 からなるスルー酸化膜、６３Ｓはｎ+ −ソース領域、６３Ｄはｎ+ −ドレイン領域、６４はＢＰＳＧからなる層間絶縁膜、６５はＴｉ膜＋ＴｉＮ膜からなるバリヤ・メタル膜、６７はＡｌからなるソース電極、６８はＡｌからなるドレイン電極、６９はＡｌからなるゲート電極、７０はＡｌからなる埋め込みコンタクト電極である。
【００５０】第二実施例に依って得られるＳＯＩ構造電界効果半導体装置は、所謂、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）であって、近年、種々な分野で多用されている。
【００５１】前記説明した何れの実施例に依って製造されたＳＯＩ構造電界効果半導体装置に於いても、キャリヤがトンネリング可能な絶縁膜２２或いは５４の下に在る導電膜２３或いは５３の導電型は、トランジスタがｎチャネル型であれば、ｎ+ として接地電位に固定して良く、また、ｐ+ にして負電位を維持するようにしても良い。これは、絶縁膜２２の内部電界を増して、トンネリング電流を流れ易くする為である。
【００５２】
【発明の効果】本発明に依る半導体装置及びその製造方法に於いては、Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及び薄膜化されたＳｉ半導体基板が順に積層され、その薄膜化されたＳｉ半導体基板を絶縁分離に依って区分けした部分に電界効果トランジスタを作り込み、その電界効果トランジスタが存在しない部分を貫通し、且つ、不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成するようにしている。
【００５３】前記構成を採ることに依り、薄膜化されたＳｉ半導体基板などに作り込まれた電界効果トランジスタに於けるインパクト・イオン化に依って生成されるキャリヤのうち、ドレイン電流としてドレイン領域に流れ込むことができない極性をもったキャリヤは、該薄膜化されたＳｉ半導体基板などに接している第二の絶縁膜をトンネリングして下地の導電膜に流れてしまうので、薄膜化されたＳｉ半導体基板などに蓄積されることはなくなり、そこでの電位が不当に高くなって寄生バイポーラ・トランジスタ動作が生起されるなどの問題は解消され、従って、ＳＯＩ構造を利用して微細化された電界効果トランジスタを安定に動作させることが可能になる。
【００５４】また、そのように優れた特性をもつ半導体装置を製造するに際して必要になることは、キャリヤがトンネリング可能な薄い絶縁膜並びにその下地に導電膜を形成することのみであるから、従来から多用されている技術を適用して容易に作成することができる。
【００５５】更にまた、その半導体装置を動作させるに際して必要になることは、該導電膜に不要なキャリヤを引き込む為の適当な電位を印加するのみであるから、その使用について何等の困難性もない。
【図面の簡単な説明】
【図１】本発明の原理を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図２】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図３】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図４】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図５】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図６】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図７】本発明に於ける第二実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図８】第二実施例の工程を採って完成されたＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図である。
【図９】寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表している。
【図１０】寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図である。
【図１１】改良された従来のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【符号の説明】
２１ ｐ−Ｓｉ半導体基板
２２ 絶縁膜
２３ 導電膜
２４ ＰＳＧ膜（第一の絶縁膜）
２５ Ｓｉ半導体支持基板
２６ フィールド絶縁膜
２７ ゲート絶縁膜
２８ ゲート電極
２９ 絶縁膜
３０Ｓ ｎ- −ソース領域
３０Ｄ ｎ- −ドレイン領域
３１ サイド・ウォール状絶縁膜
３２ スルー酸化膜
３３Ｓ ｎ+ −ソース領域
３３Ｄ ｎ+ −ドレイン領域
３４ 層間絶縁膜
３５ バリヤ・メタル膜
３７ 金属ソース電極
３８ 金属ドレイン電極
３９ 金属ゲート電極
４０ 埋め込みコンタクト電極
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタを作り込んだＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造をもつ半導体装置及びその製造方法の改良に関する。
【０００２】一般に、ＭＩＳ電界効果トランジスタを高速化する有力な手段として微細化が行われてきたのであるが、現在、その微細化も、何等かのブレイク・スルーがなければ、近いうちに限界に到達する。そうした中で、更なる高速化を図る為、ＳＯＩ構造の半導体装置が注目されているところであるが、その高性能を引き出す為には、未だ解決しなければならない問題が多い。
【０００３】
【従来の技術】通常、ＭＩＳ電界効果トランジスタを作り込んだＳＯＩ構造をもつ半導体装置は、絶縁膜上の薄膜化されたシリコン（Ｓｉ）半導体基板にＭＩＳ電界効果トランジスタを形成している。
【０００４】このようなＳＯＩ構造のＭＩＳ電界効果トランジスタに於けるゲート長を微細化してゆくと、その内部電界が強くなって、動作中、ドレイン近傍に於けるインパクト・イオン化率が高まる。
【０００５】このインパクト・イオン化で生成された電子及び正孔のうち、電子はドレイン電流としてドレイン領域に流れ込むので問題は起きない。然しながら、正孔の場合は問題である。即ち、基板が通常のバルクＳｉであれば、正孔は基板電流として基板に流れるのであるが、ＳＯＩ構造では、基板が活性層と呼ばれていることからも判るように極めて薄くなっていて、その下は絶縁膜で覆われた構造になっている。
【０００６】従って、正孔は薄膜化されたＳｉ半導体基板に蓄積されてしまい、そこでの電位が高くなって、ソース領域に正孔電流が流れ込むことになり、この電流が寄生バイポーラ・トランジスタをオンにするベース電流としての役割を果たしてしまい、ソース領域からドレイン領域へバイポーラ電流が流れてしまう。
【０００７】図９は寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表している。図に於いて、２はＳｉＯ2 からなる絶縁膜、３は薄膜化されたｐ−Ｓｉ半導体基板、４はＳｉＯ2 からなるフィールド絶縁膜、５はＳｉＯ2 からなるゲート絶縁膜、６は多結晶Ｓｉからなるゲート電極、７はｎ−ソース領域、８はｎ−ドレイン領域、９はＳｉＯ2 からなる絶縁膜、１０はＳｉＯ2 からなるサイド・ウォール状絶縁膜、１１はインパクト・イオン化で生成された電子及び正孔、ｉ1 は正常なＭＩＳチャネル電流、ｉ2 は寄生バイポーラ・トランジスタのベース電流として作用する正孔電流、ｉ3 は寄生バイポーラ電流をそれぞれ示している。
【０００８】このように、寄生バイポーラ電流ｉ3 が流れるような状態になると、ゲート電圧に依る制御は不可能になって大きな電流が流れるようになり、その状態が酷くなるとＭＩＳ電界効果トランジスタは破壊されてしまう。
【０００９】特に、ＳＯＩの厚さ、即ち、薄膜化Ｓｉ半導体基板の厚さを０．１〔μｍ〕程度に薄くし、ソース領域及びドレイン領域が下地の絶縁膜に達する、所謂、完全空乏化ＭＩＳ電界効果トランジスタになると寄生バイポーラ・トランジスタの影響を大きく受けることになる。
【００１０】図１０は寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表し、図９に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。図に於いて、１はＳｉ半導体支持基板を示している。
【００１１】このＳＯＩ構造ＭＩＳ電界効果半導体装置では、薄膜化ｐ−Ｓｉ半導体基板３をメサになるようエッチングして素子間分離を行っていて、このｐ−Ｓｉ半導体基板３は極めて薄いので、ｎ−ソース領域７及びｎ−ドレイン領域８は完全に下地の絶縁膜２に達している。
【００１２】従って、ゲート電極６の下に在る狭いｐ−Ｓｉ半導体基板３に蓄積される正孔の影響は大きなものとなり、寄生バイポーラ・トランジスタ動作は起こり易くなる。この為、ＳＯＩ構造の利点が活かされるゲート長０．２〔μｍ〕以下の微細化ＭＩＳ電界効果トランジスタを実現するには、寄生バイポーラ・トランジスタ動作の防止が重要な課題になっている。
【００１３】前記したような問題を解消しようとして、種々な手段が提案されている。図１１は改良された従来のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図であり、図１０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。この従来例では、ｐ−Ｓｉ半導体基板３の下地になっている絶縁膜２に開口２Ａを形成し、正孔をＳｉ半導体支持基板１に逃がすようにしたことに依って、寄生バイポーラ・トランジスタ動作を解消している。
【００１４】この他、通常のバイポーラ・トランジスタに於いて、コレクタとして作用する埋め込み層と同じような高濃度不純物層をｐ−Ｓｉ半導体基板３中に設け、その高濃度不純物層に正孔を吸収させるようにしたＳＯＩ構造ＭＩＳ電界効果トランジスタも提案されている。
【００１５】
【発明が解決しようとする課題】図１１に見られるＳＯＩ構造ＭＩＳ電界効果半導体装置に於いては、各トランジスタ毎に対応する開口２Ａを形成することが必要となるが、ゲート長自体、その時代に於ける微細化ルールの最小線幅を用いて形成されるのであるから、それよりも更に微細な開口２Ａを形成することは不可能に近いほど至難の技である。
【００１６】また、ｐ−Ｓｉ半導体基板３中にバイポーラ・トランジスタのコレクタとして作用する埋め込み層のような高濃度不純物層を形成することは、実現は不可能である。その理由は、高濃度不純物層が正孔を吸収する作用をする為には、不純物濃度を１×１０19〔cm-3〕〜１×１０20〔cm-3〕にしなければならないが、そのように高濃度不純物層をチャネルの直下、即ち、０．１〔μｍ〕も離れていないような箇所に形成することは無理であり、たとい、そのような箇所に高濃度不純物を導入したとしても、トランジスタの形成過程や分離領域の形成過程に於ける熱処理で不純物が拡散されてしまい、正常な動作をする半導体装置は得られないことになる。
【００１７】本発明は、薄膜化されたＳｉ半導体基板の基板中に生成される正孔或いは電子を極めて簡単な構成を採ることで他に逃がし、寄生バイポーラ・トランジスタ動作を有効に阻止することができるようにする。
【００１８】
【課題を解決するための手段】本発明に於いては、薄膜化されたＳｉ半導体基板に生成される正孔及び電子のうち、寄生バイポーラ・トランジスタ動作に関与するキャリヤを絶縁膜をトンネリングさせて他に放出させることが基本になっている。
【００１９】図１は本発明の原理を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。図に於いて、２１はｐ−Ｓｉ半導体基板、２２はＳｉＯ2 からなる絶縁膜（第二の絶縁膜）、２３は導電膜、２４はＰＳＧ膜（第一の絶縁膜）、２５はＳｉ半導体支持基板、２６はＳｉＯ2 からなるフィールド絶縁膜、２７はＳｉＯ2 からなるゲート絶縁膜、２８は多結晶Ｓｉからなるゲート電極、２９はＳｉＯ2 からなる絶縁膜、３０Ｓはｎ- −ソース領域、３０Ｄはｎ- −ドレイン領域、３１はＳｉＯ2 からなるサイド・ウォール状絶縁膜、３２はＳｉＯ2 からなるスルー酸化膜、３３Ｓはｎ+ −ソース領域、３３Ｄはｎ+ −ドレイン領域、３４はＢＰＳＧからなる層間絶縁膜、３５はＴｉ及びＴｉＮからなるバリヤ・メタル膜、３７はＡｌからなる金属ソース電極、３８はＡｌからなる金属ドレイン電極、３９はＡｌからなる金属ゲート電極、４０はＡｌからなる埋め込みコンタクト電極をそれぞれ示している。
【００２０】このＳＯＩ構造ＭＩＳ電界効果半導体装置では、ｐ−Ｓｉ半導体基板２１に生成される不要なキャリヤは、第二の絶縁膜である絶縁膜２２をトンネリングして導電膜２３へ流れるようになっている。
【００２１】このようなことから、本発明に依る半導体装置及びその製造方法に於いては、（１）Ｓｉ半導体基板（例えばＳｉ半導体支持基板２５）上に順に積層された第一の絶縁膜（例えばＰＳＧ膜２４）及び不要なキャリヤを逃がす導電膜（例えば導電膜２３）及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜（例えば絶縁膜２２）及び薄膜化されたＳｉ半導体基板（例えばｐ−Ｓｉ半導体基板２１）と、該薄膜化されたＳｉ半導体基板を絶縁分離（例えば絶縁膜を形成することに依る分離やメサを形成することに依る空気絶縁分離）に依って区分けした部分に作り込まれた電界効果トランジスタと、該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極（例えば埋め込みコンタクト電極４０）とを備えてなることを特徴とするか、或いは、
【００２２】（２）前記（１）に於いて、キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜上に積層形成されたアモルファスＳｉからなる活性層（例えばα−Ｓｉからなる活性層５５）が薄膜化されたＳｉ半導体基板に代替されてなることを特徴とするか、或いは、
【００２３】（３）キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜と不要なキャリヤを逃がす導電膜と貼り合わせ面となる第一の絶縁膜とが積層形成されたＳｉ半導体基板及び貼り合わせ面となる第一の絶縁膜が形成されたＳｉ半導体支持基板を貼り合わせる工程と、次いで、該Ｓｉ半導体基板を薄膜化してから絶縁分離に依って区分けする工程と、次いで、該薄膜化されたＳｉ半導体基板の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しないい部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とするか、或いは、
【００２４】（４）Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及びＴＦＴを作り込むことが可能な厚さのアモルファスＳｉからなる活性層を順に積層形成する工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を絶縁分離に依って区分けする工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉからなる活性層の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする。
【００２５】
【作用】前記手段を採ることに依り、薄膜化されたＳｉ半導体基板などに作り込まれた電界効果トランジスタに於けるインパクト・イオン化に依って生成されるキャリヤのうち、ドレイン電流としてドレイン領域に流れ込むことができない極性をもったキャリヤは、該薄膜化されたＳｉ半導体基板などに接している第二の絶縁膜をトンネリングして下地の導電膜に流れてしまうので、薄膜化されたＳｉ半導体基板などに蓄積されることはなくなり、そこでの電位が不当に高くなって寄生バイポーラ・トランジスタ動作が生起されるなどの問題は解消され、従って、ＳＯＩ構造を利用して微細化された電界効果トランジスタを安定に動作させることが可能になる。
【００２６】また、そのように優れた特性をもつ半導体装置を製造するに際して必要になることは、キャリヤがトンネリング可能な薄い絶縁膜並びにその下地に導電膜を形成することのみであるから、従来から多用されている技術を適用して容易に作成することができる。
【００２７】更にまた、その半導体装置を動作させるに際して必要になることは、該導電膜に不要なキャリヤを引き込む為の適当な電位を印加するのみであるから、その使用について何等の困難性もない。
【００２８】
【実施例】図２乃至図６は本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ詳細に説明する。尚、本実施例では貼り合わせＳＯＩ構造を利用している。
【００２９】図２参照２−（１）
熱酸化法を適用することに依り、ｐ−Ｓｉ半導体基板２１に厚さ例えば５０〔Å〕のＳｉＯ2 からなる絶縁膜２２を形成する。尚、絶縁膜２２はＳｉＯ2の代わりにＳｉＯＮ或いはＳｉＮなどを用いても良い。ここで形成した絶縁膜２２は、正孔がトンネリング可能な厚さにすることが肝要である。
【００３０】２−（２）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚さ例えば２０００〔Å〕の不純物含有多結晶Ｓｉからなる導電膜２３を形成する。尚、導電膜２３は多結晶Ｓｉの代わりにα−ＳｉやＳｉＧｅを用いても良い。また、多結晶Ｓｉなどにドーピングするには、その成膜時にソース・ガスの他にホスフィン（ＰＨ3 ）或いはジボラン（Ｂ2 Ｈ6 ）などを添加して不純物を含有させたり、或いは、成膜後にイオン注入で不純物を導入するなど任意の手段を採って良い。
【００３１】２−（３）
ＣＶＤ法を適用することに依り、厚さ例えば５０００〔Å〕の燐珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜２４Ａを形成する。
【００３２】２−（４）
ＣＶＤ法を適用することに依り、Ｓｉ半導体支持基板２５に厚さ例えば５０００〔Å〕のＰＳＧ膜２４Ｂを形成する。尚、ここでは、ｐ−Ｓｉ半導体基板２１に関する加工をＳｉ半導体支持基板２５に関する加工よりも先に行う順序で説明したが、これは、どちらを先にしても良く、また、両方同時に行っても良い。
【００３３】図３参照３−（１）
ｐ−Ｓｉ半導体基板２１に於けるＰＳＧ膜２４ＡとＳｉ半導体支持基板２５に於けるＰＳＧ膜２４Ｂとを対向させ、通常の技法、例えば、パルス電圧を印加するなどして貼り合わせる。尚、貼り合わせ後のＰＳＧ膜を記号２４で指示する。
３−（２）
通常の技法、例えば、研削法や研磨法を適用することに依り、ｐ−Ｓｉ半導体基板２１の薄膜化を行って例えば１０００〔Å〕の厚さを残すようにする。
【００３４】図４参照４−（１）
選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依り、表面から絶縁膜２２に達するＳｉＯ2からなるフィールド絶縁膜２６を形成する。
４−（２）
熱酸化法を適用することに依り、ｐ−Ｓｉ半導体基板２１の表面に厚さ例えば１００〔Å〕のＳｉＯ2 からなるゲート絶縁膜２７を形成する。
【００３５】４−（３）
ＣＶＤ法を適用することに依り、厚さ例えば１２００〔Å〕の多結晶Ｓｉ膜を形成する。
４−（４）
ＣＶＤ法を適用することに依り、厚さ例えば３００〔Å〕のＳｉＯ2 からなる絶縁膜２９を形成する。
【００３６】４−（５）
主なエッチング・ガスをＣＣｌ4 （ＳｉＯ2 用）及びＣｌ2 ＋Ｏ2 （多結晶Ｓｉ用）とする反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り、絶縁膜２９及び多結晶Ｓｉ膜及びゲート絶縁膜２７のパターニングを行う。この工程を経ると、多結晶Ｓｉ膜はゲート電極の形状になるので、これを記号２８で指示する。
【００３７】図５参照５−（１）
イオン注入法を適用することに依り、不純物量を２×１０13〔cm-3〕、加速電圧を３０〔ｋｅＶ〕として燐イオンの打ち込みを行ってＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の為のｎ- −ソース領域３０Ｓ及びｎ-−ドレイン領域３０Ｄを形成する。尚、実際には、不純物活性化の熱処理後、これ等の領域が動作可能の状態となる。
【００３８】５−（２）
ＣＶＤ法を適用することに依り、厚さ例えば１０００〔Å〕のＳｉＯ2 からなる絶縁膜３１を形成する。
５−（３）
主なエッチング・ガスをＣＣｌ4 とするＲＩＥ法を適用することに依り、絶縁膜３１の異方性エッチングを行う。この工程を経ることに依って、絶縁膜３１はゲート電極２８の側面に在るもののみ、サイド・ウォールとなって残る。従って、絶縁膜３１をサイド・ウォール状絶縁膜と呼ぶことにする。
【００３９】５−（４）
熱酸化法を適用することに依り、表出されているＳｉ面上にＳｉＯ2 からなる厚さ例えば１００〔Å〕のスルー酸化膜３２を形成する。尚、スルー酸化膜３２はイオン注入時に不純物イオンが通り抜ける厚さであり、しかも、Ｓｉ半導体基板２１の表面保護の役割を果たすことは云うまでもない。
５−（５）
イオン注入法を適用することに依り、不純物量を４×１０15〔cm-3〕、加速電圧を３５〔ｋｅＶ〕として砒素（Ａｓ）イオンの打ち込みを行い、ｎ+ −ソース領域３３Ｓ及びｎ+ −ドレイン領域３３Ｄを形成する。
５−（６）
温度を８５０〔℃〕としたＮ2 雰囲気中で時間を３０〔分〕とする不純物活性化の熱処理を行う。
【００４０】図６参照６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば５０００〔Å〕のＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）からなる層間絶縁膜３４を形成する。
６−（２）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスを例えばＣＣｌ4 （ＢＰＳＧ用）とするＲＩＥ法を適用することに依り、層間絶縁膜３４の選択的エッチングを行って電極コンタクト窓を形成する。
【００４１】６−（３）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスを例えばＣＣｌ4 （ＳｉＯ2 用）及びＣｌ2 ＋Ｏ2 （Ｓｉ用）とするＲＩＥ法を適用することに依り、スルー酸化膜３２、Ｓｉ半導体基板２１、トンネリング絶縁膜２２の選択的エッチングを行い、導電膜２３に対処する電極コンタクト窓を延伸する。
６−（４）
真空蒸着法を適用することに依って、厚さが例えば２００〔Å〕のＴｉ膜と厚さが例えば１０００〔Å〕のＴｉＮ膜とからなるバリヤ・メタル膜３５、厚さが例えば５０００〔Å〕のＡｌ膜を順に形成する。
【００４２】６−（５）
通常のリソグラフィ技術を適用することに依り、Ａｌ膜、バリヤ・メタル膜３５のパターニングを行って金属ソース電極３７、金属ドレイン電極３８、金属ゲート電極３９、キャリヤがトンネリング可能な絶縁膜２２の下に在る導電膜２３にコンタクトする埋め込みコンタクト電極４０を形成する。
【００４３】前記実施例に依って作成されたＳＯＩ構造ＭＩＳ電界効果半導体装置は、ＳＯＩ構造を実現するのに貼り合わせ基板を用いているが、本発明は、貼り合わせ基板以外のＳＯＩ構造にも適用することができる。
【００４４】図７は本発明に於ける第二実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図、図８は第二実施例の工程を採って完成されたＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図であり、以下、これ等の図を参照しつつ詳細に説明する。尚、本実施例では貼り合わせ基板に依らないＳＯＩ構造を利用している。
【００４５】図７参照７−（１）
熱酸化法を適用することに依り、通常のＳｉ半導体基板５１上に厚さ例えば５００〔Å〕のＳｉＯ2 からなる絶縁膜５２を形成する。
７−（２）
ＣＶＤ法を適用することに依り、絶縁膜５２上に厚さ例えば２０００〔Å〕の不純物含有α−Ｓｉからなる導電膜５３を形成する。尚、導電膜５３はα−Ｓｉの代わりに多結晶ＳｉやＳｉＧｅを用いても良い。また、この場合も、α−Ｓｉなどにドーピングを行うには、その成膜時にソース・ガスの他にホスフィン（ＰＨ3 ）或いはジボラン（Ｂ2 Ｈ6 ）などを添加して不純物を含有させたり、或いは、成膜後にイオン注入で不純物を導入するなど任意の手段を採って良い。
【００４６】７−（３）
熱酸化法を適用することに依り、α−Ｓｉからなる導電膜５３上に厚さ例えば５０〔Å〕のＳｉＯ2 からなる絶縁膜５４を形成する。尚、絶縁膜５４としては、ＳｉＯ2 の代わりにＳｉＯＮ或いはＳｉＮなどを用いても良い。ここで形成した絶縁膜５４は、第一実施例と同様、正孔がトンネリング可能な厚さにすることは云うまでもない。
７−（４）
ＣＶＤ法を適用することに依り、絶縁膜５４上に厚さ例えば１０００〔Å〕の不純物含有α−Ｓｉからなる活性層５５を形成する。尚、活性層５５は、第一実施例で説明したｐ−Ｓｉ半導体基板２１の役割を果たすものであり、導電型は同じくｐ型であって良い。
【００４７】第二実施例が特徴とする工程は以上であり、この後は、第一実施例に於ける工程４−（１）以下と全く同じ工程を採って完成させることができる。
【００４８】図８は第二実施例に依って完成されたＳＯＩ構造電界効果半導体装置の要部切断側面図であり、図７R>７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、次の説明では、既出の記号については説明を省略する。
【００４９】図に於いて、５６はＳｉＯ2 からなるフィールド絶縁膜、５７はＳｉＯ2 からなるゲート絶縁膜、５８は不純物含有多結晶Ｓｉからなるゲート電極、５９はＳｉＯ2 からなる絶縁膜、６０ＳはＬＤＤ構造をなすｎ- −ソース領域、６０ＤはＬＤＤ構造をなすｎ- −ドレイン領域、６１はＳｉＯ2 からなるサイド・ウォール状絶縁膜、６２はＳｉＯ2 からなるスルー酸化膜、６３Ｓはｎ+ −ソース領域、６３Ｄはｎ+ −ドレイン領域、６４はＢＰＳＧからなる層間絶縁膜、６５はＴｉ膜＋ＴｉＮ膜からなるバリヤ・メタル膜、６７はＡｌからなるソース電極、６８はＡｌからなるドレイン電極、６９はＡｌからなるゲート電極、７０はＡｌからなる埋め込みコンタクト電極である。
【００５０】第二実施例に依って得られるＳＯＩ構造電界効果半導体装置は、所謂、ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）であって、近年、種々な分野で多用されている。
【００５１】前記説明した何れの実施例に依って製造されたＳＯＩ構造電界効果半導体装置に於いても、キャリヤがトンネリング可能な絶縁膜２２或いは５４の下に在る導電膜２３或いは５３の導電型は、トランジスタがｎチャネル型であれば、ｎ+ として接地電位に固定して良く、また、ｐ+ にして負電位を維持するようにしても良い。これは、絶縁膜２２の内部電界を増して、トンネリング電流を流れ易くする為である。
【００５２】
【発明の効果】本発明に依る半導体装置及びその製造方法に於いては、Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及び薄膜化されたＳｉ半導体基板が順に積層され、その薄膜化されたＳｉ半導体基板を絶縁分離に依って区分けした部分に電界効果トランジスタを作り込み、その電界効果トランジスタが存在しない部分を貫通し、且つ、不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成するようにしている。
【００５３】前記構成を採ることに依り、薄膜化されたＳｉ半導体基板などに作り込まれた電界効果トランジスタに於けるインパクト・イオン化に依って生成されるキャリヤのうち、ドレイン電流としてドレイン領域に流れ込むことができない極性をもったキャリヤは、該薄膜化されたＳｉ半導体基板などに接している第二の絶縁膜をトンネリングして下地の導電膜に流れてしまうので、薄膜化されたＳｉ半導体基板などに蓄積されることはなくなり、そこでの電位が不当に高くなって寄生バイポーラ・トランジスタ動作が生起されるなどの問題は解消され、従って、ＳＯＩ構造を利用して微細化された電界効果トランジスタを安定に動作させることが可能になる。
【００５４】また、そのように優れた特性をもつ半導体装置を製造するに際して必要になることは、キャリヤがトンネリング可能な薄い絶縁膜並びにその下地に導電膜を形成することのみであるから、従来から多用されている技術を適用して容易に作成することができる。
【００５５】更にまた、その半導体装置を動作させるに際して必要になることは、該導電膜に不要なキャリヤを引き込む為の適当な電位を印加するのみであるから、その使用について何等の困難性もない。
【図面の簡単な説明】
【図１】本発明の原理を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図２】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図３】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図４】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図５】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図６】本発明に於ける第一実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図７】本発明に於ける第二実施例を解説する為の工程要所に於けるＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【図８】第二実施例の工程を採って完成されたＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図である。
【図９】寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図を表している。
【図１０】寄生バイポーラ・トランジスタの動作を解説する為のＳＯＩ構造ＭＩＳ電界効果半導体装置の要部切断側面図である。
【図１１】改良された従来のＳＯＩ構造ＭＩＳ電界効果半導体装置を表す要部切断側面図である。
【符号の説明】
２１ ｐ−Ｓｉ半導体基板
２２ 絶縁膜
２３ 導電膜
２４ ＰＳＧ膜（第一の絶縁膜）
２５ Ｓｉ半導体支持基板
２６ フィールド絶縁膜
２７ ゲート絶縁膜
２８ ゲート電極
２９ 絶縁膜
３０Ｓ ｎ- −ソース領域
３０Ｄ ｎ- −ドレイン領域
３１ サイド・ウォール状絶縁膜
３２ スルー酸化膜
３３Ｓ ｎ+ −ソース領域
３３Ｄ ｎ+ −ドレイン領域
３４ 層間絶縁膜
３５ バリヤ・メタル膜
３７ 金属ソース電極
３８ 金属ドレイン電極
３９ 金属ゲート電極
４０ 埋め込みコンタクト電極
【特許請求の範囲】
【請求項１】Ｓｉ半導体基板上に順に積層された第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及び薄膜化されたＳｉ半導体基板と、該薄膜化されたＳｉ半導体基板を絶縁分離に依って区分けした部分に作り込まれた電界効果トランジスタと、該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極とを備えてなることを特徴とする半導体装置。
【請求項２】キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜上に積層形成されたアモルファスＳｉからなる活性層が薄膜化されたＳｉ半導体基板に代替されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜と不要なキャリヤを逃がす導電膜と貼り合わせ面となる第一の絶縁膜とが積層形成されたＳｉ半導体基板及び貼り合わせ面となる第一の絶縁膜が形成されたＳｉ半導体支持基板を貼り合わせる工程と、次いで、該Ｓｉ半導体基板を薄膜化してから絶縁分離に依って区分けする工程と、次いで、該薄膜化されたＳｉ半導体基板の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通して該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする半導体装置の製造方法。
【請求項４】Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及びＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を順に積層形成する工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を絶縁分離に依って区分けする工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通して該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする半導体装置の製造方法。
【請求項１】Ｓｉ半導体基板上に順に積層された第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及び薄膜化されたＳｉ半導体基板と、該薄膜化されたＳｉ半導体基板を絶縁分離に依って区分けした部分に作り込まれた電界効果トランジスタと、該電界効果トランジスタが存在しない部分を貫通し且つ該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極とを備えてなることを特徴とする半導体装置。
【請求項２】キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜上に積層形成されたアモルファスＳｉからなる活性層が薄膜化されたＳｉ半導体基板に代替されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】キャリヤがトンネリング可能な厚さをもつ第二の絶縁膜と不要なキャリヤを逃がす導電膜と貼り合わせ面となる第一の絶縁膜とが積層形成されたＳｉ半導体基板及び貼り合わせ面となる第一の絶縁膜が形成されたＳｉ半導体支持基板を貼り合わせる工程と、次いで、該Ｓｉ半導体基板を薄膜化してから絶縁分離に依って区分けする工程と、次いで、該薄膜化されたＳｉ半導体基板の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通して該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする半導体装置の製造方法。
【請求項４】Ｓｉ半導体基板上に第一の絶縁膜及び不要なキャリヤを逃がす導電膜及びキャリヤがトンネリング可能な厚さをもつ第二の絶縁膜及びＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を順に積層形成する工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜を絶縁分離に依って区分けする工程と、次いで、該ＴＦＴを作り込むことが可能な厚さのアモルファスＳｉ膜の該区分けした部分に電界効果トランジスタを作り込むと共に該電界効果トランジスタが存在しない部分を貫通して該不要なキャリヤを逃がす導電膜にコンタクトする埋め込みコンタクト電極を形成する工程とを含んでなることを特徴とする半導体装置の製造方法。
【図２】
【図３】
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図３】
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開平５−２２６６６０
【公開日】平成５年（１９９３）９月３日
【国際特許分類】
【出願番号】特願平４−２７７５１
【出願日】平成４年（１９９２）２月１４日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【公開日】平成５年（１９９３）９月３日
【国際特許分類】
【出願日】平成４年（１９９２）２月１４日
【出願人】（０００００５２２３）富士通株式会社 (25,993)
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