半導体装置及びその駆動方法
【課題】動作遅延を抑制することが可能な半導体装置を提供する。
【解決手段】命令を読み出す読み出し部１と、命令に基づいて演算を行う演算部２とを用いてパイプライン処理を行う半導体装置において、分岐予測がはずれた際に当該読み出し部１が保持する命令をフリップフロップ１０からメモリ１１へと送信する。なお、読み出し部１を構成するフリップフロップ１０及びメモリ１１間の命令の送受は、演算部２によって制御される。これにより、当該分岐予測が外れた後に読み出し部１が読み出す命令がサブルーチンである場合などにおける読み出し部１の無駄な動作をなくすことが可能となる。すなわち、読み出し部１が再度同一命令を読み出すことなく、メモリ１１に保持されている命令をフリップフロップ１０へと返送することで演算部２に対して当該命令を出力することが可能となる。
【解決手段】命令を読み出す読み出し部１と、命令に基づいて演算を行う演算部２とを用いてパイプライン処理を行う半導体装置において、分岐予測がはずれた際に当該読み出し部１が保持する命令をフリップフロップ１０からメモリ１１へと送信する。なお、読み出し部１を構成するフリップフロップ１０及びメモリ１１間の命令の送受は、演算部２によって制御される。これにより、当該分岐予測が外れた後に読み出し部１が読み出す命令がサブルーチンである場合などにおける読み出し部１の無駄な動作をなくすことが可能となる。すなわち、読み出し部１が再度同一命令を読み出すことなく、メモリ１１に保持されている命令をフリップフロップ１０へと返送することで演算部２に対して当該命令を出力することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその駆動方法に関する。特に、パイプライン処理を行う半導体装置及びその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用する全ての装置を指す。
【背景技術】
【０００２】
多くの大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：ＬＳＩ）及び中央演算装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）などでは、パイプライン処理を行うことによって回路動作の高速化を図っている。なお、パイプライン処理では、回路を直列に連結された複数の処理ユニットに分割し、当該複数の処理ユニットのそれぞれにおいて命令に従った処理を同時並行的に実行する。そして、当該複数の処理ユニットの一では、処理後に処理済みの命令を後段の処理ユニットに対して出力すると共に前段の処理ユニットから新たな命令が入力される。これにより、各処理ユニットを効率良く動作させることが可能となる。
【０００３】
ただし、パイプライン処理においては、当該複数の処理ユニットの動作が停止（パイプラインハザード、ハザード）してしまうことがある。例えば、当該複数の処理ユニットに対して条件分岐命令が入力される場合にハザードを生じることがある。なお、条件分岐命令とは、ある条件を満たした場合に分岐が成立する命令である。この場合、当該条件を満たすか否かを判定する処理ユニット（演算部ともいう）が動作するまで、当該分岐が成立するか否かが分からない。よって、当該分岐が成立するか否かが判明するまで、命令を読み出す（フェッチする）処理ユニット（読み出し部ともいう）の動作を停止させる必要がある。これは、回路動作が遅延することを意味する。
【０００４】
これに対して、当該分岐が成立するか否かを予測することで、それが判明する前であっても、読み出し部の動作を継続して行う技術（分岐予測）が知られている（例えば、特許文献１参照）。これにより、当該予測が的中した場合には、回路を遅延させることなく動作させることが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６９９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ただし、上述の分岐予測が外れた場合には、読み出し部において既存の命令を破棄し、且つ新たな命令を読み出すことが必要となる。よって、当該分岐予測を行わない場合と同程度又はそれ以上に動作遅延が生じることとなる。
【０００７】
ここで、当該新たな命令がサブルーチンである場合などにおいては、当該複数の処理ユニットが当該サブルーチンなどに従った処理を行った後に、読み出し部において一度破棄した命令を再度読み出すことになる。すなわち、読み出し部において、同様の動作を２回行うことになる。
【０００８】
上述の点に鑑み本発明の一態様は、読み出し部における無駄な動作をなくし、動作遅延を抑制することが可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置には、読み出し部に命令の読み出し及び保持を行うフリップフロップ、及びフリップフロップとの間で命令を送受するメモリが設けられる。そして、読み出し部によって読み出された命令に基づいて動作する演算部が出力する信号によって、フリップフロップ及びメモリ間の命令の送受を制御する。
【００１０】
具体的には、本発明の一態様は、命令を読み出す読み出し部と、命令に基づいて演算を行う演算部とを用いてパイプライン処理を行う半導体装置であって、読み出し部は、命令の読み出し及び保持を行うフリップフロップと、フリップフロップとの間で命令を送受するメモリと、を有し、フリップフロップ及びメモリ間の命令の送受は、演算部が出力する信号によって制御される半導体装置である。
【発明の効果】
【００１１】
本発明の一態様の半導体装置は、読み出し部を構成するフリップフロップ及びメモリ間の命令の送受を演算部によって制御することが可能である。よって、上述の分岐予測が外れた場合であっても読み出し部における既存の命令を破棄することなく保持することが可能となる。具体的には、演算部によってフリップフロップが保持するデータをメモリへと転送することで、当該既存の命令を保持することが可能である。
【００１２】
そして、読み出し部において読み出される命令に基づいて演算部が動作した後に、再度当該既存の命令を読み出す動作を行うことなく、演算部が当該既存の命令に基づく動作を行うことが可能となる。具体的には、演算部によってメモリが保持するデータをフリップフロップへと転送することで当該既存の命令を読み出し部から演算部に対して出力することが可能である。
【００１３】
したがって、本発明の一態様の半導体装置は、分岐予測が外れた後に読み出し部が読み出す命令がサブルーチンである場合などにおける無駄な動作をなくすことが可能となる。これにより、当該半導体装置の動作遅延を抑制することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】（Ａ）、（Ｂ）半導体装置の構成例を示す図。
【図２】（Ａ）、（Ｂ）メモリの構成例を示す図。
【図３】（Ａ）〜（Ｅ）トランジスタの作製工程の一例を示す断面図。
【図４】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す断面図。
【図５】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す断面図。
【図６】（Ａ）、（Ｂ）トランジスタの作製工程の一例を示す断面図。
【図７】（Ａ）〜（Ｃ）トランジスタの一例を示す断面図。
【図８】（Ａ）〜（Ｅ）酸化物半導体の結晶構造を説明する図。
【図９】（Ａ）〜（Ｃ）酸化物半導体の結晶構造を説明する図。
【図１０】（Ａ）〜（Ｃ）酸化物半導体の結晶構造を説明する図。
【図１１】（Ａ）、（Ｂ）酸化物半導体の結晶構造を説明する図。
【図１２】トランジスタの一例を示す（Ａ）上面図、（Ｂ）断面図。
【図１３】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図１４】トランジスタの特性を示す図。
【発明を実施するための形態】
【００１５】
以下では、本発明の一態様について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
【００１６】
まず、本発明の一態様の半導体装置の一例について図１、２を参照して説明する。
【００１７】
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様の半導体装置の構成例を示す図である。図１（Ａ）に示す半導体装置は、直列に連結された読み出し部１及び演算部２を有する。読み出し部１は、外部（例えば、キャッシュ）から命令を読み出す（フェッチする）。そして、当該命令を演算部２に出力する。演算部２は、読み出し部１から入力される命令に基づいて演算を行う。なお、読み出し部１は、演算部２が演算を行っている期間において、外部から新たな命令を読み出す。すなわち、図１（Ａ）に示す半導体装置は、読み出し部１及び演算部２を用いてパイプライン処理を行う半導体装置である。
【００１８】
なお、図１（Ａ）において、読み出し部１及び演算部２以外の処理ユニットがそれらと直列に連結されている構成とすることも出来る。また、読み出し部１及び演算部２間に当該処理ユニットが連結されている構成とすることも出来る。
【００１９】
さらに、読み出し部１は、外部から命令を読み出し、且つ当該命令を保持するフリップフロップ１０と、フリップフロップ１０との間で当該命令を送受するメモリ１１とを有する。なお、フリップフロップ１０及びメモリ１１間の当該命令の送受は、演算部２が出力する信号によって制御される。
【００２０】
よって、図１（Ａ）に示す半導体装置においては、演算部２が出力する信号に応じてフリップフロップ１０が保持する命令（既存の命令）をメモリ１１へと送信することができる。そして、フリップフロップ１０では、新たな命令の読み出しを行うことができる。すなわち、図１（Ａ）に示す半導体装置では、当該既存の命令及び当該新たな命令の双方を読み出し部１において保持することが可能である。なお、当該既存の命令は、演算部２が出力する信号によって、メモリ１１からフリップフロップ１０へと返送することが可能である。
【００２１】
図１（Ａ）に示す半導体装置では、分岐予測が外れた後に読み出し部１において読み出される命令がサブルーチンであった場合などにおける動作遅延を抑制することが可能である。具体的には、まず、読み出し部１が分岐予測にしたがって第１の命令を読み出す。ここで、同時並行的に演算部２において行われる動作によって当該分岐予測が外れたことが判明した場合に、図１（Ａ）に示す半導体装置では、当該第１の命令を破棄することなくメモリ１１において保持することが可能である。そして、図１（Ａ）に示す半導体装置では、フリップフロップ１０を用いて第２の命令の読み出しを行う。その後、演算部２が当該第２の命令に従って動作する。ここで、当該第２の命令がサブルーチンである場合には、次に演算部２が行う動作はメモリ１１に保持されている当該第１の命令に従った動作となる。このような場合に、図１（Ａ）に示す半導体装置では、当該第１の命令を再度読み出す必要がない。よって、半導体装置における動作遅延を抑制することが可能である。
【００２２】
また、当該半導体装置として図１（Ｂ）に示す半導体装置を適用することも出来る。図１（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置が有する読み出し部１に、演算部２が出力する信号に応じて、メモリ１１において保持される命令を補正する補正部１２が付加された構成を有する。補正部１２が付加されることによって、メモリ１１において当該命令が保持されている間における演算部２の演算によって、当該命令を変更する必要が生じた場合であっても、当該命令を補正することが可能となる。なお、図１（Ｂ）においては、メモリ１１において保持する命令を補正する構成について例示したが、当該命令がメモリ１１からフリップフロップ１０に対して返送される際に、補正部１２が補正を行う構成とすることも可能である。
【００２３】
＜メモリの構成例＞
図２（Ａ）は、図１に示す半導体装置が有するメモリ１１の構成例を示す図である。図２（Ａ）に示すメモリ１１は、ゲートが演算部２に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５１と、ゲートが演算部２に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５２と、一方の電極がトランジスタ５１のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５３と、一方の電極がトランジスタ５２のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５４と、を有する。なお、トランジスタ５１のゲート及びトランジスタ５２のゲートは、演算部２内の異なるノードに電気的に接続されている。他方、トランジスタ５１のソース及びドレインの一方及びトランジスタ５２のソース及びドレインの一方は、フリップフロップ１０内の同一ノードに電気的に接続されている。また、当該固定電位としては、接地電位などを適用することが可能である。
【００２４】
ここで、図２（Ａ）に示すトランジスタ５１及びトランジスタ５２は、チャネルが酸化物半導体膜に形成されるトランジスタであることとする。なお、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、酸化物半導体膜に生じるオフ電流を極めて低くすることが可能である。なお、チャネルが酸化物半導体膜に形成されるトランジスタの詳細については、後述することとする。したがって、図２（Ａ）に示すメモリ１１においては、トランジスタ５１のソース及びドレインの他方、及びキャパシタ５３の一方の電極が電気的に接続するノード、並びにトランジスタ５２のソース及びドレインの他方、及びキャパシタ５４の一方の電極が電気的に接続するノードにおいて長期間に渡って２値のデータを保持することが可能である。そして、図２（Ａ）に示す半導体装置においては、演算部２が出力する信号に応じてトランジスタ５１及びトランジスタ５２のスイッチングを制御することで、フリップフロップ１０が保持する命令又は当該命令の一部を２値のデータとしてそれらのノードにおいて保持することが可能である。
【００２５】
なお、図１（Ａ）、（Ｂ）に示す半導体装置が有するメモリ１１として、図２（Ｂ）に示すメモリ１１を適用することも可能である。図２（Ｂ）に示すメモリ１１は、図２（Ａ）に示すメモリ１１に、ゲートが電源制御部３に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５５と、一方の電極がトランジスタ５５のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５６とが付加された構成を有する。なお、電源制御部３は、フリップフロップ１０に対して電源電圧ＶＤＤを供給するか否かを選択する機能を有する。また、トランジスタ５５は、チャネルが酸化物半導体膜に形成されるトランジスタであることとする。よって、上述の通り、トランジスタ５５のソース及びドレインの他方、及びキャパシタ５６の一方の電極が電気的に接続するノードにおいてフリップフロップ１０が保持する命令又は当該命令の一部を２値のデータとして保持することが可能である。
【００２６】
図２（Ｂ）に示す半導体装置においては、電源制御部３がフリップフロップ１０に対する電源電圧ＶＤＤの供給を停止する期間前及び当該期間後にトランジスタ５５をオン状態とし、且つ当該期間中にトランジスタ５５をオフ状態とすることで、当該期間中にフリップフロップ１０が保持する命令をメモリ１１において保持することが可能となる。よって、フリップフロップ１０に対する電源電圧ＶＤＤの供給を停止することによって消費電力の低減を図ると共に動作遅延の抑制を図ることが可能となる。なお、図２（Ｂ）に示すメモリ１１において、トランジスタ５５がオフ状態を維持する期間は、トランジスタ５１及びトランジスタ５２がオフ状態を維持する期間よりも長くなる蓋然性が高い。よって、キャパシタ５６の静電容量の値は、キャパシタ５３及びキャパシタ５４の静電容量の値よりも高いことが好ましい。
【００２７】
＜トランジスタの構造例＞
上述の半導体装置は、多数のトランジスタを用いて構成される。以下では、当該半導体装置を構成するトランジスタの具体例について詳述する。なお、以下では、フリップフロップ１０を構成するｐチャネル型トランジスタの一及びｎチャネル型トランジスタの一並びにメモリ１１を構成するチャネルが酸化物半導体膜に形成されるトランジスタの一の構造例およびその作製工程について図３〜図６を参照して説明する。具体的には、図３〜図６に示す断面図において、Ａ１−Ａ２断面はｎチャネル型トランジスタの作製工程における断面図であり、Ｂ１−Ｂ２断面はｐチャネル型トランジスタの作製工程における断面図である。
【００２８】
まず、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００を用意する（図３（Ａ）参照）。
【００２９】
基板３００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板なども挙げられる。
【００３０】
絶縁膜３０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造又は積層構造とする。なお、絶縁膜３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁膜３０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。
【００３１】
また、半導体膜３０４は、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料を適用することができる。なお、半導体膜３０４は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料とも記す。
【００３２】
半導体膜３０４として、シリコンなどの単結晶半導体材料を用いる場合には、フリップフロップ１０の動作を高速化することができるため好ましい。
【００３３】
また、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、ＳＯＩ基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコンに限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。ここでは、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、単結晶シリコン基板上に酸化シリコン膜を介してシリコン膜が設けられたＳＯＩ基板を用いる場合について説明する。
【００３４】
次に、半導体膜３０４を島状に加工して、半導体膜３０４ａ、３０４ｂを形成する（図３（Ｂ）参照）。当該加工方法として、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００３５】
次に、半導体膜３０４ａ、３０４ｂを覆うように、ゲート絶縁膜３０６ａ、３０６ｂを形成する（図３（Ｂ）参照）。ゲート絶縁膜３０６ａ、３０６ｂは、例えば、半導体膜３０４ａ、３０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いてゲート絶縁膜を形成しても良い。
【００３６】
ゲート絶縁膜３０６ａ、３０６ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いることができる。また、ゲート絶縁膜として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜は、上述の材料を用いて、単層構造又は積層構造で形成する。また、ゲート絶縁膜３０６ａ、３０６ｂの膜厚は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００３７】
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００３８】
次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図３（Ｃ）参照）。半導体膜３０４ａ、３０４ｂがシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａに硼素を添加することで不純物を含む半導体膜３０８を形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂにリンを添加することで不純物を含む半導体膜３１０を形成する。
【００３９】
次に、ゲート絶縁膜３０６ａ、３０６ｂ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極３１２ａ、３１２ｂを形成する（図３（Ｄ）参照）。
【００４０】
ゲート電極３１２ａ、３１２ｂに用いる導電膜としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電膜を形成しても良い。導電膜の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電膜の加工は、レジストマスクを用いたエッチングによって行うことができる。
【００４１】
次に、ゲート電極３１２ａ、３１２ｂをマスクとして、ｎ型の導電型を付与する不純物元素及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図３（Ｅ）参照）。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３１４ａ、３１４ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３１６ａ、３１６ｂを形成する。
【００４２】
次に、ゲート電極３１２ａ、３１２ｂの側面にサイドウォール構造の側壁絶縁膜３１８ａ〜３１８ｄを形成する（図４（Ａ）参照）。側壁絶縁膜３１８ａ〜３１８ｄは、ゲート電極３１２ａ、３１２ｂを覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性エッチングをすることによって形成される。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【００４３】
次に、ゲート電極３１２ａ、３１２ｂ、及び側壁絶縁膜３１８ａ〜３１８ｄをマスクとして、ｎ型の導電型を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３２０ａ、３２０ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３２２ａ、３２２ｂを形成する（図４（Ｂ）参照）。
【００４４】
以上により、酸化物半導体以外の半導体材料が設けられた基板３００を用いて、ｎチャネル型トランジスタ１１３及びｐチャネル型トランジスタ１１１を作製することができる。このようなトランジスタは、高速動作が可能であるという特徴を有する。
【００４５】
次に、トランジスタ１１３及びトランジスタ１１１を覆うように、絶縁膜３２４を形成する（図４（Ｃ）参照）。絶縁膜３２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜３２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁膜３２４として、上述の材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜３２４として、ポリイミド、アクリル等の有機絶縁材料を用いて形成することもできる。ここでは、酸化窒化シリコンを用いて絶縁膜３２４を形成する場合について説明する。
【００４６】
次に、半導体膜３０４ａ、３０４ｂに添加された不純物元素を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁膜３２４の酸化窒化シリコン膜の水素が放出され、半導体膜３０４ａ、３０４ｂの水素化を行うことができる。
【００４７】
なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続するための電極や配線などを形成することが好ましい。また、配線の構造として、絶縁膜及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶装置を実現することも可能である。
【００４８】
次に、絶縁膜３２４の表面を平坦化させる（図４（Ｄ）参照）。絶縁膜３２４の平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他にエッチング処理などを適用することも可能である。
【００４９】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布と被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
【００５０】
絶縁膜３２４の表面の平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下となるようにＣＭＰ処理を行うことが好ましい。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、下記の式（１）にて定義される。
【００５１】
【数１】
【００５２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００５３】
次に、平坦化された絶縁膜３２４の表面に酸化物半導体膜３４２を成膜する（図５（Ａ）参照）。
【００５４】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００６１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００６４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００６５】
また、酸化物半導体膜３４２としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６６】
酸化物半導体膜３４２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。
【００６７】
また、酸化物半導体膜３４２としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
【００６８】
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜３４２を緻密な膜とすることができる。
【００６９】
酸化物半導体膜３４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により成膜することができる。また、酸化物半導体膜３４２の膜厚は、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。
【００７０】
また、酸化物半導体膜３４２は、非晶質であってもよく、結晶性を有していてもよい。例えば、酸化物半導体膜は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した結晶を含む膜とすることができる。なお、本明細書等では、当該膜をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【００７１】
ＣＡＡＣ―ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ―ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００７２】
ＣＡＡＣ―ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ―ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ―ＯＳ膜が形成される基板面、ＣＡＡＣ―ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを―ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ―ＯＳ膜が形成される基板面、ＣＡＡＣ―ＯＳ膜の表面などに垂直な方向）を向いていてもよい。
【００７３】
このようなＣＡＡＣ―ＯＳ膜の例として、膜状に形成され、膜表面または基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物膜を挙げることもできる。
【００７４】
次に、酸化物半導体膜３４２をＣＡＡＣ―ＯＳ膜とする方法について説明する。酸化物半導体膜３４２をＣＡＡＣ―ＯＳ膜とする方法として、例えば以下の２種類の方法によって行うことができる。１つの方法は、酸化物半導体膜３４２の成膜を、基板を加熱しながら行う方法であり、もう１つの方法は、酸化物半導体膜３４２の成膜を２回に分け、１度目の成膜の後、２度目の成膜の後のそれぞれに熱処理を行う方法である。
【００７５】
基板を加熱しながら酸化物半導体膜３４２の成膜を１回で行う場合には、基板温度は、１００℃以上６００℃以下とすればよく、好ましくは基板温度が２００℃以上５００℃以下とする。なお、酸化物半導体膜３４２の成膜時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ―ＯＳ膜とすることができる。
【００７６】
また、酸化物半導体膜３４２の成膜を２回に分ける場合には、基板を基板温度１００℃以上４５０℃以下に保ちながら、絶縁膜３２４の上に１層目の酸化物半導体膜３４２を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板の歪み点未満の熱処理を行う。該熱処理によって、１層目の酸化物半導体膜３４２の表面を含む領域に結晶領域（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜３４２を１層目の酸化物半導体膜３４２よりも厚く形成する。その後、再び５５０℃以上基板の歪み点未満の熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１層目の酸化物半導体膜３４２を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜３４２の全体を結晶化させる。なお、１層目の酸化物半導体膜３４２は１ｎｍ以上１０ｎｍ以下で成膜することが好ましい。
【００７７】
上述の成膜方法によれば、酸化物半導体膜３４２が、５ｎｍ程度の膜厚であっても、短チャネル効果を抑制することができるため、好ましい。
【００７８】
なお、ＣＡＡＣ―ＯＳ膜の結晶性は、被形成面のラフネスの影響を受けるため、上述したように絶縁膜３２４の表面は可能な限り平坦にしておくことが望ましい。また、絶縁膜３２４の表面の平均面粗さは、例えば、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。絶縁膜３２４表面を平坦化させることにより、ＣＡＡＣ―ＯＳ膜の結晶の連続性を向上させることができる。また、絶縁膜３２４の表面を平坦化させることにより、非晶質の部分に対して結晶部分の占める割合の多いＣＡＡＣ―ＯＳ膜とすることができる。
【００７９】
スパッタリング法により成膜される酸化物半導体膜３４２中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体膜３４２を成膜する際、できる限り酸化物半導体膜３４２の水素濃度を低減することが好ましい。
【００８０】
水素濃度を低減させるためには、酸化物半導体膜３４２の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜３４２中への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
【００８１】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【００８２】
スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を含む化合物、水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐｐｂ未満、Ｈ２は、０．５ｐｐｂ未満）とし、露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ２Ｏは、１ｐｐｂ未満、Ｈ２は、１ｐｐｂ未満）とし、露点−１１２℃とする。また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。
【００８３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【００８４】
上記のようにすることで、水素の混入が低減された酸化物半導体膜３４２を成膜することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜３４２には少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜３４２の窒素濃度は、５×１０１８ｃｍ−３未満となる。
【００８５】
酸化物半導体膜３４２中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）するために、酸化物半導体膜３４２に対して、熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜３４２に熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは酸化窒素（亜酸化窒素、一酸化二窒素）などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
【００８６】
熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【００８７】
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
【００８８】
熱処理を行うことによって、酸化物半導体膜３４２から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体膜３４２中の不純物を低減することができる。
【００８９】
また、熱処理を行うことによって、酸化物半導体膜３４２から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
【００９０】
次に、フォトリソグラフィ工程により酸化物半導体膜３４２上にレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体膜３４２を所望の形状にエッチングし、島状の酸化物半導体膜３４２ａを形成する（図５（Ｂ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該エッチングは、酸化物半導体膜３４２ａの端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜３４２ａの端部をテーパ形状とすることで、後に形成される膜の被覆性を向上させることができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。
【００９１】
なお、ここでは、酸化物半導体膜３４２を成膜した直後に熱処理を行う場合について説明したが、島状の酸化物半導体膜３４２ａに加工した後に熱処理を行っても良い。
【００９２】
次に、酸化物半導体膜３４２ａなどの上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用いて、導電膜を所望の形状にエッチングして、ソース電極またはドレイン電極３４４ａ、３４４ｂを形成する（図５（Ｃ）参照）。
【００９３】
導電膜は、後にソース電極およびドレイン電極となるものであり、アルミニウム、クロム、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形成することができる。また、上述した金属材料を成分とする合金等を用いて形成することもできる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて形成することもできる。
【００９４】
導電膜は、単層構造であってもよいし、２層以上の積層構造であってもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有するソース電極またはドレイン電極３４４ａ、３４４ｂへの加工が容易であるというメリットがある。
【００９５】
導電膜のエッチングは、形成されるソース電極またはドレイン電極３４４ａ、３４４ｂの端部がテーパ形状となるように行うことが好ましい。ここで、テーパ角は、例えば、３０°以上６０°以下とすることが好ましい。ソース電極またはドレイン電極３４４ａ、３４４ｂの端部がテーパ形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜の被覆性が向上し、段切れを防止することができる。
【００９６】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極３４４ａ、及びソース電極またはドレイン電極３４４ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数十ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【００９７】
次に、ソース電極またはドレイン電極３４４ａ、３４４ｂ、及び酸化物半導体膜３４２ａを覆うように、ゲート絶縁膜３４６を形成する（図５（Ｄ）参照）。
【００９８】
ゲート絶縁膜３４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜３４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタルなどを用いることができる。また、ゲート絶縁膜３４６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜３４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【００９９】
また、ゲート絶縁膜３４６は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
【０１００】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１０１】
例えば、ガリウムを含有する酸化物半導体膜３４２ａに接してゲート絶縁膜３４６を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
【０１０２】
なお、酸化物半導体膜３４２（または酸化物半導体膜３４２ａ）に熱処理を行うと、水素などが放出されるとともに、酸化物半導体膜３４２に含まれる酸素も放出されてしまう。酸素が放出されることにより、酸化物半導体膜３４２には、酸素欠損が生じてしまう。酸素欠損の一部はドナーとなるため、酸化物半導体膜３４２にキャリアを発生させる原因となり、トランジスタの特性に影響を与えるおそれがある。
【０１０３】
そこで、酸化物半導体膜３４２ａに接するゲート絶縁膜３４６として、熱処理により酸素が脱離する絶縁膜を用いることが好ましい。
【０１０４】
本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３未満であることをいう。
【０１０５】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【０１０６】
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、絶縁膜のイオン強度の積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
【０１０７】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１０８】
【数２】
【０１０９】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。式（２）の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
【０１１０】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
【０１１１】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
【０１１２】
熱処理により酸素が脱離する膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１１３】
酸化物半導体膜３４２ａに接する絶縁膜（例えば、絶縁膜３２４やゲート絶縁膜３４６）として、熱処理により酸素が脱離する絶縁膜を用い、ゲート絶縁膜３４６の成膜後のいずれかの工程の後に、熱処理を行うことにより、絶縁膜３２４やゲート絶縁膜３４６から酸素が脱離し、酸化物半導体膜３４２ａに酸素を供給することができる。これにより、酸化物半導体膜３４２ａに生じた酸素欠損を補償し、酸素欠損を低減することができる。よって、酸化物半導体膜３４２ａにキャリアの生成を抑制することができるため、トランジスタの特性の変動を抑制することができる。
【０１１４】
次に、ゲート絶縁膜３４６上に、導電膜を成膜した後、フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、該レジストマスクを用いて導電膜を所望の形状にエッチングして、ゲート電極３４８を形成する（図５（Ｄ）参照）。導電膜は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。導電膜は、単層構造としても良いし、積層構造としても良い。
【０１１５】
次に、ゲート電極３４８、ソース電極またはドレイン電極３４４ａ、３４４ｂをマスクとして、酸化物半導体膜３４２ａに、ｎ型の導電性を付与するドーパントを添加し、一対のドーパント領域３４９ａ、３４９ｂを形成する（図６（Ａ）参照）。なお、酸化物半導体膜３４２ａのうち、ドーパント領域３４９ａとドーパント領域３４９ｂとの間に挟まれた領域が、チャネルとなる。また、チャネルは、酸化物半導体膜３４２ａにおいて、ゲート絶縁膜３４６を介してゲート電極３４８と重なる領域に形成される。
【０１１６】
ドーパント領域３４９ａ、３４９ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、ドーパント領域３４９ａ、３４９ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されているドーパント領域３４９ａ、３４９ｂは、酸化物半導体膜３４２ａ中の他の領域に比べて導電性が高くなる。よって、ドーパント領域３４９ａ、３４９ｂを酸化物半導体膜３４２ａに設けることで、ソース電極またはドレイン電極３４４ａ、３４４ｂの間の抵抗を下げることができる。
【０１１７】
次に、ゲート絶縁膜３４６及びゲート電極３４８上に、絶縁膜３５０及び絶縁膜３５２を形成する（図６（Ａ）参照）。絶縁膜３５０及び絶縁膜３５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成することができる。なお、絶縁膜３５０及び絶縁膜３５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜３５０及び絶縁膜３５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。例えば、絶縁膜３５０に、無機材料を含む材料を用い、絶縁膜３５２に有機材料を含む材料を用いることもできる。
【０１１８】
また、酸化アルミニウム膜は、水素や水などに対するブロッキング性を有するため、絶縁膜３５０として用いることで、記憶装置の外部から混入する水素や水などが、酸化物半導体膜３４２ａに混入することを防止することができるため、好ましい。また、酸化アルミニウム膜は、酸素に対するブロッキング性も有するため、酸化物半導体膜３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することもできる。絶縁膜３５０として、酸化アルミニウム膜を用いることにより、水素や水などが酸化物半導体膜３４２ａに混入することを防止するとともに、酸化物半導体膜３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することができるため、トランジスタの電気的特性が変動してしまうことを抑制することができる。
【０１１９】
次に、ゲート絶縁膜３４６、絶縁膜３５０、及び絶縁膜３５２に、ソース電極またはドレイン電極３４４ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、ソース電極またはドレイン電極３４４ｂに接する導電膜を形成する。次に、導電膜に、エッチング処理又はＣＭＰ処理を行うことにより、電極３５４を形成する（図６（Ｂ）参照）。
【０１２０】
次に、絶縁膜３５２上に電極３５４と接するように、配線３５６を形成する（図６（Ｂ）参照）。配線３５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜を加工することによって形成される。また、導電膜には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等の金属材料や、上述した金属材料を成分とする合金等を用いることができる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１２１】
また、電極３５４を用いずに、配線３５６を形成してもよい。例えば、絶縁膜３５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、その後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、ソース電極またはドレイン電極３４４ｂ）との接触抵抗を低減させる機能を有する。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２２】
配線３５６を形成することにより、下層に形成されたトランジスタと、上層に形成されたトランジスタとを、接続することもできる（図示しない）。
【０１２３】
以上の工程により、フリップフロップ１０を構成するｎチャネル型トランジスタ１１３及びｐチャネル型トランジスタ１１１並びにメモリ１１を構成する酸化物半導体膜にチャネルが形成されるトランジスタ１１５が完成する（図６（Ｂ）参照）。
【０１２４】
＜トランジスタの変形例＞
以下では、チャネルが酸化物半導体膜に形成されるトランジスタの変形例について図７を参照して説明する。
【０１２５】
図７（Ａ）に示すトランジスタ４１１は、下地膜４１２上に形成されたソース電極またはドレイン電極４１４ａ、４１４ｂと、ソース電極またはドレイン電極４１４ａ、４１４ｂ上に形成された酸化物半導体膜４１３と、酸化物半導体膜４１３、ソース電極またはドレイン電極４１４ａ、４１４ｂ上のゲート絶縁膜４１５と、ゲート絶縁膜４１５上において酸化物半導体膜４１３と重なる位置に設けられたゲート電極４１６とを有する。さらに、トランジスタ４１１上には、保護絶縁膜４１７が設けられている。
【０１２６】
図７（Ａ）に示すトランジスタ４１１は、ゲート電極４１６が酸化物半導体膜４１３の上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４１４ａ、４１４ｂが酸化物半導体膜４１３の下に形成されているボトムコンタクト型である。そして、トランジスタ４１１は、ソース電極またはドレイン電極４１４ａ、４１４ｂと、ゲート電極４１６とが重なっていないので、ソース電極またはドレイン電極４１４ａ、４１４ｂとゲート電極４１６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１２７】
また、酸化物半導体膜４１３は、ゲート電極４１６が形成された後に酸化物半導体膜４１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対のドーパント領域４１８ａ、４１８ｂを有する。また、酸化物半導体膜４１３のうち、ゲート絶縁膜４１５を間に挟んでゲート電極４１６と重なる領域がチャネルが形成される領域４１９である。酸化物半導体膜４１３では、一対のドーパント領域４１８ａ、４１８ｂの間にチャネルが形成される領域４１９が設けられている。ドーパント領域４１８ａ、４１８ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いることができる。
【０１２８】
例えば、窒素をドーパントとして用いた場合、ドーパント領域４１８ａ、４１８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１２９】
ｎ型の導電性を付与するドーパントが添加されているドーパント領域４１８ａ、４１８ｂは、酸化物半導体膜４１３中の他の領域に比べて導電性が高くなる。よって、ドーパント領域４１８ａ、４１８ｂを酸化物半導体膜４１３に設けることで、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。
【０１３０】
また、酸化物半導体膜４１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４１３の導電率を高めることができるので、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。
【０１３１】
そして、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることで、トランジスタ４１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４１１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０１３２】
図７（Ｂ）に示すトランジスタ４２１は、下地膜４２２上に形成された、酸化物半導体膜４２３と、酸化物半導体膜４２３上に形成されたソース電極またはドレイン電極４２４ａ、４２４ｂと、酸化物半導体膜４２３、ソース電極またはドレイン電極４２４ａ、４２４ｂ上のゲート絶縁膜４２５と、ゲート絶縁膜４２５上において酸化物半導体膜４２３と重なる位置に設けられたゲート電極４２６と、ゲート電極４２６上において酸化物半導体膜４２３を覆う保護絶縁膜４２７とを有する。さらに、トランジスタ４２１は、ゲート電極４２６の側面に設けられた、絶縁膜で形成されたサイドウォール４３０ａ、４３０ｂを有する。
【０１３３】
図７（Ｂ）に示すトランジスタ４２１は、ゲート電極４２６が酸化物半導体膜４２３の上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４２４ａ、４２４ｂが酸化物半導体膜４２３の上に形成されているトップコンタクト型である。そして、トランジスタ４２１は、トランジスタ４１１と同様に、ソース電極またはドレイン電極４２４ａ、４２４ｂと、ゲート電極４２６とが重なっていないので、ソース電極またはドレイン電極４２４ａ、４２４ｂとゲート電極４２６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１３４】
また、酸化物半導体膜４２３は、ゲート電極４２６が形成された後に酸化物半導体膜４２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４２８ａ、４２８ｂと、一対の低濃度ドーパント領域４２９ａ、４２９ｂとを有する。また、酸化物半導体膜４２３のうち、ゲート絶縁膜４２５を間に挟んでゲート電極４２６と重なる領域がチャネルが形成される領域４３１である。酸化物半導体膜４２３では、一対の高濃度ドーパント領域４２８ａ、４２８ｂの間に一対の低濃度ドーパント領域４２９ａ、４２９ｂが設けられ、一対の低濃度ドーパント領域４２９ａ、４２９ｂの間にチャネルが形成される領域４３１が設けられている。そして、一対の低濃度ドーパント領域４２９ａ、４２９ｂは、酸化物半導体膜４２３中の、ゲート絶縁膜４２５を間に挟んでサイドウォール４３０ａ、４３０ｂと重なる領域に設けられている。
【０１３５】
高濃度ドーパント領域４２８ａ、４２８ｂ及び低濃度ドーパント領域４２９ａ、４２９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４２８ａ、４２８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ、４１８ｂの場合を参照することができる。
【０１３６】
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４２８ａ、４２８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４２９ａ、４２９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１３７】
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４２８ａ、４２８ｂは、酸化物半導体膜４２３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４２８ａ、４２８ｂを酸化物半導体膜４２３に設けることで、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４２９ａ、４２９ｂをチャネルが形成される領域４３１と高濃度ドーパント領域４２８ａ、４２８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１３８】
また、酸化物半導体膜４２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４２３の導電率を高めることができるので、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることができる。
【０１３９】
そして、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることで、トランジスタ４２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。
【０１４０】
図７（Ｃ）に示すトランジスタ４４１は、下地膜４４２上に形成されたソース電極またはドレイン電極４４４ａ、４４４ｂと、ソース電極またはドレイン電極４４４ａ、４４４ｂ上に形成された活性層として機能する酸化物半導体膜４４３と、酸化物半導体膜４４３、ソース電極またはドレイン電極４４４ａ、４４４ｂ上のゲート絶縁膜４４５と、ゲート絶縁膜４４５上において酸化物半導体膜４４３と重なる位置に設けられたゲート電極４４６と、ゲート電極４４６の側面に設けられた、絶縁膜で形成されたサイドウォール４５０ａ、４５０ｂとを有する。さらに、トランジスタ４４１上には、保護絶縁膜４４７が形成されている。
【０１４１】
図７（Ｃ）に示すトランジスタ４４１は、ゲート電極４４６が酸化物半導体膜４４３の上に形成されているトップゲート型であり、なおかつ、ソース電極またはドレイン電極４４４ａ、４４４ｂが酸化物半導体膜４４３の下に形成されているボトムコンタクト型である。そして、トランジスタ４４１は、トランジスタ４１１と同様に、ソース電極またはドレイン電極４４４ａ、４４４ｂと、ゲート電極４４６とが重なっていないので、ソース電極またはドレイン電極４４４ａ、４４４ｂとゲート電極４４６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１４２】
また、酸化物半導体膜４４３は、ゲート電極４４６が形成された後に酸化物半導体膜４４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４４８ａ、４４８ｂと、一対の低濃度ドーパント領域４４９ａ、４４９ｂとを有する。また、酸化物半導体膜４４３のうち、ゲート絶縁膜４４５を間に挟んでゲート電極４４６と重なる領域がチャネルが形成される領域４５１である。酸化物半導体膜４４３では、一対の高濃度ドーパント領域４４８ａ、４４８ｂの間に一対の低濃度ドーパント領域４４９ａ、４４９ｂが設けられ、一対の低濃度ドーパント領域４４９ａ、４４９ｂの間にチャネルが形成される領域４５１が設けられている。そして、一対の低濃度ドーパント領域４４９ａ、４４９ｂは、酸化物半導体膜４４３中の、ゲート絶縁膜４４５を間に挟んでサイドウォール４５０ａ、４５０ｂと重なる領域に設けられている。
【０１４３】
高濃度ドーパント領域４４８ａ、４４８ｂ及び低濃度ドーパント領域４４９ａ、４４９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４４８ａ、４４８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ、４１８ｂの場合を参照することができる。
【０１４４】
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４４８ａ、４４８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４４９ａ、４４９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１４５】
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４４８ａ、４４８ｂは、酸化物半導体膜４４３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４４８ａ、４４８ｂを酸化物半導体膜４４３に設けることで、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４４９ａ、４４９ｂをチャネルが形成される領域４５１と高濃度ドーパント領域４４８ａ、４４８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１４６】
また、酸化物半導体膜４４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４４３の導電率を高めることができるので、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることができる。
【０１４７】
そして、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることで、トランジスタ４４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４４１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０１４８】
また、酸化物半導体膜より下層に位置する下地膜や、上層に位置する保護絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。下地膜及び保護絶縁膜をバリア性の高い絶縁膜の単層または積層、もしくは、バリア性の高い絶縁膜と、バリア性の低い絶縁膜の積層としてもよい。
【０１４９】
酸化物半導体膜をバリア性の高い絶縁膜で覆うことにより、外部からの不純物の侵入を防ぐとともに、酸化物半導体膜中からの酸素脱離を防ぐことができる。よって、トランジスタの信頼性を向上させることができる。
【０１５０】
＜酸化物半導体の結晶構造例＞
以下では、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図８〜図１１を用いて詳細に説明する。なお、特に断りがない限り、図８〜図１１は縦方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１５２】
図８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図８（Ａ）に示す小グループは電荷が０である。
【０１５３】
図８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図８（Ｂ）に示す構造をとりうる。図８（Ｂ）に示す小グループは電荷が０である。
【０１５４】
図８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図８（Ｃ）に示す小グループは電荷が０である。
【０１５５】
図８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図８（Ｄ）に示す小グループは電荷が＋１となる。
【０１５６】
図８（Ｅ）に、２個のＺｎを含む小グループを示す。図８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図８（Ｅ）に示す小グループは電荷が−１となる。
【０１５７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５８】
ここで、これらの小グループ同士が結合する規則について説明する。図８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１６０】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６１】
図９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６２】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６４】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０１６６】
例えば、図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６７】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６８】
図１０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１７０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７１】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１７２】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１１（Ａ）に示す結晶構造を取りうる。なお、図１１（Ａ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１１（Ｂ）に示す結晶構造を取りうる。なお、図１１（Ｂ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７４】
以上、説明したように、ＣＡＡＣ−ＯＳ膜に含まれる結晶は、さまざまな構造を取りうる。
【０１７５】
＜チャネルが酸化物半導体膜に形成されるトランジスタの特性について＞
以下では、チャネルが酸化物半導体膜に形成されるトランジスタの電気的特性について説明する。
【０１７６】
図１２に、トランジスタ（試料１および試料２）の上面図および断面図を示す。図１２（Ａ）はトランジスタの上面図であり、図１２（Ｂ）は図１２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０１７７】
図１２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８及び層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０１７８】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いることができる。
【０１７９】
なお、図１２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０１８０】
図１２（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明する。
【０１８１】
まず、基板６００の表面に対し、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行う。
【０１８２】
続けて、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜する。
【０１８３】
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜する。ターゲットは、石英ターゲットを用いる。なお、成膜時の基板加熱温度は１００℃とする。
【０１８４】
次に、下地絶縁膜６０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。
【０１８５】
次に、平坦化された下地絶縁膜６０２上に酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。
【０１８６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板加熱温度は２００℃とする。
【０１８７】
次に、試料２のみ加熱処理を６５０℃の温度で行う。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１時間の加熱処理を行う。
【０１８８】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで酸化物半導体膜を加工して、酸化物半導体膜６０６を形成する。
【０１８９】
次に、酸化物半導体膜６０６上にタングステン膜を５０ｎｍの厚さで成膜する。
【０１９０】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【０１９１】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることでタングステン膜を加工して、一対の電極６１４を形成する。
【０１９２】
次に、ゲート絶縁膜６０８である酸化シリコン膜を１００ｎｍの厚さで成膜する。なお、酸化シリコン膜の比誘電率は３．８とする。
【０１９３】
ゲート絶縁膜６０８である酸化シリコン膜は、下地絶縁膜６０２と同様の方法で成膜することができる。
【０１９４】
次に、ゲート絶縁膜６０８上に窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３５ｎｍの厚さで成膜する。
【０１９５】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。
【０１９６】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【０１９７】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成する。
【０１９８】
次に、ゲート絶縁膜６０８及びゲート電極６１０上に、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
【０１９９】
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時の基板加熱温度は３２５℃とする。
【０２００】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで層間絶縁膜６１６となる酸化窒化シリコン膜を加工する。
【０２０１】
次に、層間絶縁膜６１６となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
【０２０２】
次に、層間絶縁膜６１６となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを露光し、その後現像し、感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う。
【０２０３】
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１００ｎｍおよび５ｎｍの厚さで成膜する。
【０２０４】
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。
【０２０５】
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。
【０２０６】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることでチタン膜、アルミニウム膜およびチタン膜を加工して、配線６１８を形成する。
【０２０７】
次に、保護膜６２０である感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
【０２０８】
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミドを露光し、その後現像して、保護膜６２０に配線６１８を露出する開口部を形成する。
【０２０９】
次に、感光性ポリイミド膜を硬化させるために加熱処理を行う。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行う。
【０２１０】
以上の工程で、図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）を作製することができる。
【０２１１】
次に、図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）の電気的特性を評価した結果について説明する。なお、試料１及び試料２の違いは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜成膜後に加熱処理を行っているか否かである（上記参照）。
【０２１２】
図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）におけるＶｇｓ−Ｉｄｓ特性を測定し、試料１の結果を図１３（Ａ）に、試料２の結果を図１３（Ｂ）にそれぞれ示す。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また、Ｖｄｓは１０Ｖとする。
【０２１３】
試料１と試料２とを比較すると、試料２に示すように酸化物半導体膜の成膜後に加熱処理を行うことでトランジスタの電界効果移動度が高くなることがわかる。これは、加熱処理を行うことにより酸化物半導体膜中の不純物濃度を低減されたためと考えられる。したがって、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を低減することにより、トランジスタの電界効果移動度を向上させることができることがわかる。
【０２１４】
次に、当該トランジスタ（チャネル幅１μｍ当たり）のオフ電流を評価した結果について説明する。
【０２１５】
測定に用いたトランジスタは、チャネル長Ｌを３μｍ、チャネル幅Ｗを１０ｃｍ、Ｌｏｖを２μｍ、ｄＷを０μｍとしている。
【０２１６】
図１４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２１７】
図１４より、トランジスタのオフ電流は、測定時の基板温度が８５℃のとき２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）であることがわかる。
【０２１８】
このように、チャネルが酸化物半導体膜に形成されるトランジスタのオフ電流は極めて小さいことがわかる。
【符号の説明】
【０２１９】
１ 読み出し部
２ 演算部
３ 電源制御部
１０ フリップフロップ
１１ メモリ
１２ 補正部
５１ トランジスタ
５２ トランジスタ
５３ キャパシタ
５４ キャパシタ
５５ トランジスタ
５６ キャパシタ
１１１ トランジスタ
１１３ トランジスタ
１１５ トランジスタ
３００ 基板
３０２ 絶縁膜
３０４ 半導体膜
３０４ａ 半導体膜
３０４ｂ 半導体膜
３０６ａ ゲート絶縁膜
３０６ｂ ゲート絶縁膜
３０８ 半導体膜
３１０ 半導体膜
３１２ａ ゲート電極
３１２ｂ ゲート電極
３１４ａ 不純物領域
３１４ｂ 不純物領域
３１６ａ 不純物領域
３１６ｂ 不純物領域
３１８ａ 側壁絶縁膜
３１８ｂ 側壁絶縁膜
３１８ｃ 側壁絶縁膜
３１８ｄ 側壁絶縁膜
３２０ａ 不純物領域
３２０ｂ 不純物領域
３２２ａ 不純物領域
３２２ｂ 不純物領域
３２４ 絶縁膜
３４２ 酸化物半導体膜
３４２ａ 酸化物半導体膜
３４４ａ ソース電極またはドレイン電極
３４４ｂ ソース電極またはドレイン電極
３４６ ゲート絶縁膜
３４８ ゲート電極
３４９ａ ドーパント領域
３４９ｂ ドーパント領域
３５０ 絶縁膜
３５２ 絶縁膜
３５４ 電極
３５６ 配線
４１１ トランジスタ
４１２ 下地膜
４１３ 酸化物半導体膜
４１４ａ ソース電極またはドレイン電極
４１４ｂ ソース電極またはドレイン電極
４１５ ゲート絶縁膜
４１６ ゲート電極
４１７ 保護絶縁膜
４１８ａ ドーパント領域
４１８ｂ ドーパント領域
４１９ 領域
４２１ トランジスタ
４２２ 下地膜
４２３ 酸化物半導体膜
４２４ａ ソース電極またはドレイン電極
４２４ｂ ソース電極またはドレイン電極
４２５ ゲート絶縁膜
４２６ ゲート電極
４２７ 保護絶縁膜
４２８ａ 高濃度ドーパント領域
４２８ｂ 高濃度ドーパント領域
４２９ａ 低濃度ドーパント領域
４２９ｂ 低濃度ドーパント領域
４３０ａ サイドウォール
４３０ｂ サイドウォール
４３１ 領域
４４１ トランジスタ
４４２ 下地膜
４４３ 酸化物半導体膜
４４４ａ ソース電極またはドレイン電極
４４４ｂ ソース電極またはドレイン電極
４４５ ゲート絶縁膜
４４６ ゲート電極
４４７ 保護絶縁膜
４４８ａ 高濃度ドーパント領域
４４８ｂ 高濃度ドーパント領域
４４９ａ 低濃度ドーパント領域
４４９ｂ 低濃度ドーパント領域
４５０ａ サイドウォール
４５０ｂ サイドウォール
４５１ 領域
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
【技術分野】
【０００１】
本発明は、半導体装置及びその駆動方法に関する。特に、パイプライン処理を行う半導体装置及びその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用する全ての装置を指す。
【背景技術】
【０００２】
多くの大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：ＬＳＩ）及び中央演算装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）などでは、パイプライン処理を行うことによって回路動作の高速化を図っている。なお、パイプライン処理では、回路を直列に連結された複数の処理ユニットに分割し、当該複数の処理ユニットのそれぞれにおいて命令に従った処理を同時並行的に実行する。そして、当該複数の処理ユニットの一では、処理後に処理済みの命令を後段の処理ユニットに対して出力すると共に前段の処理ユニットから新たな命令が入力される。これにより、各処理ユニットを効率良く動作させることが可能となる。
【０００３】
ただし、パイプライン処理においては、当該複数の処理ユニットの動作が停止（パイプラインハザード、ハザード）してしまうことがある。例えば、当該複数の処理ユニットに対して条件分岐命令が入力される場合にハザードを生じることがある。なお、条件分岐命令とは、ある条件を満たした場合に分岐が成立する命令である。この場合、当該条件を満たすか否かを判定する処理ユニット（演算部ともいう）が動作するまで、当該分岐が成立するか否かが分からない。よって、当該分岐が成立するか否かが判明するまで、命令を読み出す（フェッチする）処理ユニット（読み出し部ともいう）の動作を停止させる必要がある。これは、回路動作が遅延することを意味する。
【０００４】
これに対して、当該分岐が成立するか否かを予測することで、それが判明する前であっても、読み出し部の動作を継続して行う技術（分岐予測）が知られている（例えば、特許文献１参照）。これにより、当該予測が的中した場合には、回路を遅延させることなく動作させることが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６９９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ただし、上述の分岐予測が外れた場合には、読み出し部において既存の命令を破棄し、且つ新たな命令を読み出すことが必要となる。よって、当該分岐予測を行わない場合と同程度又はそれ以上に動作遅延が生じることとなる。
【０００７】
ここで、当該新たな命令がサブルーチンである場合などにおいては、当該複数の処理ユニットが当該サブルーチンなどに従った処理を行った後に、読み出し部において一度破棄した命令を再度読み出すことになる。すなわち、読み出し部において、同様の動作を２回行うことになる。
【０００８】
上述の点に鑑み本発明の一態様は、読み出し部における無駄な動作をなくし、動作遅延を抑制することが可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置には、読み出し部に命令の読み出し及び保持を行うフリップフロップ、及びフリップフロップとの間で命令を送受するメモリが設けられる。そして、読み出し部によって読み出された命令に基づいて動作する演算部が出力する信号によって、フリップフロップ及びメモリ間の命令の送受を制御する。
【００１０】
具体的には、本発明の一態様は、命令を読み出す読み出し部と、命令に基づいて演算を行う演算部とを用いてパイプライン処理を行う半導体装置であって、読み出し部は、命令の読み出し及び保持を行うフリップフロップと、フリップフロップとの間で命令を送受するメモリと、を有し、フリップフロップ及びメモリ間の命令の送受は、演算部が出力する信号によって制御される半導体装置である。
【発明の効果】
【００１１】
本発明の一態様の半導体装置は、読み出し部を構成するフリップフロップ及びメモリ間の命令の送受を演算部によって制御することが可能である。よって、上述の分岐予測が外れた場合であっても読み出し部における既存の命令を破棄することなく保持することが可能となる。具体的には、演算部によってフリップフロップが保持するデータをメモリへと転送することで、当該既存の命令を保持することが可能である。
【００１２】
そして、読み出し部において読み出される命令に基づいて演算部が動作した後に、再度当該既存の命令を読み出す動作を行うことなく、演算部が当該既存の命令に基づく動作を行うことが可能となる。具体的には、演算部によってメモリが保持するデータをフリップフロップへと転送することで当該既存の命令を読み出し部から演算部に対して出力することが可能である。
【００１３】
したがって、本発明の一態様の半導体装置は、分岐予測が外れた後に読み出し部が読み出す命令がサブルーチンである場合などにおける無駄な動作をなくすことが可能となる。これにより、当該半導体装置の動作遅延を抑制することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】（Ａ）、（Ｂ）半導体装置の構成例を示す図。
【図２】（Ａ）、（Ｂ）メモリの構成例を示す図。
【図３】（Ａ）〜（Ｅ）トランジスタの作製工程の一例を示す断面図。
【図４】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す断面図。
【図５】（Ａ）〜（Ｄ）トランジスタの作製工程の一例を示す断面図。
【図６】（Ａ）、（Ｂ）トランジスタの作製工程の一例を示す断面図。
【図７】（Ａ）〜（Ｃ）トランジスタの一例を示す断面図。
【図８】（Ａ）〜（Ｅ）酸化物半導体の結晶構造を説明する図。
【図９】（Ａ）〜（Ｃ）酸化物半導体の結晶構造を説明する図。
【図１０】（Ａ）〜（Ｃ）酸化物半導体の結晶構造を説明する図。
【図１１】（Ａ）、（Ｂ）酸化物半導体の結晶構造を説明する図。
【図１２】トランジスタの一例を示す（Ａ）上面図、（Ｂ）断面図。
【図１３】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図１４】トランジスタの特性を示す図。
【発明を実施するための形態】
【００１５】
以下では、本発明の一態様について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
【００１６】
まず、本発明の一態様の半導体装置の一例について図１、２を参照して説明する。
【００１７】
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様の半導体装置の構成例を示す図である。図１（Ａ）に示す半導体装置は、直列に連結された読み出し部１及び演算部２を有する。読み出し部１は、外部（例えば、キャッシュ）から命令を読み出す（フェッチする）。そして、当該命令を演算部２に出力する。演算部２は、読み出し部１から入力される命令に基づいて演算を行う。なお、読み出し部１は、演算部２が演算を行っている期間において、外部から新たな命令を読み出す。すなわち、図１（Ａ）に示す半導体装置は、読み出し部１及び演算部２を用いてパイプライン処理を行う半導体装置である。
【００１８】
なお、図１（Ａ）において、読み出し部１及び演算部２以外の処理ユニットがそれらと直列に連結されている構成とすることも出来る。また、読み出し部１及び演算部２間に当該処理ユニットが連結されている構成とすることも出来る。
【００１９】
さらに、読み出し部１は、外部から命令を読み出し、且つ当該命令を保持するフリップフロップ１０と、フリップフロップ１０との間で当該命令を送受するメモリ１１とを有する。なお、フリップフロップ１０及びメモリ１１間の当該命令の送受は、演算部２が出力する信号によって制御される。
【００２０】
よって、図１（Ａ）に示す半導体装置においては、演算部２が出力する信号に応じてフリップフロップ１０が保持する命令（既存の命令）をメモリ１１へと送信することができる。そして、フリップフロップ１０では、新たな命令の読み出しを行うことができる。すなわち、図１（Ａ）に示す半導体装置では、当該既存の命令及び当該新たな命令の双方を読み出し部１において保持することが可能である。なお、当該既存の命令は、演算部２が出力する信号によって、メモリ１１からフリップフロップ１０へと返送することが可能である。
【００２１】
図１（Ａ）に示す半導体装置では、分岐予測が外れた後に読み出し部１において読み出される命令がサブルーチンであった場合などにおける動作遅延を抑制することが可能である。具体的には、まず、読み出し部１が分岐予測にしたがって第１の命令を読み出す。ここで、同時並行的に演算部２において行われる動作によって当該分岐予測が外れたことが判明した場合に、図１（Ａ）に示す半導体装置では、当該第１の命令を破棄することなくメモリ１１において保持することが可能である。そして、図１（Ａ）に示す半導体装置では、フリップフロップ１０を用いて第２の命令の読み出しを行う。その後、演算部２が当該第２の命令に従って動作する。ここで、当該第２の命令がサブルーチンである場合には、次に演算部２が行う動作はメモリ１１に保持されている当該第１の命令に従った動作となる。このような場合に、図１（Ａ）に示す半導体装置では、当該第１の命令を再度読み出す必要がない。よって、半導体装置における動作遅延を抑制することが可能である。
【００２２】
また、当該半導体装置として図１（Ｂ）に示す半導体装置を適用することも出来る。図１（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置が有する読み出し部１に、演算部２が出力する信号に応じて、メモリ１１において保持される命令を補正する補正部１２が付加された構成を有する。補正部１２が付加されることによって、メモリ１１において当該命令が保持されている間における演算部２の演算によって、当該命令を変更する必要が生じた場合であっても、当該命令を補正することが可能となる。なお、図１（Ｂ）においては、メモリ１１において保持する命令を補正する構成について例示したが、当該命令がメモリ１１からフリップフロップ１０に対して返送される際に、補正部１２が補正を行う構成とすることも可能である。
【００２３】
＜メモリの構成例＞
図２（Ａ）は、図１に示す半導体装置が有するメモリ１１の構成例を示す図である。図２（Ａ）に示すメモリ１１は、ゲートが演算部２に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５１と、ゲートが演算部２に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５２と、一方の電極がトランジスタ５１のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５３と、一方の電極がトランジスタ５２のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５４と、を有する。なお、トランジスタ５１のゲート及びトランジスタ５２のゲートは、演算部２内の異なるノードに電気的に接続されている。他方、トランジスタ５１のソース及びドレインの一方及びトランジスタ５２のソース及びドレインの一方は、フリップフロップ１０内の同一ノードに電気的に接続されている。また、当該固定電位としては、接地電位などを適用することが可能である。
【００２４】
ここで、図２（Ａ）に示すトランジスタ５１及びトランジスタ５２は、チャネルが酸化物半導体膜に形成されるトランジスタであることとする。なお、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、酸化物半導体膜に生じるオフ電流を極めて低くすることが可能である。なお、チャネルが酸化物半導体膜に形成されるトランジスタの詳細については、後述することとする。したがって、図２（Ａ）に示すメモリ１１においては、トランジスタ５１のソース及びドレインの他方、及びキャパシタ５３の一方の電極が電気的に接続するノード、並びにトランジスタ５２のソース及びドレインの他方、及びキャパシタ５４の一方の電極が電気的に接続するノードにおいて長期間に渡って２値のデータを保持することが可能である。そして、図２（Ａ）に示す半導体装置においては、演算部２が出力する信号に応じてトランジスタ５１及びトランジスタ５２のスイッチングを制御することで、フリップフロップ１０が保持する命令又は当該命令の一部を２値のデータとしてそれらのノードにおいて保持することが可能である。
【００２５】
なお、図１（Ａ）、（Ｂ）に示す半導体装置が有するメモリ１１として、図２（Ｂ）に示すメモリ１１を適用することも可能である。図２（Ｂ）に示すメモリ１１は、図２（Ａ）に示すメモリ１１に、ゲートが電源制御部３に電気的に接続され、ソース及びドレインの一方がフリップフロップ１０に電気的に接続されたトランジスタ５５と、一方の電極がトランジスタ５５のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続されたキャパシタ５６とが付加された構成を有する。なお、電源制御部３は、フリップフロップ１０に対して電源電圧ＶＤＤを供給するか否かを選択する機能を有する。また、トランジスタ５５は、チャネルが酸化物半導体膜に形成されるトランジスタであることとする。よって、上述の通り、トランジスタ５５のソース及びドレインの他方、及びキャパシタ５６の一方の電極が電気的に接続するノードにおいてフリップフロップ１０が保持する命令又は当該命令の一部を２値のデータとして保持することが可能である。
【００２６】
図２（Ｂ）に示す半導体装置においては、電源制御部３がフリップフロップ１０に対する電源電圧ＶＤＤの供給を停止する期間前及び当該期間後にトランジスタ５５をオン状態とし、且つ当該期間中にトランジスタ５５をオフ状態とすることで、当該期間中にフリップフロップ１０が保持する命令をメモリ１１において保持することが可能となる。よって、フリップフロップ１０に対する電源電圧ＶＤＤの供給を停止することによって消費電力の低減を図ると共に動作遅延の抑制を図ることが可能となる。なお、図２（Ｂ）に示すメモリ１１において、トランジスタ５５がオフ状態を維持する期間は、トランジスタ５１及びトランジスタ５２がオフ状態を維持する期間よりも長くなる蓋然性が高い。よって、キャパシタ５６の静電容量の値は、キャパシタ５３及びキャパシタ５４の静電容量の値よりも高いことが好ましい。
【００２７】
＜トランジスタの構造例＞
上述の半導体装置は、多数のトランジスタを用いて構成される。以下では、当該半導体装置を構成するトランジスタの具体例について詳述する。なお、以下では、フリップフロップ１０を構成するｐチャネル型トランジスタの一及びｎチャネル型トランジスタの一並びにメモリ１１を構成するチャネルが酸化物半導体膜に形成されるトランジスタの一の構造例およびその作製工程について図３〜図６を参照して説明する。具体的には、図３〜図６に示す断面図において、Ａ１−Ａ２断面はｎチャネル型トランジスタの作製工程における断面図であり、Ｂ１−Ｂ２断面はｐチャネル型トランジスタの作製工程における断面図である。
【００２８】
まず、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００を用意する（図３（Ａ）参照）。
【００２９】
基板３００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板なども挙げられる。
【００３０】
絶縁膜３０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造又は積層構造とする。なお、絶縁膜３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁膜３０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。
【００３１】
また、半導体膜３０４は、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料を適用することができる。なお、半導体膜３０４は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料とも記す。
【００３２】
半導体膜３０４として、シリコンなどの単結晶半導体材料を用いる場合には、フリップフロップ１０の動作を高速化することができるため好ましい。
【００３３】
また、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、ＳＯＩ基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコンに限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。ここでは、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、単結晶シリコン基板上に酸化シリコン膜を介してシリコン膜が設けられたＳＯＩ基板を用いる場合について説明する。
【００３４】
次に、半導体膜３０４を島状に加工して、半導体膜３０４ａ、３０４ｂを形成する（図３（Ｂ）参照）。当該加工方法として、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００３５】
次に、半導体膜３０４ａ、３０４ｂを覆うように、ゲート絶縁膜３０６ａ、３０６ｂを形成する（図３（Ｂ）参照）。ゲート絶縁膜３０６ａ、３０６ｂは、例えば、半導体膜３０４ａ、３０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いてゲート絶縁膜を形成しても良い。
【００３６】
ゲート絶縁膜３０６ａ、３０６ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いることができる。また、ゲート絶縁膜として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜は、上述の材料を用いて、単層構造又は積層構造で形成する。また、ゲート絶縁膜３０６ａ、３０６ｂの膜厚は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００３７】
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００３８】
次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図３（Ｃ）参照）。半導体膜３０４ａ、３０４ｂがシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａに硼素を添加することで不純物を含む半導体膜３０８を形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂにリンを添加することで不純物を含む半導体膜３１０を形成する。
【００３９】
次に、ゲート絶縁膜３０６ａ、３０６ｂ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極３１２ａ、３１２ｂを形成する（図３（Ｄ）参照）。
【００４０】
ゲート電極３１２ａ、３１２ｂに用いる導電膜としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電膜を形成しても良い。導電膜の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電膜の加工は、レジストマスクを用いたエッチングによって行うことができる。
【００４１】
次に、ゲート電極３１２ａ、３１２ｂをマスクとして、ｎ型の導電型を付与する不純物元素及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図３（Ｅ）参照）。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３１４ａ、３１４ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３１６ａ、３１６ｂを形成する。
【００４２】
次に、ゲート電極３１２ａ、３１２ｂの側面にサイドウォール構造の側壁絶縁膜３１８ａ〜３１８ｄを形成する（図４（Ａ）参照）。側壁絶縁膜３１８ａ〜３１８ｄは、ゲート電極３１２ａ、３１２ｂを覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性エッチングをすることによって形成される。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【００４３】
次に、ゲート電極３１２ａ、３１２ｂ、及び側壁絶縁膜３１８ａ〜３１８ｄをマスクとして、ｎ型の導電型を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する。ここでは、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３２０ａ、３２０ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３２２ａ、３２２ｂを形成する（図４（Ｂ）参照）。
【００４４】
以上により、酸化物半導体以外の半導体材料が設けられた基板３００を用いて、ｎチャネル型トランジスタ１１３及びｐチャネル型トランジスタ１１１を作製することができる。このようなトランジスタは、高速動作が可能であるという特徴を有する。
【００４５】
次に、トランジスタ１１３及びトランジスタ１１１を覆うように、絶縁膜３２４を形成する（図４（Ｃ）参照）。絶縁膜３２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜３２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁膜３２４として、上述の材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜３２４として、ポリイミド、アクリル等の有機絶縁材料を用いて形成することもできる。ここでは、酸化窒化シリコンを用いて絶縁膜３２４を形成する場合について説明する。
【００４６】
次に、半導体膜３０４ａ、３０４ｂに添加された不純物元素を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁膜３２４の酸化窒化シリコン膜の水素が放出され、半導体膜３０４ａ、３０４ｂの水素化を行うことができる。
【００４７】
なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続するための電極や配線などを形成することが好ましい。また、配線の構造として、絶縁膜及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶装置を実現することも可能である。
【００４８】
次に、絶縁膜３２４の表面を平坦化させる（図４（Ｄ）参照）。絶縁膜３２４の平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他にエッチング処理などを適用することも可能である。
【００４９】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布と被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
【００５０】
絶縁膜３２４の表面の平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下となるようにＣＭＰ処理を行うことが好ましい。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、下記の式（１）にて定義される。
【００５１】
【数１】
【００５２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００５３】
次に、平坦化された絶縁膜３２４の表面に酸化物半導体膜３４２を成膜する（図５（Ａ）参照）。
【００５４】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００６１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００６４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００６５】
また、酸化物半導体膜３４２としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６６】
酸化物半導体膜３４２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。
【００６７】
また、酸化物半導体膜３４２としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
【００６８】
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜３４２を緻密な膜とすることができる。
【００６９】
酸化物半導体膜３４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により成膜することができる。また、酸化物半導体膜３４２の膜厚は、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。
【００７０】
また、酸化物半導体膜３４２は、非晶質であってもよく、結晶性を有していてもよい。例えば、酸化物半導体膜は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した結晶を含む膜とすることができる。なお、本明細書等では、当該膜をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【００７１】
ＣＡＡＣ―ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ―ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００７２】
ＣＡＡＣ―ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ―ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ―ＯＳ膜が形成される基板面、ＣＡＡＣ―ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを―ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ―ＯＳ膜が形成される基板面、ＣＡＡＣ―ＯＳ膜の表面などに垂直な方向）を向いていてもよい。
【００７３】
このようなＣＡＡＣ―ＯＳ膜の例として、膜状に形成され、膜表面または基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物膜を挙げることもできる。
【００７４】
次に、酸化物半導体膜３４２をＣＡＡＣ―ＯＳ膜とする方法について説明する。酸化物半導体膜３４２をＣＡＡＣ―ＯＳ膜とする方法として、例えば以下の２種類の方法によって行うことができる。１つの方法は、酸化物半導体膜３４２の成膜を、基板を加熱しながら行う方法であり、もう１つの方法は、酸化物半導体膜３４２の成膜を２回に分け、１度目の成膜の後、２度目の成膜の後のそれぞれに熱処理を行う方法である。
【００７５】
基板を加熱しながら酸化物半導体膜３４２の成膜を１回で行う場合には、基板温度は、１００℃以上６００℃以下とすればよく、好ましくは基板温度が２００℃以上５００℃以下とする。なお、酸化物半導体膜３４２の成膜時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ―ＯＳ膜とすることができる。
【００７６】
また、酸化物半導体膜３４２の成膜を２回に分ける場合には、基板を基板温度１００℃以上４５０℃以下に保ちながら、絶縁膜３２４の上に１層目の酸化物半導体膜３４２を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板の歪み点未満の熱処理を行う。該熱処理によって、１層目の酸化物半導体膜３４２の表面を含む領域に結晶領域（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜３４２を１層目の酸化物半導体膜３４２よりも厚く形成する。その後、再び５５０℃以上基板の歪み点未満の熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１層目の酸化物半導体膜３４２を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体膜３４２の全体を結晶化させる。なお、１層目の酸化物半導体膜３４２は１ｎｍ以上１０ｎｍ以下で成膜することが好ましい。
【００７７】
上述の成膜方法によれば、酸化物半導体膜３４２が、５ｎｍ程度の膜厚であっても、短チャネル効果を抑制することができるため、好ましい。
【００７８】
なお、ＣＡＡＣ―ＯＳ膜の結晶性は、被形成面のラフネスの影響を受けるため、上述したように絶縁膜３２４の表面は可能な限り平坦にしておくことが望ましい。また、絶縁膜３２４の表面の平均面粗さは、例えば、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。絶縁膜３２４表面を平坦化させることにより、ＣＡＡＣ―ＯＳ膜の結晶の連続性を向上させることができる。また、絶縁膜３２４の表面を平坦化させることにより、非晶質の部分に対して結晶部分の占める割合の多いＣＡＡＣ―ＯＳ膜とすることができる。
【００７９】
スパッタリング法により成膜される酸化物半導体膜３４２中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体膜３４２を成膜する際、できる限り酸化物半導体膜３４２の水素濃度を低減することが好ましい。
【００８０】
水素濃度を低減させるためには、酸化物半導体膜３４２の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜３４２中への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
【００８１】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【００８２】
スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を含む化合物、水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐｐｂ未満、Ｈ２は、０．５ｐｐｂ未満）とし、露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ２Ｏは、１ｐｐｂ未満、Ｈ２は、１ｐｐｂ未満）とし、露点−１１２℃とする。また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。
【００８３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【００８４】
上記のようにすることで、水素の混入が低減された酸化物半導体膜３４２を成膜することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜３４２には少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜３４２の窒素濃度は、５×１０１８ｃｍ−３未満となる。
【００８５】
酸化物半導体膜３４２中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）するために、酸化物半導体膜３４２に対して、熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜３４２に熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは酸化窒素（亜酸化窒素、一酸化二窒素）などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
【００８６】
熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【００８７】
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
【００８８】
熱処理を行うことによって、酸化物半導体膜３４２から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体膜３４２中の不純物を低減することができる。
【００８９】
また、熱処理を行うことによって、酸化物半導体膜３４２から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
【００９０】
次に、フォトリソグラフィ工程により酸化物半導体膜３４２上にレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体膜３４２を所望の形状にエッチングし、島状の酸化物半導体膜３４２ａを形成する（図５（Ｂ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該エッチングは、酸化物半導体膜３４２ａの端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜３４２ａの端部をテーパ形状とすることで、後に形成される膜の被覆性を向上させることができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。
【００９１】
なお、ここでは、酸化物半導体膜３４２を成膜した直後に熱処理を行う場合について説明したが、島状の酸化物半導体膜３４２ａに加工した後に熱処理を行っても良い。
【００９２】
次に、酸化物半導体膜３４２ａなどの上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、該レジストマスクを用いて、導電膜を所望の形状にエッチングして、ソース電極またはドレイン電極３４４ａ、３４４ｂを形成する（図５（Ｃ）参照）。
【００９３】
導電膜は、後にソース電極およびドレイン電極となるものであり、アルミニウム、クロム、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形成することができる。また、上述した金属材料を成分とする合金等を用いて形成することもできる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて形成することもできる。
【００９４】
導電膜は、単層構造であってもよいし、２層以上の積層構造であってもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有するソース電極またはドレイン電極３４４ａ、３４４ｂへの加工が容易であるというメリットがある。
【００９５】
導電膜のエッチングは、形成されるソース電極またはドレイン電極３４４ａ、３４４ｂの端部がテーパ形状となるように行うことが好ましい。ここで、テーパ角は、例えば、３０°以上６０°以下とすることが好ましい。ソース電極またはドレイン電極３４４ａ、３４４ｂの端部がテーパ形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜の被覆性が向上し、段切れを防止することができる。
【００９６】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極３４４ａ、及びソース電極またはドレイン電極３４４ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数十ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
【００９７】
次に、ソース電極またはドレイン電極３４４ａ、３４４ｂ、及び酸化物半導体膜３４２ａを覆うように、ゲート絶縁膜３４６を形成する（図５（Ｄ）参照）。
【００９８】
ゲート絶縁膜３４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜３４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタルなどを用いることができる。また、ゲート絶縁膜３４６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜３４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【００９９】
また、ゲート絶縁膜３４６は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
【０１００】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１０１】
例えば、ガリウムを含有する酸化物半導体膜３４２ａに接してゲート絶縁膜３４６を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
【０１０２】
なお、酸化物半導体膜３４２（または酸化物半導体膜３４２ａ）に熱処理を行うと、水素などが放出されるとともに、酸化物半導体膜３４２に含まれる酸素も放出されてしまう。酸素が放出されることにより、酸化物半導体膜３４２には、酸素欠損が生じてしまう。酸素欠損の一部はドナーとなるため、酸化物半導体膜３４２にキャリアを発生させる原因となり、トランジスタの特性に影響を与えるおそれがある。
【０１０３】
そこで、酸化物半導体膜３４２ａに接するゲート絶縁膜３４６として、熱処理により酸素が脱離する絶縁膜を用いることが好ましい。
【０１０４】
本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３未満であることをいう。
【０１０５】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【０１０６】
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、絶縁膜のイオン強度の積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
【０１０７】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１０８】
【数２】
【０１０９】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。式（２）の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
【０１１０】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
【０１１１】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
【０１１２】
熱処理により酸素が脱離する膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１１３】
酸化物半導体膜３４２ａに接する絶縁膜（例えば、絶縁膜３２４やゲート絶縁膜３４６）として、熱処理により酸素が脱離する絶縁膜を用い、ゲート絶縁膜３４６の成膜後のいずれかの工程の後に、熱処理を行うことにより、絶縁膜３２４やゲート絶縁膜３４６から酸素が脱離し、酸化物半導体膜３４２ａに酸素を供給することができる。これにより、酸化物半導体膜３４２ａに生じた酸素欠損を補償し、酸素欠損を低減することができる。よって、酸化物半導体膜３４２ａにキャリアの生成を抑制することができるため、トランジスタの特性の変動を抑制することができる。
【０１１４】
次に、ゲート絶縁膜３４６上に、導電膜を成膜した後、フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、該レジストマスクを用いて導電膜を所望の形状にエッチングして、ゲート電極３４８を形成する（図５（Ｄ）参照）。導電膜は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。導電膜は、単層構造としても良いし、積層構造としても良い。
【０１１５】
次に、ゲート電極３４８、ソース電極またはドレイン電極３４４ａ、３４４ｂをマスクとして、酸化物半導体膜３４２ａに、ｎ型の導電性を付与するドーパントを添加し、一対のドーパント領域３４９ａ、３４９ｂを形成する（図６（Ａ）参照）。なお、酸化物半導体膜３４２ａのうち、ドーパント領域３４９ａとドーパント領域３４９ｂとの間に挟まれた領域が、チャネルとなる。また、チャネルは、酸化物半導体膜３４２ａにおいて、ゲート絶縁膜３４６を介してゲート電極３４８と重なる領域に形成される。
【０１１６】
ドーパント領域３４９ａ、３４９ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、ドーパント領域３４９ａ、３４９ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されているドーパント領域３４９ａ、３４９ｂは、酸化物半導体膜３４２ａ中の他の領域に比べて導電性が高くなる。よって、ドーパント領域３４９ａ、３４９ｂを酸化物半導体膜３４２ａに設けることで、ソース電極またはドレイン電極３４４ａ、３４４ｂの間の抵抗を下げることができる。
【０１１７】
次に、ゲート絶縁膜３４６及びゲート電極３４８上に、絶縁膜３５０及び絶縁膜３５２を形成する（図６（Ａ）参照）。絶縁膜３５０及び絶縁膜３５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成することができる。なお、絶縁膜３５０及び絶縁膜３５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜３５０及び絶縁膜３５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。例えば、絶縁膜３５０に、無機材料を含む材料を用い、絶縁膜３５２に有機材料を含む材料を用いることもできる。
【０１１８】
また、酸化アルミニウム膜は、水素や水などに対するブロッキング性を有するため、絶縁膜３５０として用いることで、記憶装置の外部から混入する水素や水などが、酸化物半導体膜３４２ａに混入することを防止することができるため、好ましい。また、酸化アルミニウム膜は、酸素に対するブロッキング性も有するため、酸化物半導体膜３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することもできる。絶縁膜３５０として、酸化アルミニウム膜を用いることにより、水素や水などが酸化物半導体膜３４２ａに混入することを防止するとともに、酸化物半導体膜３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することができるため、トランジスタの電気的特性が変動してしまうことを抑制することができる。
【０１１９】
次に、ゲート絶縁膜３４６、絶縁膜３５０、及び絶縁膜３５２に、ソース電極またはドレイン電極３４４ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、ソース電極またはドレイン電極３４４ｂに接する導電膜を形成する。次に、導電膜に、エッチング処理又はＣＭＰ処理を行うことにより、電極３５４を形成する（図６（Ｂ）参照）。
【０１２０】
次に、絶縁膜３５２上に電極３５４と接するように、配線３５６を形成する（図６（Ｂ）参照）。配線３５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜を加工することによって形成される。また、導電膜には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等の金属材料や、上述した金属材料を成分とする合金等を用いることができる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１２１】
また、電極３５４を用いずに、配線３５６を形成してもよい。例えば、絶縁膜３５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、その後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、ソース電極またはドレイン電極３４４ｂ）との接触抵抗を低減させる機能を有する。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２２】
配線３５６を形成することにより、下層に形成されたトランジスタと、上層に形成されたトランジスタとを、接続することもできる（図示しない）。
【０１２３】
以上の工程により、フリップフロップ１０を構成するｎチャネル型トランジスタ１１３及びｐチャネル型トランジスタ１１１並びにメモリ１１を構成する酸化物半導体膜にチャネルが形成されるトランジスタ１１５が完成する（図６（Ｂ）参照）。
【０１２４】
＜トランジスタの変形例＞
以下では、チャネルが酸化物半導体膜に形成されるトランジスタの変形例について図７を参照して説明する。
【０１２５】
図７（Ａ）に示すトランジスタ４１１は、下地膜４１２上に形成されたソース電極またはドレイン電極４１４ａ、４１４ｂと、ソース電極またはドレイン電極４１４ａ、４１４ｂ上に形成された酸化物半導体膜４１３と、酸化物半導体膜４１３、ソース電極またはドレイン電極４１４ａ、４１４ｂ上のゲート絶縁膜４１５と、ゲート絶縁膜４１５上において酸化物半導体膜４１３と重なる位置に設けられたゲート電極４１６とを有する。さらに、トランジスタ４１１上には、保護絶縁膜４１７が設けられている。
【０１２６】
図７（Ａ）に示すトランジスタ４１１は、ゲート電極４１６が酸化物半導体膜４１３の上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４１４ａ、４１４ｂが酸化物半導体膜４１３の下に形成されているボトムコンタクト型である。そして、トランジスタ４１１は、ソース電極またはドレイン電極４１４ａ、４１４ｂと、ゲート電極４１６とが重なっていないので、ソース電極またはドレイン電極４１４ａ、４１４ｂとゲート電極４１６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１２７】
また、酸化物半導体膜４１３は、ゲート電極４１６が形成された後に酸化物半導体膜４１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対のドーパント領域４１８ａ、４１８ｂを有する。また、酸化物半導体膜４１３のうち、ゲート絶縁膜４１５を間に挟んでゲート電極４１６と重なる領域がチャネルが形成される領域４１９である。酸化物半導体膜４１３では、一対のドーパント領域４１８ａ、４１８ｂの間にチャネルが形成される領域４１９が設けられている。ドーパント領域４１８ａ、４１８ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いることができる。
【０１２８】
例えば、窒素をドーパントとして用いた場合、ドーパント領域４１８ａ、４１８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０１２９】
ｎ型の導電性を付与するドーパントが添加されているドーパント領域４１８ａ、４１８ｂは、酸化物半導体膜４１３中の他の領域に比べて導電性が高くなる。よって、ドーパント領域４１８ａ、４１８ｂを酸化物半導体膜４１３に設けることで、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。
【０１３０】
また、酸化物半導体膜４１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４１３の導電率を高めることができるので、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。
【０１３１】
そして、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることで、トランジスタ４１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４１１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０１３２】
図７（Ｂ）に示すトランジスタ４２１は、下地膜４２２上に形成された、酸化物半導体膜４２３と、酸化物半導体膜４２３上に形成されたソース電極またはドレイン電極４２４ａ、４２４ｂと、酸化物半導体膜４２３、ソース電極またはドレイン電極４２４ａ、４２４ｂ上のゲート絶縁膜４２５と、ゲート絶縁膜４２５上において酸化物半導体膜４２３と重なる位置に設けられたゲート電極４２６と、ゲート電極４２６上において酸化物半導体膜４２３を覆う保護絶縁膜４２７とを有する。さらに、トランジスタ４２１は、ゲート電極４２６の側面に設けられた、絶縁膜で形成されたサイドウォール４３０ａ、４３０ｂを有する。
【０１３３】
図７（Ｂ）に示すトランジスタ４２１は、ゲート電極４２６が酸化物半導体膜４２３の上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４２４ａ、４２４ｂが酸化物半導体膜４２３の上に形成されているトップコンタクト型である。そして、トランジスタ４２１は、トランジスタ４１１と同様に、ソース電極またはドレイン電極４２４ａ、４２４ｂと、ゲート電極４２６とが重なっていないので、ソース電極またはドレイン電極４２４ａ、４２４ｂとゲート電極４２６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１３４】
また、酸化物半導体膜４２３は、ゲート電極４２６が形成された後に酸化物半導体膜４２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４２８ａ、４２８ｂと、一対の低濃度ドーパント領域４２９ａ、４２９ｂとを有する。また、酸化物半導体膜４２３のうち、ゲート絶縁膜４２５を間に挟んでゲート電極４２６と重なる領域がチャネルが形成される領域４３１である。酸化物半導体膜４２３では、一対の高濃度ドーパント領域４２８ａ、４２８ｂの間に一対の低濃度ドーパント領域４２９ａ、４２９ｂが設けられ、一対の低濃度ドーパント領域４２９ａ、４２９ｂの間にチャネルが形成される領域４３１が設けられている。そして、一対の低濃度ドーパント領域４２９ａ、４２９ｂは、酸化物半導体膜４２３中の、ゲート絶縁膜４２５を間に挟んでサイドウォール４３０ａ、４３０ｂと重なる領域に設けられている。
【０１３５】
高濃度ドーパント領域４２８ａ、４２８ｂ及び低濃度ドーパント領域４２９ａ、４２９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４２８ａ、４２８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ、４１８ｂの場合を参照することができる。
【０１３６】
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４２８ａ、４２８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４２９ａ、４２９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１３７】
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４２８ａ、４２８ｂは、酸化物半導体膜４２３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４２８ａ、４２８ｂを酸化物半導体膜４２３に設けることで、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４２９ａ、４２９ｂをチャネルが形成される領域４３１と高濃度ドーパント領域４２８ａ、４２８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１３８】
また、酸化物半導体膜４２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４２３の導電率を高めることができるので、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることができる。
【０１３９】
そして、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることで、トランジスタ４２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。
【０１４０】
図７（Ｃ）に示すトランジスタ４４１は、下地膜４４２上に形成されたソース電極またはドレイン電極４４４ａ、４４４ｂと、ソース電極またはドレイン電極４４４ａ、４４４ｂ上に形成された活性層として機能する酸化物半導体膜４４３と、酸化物半導体膜４４３、ソース電極またはドレイン電極４４４ａ、４４４ｂ上のゲート絶縁膜４４５と、ゲート絶縁膜４４５上において酸化物半導体膜４４３と重なる位置に設けられたゲート電極４４６と、ゲート電極４４６の側面に設けられた、絶縁膜で形成されたサイドウォール４５０ａ、４５０ｂとを有する。さらに、トランジスタ４４１上には、保護絶縁膜４４７が形成されている。
【０１４１】
図７（Ｃ）に示すトランジスタ４４１は、ゲート電極４４６が酸化物半導体膜４４３の上に形成されているトップゲート型であり、なおかつ、ソース電極またはドレイン電極４４４ａ、４４４ｂが酸化物半導体膜４４３の下に形成されているボトムコンタクト型である。そして、トランジスタ４４１は、トランジスタ４１１と同様に、ソース電極またはドレイン電極４４４ａ、４４４ｂと、ゲート電極４４６とが重なっていないので、ソース電極またはドレイン電極４４４ａ、４４４ｂとゲート電極４４６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０１４２】
また、酸化物半導体膜４４３は、ゲート電極４４６が形成された後に酸化物半導体膜４４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４４８ａ、４４８ｂと、一対の低濃度ドーパント領域４４９ａ、４４９ｂとを有する。また、酸化物半導体膜４４３のうち、ゲート絶縁膜４４５を間に挟んでゲート電極４４６と重なる領域がチャネルが形成される領域４５１である。酸化物半導体膜４４３では、一対の高濃度ドーパント領域４４８ａ、４４８ｂの間に一対の低濃度ドーパント領域４４９ａ、４４９ｂが設けられ、一対の低濃度ドーパント領域４４９ａ、４４９ｂの間にチャネルが形成される領域４５１が設けられている。そして、一対の低濃度ドーパント領域４４９ａ、４４９ｂは、酸化物半導体膜４４３中の、ゲート絶縁膜４４５を間に挟んでサイドウォール４５０ａ、４５０ｂと重なる領域に設けられている。
【０１４３】
高濃度ドーパント領域４４８ａ、４４８ｂ及び低濃度ドーパント領域４４９ａ、４４９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４４８ａ、４４８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ、４１８ｂの場合を参照することができる。
【０１４４】
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４４８ａ、４４８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４４９ａ、４４９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０１４５】
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４４８ａ、４４８ｂは、酸化物半導体膜４４３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４４８ａ、４４８ｂを酸化物半導体膜４４３に設けることで、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４４９ａ、４４９ｂをチャネルが形成される領域４５１と高濃度ドーパント領域４４８ａ、４４８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０１４６】
また、酸化物半導体膜４４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体膜４４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体膜４４３の導電率を高めることができるので、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることができる。
【０１４７】
そして、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることで、トランジスタ４４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４４１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０１４８】
また、酸化物半導体膜より下層に位置する下地膜や、上層に位置する保護絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。下地膜及び保護絶縁膜をバリア性の高い絶縁膜の単層または積層、もしくは、バリア性の高い絶縁膜と、バリア性の低い絶縁膜の積層としてもよい。
【０１４９】
酸化物半導体膜をバリア性の高い絶縁膜で覆うことにより、外部からの不純物の侵入を防ぐとともに、酸化物半導体膜中からの酸素脱離を防ぐことができる。よって、トランジスタの信頼性を向上させることができる。
【０１５０】
＜酸化物半導体の結晶構造例＞
以下では、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図８〜図１１を用いて詳細に説明する。なお、特に断りがない限り、図８〜図１１は縦方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１５２】
図８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図８（Ａ）に示す小グループは電荷が０である。
【０１５３】
図８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図８（Ｂ）に示す構造をとりうる。図８（Ｂ）に示す小グループは電荷が０である。
【０１５４】
図８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図８（Ｃ）に示す小グループは電荷が０である。
【０１５５】
図８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図８（Ｄ）に示す小グループは電荷が＋１となる。
【０１５６】
図８（Ｅ）に、２個のＺｎを含む小グループを示す。図８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図８（Ｅ）に示す小グループは電荷が−１となる。
【０１５７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５８】
ここで、これらの小グループ同士が結合する規則について説明する。図８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１６０】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６１】
図９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１６２】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６４】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０１６６】
例えば、図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６７】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６８】
図１０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１７０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７１】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１７２】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１１（Ａ）に示す結晶構造を取りうる。なお、図１１（Ａ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１１（Ｂ）に示す結晶構造を取りうる。なお、図１１（Ｂ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７４】
以上、説明したように、ＣＡＡＣ−ＯＳ膜に含まれる結晶は、さまざまな構造を取りうる。
【０１７５】
＜チャネルが酸化物半導体膜に形成されるトランジスタの特性について＞
以下では、チャネルが酸化物半導体膜に形成されるトランジスタの電気的特性について説明する。
【０１７６】
図１２に、トランジスタ（試料１および試料２）の上面図および断面図を示す。図１２（Ａ）はトランジスタの上面図であり、図１２（Ｂ）は図１２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０１７７】
図１２（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８及び層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０１７８】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いることができる。
【０１７９】
なお、図１２（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０１８０】
図１２（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明する。
【０１８１】
まず、基板６００の表面に対し、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行う。
【０１８２】
続けて、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜する。
【０１８３】
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜する。ターゲットは、石英ターゲットを用いる。なお、成膜時の基板加熱温度は１００℃とする。
【０１８４】
次に、下地絶縁膜６０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。
【０１８５】
次に、平坦化された下地絶縁膜６０２上に酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。
【０１８６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板加熱温度は２００℃とする。
【０１８７】
次に、試料２のみ加熱処理を６５０℃の温度で行う。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１時間の加熱処理を行う。
【０１８８】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで酸化物半導体膜を加工して、酸化物半導体膜６０６を形成する。
【０１８９】
次に、酸化物半導体膜６０６上にタングステン膜を５０ｎｍの厚さで成膜する。
【０１９０】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【０１９１】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることでタングステン膜を加工して、一対の電極６１４を形成する。
【０１９２】
次に、ゲート絶縁膜６０８である酸化シリコン膜を１００ｎｍの厚さで成膜する。なお、酸化シリコン膜の比誘電率は３．８とする。
【０１９３】
ゲート絶縁膜６０８である酸化シリコン膜は、下地絶縁膜６０２と同様の方法で成膜することができる。
【０１９４】
次に、ゲート絶縁膜６０８上に窒化タンタル膜およびタングステン膜を、この順番でそれぞれ１５ｎｍおよび１３５ｎｍの厚さで成膜する。
【０１９５】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。
【０１９６】
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
【０１９７】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成する。
【０１９８】
次に、ゲート絶縁膜６０８及びゲート電極６１０上に、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
【０１９９】
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時の基板加熱温度は３２５℃とする。
【０２００】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることで層間絶縁膜６１６となる酸化窒化シリコン膜を加工する。
【０２０１】
次に、層間絶縁膜６１６となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
【０２０２】
次に、層間絶縁膜６１６となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを露光し、その後現像し、感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う。
【０２０３】
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１００ｎｍおよび５ｎｍの厚さで成膜する。
【０２０４】
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。
【０２０５】
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。
【０２０６】
次に、フォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いてエッチングすることでチタン膜、アルミニウム膜およびチタン膜を加工して、配線６１８を形成する。
【０２０７】
次に、保護膜６２０である感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
【０２０８】
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミドを露光し、その後現像して、保護膜６２０に配線６１８を露出する開口部を形成する。
【０２０９】
次に、感光性ポリイミド膜を硬化させるために加熱処理を行う。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行う。
【０２１０】
以上の工程で、図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）を作製することができる。
【０２１１】
次に、図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）の電気的特性を評価した結果について説明する。なお、試料１及び試料２の違いは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜成膜後に加熱処理を行っているか否かである（上記参照）。
【０２１２】
図１２（Ｂ）に示す構造のトランジスタ（試料１及び試料２）におけるＶｇｓ−Ｉｄｓ特性を測定し、試料１の結果を図１３（Ａ）に、試料２の結果を図１３（Ｂ）にそれぞれ示す。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また、Ｖｄｓは１０Ｖとする。
【０２１３】
試料１と試料２とを比較すると、試料２に示すように酸化物半導体膜の成膜後に加熱処理を行うことでトランジスタの電界効果移動度が高くなることがわかる。これは、加熱処理を行うことにより酸化物半導体膜中の不純物濃度を低減されたためと考えられる。したがって、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を低減することにより、トランジスタの電界効果移動度を向上させることができることがわかる。
【０２１４】
次に、当該トランジスタ（チャネル幅１μｍ当たり）のオフ電流を評価した結果について説明する。
【０２１５】
測定に用いたトランジスタは、チャネル長Ｌを３μｍ、チャネル幅Ｗを１０ｃｍ、Ｌｏｖを２μｍ、ｄＷを０μｍとしている。
【０２１６】
図１４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２１７】
図１４より、トランジスタのオフ電流は、測定時の基板温度が８５℃のとき２×１０−２１Ａ／μｍ（２ｚＡ／μｍ）であることがわかる。
【０２１８】
このように、チャネルが酸化物半導体膜に形成されるトランジスタのオフ電流は極めて小さいことがわかる。
【符号の説明】
【０２１９】
１ 読み出し部
２ 演算部
３ 電源制御部
１０ フリップフロップ
１１ メモリ
１２ 補正部
５１ トランジスタ
５２ トランジスタ
５３ キャパシタ
５４ キャパシタ
５５ トランジスタ
５６ キャパシタ
１１１ トランジスタ
１１３ トランジスタ
１１５ トランジスタ
３００ 基板
３０２ 絶縁膜
３０４ 半導体膜
３０４ａ 半導体膜
３０４ｂ 半導体膜
３０６ａ ゲート絶縁膜
３０６ｂ ゲート絶縁膜
３０８ 半導体膜
３１０ 半導体膜
３１２ａ ゲート電極
３１２ｂ ゲート電極
３１４ａ 不純物領域
３１４ｂ 不純物領域
３１６ａ 不純物領域
３１６ｂ 不純物領域
３１８ａ 側壁絶縁膜
３１８ｂ 側壁絶縁膜
３１８ｃ 側壁絶縁膜
３１８ｄ 側壁絶縁膜
３２０ａ 不純物領域
３２０ｂ 不純物領域
３２２ａ 不純物領域
３２２ｂ 不純物領域
３２４ 絶縁膜
３４２ 酸化物半導体膜
３４２ａ 酸化物半導体膜
３４４ａ ソース電極またはドレイン電極
３４４ｂ ソース電極またはドレイン電極
３４６ ゲート絶縁膜
３４８ ゲート電極
３４９ａ ドーパント領域
３４９ｂ ドーパント領域
３５０ 絶縁膜
３５２ 絶縁膜
３５４ 電極
３５６ 配線
４１１ トランジスタ
４１２ 下地膜
４１３ 酸化物半導体膜
４１４ａ ソース電極またはドレイン電極
４１４ｂ ソース電極またはドレイン電極
４１５ ゲート絶縁膜
４１６ ゲート電極
４１７ 保護絶縁膜
４１８ａ ドーパント領域
４１８ｂ ドーパント領域
４１９ 領域
４２１ トランジスタ
４２２ 下地膜
４２３ 酸化物半導体膜
４２４ａ ソース電極またはドレイン電極
４２４ｂ ソース電極またはドレイン電極
４２５ ゲート絶縁膜
４２６ ゲート電極
４２７ 保護絶縁膜
４２８ａ 高濃度ドーパント領域
４２８ｂ 高濃度ドーパント領域
４２９ａ 低濃度ドーパント領域
４２９ｂ 低濃度ドーパント領域
４３０ａ サイドウォール
４３０ｂ サイドウォール
４３１ 領域
４４１ トランジスタ
４４２ 下地膜
４４３ 酸化物半導体膜
４４４ａ ソース電極またはドレイン電極
４４４ｂ ソース電極またはドレイン電極
４４５ ゲート絶縁膜
４４６ ゲート電極
４４７ 保護絶縁膜
４４８ａ 高濃度ドーパント領域
４４８ｂ 高濃度ドーパント領域
４４９ａ 低濃度ドーパント領域
４４９ｂ 低濃度ドーパント領域
４５０ａ サイドウォール
４５０ｂ サイドウォール
４５１ 領域
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
【特許請求の範囲】
【請求項１】
命令を読み出す読み出し部と、前記命令に基づいて演算を行う演算部とを用いてパイプライン処理を行う半導体装置であって、
前記読み出し部は、前記命令の読み出し及び保持を行うフリップフロップと、前記フリップフロップとの間で前記命令を送受するメモリと、を有し、
前記フリップフロップ及び前記メモリ間の前記命令の送受は、前記演算部が出力する信号によって制御される半導体装置。
【請求項２】
請求項１において、
前記メモリに前記命令が保持されている間に前記演算部において行われる演算に応じて、前記メモリにおいて保持される前記命令、又は前記メモリから前記フリップフロップに対して送信される前記命令の補正を行う補正部を有する半導体装置。
【請求項３】
請求項１又は請求項２において、
前記メモリは、ソース及びドレインの一方に電気的に接続されたノードにおいて前記命令を保持するトランジスタを有し、
前記トランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタであり、
前記演算部が出力する信号によって前記トランジスタのスイッチングを制御することで、前記フリップフロップ及び前記メモリ間の前記命令の送受が行われる半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記メモリは、ソース及びドレインの一方に電気的に接続されたノードにおいて前記命令を保持する退避用トランジスタを有し、
前記退避用トランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタであり、
前記フリップフロップ及び前記メモリに対する電源電圧の供給を停止する期間前及び前記期間後に前記退避用トランジスタをオン状態とすることで、前記フリップフロップ及び前記メモリ間の前記命令の送受が行われる半導体装置。
【請求項５】
請求項４において、
一方の電極が前記トランジスタのソース及びドレインの一方に電気的に接続されたキャパシタと、
一方の電極が前記退避用トランジスタのソース及びドレインの一方に電気的に接続された退避用キャパシタと、を有し、
前記退避用キャパシタの静電容量の値は、前記キャパシタの静電容量の値よりも高い半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置の駆動方法であって、
前記読み出し部が分岐予測にしたがって第１の命令を読み出し、且つ前記演算部において前記分岐予測が外れたことが判明した後に、前記読み出し部において前記フリップフロップから前記メモリへと前記第１の命令が送信される第１の工程と、
前記読み出し部が第２の命令を読み出した後に、前記演算部が前記第２の命令に従って動作する、前記第１の工程後の第２の工程と、
前記読み出し部において前記メモリから前記フリップフロップへと前記第１の命令が返送された後に、前記演算部が前記第１の命令に従って動作する、前記第２の工程後の第３の工程とを有する半導体装置の駆動方法。
【請求項１】
命令を読み出す読み出し部と、前記命令に基づいて演算を行う演算部とを用いてパイプライン処理を行う半導体装置であって、
前記読み出し部は、前記命令の読み出し及び保持を行うフリップフロップと、前記フリップフロップとの間で前記命令を送受するメモリと、を有し、
前記フリップフロップ及び前記メモリ間の前記命令の送受は、前記演算部が出力する信号によって制御される半導体装置。
【請求項２】
請求項１において、
前記メモリに前記命令が保持されている間に前記演算部において行われる演算に応じて、前記メモリにおいて保持される前記命令、又は前記メモリから前記フリップフロップに対して送信される前記命令の補正を行う補正部を有する半導体装置。
【請求項３】
請求項１又は請求項２において、
前記メモリは、ソース及びドレインの一方に電気的に接続されたノードにおいて前記命令を保持するトランジスタを有し、
前記トランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタであり、
前記演算部が出力する信号によって前記トランジスタのスイッチングを制御することで、前記フリップフロップ及び前記メモリ間の前記命令の送受が行われる半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記メモリは、ソース及びドレインの一方に電気的に接続されたノードにおいて前記命令を保持する退避用トランジスタを有し、
前記退避用トランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタであり、
前記フリップフロップ及び前記メモリに対する電源電圧の供給を停止する期間前及び前記期間後に前記退避用トランジスタをオン状態とすることで、前記フリップフロップ及び前記メモリ間の前記命令の送受が行われる半導体装置。
【請求項５】
請求項４において、
一方の電極が前記トランジスタのソース及びドレインの一方に電気的に接続されたキャパシタと、
一方の電極が前記退避用トランジスタのソース及びドレインの一方に電気的に接続された退避用キャパシタと、を有し、
前記退避用キャパシタの静電容量の値は、前記キャパシタの静電容量の値よりも高い半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置の駆動方法であって、
前記読み出し部が分岐予測にしたがって第１の命令を読み出し、且つ前記演算部において前記分岐予測が外れたことが判明した後に、前記読み出し部において前記フリップフロップから前記メモリへと前記第１の命令が送信される第１の工程と、
前記読み出し部が第２の命令を読み出した後に、前記演算部が前記第２の命令に従って動作する、前記第１の工程後の第２の工程と、
前記読み出し部において前記メモリから前記フリップフロップへと前記第１の命令が返送された後に、前記演算部が前記第１の命令に従って動作する、前記第２の工程後の第３の工程とを有する半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１２】
【図１３】
【図１４】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１２】
【図１３】
【図１４】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８３５１（Ｐ２０１３−８３５１Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１１０８９６（Ｐ２０１２−１１０８９６）
【出願日】平成２４年５月１４日（２０１２．５．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月１４日（２０１２．５．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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